JP3998647B2 - 半導体チップおよび半導体チップのテスト方法 - Google Patents
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Description
前記複数のキャパシタ用パッドのうち少なくとも2つのパッドにテスト用のプローブ針を接触させるステップと、前記プローブ針を介して前記2つのパッドに電圧を印加し、該2つのパッドに接続された2つのキャパシタ電極間の容量を測定するステップと、前記2つのキャパシタ電極間の容量に基づいて、前記中間絶縁層または前記ガードリングの良否を判断するステップとを具備する。
前記ガードリング用パッドと前記キャパシタ用パッドとにテスト用のプローブ針を接触させるステップと、前記プローブ針を介して前記ガードリング用パッドおよび前記キャパシタ用パッドに電圧を印加し、前記ガードリングと前記キャパシタ電極との間の容量を測定するステップと、前記ガードリングと前記キャパシタ電極との間の容量に基づいて、前記ガードリングの良否を判断するステップとを具備する半導体チップのテスト方法。
図1は、本発明に係る第1の実施形態に従った半導体チップ100の平面図である。半導体チップ100は、半導体基板10と、回路素子20と、配線層30と、中間絶縁層40と、ガードリング50、51、52と、キャパシタ電極60、61と、パッド70、71、72とを備えている。回路素子20は半導体基板10の表面上に形成されている。回路素子20上には、回路素子20に電気的に接続された配線を含む配線層30が形成されている。半導体基板10は、例えば、シリコン基板またはガリウム−ヒ素基板でよい。回路素子20は、例えば、ロジック回路素子、メモリ回路素子またはパワー半導体素子でもよい。
図5は、本発明に係る第2の実施形態に従った半導体チップ200の平面図である。半導体チップ200は、D−D線に沿った断面においてキャパシタ電極62がマトリックス状に配置されている点で第1の実施形態と異なる。本実施形態では、理解を容易にするために、ガードリングは1つだけ設けられている。
図7は、本発明に係る第3の実施形態に従った半導体チップ300の平面図である。半導体チップ300は、半導体基板10と、ロジック回路21と、配線層30と、中間絶縁層40と、ガードリング50と、パッド80とを備えている。ロジック回路21上には、ロジック回路21に電気的に接続された配線を含む配線層30が形成されている。
図8は、本発明に係る第4の実施形態に従った半導体チップ400の平面図である。半導体チップ400は、ガードリング50と半導体チップ400の外縁との間に、複数のパッド80が配置されている点で半導体チップ300と異なる。その他の構成要素は、半導体チップ300と同様でよい。本実施形態は、第3の実施形態と同様の効果を有する。
図9は、本発明に係る第5の実施形態に従った半導体チップ500の平面図である。半導体チップ500は、ガードリングが複数設けられている点で半導体チップ300と異なる。その他の構成要素は、半導体チップ300と同様でよい。ガードリング51が、半導体チップ500の外縁近傍に設けられている。ガードリング50は、ロジック回路21とガードリング51との間に設けられている。ガードリング51には、パッド81が複数電気的に接続されている。
図10は、本発明に係る第6の実施形態に従った半導体チップ600の平面図である。図11は、図10のC−C線に沿った断面図である。半導体チップ600は、複数のパッド80a、80bおよび80cのそれぞれがガードリング50のうち半導体基板10の表面12からの高さが異なる位置に接続されている点で半導体チップ300と異なる。即ち、パッド80aから80cが断面においてマトリックス状に配置されている。その他の構成要素は、半導体チップ300と同様でよい。
10 半導体基板
20 回路素子
30 配線層
40 中間絶縁層
50、51、52 ガードリング
60、61 キャパシタ電極
70、71、72 パッド
Claims (6)
- 半導体基板と、
前記半導体基板の表面に形成された回路素子と、
前記回路素子に電気的に接続された配線を含む配線層と、
前記配線層と前記半導体基板との間に設けられた中間絶縁層と、
前記回路素子の周囲を取り囲むように前記中間絶縁層中に設けられた第1のガードリングと、
前記第1のガードリングと前記回路素子との間、または、前記第1のガードリングの外側にある前記中間絶縁層中に、互いに間隔をおいて設けられた複数のキャパシタ電極と、
前記複数のキャパシタ電極のそれぞれに電気的に接続された複数のキャパシタ用パッドとを備えた半導体チップ。 - 前記複数のキャパシタ電極は、前記半導体基板の表面に対して垂直方向に配列されていることを特徴とする請求項1に記載の半導体チップ。
- 前記複数のキャパシタ電極は、前記半導体基板の表面に対して水平方向に配列されていることを特徴とする請求項1に記載の半導体チップ。
- 前記中間絶縁層は、シリコン酸化膜よりも誘電率の低いlow−k材料から成ることを特徴とする請求項1に記載の半導体チップ。
- 半導体基板の表面に形成された回路素子と、前記回路素子に電気的に接続された配線を含む配線層と、前記配線層と前記半導体基板との間に設けられた中間絶縁層と、前記回路素子の周囲を取り囲むように前記中間絶縁層中に設けられたガードリングと、前記ガードリングと前記回路素子との間の前記中間絶縁層中に、互いに間隔をおいて設けられた複数のキャパシタ電極と、前記複数のキャパシタ電極のそれぞれに電気的に接続された複数のキャパシタ用パッドとを備えた半導体チップのテスト方法であって、
前記複数のキャパシタ用パッドのうち少なくとも2つのパッドにテスト用のプローブ針を接触させるステップと、
前記プローブ針を介して前記2つのパッドに電圧を印加し、該2つのパッドに接続された2つのキャパシタ電極間の容量を測定するステップと、
前記2つのキャパシタ電極間の容量に基づいて、前記中間絶縁層または前記ガードリングの良否を判断するステップとを具備する半導体チップのテスト方法。 - 半導体基板の表面に形成された回路素子と、前記回路素子に電気的に接続された配線を含む配線層と、前記配線層と前記半導体基板との間に設けられた中間絶縁層と、前記回路素子の周囲を取り囲むように前記中間絶縁層中に設けられたガードリングと、前記ガードリングに接続されたガードリング用パッドと、前記ガードリングと前記回路素子との間の前記中間絶縁層中に、互いに間隔をおいて設けられたキャパシタ電極と、前記キャパシタ電極のそれぞれに電気的に接続されたキャパシタ用パッドとを備えた半導体チップのテスト方法であって、
前記ガードリング用パッドと前記キャパシタ用パッドとにテスト用のプローブ針を接触させるステップと、
前記プローブ針を介して前記ガードリング用パッドおよび前記キャパシタ用パッドに電圧を印加し、前記ガードリングと前記キャパシタ電極との間の容量を測定するステップと、
前記ガードリングと前記キャパシタ電極との間の容量に基づいて、前記ガードリングの良否を判断するステップとを具備する半導体チップのテスト方法。
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