JP3996965B2 - ビデオ信号圧縮符号化装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ビデオ信号圧縮符号化装置に関し、特に、ディジタルビデオ信号をハイブリッド符号化方式で圧縮する装置に関する。
【０００２】
【従来の技術】
画像符号化装置を使用して画像を高能率に圧縮することにより、１つのチャネルで複数の動画像を伝送したり、あるいは小容量の記憶メディアに多量の画像データを収納したりするなど、画像符号化圧縮技術は様々な分野へ応用されてきている。
【０００３】
特に、近年はＩＳＯ／ＩＥＣ ＪＴＣ／ＳＣ２９／ＷＧ１１（通称ＭＰＥＧ）などの標準化機関による国際標準が制定され、装置間や応用分野間の互換性が確保されたために、画像符号化技術がより広く一般に普及する傾向にある。
【０００４】
前記ＭＰＥＧ勧告による国際標準に採用されて、現在主流の動画像の符号化技術は、空間ー周波数変換符号化に、動き補償フレーム間（またはフィールド間）予測符号化、可変長符号化のようなその他の圧縮符号化を組み合わせたハイブリッド符号化方式である。
【０００５】
なお、前記ハイブリッド符号化方式については、株式会社アスキーより出版の「ポイント図解式 最新ＭＰＥＧ教科書」の１９頁、１３７頁ー１５５頁に詳細に述べられている。
【０００６】
前記ハイブリッド符号化方式を採用する場合、より高能率の圧縮を行うためには、予測符号化部で１つの予測だけではなく、複数の予測を並行して行って、それぞれについて予測誤差信号を求め、空間ー周波数変換符号化して、その出力の中で最も効率的に圧縮の可能性はものを選択し、その選択した出力に量子化、符号化処理を適用するようにしている。なお、空間ー周波数変換符号化には、圧縮符号化の分野において周知の離散コサイン変換（ＤＣＴ）回路が一般に用いられる。
【０００７】
例えば、ＩＳＯ／ＩＥＣ１３８１８−２に規定される規格（通称ＭＰＥＧ２の規格という）においては、１つの画像を、各領域は所定の大きさをもつマクロブロックと呼ばれる複数の領域に分割し、各マクロブロックをフレーム構造のマクロブロックとフィールド構造のマクロブロックの２種類で表して、それぞれの画素信号について離散コサイン変換を施して、その出力の中のより効率的に圧縮可能なものを選択するようにしている。
【０００８】
ところで、ＭＰＥＧ２の規格に従ったビデオ信号圧縮符号化を実行するための具体的装置の作成については、いろいろな提案がなされている。ＭＰＥＧ２の規格を実行するためには、フレーム構造のマクロブロック用のＤＣＴ回路と、フィールド構造のマクロブロック用のＤＣＴ回路とをそれぞれ独立に設け、それぞれのＤＣＴ回路の中でより効率よく圧縮符号化できる方の出力を選択して、その後の符号化処理を施すようにすればよい。
【０００９】
【発明が解決しようとする課題】
しかし、この構成においては２つのＤＣＴ回路が必要となり、装置の構造を簡素化することができない問題があった。
さらにフィールド構造のマクロブロックまたはフレーム構造のマクロブロックをＤＣＴ回路により処理すると、通常ジグザクスキャンの順序で処理された一連の画素信号が出力される。
【００１０】
このＤＣＴ回路の出力信号を後続の符号化回路に与えるとき、その符号化回路での処理の効率を考慮して、画素信号の順序を変更するのが望ましい場合がある。そのため、ＭＰＥＧ２では、ＤＣＴ回路の出力をオルタネイトスキャンの順序で後続の符号化回路に与えることを可能にすることを勧告している。
【００１１】
本発明は、前述の問題点をかんがみ、ＤＣＴ回路で処理された一連の画素信号を符号化回路での処理の効率を考慮した順序で後続の符号化回路に与えることを可能にした、ビデオ信号圧縮符号化装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明のビデオ信号圧縮符号化装置は、入力された一連の画素信号を含むビデオ信号を格納する第１の記憶手段と、前記第１の記憶手段に接続されて、前記第１の記憶手段から読みだされた複数の画素信号を入力して、その画素信号を離散コサイン変換して、前記変換された画素信号をジグザグスキャン順に出力する変換手段と、前記変換手段に接続されて、前記変換手段からの出力信号を圧縮、符号化する符号化手段と、前記変換手段と前記符号化手段との間に設けられて、それぞれ前記変換手段からの出力信号を格納する第２、第３の記憶手段と、前記第１の記憶手段に格納された一連の画素信号を、それぞれが所定数の画素信号を含むようにして複数のブロックに分け、各ブロックの一群の画素信号をフレーム構造のブロックに対応する第１モードの所定順序と、前記第１モードと異なり、フィールド構造のブロックに対応する第２モードの所定順序で読みだすように前記第１の記憶手段からの読みだしを制御し、前記第１モードで読みだされた前記一群の画素信号に対応する前記変換手段の出力信号を前記第２の記憶手段に格納し、前記第２モードで読みだされた前記一群の画素信号に対応する前記変換手段の出力信号を前記第３の記憶手段に格納するように、前記第２、第３の記憶手段の書き込みを制御する第１の制御手段と、前記第２、第３の記憶手段の何れか一方に格納されている前記変換手段の一連の出力信号を、前記符号化手段が圧縮、符号化を行う順序でスキャンして読みだして前記符号化手段に与える第２の制御手段とを有し、前記符号化手段は、効率良く符号化処理を行うことができる出力信号が格納されている記憶手段を、前記第２、第３の記憶手段の何れか一方から選択し、前記第２の制御手段は、前記符号化手段によって選択された記憶手段に格納されている出力信号を読みだして前記符号化手段に与えることを特徴とする。
【００１８】
また、本発明の他の特徴とするところは、前記第１の制御手段は、前記第１の記憶手段の読みだすべきアドレスを指定するアドレス信号を発生する第１のアドレス信号発生回路と、前記第２、第３の記憶手段の書き込むべきアドレスを指定するアドレス信号を発生する第２のアドレス信号発生回路とを有することを特徴とする。
【００１９】
また、本発明のその他の特徴とするところは、前記第２の制御手段は、前記第２のアドレス信号発生回路の発生するアドレス信号を変換して前記第２、第３の記憶手段の読みだすべきアドレスを指定するアドレス信号を発生するアドレス変換手段を有することを特徴とする。
【００２０】
また、本発明のその他の特徴とするところは、前記変換手段は、離散コサイン変換を行うものであり、ＤＣＴ回路からなることを特徴とする。
【００２１】
また、本発明のその他の特徴とするところは、前記符号化手段は、ＭＰＥＧ規格に準拠した符号化を行うことを特徴とする。
【００２２】
【発明の実施の形態】
以下に、本発明のビデオ信号圧縮符号化装置の実施形態の詳細を図面を参照しながら説明する。
図１に示すように、本実施形態のビデオ信号圧縮符号化装置は、第１のアドレス発生回路４００、フレームメモリ４０１、ＤＣＴ回路４０２、フレームバッファメモリ４０３、フィールドバッファメモリ４０４、第２のアドレス発生回路４０５、アドレス変換テーブル４０６、量子化・符号化回路４０７及び制御回路４２０によって構成されている。
【００２３】
前記フレームメモリ４０１は、ディジタルビデオ信号を記憶するための記憶手段として設けられているものであり、ＤＣＴ回路４０２は離散コサイン変換手段として設けられているものである。また、前記第１のアドレス発生回路４００は、入力されたビデオ信号をフレームメモリ４０１に書き込み／読みだしするためのアドレスを発生させるビデオ信号用アドレス発生手段として設けられているものである。
【００２４】
また、第２のアドレス発生回路４０５は、前記ＤＣＴ回路４０２から出力されるフレームＤＣＴデータ、フィールドＤＣＴデータを前記フレームバッファメモリ４０３、フィールドバッファメモリ４０４に書き込み／読みだしするためのアドレスを発生させる画像データ用アドレス発生手段として設けられているものである。制御回路４２０は、後述の第１及び第２のアドレス発生回路がそれぞれアドレス信号を発生するモードを制御するものである。
【００２５】
通常、ビデオ信号は動画像をインターレース走査して得られ、奇数ラインの走査で得られる一つのフィールド画像と、偶数ラインの走査で得られる一つのフィールド画像とで１つのフレーム画像が構成される。
【００２６】
例えば、ビデオ信号の１フレーム画像が横３５２×縦２８８の画素からなるとした場合、フレームメモリ４０１は、少なくとも前記３５２×２８８の画素にそれぞれ対応する、個々にアドレス可能な記憶領域をもち、入力されたビデオ信号の少なくとも１フレーム分が記憶される。３５２×２８８の１フレームの画素は前述の如く、複数のマクロブロックに分割される。各マクロブロックは、例えば１６×１６の画素を含んでいる。
【００２７】
フレームメモリ４０１に記憶された画素信号は、１マクロブロック毎に読みだされて処理される。この場合、１マクロブロックに含まれる１６×１６の画素信号群は、前述のフレーム構造のマクロブロックに対応する順序（第１モード）と、フィールド構造のマクロブロックに対応する順序（第２モード）の２つのモードで読みだされ、それぞれＤＣＴ回路４０２に与えられて離散コサイン変換される。
【００２８】
なお、フレームメモリ４０１より読みだされたフレーム（またはフィールド）構造のマクロブロックの画素信号群をＤＣＴ回路４０２に与える前に、動き補償フレーム間（またはフィールド間）予測符号化処理を行うようにしてもよい。
【００２９】
第１モードと第２モードの具体的な読みだし順序は、ＭＰＥＧ２の規格では、次のように決められている。すなわち、図４に示すように、１マクロブロック５００は８つの奇数ライン（ハッチングしたライン）と８つの偶数ライン（ハッチングのないライン）とを含み、各ラインは１６の画素を含んでいる。インターレース走査では、奇数ラインと偶数ラインとが交互に走査される。
【００３０】
第１モードの読みだしでは、図５に示すように、１マクロブロック５００を図５の（ａ），（ｂ），（ｃ），（ｄ）に示すように、４つのサブブロック５０１〜５０４の４つに分割して、４つのサブブロックは（ａ），（ｂ），（ｃ），（ｄ）の順序、各サブブロックの中の画素信号はラスタースキャン順（上のラインから順に下のライン、各ラインの中では左から右の順）に読みだされる。なお、各サブブロックは８×８の画素を含み、サブブロック５０１、５０２、５０３、５０４は、マクロブロック５００の左上、右上、左下、右下にそれぞれ相当する。
【００３１】
一方、第２モードの読みだしでは、図６の（ａ），（ｂ），（ｃ），（ｄ）に示すように、１マクロブロックを４つのサブブロック６０１〜６０４に分割している。この場合、各サブブロック６０１〜６０４の中の画素信号の読みだし順序は第１モードの読みだし順序と同じである。但し、第２モードでは、サブブロック６０１〜６０４は、図６の（ａ），（ｂ），（ｃ），（ｄ）に示すように、各サブブロック６０１、６０２、６０３、６０４は、それぞれマクロブロック５００の左半分の奇数ラインのみ、マクロブロック５００の右半分の奇数ラインのみ、マクロブロックの左半分の偶数ラインのみ、マクロブロック５００の右半分の偶数ラインのみにそれぞれ相当する。
【００３２】
図１に戻って、フレームメモリ４０１より第１モードで読みだされた１マクロブロックの画素信号群はＤＣＴ回路４０２で、離散コサイン変換され、その出力信号はフレームバッファメモリ４０３に格納される。また、フレームメモリ４０１より第２モードで読みだされた１マクロブロックの画素信号群はＤＣＴ回路４０２で、離散コサイン変換され、その出力信号はフィールドバッファメモリ４０４に格納される。
【００３３】
前記フレームバッファメモリ４０３及びフィールドバッファメモリ４０４は、それぞれフレーム構造のマクロブロックの画素信号群、及びフィールド構造のマクロブロックの画素信号群を処理して得られるＤＣＴ回路４０２の出力信号を一時的に記憶するものである。バッファメモリ４０３、４０４は、おのおの２つのメモリバンク４０３ａ，４０３ｂ又は４０４ａ，４０４ｂを有している。
【００３４】
各メモリバンク４０３ａ，４０３ｂ及び４０４ａ，４０４ｂは、少なくとも１６×１６の記憶領域をもった２重バッファ構造に形成され、一方のメモリバンクに新しいデータを書き込むとき、他方のメモリバンクから前に書き込まれたデータを読みだすようにしている。
【００３５】
前述の如く、フレームメモリ４０１からの読みだしは、フレーム構造のマクロブロックの画像信号は第１モードで読みだされ、フィールド構造のマクロブロックの画像信号は第２モードで読みだされるが、いずれの場合も、各サブブロックについてはラスタースキャンの順に読みだされてＤＣＴ回路４０２に与えられる。ＤＣＴ回路４０２は、入力された信号を処理して各サブブロックについて、ＤＣＴ係数と呼ばれる各サブブロックの周波数成分のエネルギーをジグザグスキャン順に出力する。
【００３６】
フレーム構造のマクロブロックを処理して得られるＤＣＴ回路４０２の出力であるフレームＤＣＴデータは、フレームバッファメモリ４０３のメモリバンク４０３ａ，４０３ｂの中の書込状態にある方のメモリバンクに書き込まれる。
【００３７】
一方、フィールド構造のマクロブロックの画像信号を処理して得られるＤＣＴ回路４０２の出力であるフィールドＤＣＴデータは、フィールドバッファメモリ４０４のメモリバンク４０４ａ，４０４ｂの中の書込状態にある方のメモリバンクに書き込まれる。
【００３８】
これらのフレームＤＣＴデータ及びフィールドＤＣＴデータの各画素信号を書き込むべく、バッファメモリ４０３、４０４のメモリバンク及び書込みアドレスは、制御回路４２０の制御によって第２のアドレス発生回路４０５から発生されるライトイネーブル信号、及び書込アドレス信号によって指定される。
【００３９】
このとき、ＤＣＴ回路４０２の出力であるＤＣＴ係数は、各サブブロックについてジグザグスキャンの順で出力されるので、第２のアドレス発生回路４０５より出力される書込みアドレス信号を、ＤＣＴ係数の発生に同期して１だけインクリメントすることにより、ジグザグスキャン順で書き込まれる。
【００４０】
前記バッファメモリ４０３、４０４の読みだし側のメモリバンクに対しては、制御回路４２０の制御により第２のアドレス発生回路４０５で発生するリードイネーブル信号（好ましくは前記ライトイネーブル信号の論理反転信号である）が与えられる。各バッファメモリの一方のメモリバンクにライトイネーブル信号が与えられているときは、他方のメモリバンクにはリードイネーブル信号が与えられる。
【００４１】
なお、各バッファメモリ４０３、４０４に与えられるライトイネーブル信号とリードイネーブル信号とは、フレームメモリ４０１から１マクロブロックの画素信号が第１モード、第２モードで読みだされ、ＤＣＴ回路４０２で処理される毎に反転する。
【００４２】
量子化・符号化回路４０７は、フレームバッファメモリ４０３に記憶されたフレームＤＣＴデータと、フィールドバッファメモリ４０４に記憶されたフィールドＤＣＴとのいずれかが、より効率的に処理できるかを判定して、より効率的なＤＣＴデータの記憶されたバッファメモリを示すＤＣＴ選択信号４２２を発生して、バッファメモリ４０３、４０４に与える。
【００４３】
これにより、ＤＣＴ選択信号４２２により、より効率的と判定されたバッファメモリの、リードイネーブル信号の与えられているメモリバンクに記憶されているＤＣＴデータが読みだされて、量子化・符号化回路４０７に与えられる。これは、選択されなかったバッファメモリのリードイネーブル信号をノンアクティブにすることで実現される。
【００４４】
前記メモリバンクの読みだしアドレスは、第２のアドレス発生回路４０５から供給されるアドレスがそのまま用いられる場合は、書き込み順と同じ読みだし順になるので、この場合はジグザグスキャン順で読みだされる。
【００４５】
また、ジグザグスキャン順以外の読みだしを指定する場合は、アドレス変換テーブル４０６を介して変換したリードアドレスをバッファメモリ４０３、４０４の読みだし側メモリバンクに供給するようにする。
【００４６】
前記アドレス変換テーブル４０６は、制御回路４２０より他のスキャン方式を選択する信号がスキャン方式選択端子４０６ａに入力され、例えばオルタネイトスキャン順が指示されると、第２のアドレス発生回路４０５から入力されるアドレス（結果的に、読みだし順はジグザグスキャンになる）をオルタネイトスキャン順に変換して出力する。
【００４７】
こうして選択されたＤＣＴデータは、オルタネイトスキャン順（図１中、符号４１０で示す）で量子化・符号化回路４０７に入力され、量子化及び符号化されて、ビデオ符号化情報が生成される。なお、ここではオルタネイトスキャンへの変換を例に挙げているが、アドレス変換テーブル４０６を書き換えることにより、いかなるスキャン順への変換も可能である。
【００４８】
【発明の効果】
本発明によれば、１マクロブロックの画素信号群をフレーム構造のマクロブロックに対応した順序と、フィールド構造のマクロブロックに対応した順序で読みだし、それぞれをＤＣＴ回路で処理して得られるＤＣＴ回路の一群の出力信号を別個の第１、第２の記憶手段に格納し、第１、第２の記憶手段の選択された１つから、それに格納されているＤＣＴ回路の出力信号群を読みだすときのスキャンする順序を符号化回路での処理の効率を考慮して制御することにより、前記出力信号群がＤＣＴ回路から出力されたときの順序と異なる順序で読みだすことが可能である。これにより、ＭＰＥＧ２の勧告によるオルタネイトスキャンによる処理も容易に実行することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるビデオ信号圧縮符号化装置の構成を示すブロック図である。
【図２】ジグザグスキャンのスキャン順序を示す図である。
【図３】オルタネイトスキャンのスキャン順序を示す図である。
【図４】画素信号のマクロブロックフレーム構造配列と、マクロブロックフィールド構造配列を説明するための図である。
【図５】画素信号のマクロブロックフレーム構造配列と、マクロブロックフィールド構造配列を説明するための図である。
【図６】画素信号のマクロブロックフレーム構造配列と、マクロブロックフィールド構造配列を説明するための図である。
【符号の説明】
３０１ フレームメモリ
３０２ 第１のＤＣＴ回路
３０３ 第２のＤＣＴ回路
３０４ マルチプレクサ
３０５ 量子化・符号化回路
４００ 第１のアドレス発生回路
４０１ フレームメモリ
４０２ ＤＣＴ回路
４０３ フレームバッファメモリ
４０４ フィールドバッファメモリ
４０５ 第２のアドレス発生回路
４０６ アドレス変換テーブル
４０７ 量子化・符号化回路
４２０ 制御回路

Claims (5)

1. 入力された一連の画素信号を含むビデオ信号を格納する第１の記憶手段と、
   前記第１の記憶手段に接続されて、前記第１の記憶手段から読みだされた複数の画素信号を入力して、その画素信号を離散コサイン変換して、前記変換された画素信号をジグザグスキャン順に出力する変換手段と、
   前記変換手段に接続されて、前記変換手段からの出力信号を圧縮、符号化する符号化手段と、
   前記変換手段と前記符号化手段との間に設けられて、それぞれ前記変換手段からの出力信号を格納する第２、第３の記憶手段と、
   前記第１の記憶手段に格納された一連の画素信号を、それぞれが所定数の画素信号を含むようにして複数のブロックに分け、各ブロックの一群の画素信号をフレーム構造のブロックに対応する第１モードの所定順序と、前記第１モードと異なり、フィールド構造のブロックに対応する第２モードの所定順序で読みだすように前記第１の記憶手段からの読みだしを制御し、前記第１モードで読みだされた前記一群の画素信号に対応する前記変換手段の出力信号を前記第２の記憶手段に格納し、前記第２モードで読みだされた前記一群の画素信号に対応する前記変換手段の出力信号を前記第３の記憶手段に格納するように、前記第２、第３の記憶手段の書き込みを制御する第１の制御手段と、
   前記第２、第３の記憶手段の何れか一方に格納されている前記変換手段の一連の出力信号を、前記符号化手段が圧縮、符号化を行う順序でスキャンして読みだして前記符号化手段に与える第２の制御手段とを有し、
   前記符号化手段は、効率良く符号化処理を行うことができる出力信号が格納されている記憶手段を、前記第２、第３の記憶手段の何れか一方から選択し、
   前記第２の制御手段は、前記符号化手段によって選択された記憶手段に格納されている出力信号を読みだして前記符号化手段に与えることを特徴とするビデオ信号圧縮符号化装置。
2. 前記第１の制御手段は、前記第１の記憶手段の読みだすべきアドレスを指定するアドレス信号を発生する第１のアドレス信号発生回路と、前記第２、第３の記憶手段の書き込むべきアドレスを指定するアドレス信号を発生する第２のアドレス信号発生回路とを有することを特徴とする請求項１に記載のビデオ信号圧縮符号化装置。
3. 前記第２の制御手段は、前記第２のアドレス信号発生回路の発生するアドレス信号を変換して前記第２、第３の記憶手段の読みだすべきアドレスを指定するアドレス信号を発生するアドレス変換手段を有することを特徴とする請求項２に記載のビデオ信号圧縮符号化装置。
4. 前記変換手段は、離散コサイン変換を行うものであり、ＤＣＴ回路からなることを特徴とする請求項１〜３の何れか１項に記載のビデオ信号圧縮符号化装置。
5. 前記符号化手段は、ＭＰＥＧ規格に準拠した符号化を行うことを特徴とする請求項１〜４の何れか１項に記載のビデオ信号圧縮符号化装置。

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