JP3995568B2 - プログラマブル書込イクライゼーション回路およびプログラマブル書込イクライゼーション方法 - Google Patents
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Description
【発明の背景】
この発明は一般に、磁気テープドライブ等の磁気データ記憶装置に関し、より具体的には、デジタル書込信号のイクライゼーションのプログラマブル調整に関する。
【0002】
書込イクライゼーションは、磁気データ記憶装置の送信経路内での歪みを予め補償するために、磁気記憶装置内で一般に用いられている。磁気記録および、他の通信および送信関連の分野では、種々の形の最適化および適合化が送信される、または書込まれるデータに適用され、これによって、受信または読出時に元のデータを回復させるような能力が改善され得る。書込イクライゼーション回路10を含む典型的な磁気記憶システムが以下の図1で示される。
【0003】
図1を参照して、入力データが入力データ線12上で受取られ、書込最適化回路14によって予め歪まされる。書込最適化回路の出力信号が書込バッファ16によってバッファリングされ、書込ヘッド18に送られる。予め歪まされ、さらにはバッファリングされた入力信号は、磁気テープ20に転送され、読出ヘッド22によって読出され、読出バッファ24によってバッファリングされ、読出回路26によって出力データ線28上で出力データに変換される。
【0004】
適切な形の最適化の選択は、熱雑音、読出および書込ヘッド特性、用いられる媒体の種類、および他の多くの要因等の、所与の記録チャネルの多くの特性の実際上の知識に依存している。これらの特性はすべて、このようなシステムの動作中に時間とともに変化し得る。イクライゼーション回路が図1で示されるように静的であって、条件が変化するならば、システム性能は、新しい書込イクライゼーション回路または解決策が実現され得るまでは最適化されないであろう。
【0005】
したがって、望まれることは、種々の形の書込イクライゼーションが用いられ、さらにはシステム性能が継続的に最適化され得るように、書込イクライゼーション回路をプログラムして磁気記録システムの多くの特性の変化に対応できるような能力である。
【0006】
【発明の概要】
この発明によると、プログラマブル書込イクライゼーション回路は、データレートを示すための基準として用いられる第1のデジタルクロックと、書込イクライゼーション量子化を示すために用いられる第2のデジタルクロックと、第1のデジタルクロックドメインから第2のデジタルクロックドメインへの入力をイクアライズするのに用いられる波形を記憶するために用いられるルックアップテーブルと、各変換のために用いられるべきルックアップテーブル内のビット数を示すために用いられるカウンタと、入力データの現在の状態を検出するために用いられる極性検出器と、データ遷移および非遷移の配置を示すために用いられるノンリターンツーゼロ(NRZ)フィルタと、プログラマブルレジスタを含んでイクライゼーション回路内でのパラメータの各々を制御するためのソフトウェアインターフェイスとを含む。整数比Nは、第1のクロックレートおよび第2のクロックレートに関連し、Nはまた、イクライゼーションにとって利用可能な量子化の量である。
【0007】
回路にとって利用可能なパラメータは、データのNRZ変換を用いること、第1のクロックおよび第2のクロックの可変レート、プログラマブル出力データシーケンスの可変長、および望まれる出力データシーケンスの実際の内容を含む。たとえば、製品の設計者、研究者、またはソフトウェアプログラマーであり得る、プログラマブルイクライゼーション回路のユーザは、これらの回路パラメータを調整して所望の出力波形を実現し、図1で示される読出ヘッド、書込ヘッド、テープ媒体、および他の構成要素を含む媒体および媒体アクセスサブシステムを通して波形が送信および/または記録された後に、元のデータを回復させるような読出回路の能力を最適化することができる。
【0008】
この発明のイクライゼーション回路のための所望の最適化は、シュナイダー書込イクライゼーション、パルス書込、イクライゼーションによるパルス書込、デュアルシーケンステーブルを用いた差動出力を用いることを含み得るが、各々は、イクライゼーション信号の種々の間隔とともに、差動線、差動パルス波形、およびダブルパルス書込のうちの1つのためのシーケンスソースとして用いられる。これらが、この発明のイクライゼーション回路で可能な最も典型的な動作であるが、多くの種類の出力信号が可能であり、可能な限り優れた最適化が実現され得るか、またはリアルタイムで必要に応じて適合させられ得る。
【0009】
この発明のイクライゼーション回路の利点は、記憶システム動作条件のいずれかがわかる前に、その製造を始められることであり、一旦、動作条件がはっきりと特定されると最適化され得ることである。
【0010】
この発明の利点は、製品開発およびスケジューリングの柔軟性が増すことである。
【0011】
この発明のさらなる利点は、データ記憶システム内の条件を変えることによって必要に応じて外部制御下で回路を継続的に再び最適化できるという点で、回路が「適応可能な」ことである。
【0012】
この発明の上述の、および他の目的、特徴、および利点は、添付の図を参照しながら説明されるこの発明の好ましい実施例の以下の詳細な説明から、より容易に明らかとなるだろう。
【0013】
【詳細な説明】
図2を参照して、プログラマブル書込イクライゼーション回路30は、第1の出力と第2の出力および入力データの受け取りのためのルックアップテーブル60を含む。入力データは、ノード32で受け取られ、マルチプレクサ38を通してルックアップテーブル60に転送される。第1のシフトレジスタ62は、ルックアップテーブル60の第1の出力に結合された入力と、ノード82において第1の出力データシーケンスを提供するための出力とを有する。第2のシフトレジスタ64は、ルックアップテーブル60の第2の出力に結合された入力と、ノード84において第2の出力データシーケンスを提供するための出力とを有する。イクライゼーション回路30は、ノード78における第1のイクライゼーション回路出力と、ノード80における第2のイクライゼーション回路出力とを含む。出力スイッチング回路は、第1のシフトレジスタ62の出力を第1のイクライゼーション回路出力78または第2のイクライゼーション回路出力80のいずれか、またはそれらの両者に結合するためのマルチプレクサスイッチング回路を含み、同様に、第2のシフトレジスタ64の出力を第1のイクライゼーション回路出力78または第2のイクライゼーション回路出力80のいずれか、またはそれらの両者に結合するためのマルチプレクサスイッチング回路を含む。マルチプレクサスイッチング回路は、動作の差動モードとシングルエンドモードとの両者を可能にする。
【0014】
出力マルチプレクサスイッチング回路は、第1のマルチプレクサ68を含み、これは、第1のシフトレジスタ62に結合される第1の入力と、第2のシフトレジスタ64に結合される第2の入力と、ノード78において第1のイクライゼーション回路出力を形成する出力とを有する。第2のマルチプレクサ70は、第1のシフトレジスタ62に結合される第1の入力と、第2のシフトレジスタ64に結合される第2の入力と、出力とを有する。第3のマルチプレクサ72は、第2のマルチプレクサ70の出力に結合される第1の入力と、ロジックゼロ信号を受取るための第2の入力と、ノード80における第2のイクライゼーション回路出力を形成する出力とを有する。第1のマルチプレクサ68および第2のマルチプレクサ70はさらに、ノード76においてのシングルエンドモード制御信号を受取るための切換入力を含む。
【0015】
プログラマブル書込イクライゼーション回路30はまた、入力データノード32での新しいビットを示すために用いられる基準ビットクロック48と、wreqクロック52(wreq=書込(write)/読出(read)/イクライゼーション(equalization))とを含み、これは、シフトレジスタ62および64を駆動するために用いられる(wreqクロック52の各サイクルに対して1つの出力ビット)。wreqクロック52は、周波数逓倍基準クロック信号であり、基準クロック信号をN倍にした周波数を有し、Nは2以上8以下の整数である。
【0016】
カウンタ54は、周波数逓倍基準クロック信号を受取るための入力と、第1のシフトレジスタ62に結合される第1の出力56と、第2のシフトレジスタ64に結合される第2の出力58とを有する。カウンタは、予め選択された整数Nまでのカウントに到達した後で、シフトレジスタ62および64に再ロード信号を提供する。
【0017】
プログラマブル書込イクライゼーション回路30はまた、パルスモードおよびダブルパルスモード動作を可能にするようなNRZフィルタ回路を含む。NRZフィルタ回路は、ノード32上の入力データを受け取るための入力と、ノード36における出力とを有するNRZフィルタ34を含む。第1のマルチプレクサ38は、ノード32の入力データを受け取るための第1の入力と、NRZフィルタ34の出力にノード36で結合される第2の入力と、ルックアップテーブル60に結合される出力とを有する。第2のマルチプレクサ40は、ノード32の入力データを受け取るための第1の入力と、ノード36でNRZフィルタ34の出力に結合される第2の入力と、極性検出回路74を通して出力スイッチング回路に結合される出力とを有する。第1のマルチプレクサ38および第2のマルチプレクサ40の各々はさらに、ノード42のNRZイネーブル制御信号を受け取るための切換入力を含む。
【0018】
プログラマブル書込イクライゼーション回路30はまた、極性検出回路74を含み、これは、マルチプレクサ40を通してNRZ回路34に結合される入力と、マルチプレクサ70での出力マルチプレクサスイッチング回路に結合される出力とを有する。NRZフィルタ34は、「プラス」(1)または「マイナス」(0)情報を除去し、それを「遷移」(1)または「非遷移」(0)情報に取り換える。極性検出回路74がこの情報を復元する。「遷移」とは、2つの連続するクロックサイクルを想定すると、1から0へと、または0から1へと変化する入力データとして定義される。「非遷移」とは、2つの連続するクロックサイクルを想定すると、入力データに変化がないものとして定義され、0の後に0が続き、または1の後に1が続くことを意味する。
【0019】
動作において、プログラマブル書込イクライゼーション回路は、システムクロック信号よりもN倍大きい細分性を有する第1の出力データシーケンスを生成し、Nは、1よりも大きな整数であり、プログラマブル書込イクライゼーション回路は、システムクロック信号よりもN倍大きい細分性を有する第2の出力データシーケンスを生成し、さらには第1および第2のシステム出力データシーケンスを生成する。出力でのデータシーケンスは、第1の出力データシーケンス、第2の出力データシーケンス、または両者のシーケンスの差分(減算)組合せのいずれかに等しい。第1および第2のシステム出力データシーケンスは、シングルエンド出力信号、差分出力信号、パルスモード出力信号、または種々の出力信号を形成する。
【0020】
図3は、書込イクライゼーションが行なわれていない場合の、シングルエンド出力信号を示す、種々のイクライゼーション回路ノードのオシロスコープからのタイミング図であり、トレース92はシステムまたはwreqクロックであり、トレース94はビットクロックであり、トレース96はハイデータ出力であり、トレース98はローデータ出力であり、トレース100は書込ヘッド18に対するエミュレートされた書込電流である。
【0021】
図4は、書込イクライゼーションが行なわれていない場合の、差分出力信号を示す、種々のイクライゼーション回路ノードのオシロスコープからのタイミング図であり、トレース92はシステムまたはwreqクロックであり、トレース94はビットクロックであり、トレース96はハイデータ出力であり、トレース98はローデータ出力であり、トレース100は書込ヘッド18に対するエミュレートされた書込電流である。
【0022】
図5は、書込イクライゼーションが行なわれ、クロック比が6の場合の、差分出力信号を示す、種々のイクライゼーション回路ノードのオシロスコープからのタイミング図であり、トレース92はシステムまたはwreqクロックであり、トレース94はビットクロックであり、トレース96はハイデータ出力であり、トレース98はローデータ出力であり、トレース100は書込ヘッド18に対するエミュレートされた書込電流である。
【0023】
図6は、書込イクライゼーションが行なわれ、クロック比が4の場合の、パルス化された出力信号を示す、種々のイクライゼーション回路ノードのオシロスコープからのタイミング図であり、トレース92はシステムまたはwreqクロックであり、トレース94はビットクロックであり、トレース96はハイデータ出力であり、トレース98はローデータ出力であり、トレース100は書込ヘッド18に対するエミュレートされた書込電流である。
【0024】
図7は、書込イクライゼーションが行なわれ、クロック比が6の場合の、パルス化された出力信号を示す、種々のイクライゼーション回路ノードのオシロスコープからのタイミング図であり、トレース92はシステムまたはwreqクロックであり、トレース94はビットクロックであり、トレース96はハイデータ出力であり、トレース98はローデータ出力であり、トレース100は書込ヘッド18に対するエミュレートされた書込電流である。
【0025】
図8は、間隔をあけた書込イクライゼーションを行ない、クロック比が5の場合の、ダブルパルス出力信号を示す、種々のイクライゼーション回路ノードのオシロスコープからのタイミング図であり、トレース92はシステムまたはwreqクロックであり、トレース94はビットクロックであり、トレース96はハイデータ出力であり、トレース98はローデータ出力であり、トレース100は書込ヘッド18に対するエミュレートされた書込電流である。
【0026】
この発明の原理をその好ましい実施例で説明し、例示してきたが、このような原理から逸脱することなしに、この発明の構成および詳細を変形できることが、当業者によって理解されるだろう。たとえば、ビットクロック48によって示される各入力データに対して、各出力信号78および80上で2−8の出力が生じ得るように、比率Nが変更されてもよい。比率Nに基づいて、ルックアップテーブル60が再びプログラムされて4×2N通りのシーケンスが出力されてもよい(たとえば、N=8ならば、ルックアップテーブル60へとプログラムされ得る1024の可能性が存在する)。ルックアップテーブル60のサイズを調整してさらなる可能性を可能にすることもでき、これはまた、Nのサイズ/可能性が変化することを必要とするであろう。したがって、すべての変形および変更が前掲の請求項の思想および範囲内にあると主張される。
【図面の簡単な説明】
【図1】 静的な書込最適化回路を含む先行技術の磁気データ記憶システムのブロック図である。
【図2】 第1のデジタルクロック、第2のデジタルクロック、ルックアップテーブル、カウンタ、極性検出器、ノンリターンツーゼロ(NRZ)フィルタ、およびプログラマブルレジスタを含むソフトウェアインターフェイスを含む、この発明に従ったプログラマブル書込イクライゼーション回路のブロック図である。
【図3】 書込イクライゼーションが行なわれない場合の、シングルエンド出力信号を示す、種々のイクライゼーション回路ノードのオシロスコープからのタイミング図である。
【図4】 書込イクライゼーションが行なわれない場合の、差分出力信号を示す、種々のイクライゼーション回路ノードのオシロスコープからのタイミング図である。
【図5】 書込イクライゼーションが行なわれ、クロック比が6の場合の、差分出力信号を示す、種々のイクライゼーション回路ノードのオシロスコープからのタイミング図である。
【図6】 書込イクライゼーションが行なわれ、クロック比が4の場合の、パルス化された出力信号を示す、種々のイクライゼーション回路ノードのオシロスコープからのタイミング図である。
【図7】 書込イクライゼーションが行なわれ、クロック比が6の場合の、パルス化された出力信号を示す、種々のイクライゼーション回路ノードのオシロスコープからのタイミング図である。
【図8】 間隔をあけた書込イクライゼーションが行なわれ、クロック比が5の場合の、ダブルパルス出力信号を示す、種々のイクライゼーション回路ノードのオシロスコープからのタイミング図である。
【符号の説明】
30 プログラマブル書込イクライゼーション回路、60 ルックアップテーブル、62 第1のシフトレジスタ、64 第2のシフトレジスタ、78 第1のイクライゼーション回路出力、80 第2のイクライゼーション回路出力。
Claims (22)
- プログラマブル書込イクライゼーション回路であって、
第1の出力と第2の出力および入力データの受け取りのためのルックアップテーブルを備え、前記ルックアップテーブルは、第1のクロックドメインから第2のクロックドメインへ前記入力データをイクアライズするための波形を記憶するように構成され、
前記プログラマブル書込イクライゼーション回路は、さらに、
第1のルックアップテーブル出力に結合される入力と、第1の出力データシーケンスを提供するための出力とを有する第1のシフトレジスタを備え、前記第1のルックアップテーブル出力は、前記入力データに対応する少なくとも1つの前記記憶された波形を含み、前記第1の出力データシーケンスは、前記第1のルックアップテーブル出力の第1のシフトされたバージョンを含み、
前記プログラマブル書込イクライゼーション回路は、さらに、
第2のルックアップテーブル出力に結合される入力と、第2の出力データシーケンスを提供するための出力とを有する第2のシフトレジスタを備え、前記第2のルックアップテーブル出力は、前記入力データに対応する少なくとも1つの前記記憶された波形を含み、前記第2の出力データシーケンスは、前記第2のルックアップテーブル出力の第2のシフトされたバージョンを含み、
前記プログラマブル書込イクライゼーション回路は、さらに、
第1のイクライゼーション回路出力と、
第2のイクライゼーション回路出力と、
出力手段とを含み、
前記出力手段は、
前記第1のシフトレジスタ出力を前記第1のイクライゼーション回路出力または前記第2のイクライゼーション回路出力のいずれか、またはそれらの両者に結合するための手段と、
前記第2のシフトレジスタ出力を前記第1のイクライゼーション回路出力または前記第2のイクライゼーション回路出力のいずれか、またはそれらの両者に結合するための手段とを含み、
前記第1および第2のイクライゼーション回路出力の各々は、前記第1の出力データシーケンス、前記第2の出力データシーケンス、または前記第1および第2の出力データシーケンスの差分の組合わせである、プログラマブル書込イクライゼーション回路。 - 周波数逓倍基準クロック信号を受け取るための入力と、第1のシフトレジスタに結合される第1の出力と、第2のシフトレジスタに結合される第2の出力とを有するカウンタをさらに含む、請求項1に記載のプログラマブル書込イクライゼーション回路。
- 周波数逓倍基準クロック信号は基準クロック信号のN倍の周波数を有し、Nは2以上8以下の整数である、請求項2に記載のプログラマブル書込イクライゼーション回路。
- NRZフィルタ回路をさらに含む、請求項1に記載のプログラマブル書込イクライゼーション回路。
- NRZフィルタ回路は、
入力データを受け取るための入力と出力とを有するNRZフィルタと、
入力データを受け取るための第1の入力と、NRZフィルタの出力に結合される第2の入力と、ルックアップテーブルに結合される出力とを有する第1のマルチプレクサと、
入力データを受け取るための第1の入力と、NRZフィルタの出力に結合される第2の入力と、出力手段に結合される出力とを有する第2のマルチプレクサとを含む、請求項4に記載のプログラマブル書込イクライゼーション回路。 - 第1のマルチプレクサと第2のマルチプレクサとの各々はさらに、NRZイネーブル制御信号を受け取るための切換入力を含む、請求項5に記載のプログラマブル書込イクライゼーション回路。
- NRZ回路に結合される入力と、出力手段に結合される出力とを有する極性検出回路をさらに含む、請求項4に記載のプログラマブル書込イクライゼーション回路。
- 出力手段は、
第1のシフトレジスタに結合される第1の入力と、第2のシフトレジスタに結合される第2の入力と、第1のイクライゼーション回路出力を形成する出力とを有する第1のマルチプレクサと、
第1のシフトレジスタに結合される第1の入力と、第2のシフトレジスタに結合される第2の入力と、出力とを有する第2のマルチプレクサと、
第2のマルチプレクサの出力に結合される第1の入力と、ロジックゼロ信号を受け取るための第2の入力と、第2のイクライゼーション回路出力を形成する出力とを有する第3のマルチプレクサとを含む、請求項1に記載のプログラマブル書込イクライゼーション回路。 - 第1のマルチプレクサおよび第2のマルチプレクサはさらに、制御信号を受け取るための切換入力を含む、請求項8に記載のプログラマブル書込イクライゼーション回路。
- 第3のマルチプレクサはさらに、シングルエンドモード制御信号を受け取るための切換入力を含む、請求項8に記載のプログラマブル書込イクライゼーション回路。
- 磁気データ記憶システムで用いられるプログラマブル書込イクライゼーション回路であって、
入力データを受け取るためのルックアップテーブルを備え、前記ルックアップテーブルは、第1のクロックドメインから第2のクロックドメインへ前記入力データをイクアライズするための波形を記憶するように構成され、
前記プログラマブル書込イクライゼーション回路は、さらに、
前記ルックアップテーブルに結合されて第1の出力データシーケンスを提供するための第1のシフトレジスタを備え、前記ルックアップテーブルは、前記入力データに対応する少なくとも1つの前記記憶された波形を前記第1のシフトレジスタに提供し、前記第1のシフトレジスタは、前記第1の出力データシーケンスを提供するために、前記少なくとも1つの前記記憶された波形の第1のシフトされたバージョンを提供し、
前記プログラマブル書込イクライゼーション回路は、さらに、
前記ルックアップテーブルに結合されて第2の出力データシーケンスを提供するための第2のシフトレジスタを備え、前記ルックアップテーブルは、前記入力データに対応する少なくとも1つの前記記憶された波形を前記第2のシフトレジスタに提供し、前記第2のシフトレジスタは、前記第2の出力データシーケンスを提供するために、前記少なくとも1つの前記記憶された波形の第2のシフトされたバージョンを提供し、
前記プログラマブル書込イクライゼーション回路は、さらに、
第1のイクライゼーション回路出力と、
第2のイクライゼーション回路出力と、
第1のイクライゼーション回路出力と第2のイクライゼーション回路出力との間で第1のデータシーケンスと第2のデータシーケンスとを選択的に切換えるための出力手段とを含み、
前記第1および第2のイクライゼーション回路出力の各々は、前記第1の出力データシーケンス、前記第2の出力データシーケンス、または前記第1および第2の出力データシーケンスの差分の組合わせである、プログラマブル書込イクライゼーション回路。 - 周波数逓倍基準クロック信号を受け取り、再ロード信号を第1のシフトレジスタおよび第2のシフトレジスタに提供するためのカウンタをさらに含む、請求項11に記載のプログラマブル書込イクライゼーション回路。
- 周波数逓倍基準クロック信号は、システム基準クロック信号のN倍の周波数を有し、Nは2以上8以下の整数である、請求項12に記載のプログラマブル書込イクライゼーション回路。
- NRZフィルタ回路をさらに含む、請求項11に記載のプログラマブル書込イクライゼーション回路。
- NRZフィルタ回路は、
入力データを受け取り、遷移検出データを提供するためのNRZフィルタと、
ルックアップテーブルに結合される遷移検出データおよび入力データの受け取りのための第1のマルチプレクサと、
出力手段に結合される遷移検出データおよび入力データの受け取りのための第2のマルチプレクサとを含む、請求項14に記載のプログラマブル書込イクライゼーション回路。 - 第1のマルチプレクサおよび第2のマルチプレクサの各々は、NRZイネーブル制御信号を受け取るための切換入力をさらに含む、請求項15に記載のプログラマブル書込イクライゼーション回路。
- NRZ回路と出力手段との間に結合される極性検出回路をさらに含む、請求項14に記載のプログラマブル書込イクライゼーション回路。
- 出力手段は、
第1のイクライゼーション回路出力に結合される第1の出力データシーケンスおよび第2の出力データシーケンスを受け取るための第1のマルチプレクサと、第2のイクライゼーション回路出力に結合される第1の出力データシーケンスおよび第2の出力データシーケンスを受け取るための第2のマルチプレクサとを含む、請求項11に記載のプログラマブル書込イクライゼーション回路。 - 第1のマルチプレクサおよび第2のマルチプレクサは、制御信号を受け取るための切換入力をさらに含む、請求項18に記載のプログラマブル書込イクライゼーション回路。
- 第2のマルチプレクサと第2のイクライゼーション回路出力との間に配置される第3のマルチプレクサをさらに含む、請求項18に記載のプログラマブル書込イクライゼーション回路。
- 第3のマルチプレクサはさらに、シングルエンドモード制御信号を受取るための切換入力を含む、請求項20に記載のプログラマブル書込イクライゼーション回路。
- プログラマブル書込イクライゼーション方法であって、
システムクロック信号よりもN倍大きい細分性を有する第1の出力データシーケンスを生成するステップを含み、Nは1よりも大きな整数であり、前記方法はさらに、
システムクロック信号よりもN倍大きな細分性を有する第2の出力データシーケンスを生成するステップと、
第1のシステム出力データシーケンスおよび第2のシステム出力データシーケンスを生成するステップとを含み、前記第1および第2のシステム出力データシーケンスの各々は、前記第1の出力データシーケンス、前記第2の出力データシーケンス、または前記第1および第2の出力データシーケンスの差分の組合わせであり、
前記第1のシステム出力データシーケンスおよび前記第2のシステム出力データシーケンスは、シングルエンド出力信号、差分出力信号、パルスモード出力信号、またはダブルパルス出力信号を含む書込電流信号を形成する、プログラマブル書込イクライゼーション方法。
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