JP3994928B2

JP3994928B2 - Manufacturing method of semiconductor laser

Info

Publication number: JP3994928B2
Application number: JP2003166933A
Authority: JP
Inventors: 秀俊小林; 将人古川
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2003-06-11
Filing date: 2003-06-11
Publication date: 2007-10-24
Anticipated expiration: 2023-06-11
Also published as: JP2005005468A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体レーザの製造方法に関する。
【０００２】
【従来の技術】
ＩｎＰ系の長波長帯レーザといった埋込型の半導体レーザは、ｐ型半導体層とｎ型半導体層とからなる埋込層がメサ部の側面に設けられている。この種の半導体レーザに関しては特許文献１があった。この特許文献１には埋込型の半導体レーザの製造方法が記載されている。この製造方法では、サイドエッチングの生じやすいキャップ層上にストライプマスクを設け、このストライプマスクを用いて選択エッチングを行うことによりメサ部を形成している。そのメサ部の両側に埋込層が形成されているが、その埋込層は表面が平坦になっている。
【０００３】
【特許文献１】
特許第２８２７３２６号公報
【０００４】
【発明が解決しようとする課題】
しかし、上述の半導体レーザには各ロット間で電流−光変換効率にばらつきがある。このばらつきの原因についての検討の結果、以下の事項が判明している。つまり、この好ましくない特性を示す半導体レーザは、埋込層を構成するｐ型半導体層とｎ型半導体層との間の逆方向耐電圧が小さい。故に、埋込層がリーク電流を遮断する電流ブロック層として十分に機能していない。したがって、埋込層にリーク電流が流れてしまい、そのリーク電流のために電流−光変換効率がばらつきを生じている。
【０００５】
埋込層の厚さが大きくなるようにメサ部の高さを大きくすると、逆方向耐電圧を大きくすることができるが、ウェハ面内におけるメサ部の高さのばらつきが大きくなり、そのばらつきを抑えることが難しくなる。
そこで、本発明は上記課題を解決するためになされたもので、電流−光変換効率のロット間のばらつきを低減し得る構造を備えた半導体レーザの製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本発明は、第１導電型の半導体基板上に、第１導電型のＩｎＰ半導体層、活性層、第２導電型のＩｎＰ半導体層、およびＧａＩｎＡｓＰまたはＧａＩｎＡｓからなるキャップ層の各層を順次積層して積層基板を形成する工程と、キャップ層上にストライプマスクを形成する工程と、ストライプマスクを用いて、積層基板の表面から半導体基板に達するまでをＢｒ・メタノールのエッチング液を用いてウェットエッチングし、キャップ層にＢｒ・メタノールのエッチング液によるサイドエッチングを生じさせて積層メサ部を形成する工程と、積層メサ部を形成する工程の後に、ストライプマスクを用いて、積層メサ部の側面および半導体基板上に第２導電型の第１の半導体ブロック層を形成し、その第１の半導体ブロック層上に第１導電型の第２の半導体ブロック層をその表面がストライプマスクの表面よりも高く平坦になるように形成する結晶成長を行い、第２の半導体ブロック層がストライプマスクの直下に第１の半導体ブロック層よりも広い範囲で位置し、かつストライプマスクの直下に位置する第２の半導体ブロック層の表面がストライプマスクによって平坦になるようにして埋込ブロック部を設ける工程とを備え、第２の半導体ブロック層を、ストライプマスクの隣に形成された第１の領域、ストライプマスクの下に形成された第２の領域および第１の領域と第２の領域との間に設けられた段差を備え、その段差と第１の領域とによる高さが０．２μｍ以上０．８μｍ以下の段差部を有するように設ける半導体レーザの製造方法を特徴とする。
【０００７】
この半導体レーザの製造方法によれば、段差部によって埋込ブロック部の厚さが厚くなるため、第１の半導体ブロック層と第２の半導体ブロック層の間の逆方向耐電圧をより大きくした半導体レーザを製造することができる。
【０００８】
また、段差部の高さが０．２μｍ以上０．８μｍ以下の範囲に設定されるため、半導体レーザの電流−光変換効率が良好になる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。なお、図示の都合上、図１においては各層の厚さ方向の寸法を適宜変更している。
【００１０】
図１は、本発明の実施の形態に係るメサ埋め込み型半導体レーザ２０を示す断面図である。
【００１１】
半導体レーザ２０は、図１に示すように、Ｓｎ（スズ）をドープしたｎ型（第１導電型）ＩｎＰ基板１といった半導体基板上にメサ埋込部２１を有し、このメサ埋込部２１がトレンチ溝１５，１５の間に設けられている。
メサ埋込部２１はメサ部８と、そのメサ部８の両側面上に設けられた埋込ブロック部１２とを有している。また、メサ埋込部２１はメサ部８と埋込ブロック部１２上に設けられたｐ型（第２導電型）の第２のＩｎＰクラッド層１３と、その上に設けられたコンタクト層１４とを有している。さらに、メサ埋込部２１は埋込ブロック部１２、ＩｎＰクラッド層１３およびコンタクト層１４上に設けられた絶縁膜１６と、絶縁膜１６上に設けられた電極１７とを有している。
【００１２】
メサ部８はＳｉ（シリコン）をドープしたｎ型のＩｎＰバッファ層２といった半導体層と、ノンドープのＧａＩｎＡｓＰまたはＧａＩｎＡｓからなるＭＱＷ（多重量子井戸）構造やＳＱＷ（単一量子井戸）構造の活性層３と、Ｚｎ（亜鉛）をドープしたｐ型（第２導電型）のＩｎＰクラッド層４といった半導体層と備えており、これらの各層２，３，４がＩｎＰ基板１上に順に設けられている。
また、メサ部８は、ＩｎＰバッファ層２、活性層３およびＩｎＰクラッド層４の各層の幅が徐々に小さくなる順メサ構造を有している。メサ部８の各層の厚さは例えば、次のようにすることができる。ＩｎＰバッファ層２は約０．５μｍ、活性層３は約０．１５μｍ、ＩｎＰクラッド層４は約０．４μｍである。
【００１３】
埋込ブロック部１２は、Ｚｎドープのｐ型ＩｎＰブロック層１０といった第１の半導体ブロック層と、Ｓｉドープのｎ型ＩｎＰブロック層１１といった第２の半導体ブロック層とを有している。
ｐ型ＩｎＰブロック層１０はメサ部８の両側面およびＩｎＰ基板１上に設けられている。各ｐ型ＩｎＰブロック層１０は、メサ部８の側面とＩｎＰ基板１を被覆する被覆部１０ａと、メサ部８の上面（ＩｎＰクラッド層４の上面４ａ）から離れるように伸びる突出端部１０ｂとを含んでいる。また、メサ部８の両側に形成される突出端部１０ｂが互いに向かい合い、溝部１９を形成している。
【００１４】
ｎ型ＩｎＰブロック層１１はメサ部８の両側面に設けられている。各ｎ型ＩｎＰブロック層１１は、ｐ型ＩｎＰブロック層１０の表面を被覆する被覆部１１ａとその上の段差部９を有している。ここで、段差部９はｐ型ＩｎＰブロック層１０上のｐ型ＩｎＰブロック層１０に接していない領域を第１の領域Ｓ１とし、被覆部１１ａにおける第１の領域Ｓ１とメサ部８との間に設けられた領域を第２の領域Ｓ２としたときに、その第１の領域Ｓ１と第２の領域Ｓ２の間に設けられた段差９ａと、第１の領域Ｓ１とを有している。また、段差部９（段差９ａ）は、第２の領域Ｓ２の表面部１１ｂよりも（突出端部１０ｂの先端よりも）高さＨで突出している。この段差部９を設けることにより、埋込ブロック部１２がメサ部８の側面を保護し、リーク電流を低減する電流ブロック層として機能する。
【００１５】
第２のＩｎＰクラッド層１３は、ＩｎＰクラッド層４の上面４ａと、ｐ型ＩｎＰブロック層１０およびｎ型ＩｎＰブロック層１１の表面を被覆している。この第２のＩｎＰクラッド層１３を設けることにより、ｎ型ＩｎＰブロック層１１および溝部１９による凹凸構造を平坦化できる構造になっている。また、第２のＩｎＰクラッド層１３は、メサ部８に光を閉じ込めるために役立つものである。
【００１６】
コンタクト層１４は、ＧａＩｎＡｓまたはＧａＩｎＡｓＰからなり、第２のＩｎＰクラッド層１３の上に設けている。絶縁膜１６は、メサ部８の側面、コンタクト層１４およびトレンチ溝１５の上に設けられている。この絶縁膜１６としてはＳｉＮ，ＳｉＯ₂等がある。絶縁膜１６には、コンタクト層１４上にコンタクトホール１６ａが形成されている。
【００１７】
半導体レーザ２０では、埋込ブロック部１２を構成するｎ型ＩｎＰブロック層１１が段差部９を有している。そのため、ｐ型ＩｎＰブロック層１０とｎ型ＩｎＰブロック層１１との間の逆方向耐電圧がより大きくなるので、埋込ブロック部１２を流れるリーク電流が低減される。つまり、埋込ブロック部１２がリーク電流をブロックする電流ブロック層として機能するようになる。したがって、埋込ブロック部１２によりリーク電流が遮断されるため、半導体レーザ２０の電流−光変換効率が良好になり、各ロット間の電流−光変換効率のばらつきが低減されるようになる。
【００１８】
段差を持たない埋込型の半導体レーザのように、埋込層の表面を平坦にすると注入電流１００ｍＡでの電流−光変換効率に関して、各ロット間で５％程度のばらつきがあった。
これに対し、上述した半導体レーザ２０のように、段差部９を有する埋込ブロック部１２を設けると、注入電流１００ｍＡでの電流−光変換効率に関しては各ロット間のばらつきを２％程度にまで小さくすることができる。
【００１９】
一方、上述したように、段差部９を設けることは、埋込ブロック部１２がリーク電流をブロックする機能を向上させる上で有効である。しかし、この段差部９の高さＨを大きくするとメサ埋込部２１の高さＨ２が高くなり、ウェハ面内において、メサ埋込部２１の高さＨ２のばらつきが大きくなる。すると、段差部９のウェハ面内における高さＨのばらつきも大きくなる。この点を考慮すると、段差部９の高さＨを適切な範囲に設定するのが好ましい。
【００２０】
ここで、図６は１．６μｍ波長帯ＤＦＢレーザの段差部の高さＨと、電流−光変換効率（Ｉ−Ｌ特性）との関係（電流−光変換効率の段差依存性）を示すグラフである。図６の縦軸には、注入電流１００ｍＡ、２７℃下における微分量子効率（ＳＥ＝ΔＰ／ΔＩ）（ｍＷ／ｍＡ）をとっている。図に示すように、ＳＥは段差部９の高さＨが高くなるにしたがい上昇していく。そして、ＳＥは、高さＨが０．２μｍ以上になると、０．３１を超えて良好な値を示し、高さＨに対する変化の割合も縮小する。段差部９の高さＨを０．２μｍ以上に設定すれば、各ロット間でのＩ−Ｌ特性のばらつきを確実に縮小できるようになる。
【００２１】
一方、段差部９の高さＨが０．８μｍを超えると、ＳＥの値が徐々に低下し、０．３１以下になることがある。したがって、ＳＥの値を０．３１よりも大きい範囲に確実に納めるためには高さＨを０．８μｍ以下に設定するとよい。
次に、図１とともに、図２〜図５を参照して、本発明の実施の形態に係る半導体レーザの製造方法について説明する。なお、図示の都合上、図２〜図５においては各層の厚さ方向の寸法を適宜変更している。
【００２２】
まず、図２（ａ）に示すように、ＩｎＰ基板１上にＯＭＶＰＥ法（減圧有機金属気相成長法）により、約６０Ｔｏｒｒの圧力下で、いくつかの半導体層を順に成長させて活性層エピウェハといった積層基板６を形成する。ここで、ＩｎＰ基板１上にＩｎＰバッファ層２を形成し、そのＩｎＰバッファ層２上に活性層３を形成する。次に、活性層３の上にＩｎＰクラッド層４を形成する。さらに、そのＩｎＰクラッド層４上にＺｎをドープしたＧａＩｎＡｓＰまたはＧａＩｎＡｓからなるｐ型のキャップ層５を形成する。この形成されたキャップ層５を後述するＢｒ・メタノールのエッチング液によりエッチングすると、ＩｎＰバッファ層２、活性層３およびＩｎＰクラッド層４の各層よりも、エッチングレートが大きくなる。キャップ層５の厚さは、例えば約０．２μｍである。
【００２３】
続いて、図２（ｂ）に示すように、この積層基板６上に、熱ＣＶＤ法等によりＳｉＮまたはＳｉＯ₂からなる絶縁膜７を形成する。
次に、その絶縁膜７上にホトレジストを塗布した後で、図示しない所定のホトマスクを用いてストライプ状のレジストパターンを形成する。そして、このレジストパターンを用いてバッファ弗酸等により、絶縁膜７をエッチングする。これにより図２（ｃ）に示すように、上記各層が積層される方向と交差する方向に伸びるストライプマスク７ａを形成する。その後、レジストパターンを除去する。ストライプマスク７ａの幅は半導体レーザの横モード制御およびプロセスマージン確保のため、例えば約３．０μｍ〜４．５μｍの範囲内に設定されている。
【００２４】
続いて、ストライプマスク７ａを用いて積層基板６のウェットエッチングを行い、図３（ａ）に示すようにメサ部８とキャップ層５とを有する積層メサ部１８を形成する。
このウェットエッチングでは、十分に冷却したＢｒ・メタノールのエッチング液（Ｂｒ₂：メタノール＝２．５：１０００）を用いて、キャップ層５からＩｎＰ基板１の表面に達するまでの各層をエッチングする。このエッチングは、エッチング液を攪拌しながら約５分間行い、図３（ａ）に示すメサ高さｈが約１．６５〜２．２０μｍで、サイドエッチング量（アンダーカット量）ｗが約１．０〜１．５μｍとなるようにして行う。このとき、キャップ層５にはＢｒ・メタノールのエッチング液によるサイドエッチングが生じるので、キャップ層５の幅がストライプマスク７ａの幅よりも小さくなる。また、ＩｎＰ基板１に近づくにつれて、各層の幅が漸次広がる順メサ構造を有する積層メサ部１８が得られる。
【００２５】
次に、このエッチングにより、各層２〜５が除去された領域に、ＯＭＶＰＥ法による結晶成長を行う。この工程で、図３（ｂ）および図５に示すように、段差部９を有する埋込ブロック部１２を形成する。この結晶成長では、積層メサ部１８の露出した各側面とＩｎＰ基板１を被覆するＰ型ＩｎＰブロック層１０を形成し、そのＰ型ＩｎＰブロック層１０の表面を被覆するｎ型ＩｎＰブロック層１１をＰ型ＩｎＰブロック層１０上に形成する。このとき、ｎ型ＩｎＰブロック層１１において、ストライプマスク７ａ外側の隣の領域を第１の領域Ｓ１、ストライプマスク７ａの下の領域を第２の領域Ｓ２とし、この第１の領域Ｓ１と第２の領域Ｓ２との間に段差９ａを設ける。この段差９ａと第１の領域Ｓ１とにより、上述の段差部９が形成される。また、第２の領域Ｓ２はストライプマスク７ａの下に形成されるので、その表面は実質的に平坦になる。
【００２６】
この場合、段差部９の高さＨが０．２μｍ以上であるとよく、０．８μｍ以下であればより好ましい。段差部９の高さＨをこの範囲内にすると、埋込ブロック部１２によりリーク電流を確実に低減することができる。また、第２のＩｎＰクラッド層１３が異常成長しないようにして、第２のＩｎＰクラッド層１３の表面を比較的平坦にすることもできる。
【００２７】
この結晶成長のときに使用する原料ガスは、例えばIII族用ソースとしてＴＭＩ（トリメチルインジウム）、Ｖ族用ソースとしてＰＨ₃（ホスフィン）、ドーパント材料のガス（ドーパントガス）としてＳｉＨ₄（モノシラン）、ＤＥＺ（ジエチルジンク）がある。埋込ブロック部１２を構成するｐ型ＩｎＰブロック層１０およびｎ型ＩｎＰブロック層１１の成長速度は、１．９〜２．４μｍ／ｈｒである。またＶ族ガス濃度／III族ガス濃度（モル比）は６０〜６５である。ｐ型ＩｎＰブロック層１０のキャリア濃度は、０．６５〜１．１５×１０¹⁸／ｃｍ^-3であり、ｎ型ＩｎＰブロック層１１のキャリア濃度は、１．０〜２．０×１０¹⁸／ｃｍ^-3程度である。そして、これらの条件下で、それぞれの厚みが０．９〜１．５μｍ程度になるように成長させる。
【００２８】
次に、バッファ弗酸を用いてストライプマスク７ａを除去し、燐酸：過酸化水素＝５：１からなるエッチング液を用いてキャップ層５を選択的に除去する。すると、図４（ａ）に示すように、ＩｎＰクラッド層４の上面４ａが露出し、溝部１９が形成される。また、ｐ型ＩｎＰブロック層１０の一部が上面４ａ（メサ部８の上面）よりも上側に伸びる突出端部１０ｂとなり、さらに、ｎ型ＩｎＰブロック層１１の平坦部１１ｂが得られる。
【００２９】
続いて、図４（ｂ）に示すように第２のＩｎＰクラッド層１３を成長させる。この第２のＩｎＰクラッド層１３を成長させることにより、ｎ型ＩｎＰブロック層１１および溝部１９による凹凸構造が平坦な構造になる。そして、第２のＩｎＰクラッド層１３上にコンタクト層１４を成長させる。
次に、メサ部８を間に挟むようにトレンチ溝１５，１５を形成する。これらトレンチ溝１５，１５は、ＩｎＰ基板１においてコンタクト層１４からＩｎＰ基板１の表面までをエッチングすることにより形成される。このエッチングにより、コンタクト層１４、第２のＩｎＰクラッド層１３、ｎ型ＩｎＰブロック層１１およびｐ型ＩｎＰブロック層１０の各層と、ＩｎＰ基板１の表面の一部が除去される。次に、露出している表面を被覆するように絶縁膜１６を形成する。その絶縁膜１６のコンタクト層１４上にコンタクトホール１６ａを形成し、その後で金属膜により電極１７を形成すると、図１に示す半導体レーザ２０が得られる。
【００３０】
【発明の効果】
以上詳述したように本発明によれば、電流−光変換効率のロット間のばらつきを低減した半導体素子が得られる。
【図面の簡単な説明】
【図１】実施の形態に係る半導体レーザの断面図である。
【図２】（ａ），（ｂ），（ｃ）は、それぞれ図１に示す半導体レーザの製造過程を順に示す図である。
【図３】（ａ），（ｂ）は、それぞれ図２の後続の製造過程を順に示す図である。
【図４】（ａ），（ｂ）は、それぞれ図３の後続の製造過程を順に示す図である。
【図５】図３（ｂ）と同じ工程を示す斜視図である。
【図６】本発明による１．６μｍＤＦＢレーザについての、段差部の高さと、電流−光変換効率（Ｉ−Ｌ特性）との関係を示すグラフである。
【符号の説明】
１…ＩｎＰ基板、２…ＩｎＰバッファ層
３…活性層、４…ＩｎＰクラッド層、５…キャップ層
６…積層基板、７…絶縁膜、７ａ…ストライプマスク
８…メサ部、９…段差部、９ａ…段差
１０…ｐ型ＩｎＰブロック層
１０ａ…被覆部、１０ｂ…突出端部
１１…ｎ型ＩｎＰブロック層、１１ａ…被覆部
１２…埋込ブロック部
１３…第２のＩｎＰクラッド層
Ｓ１…第１の領域、Ｓ２…第２の領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor laser manufacturing method .
[0002]
[Prior art]
In an embedded semiconductor laser such as an InP-based long wavelength band laser, an embedded layer including a p-type semiconductor layer and an n-type semiconductor layer is provided on the side surface of the mesa portion. There has been Patent Document 1 regarding this type of semiconductor laser. This Patent Document 1 describes a method for manufacturing an embedded semiconductor laser. In this manufacturing method, a mesa portion is formed by providing a stripe mask on a cap layer on which side etching is likely to occur, and performing selective etching using the stripe mask. Although buried layers are formed on both sides of the mesa portion, the buried layer has a flat surface.
[0003]
[Patent Document 1]
Japanese Patent No. 2827326 [0004]
[Problems to be solved by the invention]
However, the above-described semiconductor laser has variations in current-light conversion efficiency among lots. As a result of examination of the cause of this variation, the following matters have been found. That is, the semiconductor laser exhibiting this undesirable characteristic has a low reverse withstand voltage between the p-type semiconductor layer and the n-type semiconductor layer constituting the buried layer. Therefore, the buried layer does not function sufficiently as a current blocking layer that blocks leakage current. Therefore, a leak current flows through the buried layer, and the current-light conversion efficiency varies due to the leak current.
[0005]
Increasing the height of the mesa portion to increase the thickness of the buried layer can increase the reverse withstand voltage, but the variation in the height of the mesa portion in the wafer surface increases and the variation is reduced. It becomes difficult to suppress.
Accordingly, the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method of manufacturing a semiconductor laser having a structure capable of reducing the variation between lots of current-light conversion efficiency.
[0006]
[Means for Solving the Problems]
In order to solve the above problems, the present invention provides a first conductive type InP semiconductor layer, an active layer, a second conductive type InP semiconductor layer, and a cap layer made of GaInAsP or GaInAs on a first conductive type semiconductor substrate. A step of forming a laminated substrate by sequentially laminating each of these layers, a step of forming a stripe mask on the cap layer, and an etching solution of Br / methanol from the surface of the laminated substrate to the semiconductor substrate using the stripe mask After the steps of forming a laminated mesa portion by performing side etching using a Br / methanol etchant on the cap layer and the step of forming the laminated mesa portion, a laminated mesa is formed using a stripe mask. Forming a first semiconductor block layer of the second conductivity type on the side surface of the portion and the semiconductor substrate, and the first semiconductor block A first conductivity type second semiconductor blocking layer of the surface have a high line crystal growth to form to be flatter than the surface of the stripe mask on click layer, the second semiconductor block layer immediately below the stripe masks And a step of providing a buried block portion so that the surface of the second semiconductor block layer located in a wider range than the first semiconductor block layer and directly under the stripe mask is flattened by the stripe mask. And a second semiconductor block layer is provided between the first region formed next to the stripe mask, the second region formed under the stripe mask, and between the first region and the second region. The semiconductor laser manufacturing method is characterized in that the step is provided with a stepped portion having a height of 0.2 μm or more and 0.8 μm or less between the step and the first region.
[0007]
According to this semiconductor laser manufacturing method, the thickness of the buried block portion is increased by the stepped portion, so that the reverse breakdown voltage between the first semiconductor block layer and the second semiconductor block layer is further increased . A laser can be manufactured.
[0008]
Moreover, since the height of the step portion is set in the range of 0.2 μm or more and 0.8 μm or less, the current-light conversion efficiency of the semiconductor laser is improved.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below. In addition, the same code | symbol is used for the same element and the overlapping description is abbreviate | omitted. For convenience of illustration, the dimensions in the thickness direction of each layer are appropriately changed in FIG.
[0010]
FIG. 1 is a cross-sectional view showing a mesa buried type semiconductor laser 20 according to an embodiment of the present invention.
[0011]
As shown in FIG. 1, the semiconductor laser 20 has a mesa buried portion 21 on a semiconductor substrate such as an n-type (first conductivity type) InP substrate 1 doped with Sn (tin). Is provided between the trench grooves 15 and 15.
The mesa embedding portion 21 has a mesa portion 8 and embedded block portions 12 provided on both side surfaces of the mesa portion 8. The mesa buried portion 21 includes a p-type (second conductivity type) second InP clad layer 13 provided on the mesa portion 8 and the buried block portion 12, and a contact layer 14 provided thereon. have. Further, the mesa buried portion 21 has an insulating film 16 provided on the buried block portion 12, the InP cladding layer 13 and the contact layer 14, and an electrode 17 provided on the insulating film 16.
[0012]
The mesa unit 8 includes a semiconductor layer such as an n-type InP buffer layer 2 doped with Si (silicon), and an active layer 3 having an MQW (multiple quantum well) structure or an SQW (single quantum well) structure made of non-doped GaInAsP or GaInAs. And a semiconductor layer such as a p-type (second conductivity type) InP cladding layer 4 doped with Zn (zinc), and these layers 2, 3, and 4 are provided on the InP substrate 1 in this order.
The mesa portion 8 has a forward mesa structure in which the widths of the InP buffer layer 2, the active layer 3, and the InP cladding layer 4 are gradually reduced. The thickness of each layer of the mesa unit 8 can be set as follows, for example. The InP buffer layer 2 is about 0.5 μm, the active layer 3 is about 0.15 μm, and the InP cladding layer 4 is about 0.4 μm.
[0013]
The buried block portion 12 includes a first semiconductor block layer such as a Zn-doped p-type InP block layer 10 and a second semiconductor block layer such as a Si-doped n-type InP block layer 11.
The p-type InP block layer 10 is provided on both side surfaces of the mesa portion 8 and the InP substrate 1. Each p-type InP block layer 10 includes a side surface of the mesa portion 8 and a covering portion 10a that covers the InP substrate 1, and a protruding end portion 10b that extends away from the upper surface of the mesa portion 8 (the upper surface 4a of the InP cladding layer 4). Is included. Further, projecting end portions 10 b formed on both sides of the mesa portion 8 face each other to form a groove portion 19.
[0014]
The n-type InP block layer 11 is provided on both side surfaces of the mesa unit 8. Each n-type InP block layer 11 has a covering portion 11 a that covers the surface of the p-type InP block layer 10 and a stepped portion 9 thereon. Here, in the step portion 9, a region on the p-type InP block layer 10 that is not in contact with the p-type InP block layer 10 is defined as a first region S <b> 1, and between the first region S <b> 1 and the mesa portion 8 in the covering portion 11 a. When the region provided in the second region S2 is the second region S2, the step 9a provided between the first region S1 and the second region S2 and the first region S1 are provided. Further, the step portion 9 (step 9a) protrudes at a height H from the surface portion 11b of the second region S2 (from the tip of the protruding end portion 10b). By providing the step portion 9, the embedded block portion 12 functions as a current block layer that protects the side surface of the mesa portion 8 and reduces the leakage current.
[0015]
The second InP cladding layer 13 covers the upper surface 4 a of the InP cladding layer 4 and the surfaces of the p-type InP blocking layer 10 and the n-type InP blocking layer 11. By providing the second InP clad layer 13, the uneven structure formed by the n-type InP block layer 11 and the groove 19 can be flattened. The second InP clad layer 13 is useful for confining light in the mesa portion 8.
[0016]
The contact layer 14 is made of GaInAs or GaInAsP, and is provided on the second InP cladding layer 13. The insulating film 16 is provided on the side surface of the mesa unit 8, the contact layer 14, and the trench groove 15. Examples of the insulating film 16 include SiN and SiO ₂ . In the insulating film 16, a contact hole 16 a is formed on the contact layer 14.
[0017]
In the semiconductor laser 20, the n-type InP block layer 11 constituting the buried block portion 12 has a step portion 9. For this reason, the reverse withstand voltage between the p-type InP block layer 10 and the n-type InP block layer 11 becomes larger, so that the leakage current flowing through the buried block portion 12 is reduced. That is, the embedded block unit 12 functions as a current block layer that blocks leakage current. Accordingly, since the leakage current is cut off by the embedded block unit 12, the current-to-light conversion efficiency of the semiconductor laser 20 is improved, and variations in the current-to-light conversion efficiency between lots are reduced.
[0018]
When the surface of the buried layer is made flat like a buried semiconductor laser having no step, the current-light conversion efficiency at an injection current of 100 mA has a variation of about 5% between lots.
On the other hand, when the buried block portion 12 having the stepped portion 9 is provided as in the semiconductor laser 20 described above, the variation between lots is reduced to about 2% with respect to the current-light conversion efficiency at an injection current of 100 mA. Can be small.
[0019]
On the other hand, as described above, the provision of the stepped portion 9 is effective in improving the function of the embedded block portion 12 blocking leakage current. However, when the height H of the stepped portion 9 is increased, the height H2 of the mesa embedded portion 21 is increased, and the variation in the height H2 of the mesa embedded portion 21 is increased in the wafer surface. Then, the variation in the height H of the stepped portion 9 in the wafer surface also increases. Considering this point, it is preferable to set the height H of the stepped portion 9 in an appropriate range.
[0020]
Here, FIG. 6 is a graph showing the relationship between the height H of the step portion of the 1.6 μm wavelength band DFB laser and the current-light conversion efficiency (IL characteristic) (step dependency of the current-light conversion efficiency). It is. The vertical axis of FIG. 6 represents differential quantum efficiency (SE = ΔP / ΔI) (mW / mA) at an injection current of 100 mA and 27 ° C. As shown in the figure, SE rises as the height H of the stepped portion 9 increases. When the height H becomes 0.2 μm or more, SE shows a good value exceeding 0.31, and the rate of change with respect to the height H is also reduced. If the height H of the stepped portion 9 is set to 0.2 μm or more, it is possible to reliably reduce the variation in IL characteristics between lots.
[0021]
On the other hand, when the height H of the stepped portion 9 exceeds 0.8 μm, the value of SE gradually decreases and may be 0.31 or less. Therefore, in order to ensure that the value of SE is within a range larger than 0.31, the height H is preferably set to 0.8 μm or less.
Next, with reference to FIG. 1 and FIG. 2 to FIG. 5, a method for manufacturing a semiconductor laser according to an embodiment of the present invention will be described. For convenience of illustration, the dimensions in the thickness direction of each layer are appropriately changed in FIGS.
[0022]
First, as shown in FIG. 2A, several semiconductor layers are sequentially grown on an InP substrate 1 by an OMVPE method (low pressure metal organic vapor phase epitaxy) under a pressure of about 60 Torr to form an active layer epiwafer. The laminated substrate 6 is formed. Here, the InP buffer layer 2 is formed on the InP substrate 1, and the active layer 3 is formed on the InP buffer layer 2. Next, an InP clad layer 4 is formed on the active layer 3. Further, a p-type cap layer 5 made of GaInAsP or GaInAs doped with Zn is formed on the InP cladding layer 4. When the formed cap layer 5 is etched with an etching solution of Br / methanol, which will be described later, the etching rate becomes higher than each layer of the InP buffer layer 2, the active layer 3, and the InP cladding layer 4. The thickness of the cap layer 5 is, for example, about 0.2 μm.
[0023]
Subsequently, as shown in FIG. 2B, an insulating film 7 made of SiN or SiO ₂ is formed on the laminated substrate 6 by a thermal CVD method or the like.
Next, after applying a photoresist on the insulating film 7, a striped resist pattern is formed using a predetermined photomask (not shown). Then, using this resist pattern, the insulating film 7 is etched with buffer hydrofluoric acid or the like. As a result, as shown in FIG. 2C, a stripe mask 7a extending in a direction crossing the direction in which the layers are stacked is formed. Thereafter, the resist pattern is removed. The width of the stripe mask 7a is set within a range of about 3.0 μm to 4.5 μm, for example, in order to control the transverse mode of the semiconductor laser and secure a process margin.
[0024]
Subsequently, wet etching is performed on the multilayer substrate 6 using the stripe mask 7a to form a multilayer mesa portion 18 having the mesa portion 8 and the cap layer 5 as shown in FIG.
In this wet etching, each layer from the cap layer 5 to the surface of the InP substrate 1 is etched using a sufficiently cooled Br / methanol etching solution (Br ₂ : methanol = 2.5: 1000). This etching is performed for about 5 minutes while stirring the etching solution, the mesa height h shown in FIG. 3A is about 1.65 to 2.20 μm, and the side etching amount (undercut amount) w is about 1. It is performed so that it may become 0-1.5 micrometers. At this time, side etching by the Br / methanol etchant occurs in the cap layer 5, so that the width of the cap layer 5 is smaller than the width of the stripe mask 7a. Further, as the InP substrate 1 is approached, a laminated mesa portion 18 having a forward mesa structure in which the width of each layer gradually increases is obtained.
[0025]
Next, crystal growth by the OMVPE method is performed in the region where the layers 2 to 5 are removed by this etching. In this step, as shown in FIGS. 3B and 5, the embedded block portion 12 having the step portion 9 is formed. In this crystal growth, a P-type InP block layer 10 that covers each exposed side surface of the laminated mesa 18 and the InP substrate 1 is formed, and an n-type InP block layer 11 that covers the surface of the P-type InP block layer 10 is formed. It is formed on the P-type InP block layer 10. At this time, in the n-type InP block layer 11, a region adjacent to the outside of the stripe mask 7a is defined as a first region S1, and a region under the stripe mask 7a is defined as a second region S2, and the first region S1 and the second region A step 9a is provided between the region S2. The step 9 is formed by the step 9a and the first region S1. Further, since the second region S2 is formed under the stripe mask 7a, the surface thereof becomes substantially flat.
[0026]
In this case, the height H of the stepped portion 9 is preferably 0.2 μm or more, and more preferably 0.8 μm or less. When the height H of the stepped portion 9 is within this range, the embedded block portion 12 can reliably reduce the leakage current. In addition, the surface of the second InP cladding layer 13 can be made relatively flat by preventing the second InP cladding layer 13 from growing abnormally.
[0027]
The source gas used for the crystal growth is, for example, TMI (trimethylindium) as a group III source, PH ₃ (phosphine) as a group V source, SiH ₄ (monosilane) as a dopant material gas (dopant gas), There is DEZ (diethyl zinc). The growth rate of the p-type InP block layer 10 and the n-type InP block layer 11 constituting the buried block portion 12 is 1.9 to 2.4 μm / hr. The group V gas concentration / group III gas concentration (molar ratio) is 60 to 65. the carrier concentration of the p-type InP blocking layer 10 is 0.65~1.15 × 10 ¹⁸ / cm ^-3, the carrier concentration of the n-type InP blocking layer 11 is 1.0 to 2.0 × 10 ¹⁸ / It is about cm ⁻³ . And it grows so that each thickness may become about 0.9-1.5 micrometers under these conditions.
[0028]
Next, the stripe mask 7a is removed using buffer hydrofluoric acid, and the cap layer 5 is selectively removed using an etching solution of phosphoric acid: hydrogen peroxide = 5: 1. Then, as shown in FIG. 4A, the upper surface 4a of the InP clad layer 4 is exposed, and the groove 19 is formed. Further, a part of the p-type InP block layer 10 becomes a protruding end portion 10b extending upward from the upper surface 4a (the upper surface of the mesa portion 8), and a flat portion 11b of the n-type InP block layer 11 is obtained.
[0029]
Subsequently, as shown in FIG. 4B, a second InP cladding layer 13 is grown. By growing the second InP cladding layer 13, the uneven structure formed by the n-type InP blocking layer 11 and the groove 19 becomes a flat structure. Then, the contact layer 14 is grown on the second InP cladding layer 13.
Next, trench grooves 15 and 15 are formed so as to sandwich the mesa portion 8 therebetween. These trench grooves 15 and 15 are formed by etching from the contact layer 14 to the surface of the InP substrate 1 in the InP substrate 1. By this etching, each layer of the contact layer 14, the second InP clad layer 13, the n-type InP block layer 11 and the p-type InP block layer 10 and a part of the surface of the InP substrate 1 are removed. Next, the insulating film 16 is formed so as to cover the exposed surface. When the contact hole 16a is formed on the contact layer 14 of the insulating film 16 and then the electrode 17 is formed of a metal film, the semiconductor laser 20 shown in FIG. 1 is obtained.
[0030]
【The invention's effect】
As described above in detail, according to the present invention, a semiconductor element in which variation between current and light conversion efficiency between lots is reduced can be obtained.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor laser according to an embodiment.
FIGS. 2A, 2B, and 2C are views sequentially illustrating a manufacturing process of the semiconductor laser shown in FIG.
FIGS. 3A and 3B are diagrams sequentially illustrating the subsequent manufacturing process of FIG. 2; FIGS.
FIGS. 4A and 4B are diagrams sequentially illustrating the subsequent manufacturing process of FIG. 3;
FIG. 5 is a perspective view showing the same step as FIG. 3 (b).
FIG. 6 is a graph showing the relationship between the height of a step and the current-light conversion efficiency (IL characteristic) for a 1.6 μm DFB laser according to the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... InP board | substrate, 2 ... InP buffer layer 3 ... Active layer, 4 ... InP clad layer, 5 ... Cap layer 6 ... Laminated substrate, 7 ... Insulating film, 7a ... Stripe mask 8 ... Mesa part, 9 ... Step part, 9a ... Step 10 ... p-type InP block layer 10a ... covering portion, 10b ... projecting end 11 ... n-type InP block layer, 11a ... covering portion 12 ... embedded block portion 13 ... second InP cladding layer S1 ... first Area, S2 ... second area

Claims

第１導電型の半導体基板上に、第１導電型のＩｎＰ半導体層、活性層、第２導電型のＩｎＰ半導体層、およびＧａＩｎＡｓＰまたはＧａＩｎＡｓからなるキャップ層の各層を順次積層して積層基板を形成する工程と、
前記キャップ層上にストライプマスクを形成する工程と、
前記ストライプマスクを用いて、前記積層基板の表面から前記半導体基板に達するまでをＢｒ・メタノールのエッチング液を用いてウェットエッチングし、前記キャップ層に前記Ｂｒ・メタノールのエッチング液によるサイドエッチングを生じさせて積層メサ部を形成する工程と、
前記積層メサ部を形成する工程の後に、前記ストライプマスクを用いて、前記積層メサ部の側面および前記半導体基板上に第２導電型の第１の半導体ブロック層を形成し、該第１の半導体ブロック層上に第１導電型の第２の半導体ブロック層をその表面が前記ストライプマスクの表面よりも高く平坦になるように形成する結晶成長を行い、前記第２の半導体ブロック層が前記ストライプマスクの直下に前記第１の半導体ブロック層よりも広い範囲で位置し、かつ前記ストライプマスクの直下に位置する前記第２の半導体ブロック層の表面が前記ストライプマスクによって平坦になるようにして埋込ブロック部を設ける工程とを備え、
前記第２の半導体ブロック層を、前記ストライプマスクの隣に形成された第１の領域、前記ストライプマスクの下に形成された第２の領域および前記第１の領域と前記第２の領域との間に設けられた段差を備え、該段差と前記第１の領域とによる高さが０．２μｍ以上０．８μｍ以下の段差部を有するように設けることを特徴とする半導体レーザの製造方法。A layered substrate is formed by sequentially stacking each layer of a first conductivity type InP semiconductor layer, an active layer, a second conductivity type InP semiconductor layer, and a cap layer made of GaInAsP or GaInAs on a first conductivity type semiconductor substrate. And a process of
Forming a stripe mask on the cap layer;
Using the stripe mask, wet etching is performed using a Br / methanol etchant from the surface of the laminated substrate to the semiconductor substrate to cause side etching of the cap layer with the Br / methanol etchant. Forming a laminated mesa portion;
After the step of forming the stacked mesa portion, a first semiconductor block layer of a second conductivity type is formed on the side surface of the stacked mesa portion and on the semiconductor substrate using the stripe mask, and the first semiconductor There rows crystal growth a first conductivity type second semiconductor blocking layer is a surface formed to be flat higher than the surface of the stripe mask on the block layer, said second semiconductor blocking layer is a stripe Embedded in such a manner that the surface of the second semiconductor block layer located directly below the mask is wider than the first semiconductor block layer and is flattened by the stripe mask. Providing a block part,
The second semiconductor block layer includes a first region formed next to the stripe mask, a second region formed under the stripe mask, and the first region and the second region. A method of manufacturing a semiconductor laser, comprising: a step provided between the step portions and a step portion having a height of 0.2 μm or more and 0.8 μm or less between the step and the first region.