JP3991706B2

JP3991706B2 - Digital / analog conversion circuit

Info

Publication number: JP3991706B2
Application number: JP2002045565A
Authority: JP
Inventors: 淳桑沢
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-02-22
Filing date: 2002-02-22
Publication date: 2007-10-17
Anticipated expiration: 2022-02-22
Also published as: JP2003249855A

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に、ディジタル信号をアナログ信号に変換するＤＡＣ（Digital to Analog Converter：ディジタル／アナログ変換回路）に関し、特に、ＰＷＭ（Pulse Width Modulation：パルス幅変調）を利用してディジタル信号をアナログ信号に変換するＤＡＣに関する。
【０００２】
【従来の技術】
従来から、ＰＷＭを利用してディジタル信号をアナログ信号に変換するＤＡＣが用いられている。このようなＤＡＣは、入力データに基づいて出力信号のパルス幅（デューティ）を変調するＰＷＭ回路と、ＰＷＭ回路の出力信号を平滑化するローパスフィルタとを含んでいる。ローパスフィルタとしては、一般的に、抵抗とコンデンサとを組み合わせたＣＲ型のローパスフィルタが所定の段数用いられる。ＤＡＣの出力波形を安定させるためには、ＣＲの時定数を大きくするか、ローパスフィルタの段数を大きくする必要がある。
【０００３】
一方、プリンタにおいては、印字用紙を送ったり印字ヘッドを移動させるためのモータを駆動するモータドライバ回路においてＤＡＣが用いられている。このようなＤＡＣにおいては、応答時間を短縮することが求められる。しかしながら、ＣＲの時定数やローパスフィルタの段数が大きいと、ＤＡＣの応答が遅くなり、必要なスピードが得られないという問題があった。
【０００４】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、ＰＷＭを利用したＤＡＣにおいて、出力波形を安定させたままで応答時間を短縮することを目的とする。
【０００５】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係るＤＡＣは、制御信号に応じて出力信号のパルス幅を変調するパルス幅変調回路と、パルス幅変調回路の出力信号を平滑化してアナログ出力電圧を生成するローパスフィルタと、入力データに基づいて、パルス幅変調回路に供給する制御信号を生成すると共に、パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、セトリング期間においてローパスフィルタの中間ノード又は出力ノードに信号を印加するローパスフィルタ制御手段とを具備する。
【０００６】
ここで、ローパスフィルタ制御手段が、ローパスフィルタの中間ノード又は出力ノードに中点電位よりも高い電位を有する信号を印加するための第１のトランジスタと、ローパスフィルタの中間ノード又は出力ノードに中点電位よりも低い電位を有する信号を印加するための第２のトランジスタと、パルス幅変調回路が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合に、セトリング期間において第１のトランジスタを動作させ、パルス幅変調回路が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合に、セトリング期間において第２のトランジスタを動作させる制御部とを含むようにしても良い。
【００１０】
また、本発明の第２の観点に係るＤＡＣは、制御信号に応じて出力信号のパルス幅を変調するパルス幅変調回路と、パルス幅変調回路の出力信号を平滑化してアナログ出力電圧を生成するローパスフィルタと、入力データに基づいて、パルス幅変調回路に供給する制御信号を生成すると共に、パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、セトリング期間においてローパスフィルタの時定数を変化させるローパスフィルタ制御手段と、ローパスフィルタによって生成されたアナログ出力電圧をアナログ／ディジタル変換するアナログ／ディジタル変換回路と、アナログ／ディジタル変換回路から出力されるデータを入力データと比較することによりセトリング期間を設定するコンパレータとを具備する。
【００１１】
本発明によれば、ＰＷＭを利用したＤＡＣにおいて、パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、パルス幅が変化するセトリング期間において、ローパスフィルタに信号を印加するか、又は、ローパスフィルタの時定数を変化させることにより、出力波形を安定させたままで応答時間を短縮することが可能となる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係るＤＡＣの構成を示すブロック図であり、図２は、本発明の第１の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【００１３】
図１に示すように、このＤＡＣは、制御信号に応じて出力信号のパルス幅（デューティ）を変調するＰＷＭ回路１１と、ＰＷＭ回路１１の出力信号を平滑化してアナログ出力電圧Ｖ_OUTを生成するローパスフィルタ１３と、入力データに基づいて、ＰＷＭ回路１１に供給する制御信号を生成すると共に、ＰＷＭ回路１１が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、セトリング期間Ｔ_Sにおいてローパスフィルタ１３の所定の部分に信号を印加するローパスフィルタ制御手段１２とを含んでいる。
【００１４】
ローパスフィルタ１３としては、抵抗とコンデンサとを組み合わせたＣＲ型のローパスフィルタが所定の段数用いられる。本実施形態においては、抵抗Ｒ１及びＲ２と、コンデンサＣ１及びＣ２とを含む２段のローパスフィルタを用いている。
【００１５】
ローパスフィルタ制御手段１２は、制御部１４と、ルックアップテーブル１５と、トランジスタ１６及び１７と、電源電位Ｖ_DD及びＶ_SSがそれぞれ供給される電源端子１８及び１９とを含んでいる。制御部１４は、入力データに基づいて、ＰＷＭ回路１１に供給する制御信号を生成する。また、制御部１４は、ＰＷＭ回路１１が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、所定の変化前におけるパルス幅τ₁の値と所定の変化後におけるパルス幅τ₂の値とをルックアップテーブル１５に出力し、これに対応するセトリング期間Ｔ_Sの値をルックアップテーブル１５から入力する。
【００１６】
セトリング期間Ｔ_Sは、パルス幅τ₁及びτ₂の関数ｆ（τ₁，τ₂）として表される。この値をローパスフィルタ制御手段１２においてその都度計算により求めても良いが、本実施形態においては、ルックアップテーブル１５を用いることにより応答時間を短縮している。ルックアップテーブル１５は、パルス幅τ₁及びτ₂の値に対応して設定されたセトリング期間Ｔ_Sの値を格納している。
【００１７】
ＰＷＭ回路１１が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合には、制御部１４がセトリング期間Ｔ_Sにおいてトランジスタ１６を動作させて、中点電位（Ｖ_DD−Ｖ_SS）／２よりも高い電位を有するパルスＰ_Bをローパスフィルタ１３のノードＡに印加する。一方、ＰＷＭ回路１１が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合には、制御部１４がセトリング期間Ｔ_Sにおいてトランジスタ１７を動作させて、中点電位（Ｖ_DD−Ｖ_SS）／２よりも低い電位を有するパルスＰ_Bをローパスフィルタ１３のノードＡに印加する。なお、これらの電位をノードＡに印加する替わりに、ノードＢに印加しても良いし、若しくは、ノードＡとノードＢとに同時に印加するようにしても良い。
【００１８】
次に、図１及び図２を参照しながら、本実施形態に係るＤＡＣの動作について説明する。図２は、パルス幅の変化量が正の場合を示している。
パルス幅の所定の変化前において、制御部１４は、一定周期Ｔでパルス幅τ₁のパルスＰ_Aを発生するように、ＰＷＭ回路１１に制御信号を供給する。ＰＷＭ回路１１が発生したパルスＰ_Aは、ローパスフィルタ１３に入力される。また、制御部１４は、トランジスタ１６及び１７をオープン状態とする。従って、パルスＰ_Aが、ローパスフィルタ１３によって平滑化されて、アナログ出力電圧Ｖ_OUTの値はＶ₁になる。
【００１９】
パルス幅の所定の変化の際に、制御部１４は、一定周期Ｔでパルス幅τ₂のパルスＰ_Aを発生するように、ＰＷＭ回路１１に制御信号を供給する。また、制御部１４は、所定の変化前後におけるパルス幅τ₁、τ₂の値に対応するセトリング期間Ｔ_Sの値を予めルックアップテーブル１５から読み出しておく。ＰＷＭ回路１１が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合には、制御部１４がセトリング期間Ｔ_Sにおいてトランジスタ１６を動作させる。トランジスタ１６は、例えば電位Ｖ_DDのパルスＰ_Bをローパスフィルタ１３のノードＡに印加する。パルスＰ_Bは、ローパスフィルタ１３によって平滑化されて、アナログ出力電圧Ｖ_OUTは急激に上昇する。なお、このような動作は一時的なものであり、長い期間で観察すれば、アナログ出力電圧Ｖ_OUTの波形は安定していると言える。
【００２０】
セトリング期間Ｔ_Sの経過後において、制御部１４は、一定周期Ｔでパルス幅τ₂のパルスＰ_Aを発生するように、ＰＷＭ回路１１に制御信号を供給する。ＰＷＭ回路１１が発生したパルスＰ_Aは、ローパスフィルタ１３に入力される。また、制御部１４は、トランジスタ１６及び１７をオープン状態とする。従って、パルスＰ_Aが、ローパスフィルタ１３によって平滑化されて、アナログ出力電圧Ｖ_OUTの値はＶ₂になる。
【００２１】
なお、パルス幅の所定の変化の際に、ＰＷＭ回路１１が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合には、制御部１４がセトリング期間Ｔ_Sにおいてトランジスタ１７を動作させる。トランジスタ１７は、例えば電位Ｖ_SSのパルスＰ_Bをローパスフィルタ１３のノードＡに印加する。パルスＰ_Bは、ローパスフィルタ１３によって平滑化されて、アナログ出力電圧Ｖ_OUTは急激に下降する。
【００２２】
このように、アナログ出力電圧を急激に上昇又は下降させなければならない過渡期において、ローパスフィルタ１３の所定のノードに所定の期間ハイレベル又はローレベルの信号を印加することにより、ＤＡＣの応答時間を短縮させることができる。
【００２３】
次に、本発明の第２の実施形態について説明する。図３は、本発明の第２の実施形態に係るＤＡＣの構成を示すブロック図であり、図４は、本発明の第２の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【００２４】
図３に示すように、このＤＡＣは、制御信号に応じて出力信号のパルス幅（デューティ）を変調するＰＷＭ回路２１と、ＰＷＭ回路２１の出力信号を平滑化してアナログ出力電圧Ｖ_OUTを生成するローパスフィルタ２３と、入力データに基づいて、ＰＷＭ回路２１に供給する制御信号を生成すると共に、ＰＷＭ回路２１が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、セトリング期間Ｔ_Sにおいてローパスフィルタ２３の時定数を変化させるローパスフィルタ制御手段２２とを具備する。
【００２５】
ローパスフィルタ２３としては、抵抗とコンデンサとを組み合わせたＣＲ型のローパスフィルタが所定の段数用いられる。本実施形態においては、抵抗Ｒ１及びＲ２と、コンデンサＣ１及びＣ２とを含む２段のローパスフィルタを用いている。
【００２６】
ローパスフィルタ制御手段２２は、制御部２４と、ルックアップテーブル２５と、トランジスタ２６及び２７とを含んでいる。制御部２４は、入力データに基づいて、ＰＷＭ回路２１に供給する制御信号を生成する。また、制御部２４は、ＰＷＭ回路２１が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、所定の変化前におけるパルス幅τ_１の値と所定の変化後におけるパルス幅τ_２の値とをルックアップテーブル２５に出力し、これに対応するセトリング期間Ｔ_Ｓの値をルックアップテーブル２５から入力する。
【００２７】
セトリング期間Ｔ_Sは、パルス幅τ₁及びτ₂の関数ｆ（τ₁，τ₂）として表される。この値をローパスフィルタ制御手段２２においてその都度計算により求めても良いが、本実施形態においては、ルックアップテーブル２５を用いることにより応答時間を短縮している。ルックアップテーブル２５は、パルス幅τ₁及びτ₂の値に対応して設定されたセトリング期間Ｔ_Sの値を格納している。
【００２８】
ＰＷＭ回路１１が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合には、制御部１４がセトリング期間Ｔ_Sにおいてトランジスタ２６及び２７をオンさせて、ローパスフィルタ２３の時定数を減少させる。
【００２９】
次に、図３及び図４を参照しながら、本実施形態に係るＤＡＣの動作について説明する。図４は、パルス幅の変化が正の場合を示している。
パルス幅の所定の変化前において、制御部２４は、一定周期Ｔでパルス幅τ₁のパルスＰ_Cを発生するように、ＰＷＭ回路２１に制御信号を供給する。ＰＷＭ回路２１が発生したパルスＰ_Cは、ローパスフィルタ２３に入力される。また、制御部２４は、トランジスタ２６及び２７をオープン状態とする。従って、パルスＰ_cが、ローパスフィルタ２３によって平滑化されて、アナログ出力電圧Ｖ_OUTの値はＶ₁になる。
【００３０】
パルス幅の所定の変化の際に、制御部２４は、一定周期Ｔでパルス幅τ₂のパルスＰ_Cを発生するように、ＰＷＭ回路２１に制御信号を供給する。また、制御部２４は、所定の変化前後におけるパルス幅τ₁、τ₂の値に対応するセトリング期間Ｔ_Sの値を予めルックアップテーブル２５から読み出しておく。ＰＷＭ回路１１が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合には、制御部１４がセトリング期間Ｔ_Sにおいてトランジスタ２６及び２７をオンさせる。これにより、Ｒ２が短絡して、ローパスフィルタ２３の時定数Ｔ_CRが（Ｃ１＋Ｃ２）（Ｒ１＋Ｒ２）から（Ｃ１＋Ｃ２）Ｒ１へと減少する。ここで、アナログ出力電圧Ｖ_OUTの過渡応答は、次式で表される。
Ｖ_OUT＝｛１−ｅｘｐ（−ｔ／Ｔ_CR）｝Ｖ₀
従って、アナログ出力電圧Ｖ_OUTは、急激に上昇又は下降するようになる。なお、このような動作は一時的なものであり、長い期間で観察すれば、アナログ出力電圧Ｖ_OUTの波形は安定していると言える。
【００３１】
セトリング期間Ｔ_Sの経過後において、制御部２４は、一定周期Ｔでパルス幅τ₂のパルスＰ_Cを発生するように、ＰＷＭ回路２１に制御信号を供給する。ＰＷＭ回路２１が発生したパルスＰ_Cは、ローパスフィルタ２３に入力される。また、制御部２４は、トランジスタ２６及び２７をオープン状態とする。従って、パルスＰ_Cは、ローパスフィルタ２３によって平滑化されて、アナログ出力電圧Ｖ_OUTの値はＶ₂になる。
【００３２】
このように、アナログ出力電圧を急激に上昇又は下降させなければならない過渡期において、ローパスフィルタの時定数を減少させることにより、ＤＡＣの応答時間を短縮させることができる。
【００３３】
次に、本発明の第２の実施形態の変形例について説明する。この変形例においては、予め設定されたセトリング期間の値を用いるのではなく、ＤＡＣの出力電圧をＡＤＣ（アナログ／ディジタル変換回路）を用いて再びディジタルデータに戻し、これを入力データと比較することにより、セトリング期間を決定している。
【００３４】
図５は、本発明の第２の実施形態の変形例に係るＤＡＣの構成を示している。図５に示すように、このＤＡＣにおけるローパスフィルタ制御手段３２は、制御部３４、トランジスタ２６及び２７に加えて、アナログ出力電圧Ｖ_OUTをディジタル信号に変換するＡＤＣ３５と、ＡＤＣ３５から出力されるデータ（出力値）を入力データ（ターゲット値）と比較することによりセトリング期間を与えるコンパレータ３６とをさらに含んでいる。
【００３５】
コンパレータ３６は、出力値がターゲット値よりも小さい場合においてハイレベルの比較信号を出力し、出力値がターゲット値以上の場合において、ローレベルの比較信号を出力する。なお、コンパレータ３６における比較動作は、出力値とターゲット値の上位ビットに基づいて行うようにしても良い。
【００３６】
パルス幅の所定の変化前において、制御部３４は、一定周期Ｔでパルス幅τ₁のパルスＰ_Cを発生するように、ＰＷＭ回路２１に制御信号を供給する。ＰＷＭ回路２１が発生したパルスＰ_Cは、ローパスフィルタ２３に入力される。また、制御部３４は、トランジスタ２６及び２７をオープン状態とする。従って、パルスＰ_cが、ローパスフィルタ２３によって平滑化されて、アナログ出力電圧Ｖ_OUTの値はＶ₁になる。
【００３７】
パルス幅の所定の変化の際に、制御部３４は、一定周期Ｔでパルス幅τ₂のパルスＰ_Cを発生するように、ＰＷＭ回路２１に制御信号を供給する。また、出力値がターゲット値よりも小さい場合において、コンパレータ３６は、ハイレベルの比較信号を出力する。制御部３４は、ＰＷＭ回路２１が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、比較信号がハイレベルであるセトリング期間において、トランジスタ２６及び２７をオンさせる。これにより、Ｒ２が短絡して、ローパスフィルタ２３の時定数が減少し、アナログ出力電圧Ｖ_OUTは、急激に上昇又は下降するようになる。
【００３８】
セトリング期間Ｔ_Sの経過後において、制御部３４は、一定周期Ｔでパルス幅τ₂のパルスＰ_Cを発生するように、ＰＷＭ回路２１に制御信号を供給する。ＰＷＭ回路２１が発生したパルスＰ_Cは、ローパスフィルタ２３に入力される。また、制御部３４は、トランジスタ２６及び２７をオープン状態とする。従って、パルスＰ_Cは、ローパスフィルタ２３によって平滑化されて、アナログ出力電圧Ｖ_OUTの値はＶ₂になる。
【００３９】
このように、出力値とターゲット値を比較することによりセトリング期間を設定し、アナログ出力電圧を急激に上昇又は下降させなければならない過渡期において、ローパスフィルタ２３の時定数を減少させることにより、ＤＡＣの応答時間を短縮させることができる。
【００４０】
なお、ＡＤＣ３５とコンパレータ３６とを用いてセトリング期間を設定する方式は、第２の実施形態のみならず、第１の実施形態にも適用することができる。
【００４１】
【発明の効果】
以上述べた様に、本発明によれば、ＰＷＭを利用したＤＡＣにおいて、出力波形を安定させたままで応答時間を短縮することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＤＡＣの構成を示すブロック図である。
【図２】本発明の第１の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【図３】本発明の第２の実施形態に係るＤＡＣの構成を示すブロック図である。
【図４】本発明の第２の実施形態に係るＤＡＣの各部の信号波形を示すタイミングチャートである。
【図５】本発明の第２の実施形態の変形例に係るＤＡＣの構成を示すブロック図である。
【符号の説明】
１１、２１ＰＷＭ回路
１２、２２、３２ローパスフィルタ制御手段
１３、２３ローパスフィルタ
１４、２４、３４制御部
１５、２５ルックアップテーブル
１６、１７、２６、２７トランジスタ
１８、１９電源端子
３５ＡＤＣ
３６コンパレータ[0001]
BACKGROUND OF THE INVENTION
The present invention generally relates to a DAC (Digital to Analog Converter) that converts a digital signal into an analog signal, and more particularly, uses a PWM (Pulse Width Modulation) to convert an analog signal into an analog signal. It relates to a DAC to be converted.
[0002]
[Prior art]
Conventionally, a DAC that converts a digital signal into an analog signal using PWM is used. Such a DAC includes a PWM circuit that modulates the pulse width (duty) of an output signal based on input data, and a low-pass filter that smoothes the output signal of the PWM circuit. As the low-pass filter, a CR-type low-pass filter in which a resistor and a capacitor are combined is generally used for a predetermined number of stages. In order to stabilize the output waveform of the DAC, it is necessary to increase the CR time constant or increase the number of stages of the low-pass filter.
[0003]
On the other hand, in a printer, a DAC is used in a motor driver circuit that drives a motor for feeding printing paper and moving a print head. In such a DAC, it is required to shorten the response time. However, if the CR time constant or the number of stages of the low-pass filter is large, there is a problem that the response of the DAC becomes slow and a necessary speed cannot be obtained.
[0004]
[Problems to be solved by the invention]
Therefore, in view of the above points, an object of the present invention is to shorten a response time while keeping an output waveform stable in a DAC using PWM.
[0005]
[Means for Solving the Problems]
In order to solve the above problems, the DAC according to the first aspect of the present invention smoothes the pulse width modulation circuit that modulates the pulse width of the output signal in accordance with the control signal and the output signal of the pulse width modulation circuit. A low-pass filter that generates an analog output voltage and a control signal to be supplied to the pulse width modulation circuit based on the input data, and the absolute value of the change amount of the pulse width to be output by the pulse width modulation circuit is a predetermined value And a low-pass filter control means for applying a signal to the intermediate node or output node of the low-pass filter during the settling period.
[0006]
Here, the low-pass filter control means applies the first transistor for applying a signal having a potential higher than the midpoint potential to the intermediate node or output node of the lowpass filter, and the midpoint to the intermediate node or output node of the lowpass filter. The second transistor for applying a signal having a potential lower than the potential and the amount of change in pulse width to be output by the pulse width modulation circuit is positive, and the set value exceeds the predetermined value. In which the first transistor is operated and the second transistor is operated in the settling period when the change amount of the pulse width to be output by the pulse width modulation circuit is negative and the absolute value thereof exceeds a predetermined value. May be included.
[0010]
Furthermore, DAC according to a second aspect of the present invention includes a pulse width modulation circuit for modulating the pulse width of the output signal in response to the control signal to generate an analog output voltage an output signal of the pulse width modulation circuit smoothes Generates a control signal to be supplied to the pulse width modulation circuit based on the low-pass filter and input data, and setstling when the absolute value of the pulse width change amount to be output by the pulse width modulation circuit exceeds a predetermined value Low-pass filter control means for changing the time constant of the low-pass filter during the period, analog / digital conversion circuit for analog / digital conversion of the analog output voltage generated by the low-pass filter, and data output from the analog / digital conversion circuit A comparator that sets the settling period by comparing with the data
[0011]
According to the present invention, in a DAC using PWM, when the absolute value of the change amount of the pulse width to be output by the pulse width modulation circuit exceeds a predetermined value, the low-pass filter is set in the settling period in which the pulse width changes. By applying a signal or changing the time constant of the low-pass filter, it is possible to shorten the response time while keeping the output waveform stable.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The same constituent elements are denoted by the same reference numerals, and the description thereof is omitted.
FIG. 1 is a block diagram showing a configuration of a DAC according to the first embodiment of the present invention, and FIG. 2 is a timing chart showing signal waveforms of respective parts of the DAC according to the first embodiment of the present invention. .
[0013]
As shown in FIG. 1, this DAC generates an analog output voltage V _OUT by smoothing the output signal of the PWM circuit 11 that modulates the pulse width (duty) of the output signal in accordance with the control signal, and the PWM circuit 11. Based on the low-pass filter 13 and the input data, a control signal to be supplied to the PWM circuit 11 is generated, and when the absolute value of the change amount of the pulse width to be output by the PWM circuit 11 exceeds a predetermined value, the settling period Low-pass filter control means 12 for applying a signal to a predetermined portion of the low-pass filter 13 at T _S.
[0014]
As the low-pass filter 13, a CR-type low-pass filter in which a resistor and a capacitor are combined is used in a predetermined number of stages. In the present embodiment, a two-stage low-pass filter including resistors R1 and R2 and capacitors C1 and C2 is used.
[0015]
The low-pass filter control means 12 includes a control unit 14, a lookup table 15, transistors 16 and 17, and power supply terminals 18 and 19 to which power supply potentials V _DD and V _SS are supplied, respectively. The control unit 14 generates a control signal to be supplied to the PWM circuit 11 based on the input data. In addition, when the absolute value of the change amount of the pulse width to be output by the PWM circuit 11 exceeds a predetermined value, the control unit 14 determines the value of the pulse width τ ₁ before the predetermined change and the pulse width after the predetermined change. The value of τ ₂ is output to the lookup table 15, and the value of the settling period T _S corresponding thereto is input from the lookup table 15.
[0016]
The settling period T _S is expressed as a function f (τ ₁ , τ ₂ ) of the pulse widths τ ₁ and τ ₂ . Although this value may be obtained by calculation each time in the low-pass filter control means 12, in this embodiment, the response time is shortened by using the lookup table 15. The look-up table 15 stores values of the settling period T _S set corresponding to the values of the pulse widths τ ₁ and τ ₂ .
[0017]
When the change amount of the pulse width to be output by the PWM circuit 11 is positive and the value exceeds a predetermined value, the control unit 14 operates the transistor 16 in the settling period T _S , and the midpoint potential (V A pulse P _B having a potential higher than _DD −V _SS ) / 2 is applied to the node A of the low-pass filter 13. On the other hand, a variation of the pulse width PWM circuit 11 to be output is negative, that when the absolute value exceeds a predetermined value, operates the transistor 17 in the control unit 14 is settling period T _S, the midpoint A pulse P _B having a potential lower than the potential (V _DD −V _SS ) / 2 is applied to the node A of the low-pass filter 13. Note that these potentials may be applied to the node B instead of being applied to the node A, or may be applied to the node A and the node B at the same time.
[0018]
Next, the operation of the DAC according to the present embodiment will be described with reference to FIGS. FIG. 2 shows a case where the change amount of the pulse width is positive.
Before the predetermined change in the pulse width, the control unit 14 to generate a pulse width tau ₁ pulse P _A at a constant period T, and supplies a control signal to the PWM circuit 11. Pulse P _A of the PWM circuit 11 is generated, is input to the low-pass filter 13. In addition, the control unit 14 opens the transistors 16 and 17. Thus, the pulse P _A is, is smoothed by the low pass filter 13, the value of the analog output voltage V _OUT becomes V _1.
[0019]
When a predetermined change in the pulse width, the control unit 14 to generate a pulse width tau ₂ pulses P _A at a constant period T, and supplies a control signal to the PWM circuit 11. Further, the control unit 14 reads in advance the value of the settling period T _S corresponding to the values of the pulse widths τ ₁ and τ ₂ before and after the predetermined change from the lookup table 15. When the change amount of the pulse width to be output by the PWM circuit 11 is positive and the value exceeds a predetermined value, the control unit 14 operates the transistor 16 in the settling period T _S. The transistor 16 applies, for example, a pulse P _B having a potential V _DD to the node A of the low-pass filter 13. The pulse P _B is smoothed by the low-pass filter 13, and the analog output voltage V _OUT rises rapidly. Incidentally, such an operation is temporary, if observed in a long time, the waveform of the analog output voltage V _OUT can be said to be stable.
[0020]
After elapse of the settling period T _S, the control unit 14 to generate a pulse width tau ₂ pulses P _A at a constant period T, and supplies a control signal to the PWM circuit 11. Pulse P _A of the PWM circuit 11 is generated, is input to the low-pass filter 13. In addition, the control unit 14 opens the transistors 16 and 17. Thus, the pulse P _A is, is smoothed by the low pass filter 13, the value of the analog output voltage V _OUT becomes V _2.
[0021]
When the pulse width change amount to be output by the PWM circuit 11 is negative and the absolute value exceeds a predetermined value when the pulse width changes, the control unit 14 sets the settling period T _S. The transistor 17 is operated at. The transistor 17 applies, for example, a pulse P _B of the potential V _SS to the node A of the low-pass filter 13. The pulse P _B is smoothed by the low-pass filter 13, and the analog output voltage V _OUT drops rapidly.
[0022]
In this way, in a transition period in which the analog output voltage must be suddenly increased or decreased, a high level or low level signal is applied to a predetermined node of the low-pass filter 13 for a predetermined period, thereby reducing the DAC response time. It can be shortened.
[0023]
Next, a second embodiment of the present invention will be described. FIG. 3 is a block diagram showing a configuration of a DAC according to the second embodiment of the present invention, and FIG. 4 is a timing chart showing signal waveforms of respective parts of the DAC according to the second embodiment of the present invention. .
[0024]
As shown in FIG. 3, the DAC generates an analog output voltage _VOUT by smoothing the PWM circuit 21 that modulates the pulse width (duty) of the output signal in accordance with the control signal, and the output signal of the PWM circuit 21. Based on the low-pass filter 23 and the input data, a control signal to be supplied to the PWM circuit 21 is generated, and when the absolute value of the pulse width change amount to be output by the PWM circuit 21 exceeds a predetermined value, the settling period Low-pass filter control means 22 for changing the time constant of the low-pass filter 23 at T _S.
[0025]
As the low-pass filter 23, a CR-type low-pass filter in which a resistor and a capacitor are combined is used in a predetermined number of stages. In the present embodiment, a two-stage low-pass filter including resistors R1 and R2 and capacitors C1 and C2 is used.
[0026]
The low pass filter control means 22 includes a control unit 24, a lookup table 25, and transistors 26 and 27. The control unit 24 generates a control signal to be supplied to the PWM circuit 21 based on the input data. In addition, when the absolute value of the change amount of the pulse width to be output by the PWM circuit 21 exceeds a predetermined value, the control unit 24 determines the value of the pulse width τ ₁ before the predetermined change and the pulse width after the predetermined change. outputs and tau ₂ values in the look-up table 25, and inputs the value of the settling period T _S from the look-up table 25 corresponding thereto.
[0027]
The settling period T _S is expressed as a function f (τ ₁ , τ ₂ ) of the pulse widths τ ₁ and τ ₂ . Although this value may be obtained by calculation each time in the low-pass filter control means 22, in this embodiment, the response time is shortened by using the lookup table 25. The look-up table 25 stores the value of the settling period T _S set corresponding to the values of the pulse widths τ ₁ and τ ₂ .
[0028]
When the absolute value of the change amount of the pulse width to be output by the PWM circuit 11 exceeds a predetermined value, the control unit 14 turns on the transistors 26 and 27 in the settling period T _S and sets the time constant of the low-pass filter 23. Decrease.
[0029]
Next, the operation of the DAC according to the present embodiment will be described with reference to FIGS. FIG. 4 shows a case where the change in pulse width is positive.
Before the predetermined change in the pulse width, the control unit 24 to generate a pulse P _C of the pulse width tau ₁ at a predetermined period T, and supplies a control signal to the PWM circuit 21. Pulse P _C to the PWM circuit 21 is generated, is input to the low-pass filter 23. In addition, the control unit 24 opens the transistors 26 and 27. Therefore, the pulse P _c is smoothed by the low-pass filter 23, and the value of the analog output voltage V _OUT becomes V ₁ .
[0030]
When a predetermined change in the pulse width, the control unit 24 to generate a pulse P _C of the pulse width tau ₂ at a predetermined period T, and supplies a control signal to the PWM circuit 21. Further, the control unit 24 reads in advance the value of the settling period T _S corresponding to the values of the pulse widths τ ₁ and τ ₂ before and after the predetermined change from the lookup table 25. When the absolute value of the change amount of the pulse width to be output by the PWM circuit 11 exceeds a predetermined value, the control unit 14 turns on the transistors 26 and 27 in the settling period T _S. Thus, R2 is shorted, reduced constant T _CR of the low-pass filter 23 from (C1 + C2) (R1 + R2) to (C1 + C2) R1. Here, the transient response of the analog output voltage V _OUT is expressed by the following equation.
V _OUT = {1−exp (−t / T _CR )} V ₀
Therefore, the analog output voltage V _OUT suddenly rises or falls. Note that such an operation is temporary, and it can be said that the waveform of the analog output voltage V _OUT is stable when observed over a long period of time.
[0031]
After elapse of the settling period T _S, the control unit 24 to generate a pulse P _C of the pulse width tau ₂ at a predetermined period T, and supplies a control signal to the PWM circuit 21. Pulse P _C to the PWM circuit 21 is generated, is input to the low-pass filter 23. In addition, the control unit 24 opens the transistors 26 and 27. Therefore, the pulse P _C is smoothed by the low-pass filter 23, and the value of the analog output voltage V _OUT becomes V ₂ .
[0032]
In this way, the DAC response time can be shortened by reducing the time constant of the low-pass filter in the transition period in which the analog output voltage must be rapidly increased or decreased.
[0033]
Next, a modification of the second embodiment of the present invention will be described. In this modification, instead of using a preset settling period value, the DAC output voltage is converted back to digital data using an ADC (analog / digital conversion circuit) and compared with the input data. Thus, the settling period is determined.
[0034]
FIG. 5 shows the configuration of a DAC according to a modification of the second embodiment of the present invention. As shown in FIG. 5, in addition to the control unit 34 and transistors 26 and 27, the low-pass filter control means 32 in the DAC includes an ADC 35 that converts the analog output voltage V _OUT into a digital signal, and data output from the ADC 35 ( It further includes a comparator 36 that provides a settling period by comparing the output value) with the input data (target value).
[0035]
The comparator 36 outputs a high-level comparison signal when the output value is smaller than the target value, and outputs a low-level comparison signal when the output value is greater than or equal to the target value. Note that the comparison operation in the comparator 36 may be performed based on the upper bits of the output value and the target value.
[0036]
Before the predetermined change in the pulse width, the control unit 34 to generate a pulse P _C of the pulse width tau ₁ at a predetermined period T, and supplies a control signal to the PWM circuit 21. Pulse P _C to the PWM circuit 21 is generated, is input to the low-pass filter 23. In addition, the control unit 34 opens the transistors 26 and 27. Therefore, the pulse P _c is smoothed by the low-pass filter 23, and the value of the analog output voltage V _OUT becomes V ₁ .
[0037]
When a predetermined change in the pulse width, the control unit 34 to generate a pulse P _C of the pulse width tau ₂ at a predetermined period T, and supplies a control signal to the PWM circuit 21. When the output value is smaller than the target value, the comparator 36 outputs a high level comparison signal. The control unit 34 turns on the transistors 26 and 27 in the settling period in which the comparison signal is at a high level when the absolute value of the change amount of the pulse width to be output by the PWM circuit 21 exceeds a predetermined value. As a result, R2 is short-circuited, the time constant of the low-pass filter 23 is decreased, and the analog output voltage V _OUT suddenly rises or falls.
[0038]
After elapse of the settling period T _S, the control unit 34 to generate a pulse P _C of the pulse width tau ₂ at a predetermined period T, and supplies a control signal to the PWM circuit 21. Pulse P _C to the PWM circuit 21 is generated, is input to the low-pass filter 23. In addition, the control unit 34 opens the transistors 26 and 27. Therefore, the pulse P _C is smoothed by the low-pass filter 23, and the value of the analog output voltage V _OUT becomes V ₂ .
[0039]
In this way, by setting the settling period by comparing the output value and the target value, and reducing the time constant of the low-pass filter 23 in the transition period in which the analog output voltage must be rapidly increased or decreased, the DAC is set. The response time can be shortened.
[0040]
The method for setting the settling period using the ADC 35 and the comparator 36 can be applied not only to the second embodiment but also to the first embodiment.
[0041]
【The invention's effect】
As described above, according to the present invention, in a DAC using PWM, it is possible to shorten the response time while keeping the output waveform stable.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a DAC according to a first embodiment of the present invention.
FIG. 2 is a timing chart showing signal waveforms of respective parts of the DAC according to the first embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration of a DAC according to a second embodiment of the present invention.
FIG. 4 is a timing chart showing signal waveforms of respective parts of the DAC according to the second embodiment of the present invention.
FIG. 5 is a block diagram showing a configuration of a DAC according to a modification of the second embodiment of the present invention.
[Explanation of symbols]
11, 21 PWM circuit 12, 22, 32 Low pass filter control means 13, 23 Low pass filter 14, 24, 34 Control unit 15, 25 Look-up table 16, 17, 26, 27 Transistor 18, 19 Power supply terminal 35 ADC
36 Comparator

Claims

制御信号に応じて出力信号のパルス幅を変調するパルス幅変調回路と、
前記パルス幅変調回路の出力信号を平滑化してアナログ出力電圧を生成するローパスフィルタと、
入力データに基づいて、前記パルス幅変調回路に供給する制御信号を生成すると共に、前記パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、セトリング期間において前記ローパスフィルタの中間ノード又は出力ノードに信号を印加するローパスフィルタ制御手段と、
を具備するディジタル／アナログ変換回路。A pulse width modulation circuit that modulates the pulse width of the output signal in accordance with the control signal;
A low-pass filter that generates an analog output voltage by smoothing an output signal of the pulse width modulation circuit;
Based on the input data, a control signal to be supplied to the pulse width modulation circuit is generated, and when the absolute value of the change amount of the pulse width to be output by the pulse width modulation circuit exceeds a predetermined value, in the settling period Low-pass filter control means for applying a signal to an intermediate node or an output node of the low-pass filter;
A digital / analog conversion circuit comprising:

前記ローパスフィルタ制御手段が、
前記ローパスフィルタの中間ノード又は出力ノードに中点電位よりも高い電位を有する信号を印加するための第１のトランジスタと、
前記ローパスフィルタの中間ノード又は出力ノードに中点電位よりも低い電位を有する信号を印加するための第２のトランジスタと、
前記パルス幅変調回路が出力すべきパルス幅の変化量が正であり、その値が所定の値を越える場合に、前記セトリング期間において前記第１のトランジスタを動作させ、前記パルス幅変調回路が出力すべきパルス幅の変化量が負であり、その絶対値が所定の値を越える場合に、前記セトリング期間において前記第２のトランジスタを動作させる制御部と、
を含む、請求項１記載のディジタル／アナログ変換回路。The low-pass filter control means is
A first transistor for applying a signal having a potential higher than a midpoint potential to an intermediate node or an output node of the low-pass filter;
A second transistor for applying a signal having a potential lower than a midpoint potential to an intermediate node or an output node of the low-pass filter;
When the amount of change in pulse width to be output by the pulse width modulation circuit is positive and the value exceeds a predetermined value, the first transistor is operated during the settling period, and the pulse width modulation circuit outputs A control unit that operates the second transistor in the settling period when the change amount of the pulse width to be negative is negative and the absolute value thereof exceeds a predetermined value;
The digital / analog conversion circuit according to claim 1, comprising:

制御信号に応じて出力信号のパルス幅を変調するパルス幅変調回路と、
前記パルス幅変調回路の出力信号を平滑化してアナログ出力電圧を生成するローパスフィルタと、
入力データに基づいて、前記パルス幅変調回路に供給する制御信号を生成すると共に、前記パルス幅変調回路が出力すべきパルス幅の変化量の絶対値が所定の値を越える場合に、セトリング期間において前記ローパスフィルタの時定数を変化させるローパスフィルタ制御手段と、
前記ローパスフィルタによって生成されたアナログ出力電圧をアナログ／ディジタル変換するアナログ／ディジタル変換回路と、
前記アナログ／ディジタル変換回路から出力されるデータを入力データと比較することにより前記セトリング期間を設定するコンパレータと、
を具備するディジタル／アナログ変換回路。A pulse width modulation circuit that modulates the pulse width of the output signal in accordance with the control signal;
A low-pass filter that generates an analog output voltage by smoothing an output signal of the pulse width modulation circuit;
Based on the input data, a control signal to be supplied to the pulse width modulation circuit is generated, and when the absolute value of the change amount of the pulse width to be output by the pulse width modulation circuit exceeds a predetermined value, in the settling period Low-pass filter control means for changing the time constant of the low-pass filter;
An analog / digital conversion circuit for analog / digital conversion of the analog output voltage generated by the low-pass filter;
A comparator that sets the settling period by comparing data output from the analog / digital conversion circuit with input data;
A digital / analog conversion circuit comprising: