JP3988777B2 - 表面実装用の半導体パッケージおよびその製造方法 - Google Patents

表面実装用の半導体パッケージおよびその製造方法 Download PDF

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Description

この発明は、半導体チップが内蔵された表面実装用の半導体パッケージおよびこの半導体パッケージの製造方法に関する。
表面実装用の半導体パッケージ（以下、「半導体パッケージ」または単に「パッケージ」という。）として、両面にそれぞれ電極パターンが形成された基板の一方の面に半導体チップがワイヤボンディングされ、この半導体チップが実装された面が樹脂により封止された構成のものが存在する。
上記の半導体パッケージを大量生産するために、近年では、複数のパッケージの集合体を生産した後に、個々のパッケージを切り離す方法が用いられる場合がある。
図８は、この製造方法の概略を示すものである。この方法では、まず、１つ分のパッケージに対応する電極パターンが複数並んで形成された集合基板１００を製造し、この集合基板１００上に半導体チップ１１，１２をダイボンディングする（図８（１））。つぎに、各半導体チップ１１，１２を集合基板１００上の電極パターンにワイヤボンディングし（図８（２））、その上方を樹脂封止する（図８（３））。なお、図８（２）の１３は、ワイヤボンディング用のワイヤ（以下、「ボンディングワイヤ」という。）を、図８（３）の１０４は封止樹脂を、それぞれ示す。
このようにして半導体パッケージの集合体が出来上がると、ダイシングブレード１０５を用いて、前記集合体を個々のパッケージ１（個片）に切り分ける処理（ダイシング）を実行する（図８（４））。
つぎに図９は、上記の方法により製造された半導体パッケージを、組込対象の装置側のプリント基板に実装する際の処理工程を示す。
まずプリント基板２００側の電極（図示せず。）にクリームはんだ２０１を印刷する工程が実行され（図９（１））、その上に前記半導体パッケージ１やその他の一般部品１０６を実装する工程が実行される（図９（２））。
この後、各部品１，１０６を載せた基板２００をリフロー炉に投入し、加熱処理する（図９（３））。これにより、半導体パッケージ１を含む各部品がプリント基板２００上にはんだ付けされる。
このように、半導体パッケージも通常の部品と同様の方法でプリント基板に実装されるが、基板，半導体チップ，樹脂の間の熱膨張率に差異があるため、リフローによって樹脂に亀裂が生じるなどの故障が生じ、最悪の場合にはパッケージが破裂してしまう場合がある。特に、樹脂が水分を含んでいると、上記の故障や破裂が起こる可能性が高まることも知られている（特許文献１参照。）。
特開２０００−１２４３６３ 公報
つぎに、前記半導体チップのワイヤボンディングには、一般に金線が使用されるため、基板側の電極パターンにも金メッキ処理を施して、ワイヤボンディングの強度を高めるようにしている。また、この際に電解金メッキ処理を行えば、ワイヤボンディングに適した厚みの被膜を得られることが知られている。
たとえば下記の特許文献２には、電解メッキ処理により基板の電極パターン上にニッケルによる被膜を形成し、さらにその上に金による被膜を形成したところ、ワイヤボンディングの密着性の向上が認められたことが記載されている。
特開２００１−１１０９４０ 公報
前記した半導体パッケージの集合体を製造する場合には、図８（１）のダイボンディングを実行する前に、電解金メッキ処理を施すことが望ましい。このため、従来の集合基板では、領域毎の電極パターンを線状の電極（以下、「引き出し線」という。）により連結させて、一括で電解金メッキ処理を行えるようにしている。
図１０は、上記図８の製造方法により製造された１個の半導体パッケージの構成例を示す。この例のパッケージ１は、ダイシングにより切り分けられた１個の個片に相当するもので、図中の１０は、個片に分けられた後の基板（インタポーザーと呼ばれるもの）である。また１１，１２，１３は前記図８と同じく、半導体チップおよびボンディングワイヤである。また１４は個片として切り離された封止樹脂である。
前記基板１０の半導体チップの実装面上の電極パターン１５には、それぞれ電解金メッキ用の引き出し線１６が連続形成されている。これらの引き出し線１６は、元の集合基板１００上では隣の引き出し線１６と連なっていたが、その連続状態下で樹脂封止およびダイシングが実行されたため、図中の丸印で囲むように、先端縁がパッケージ１の端縁に合わせられた状態となっている。すなわち引き出し線１６の先端縁は、樹脂１４と基板１０との間に挟まれた状態でパッケージ１の端面に露出することになる。
上記のように電解金メッキ用の引き出し線１６が樹脂１４と基板１０とに挟まれた状態で端面に露出していると、金メッキ層と樹脂との密着性が悪いため、外部からの水分が樹脂に取り込まれやすい状態となる。このため、前記した亀裂やパッケージの破裂などの不備が生じる可能性が高まってしまう。
パッケージの吸湿性が高まるのを防止する従来の対応策として、封止樹脂に添加物を入れてその熱膨張率および吸湿性を調整する方法がある。しかし、光電センサの投受光器用の半導体パッケージ（フォトＩＣや発光ダイオードなどが組み込まれたもの）のように、パッケージの透光性を確保する必要があるものについては、添加物を加えると樹脂の透明度が低下するため、添加物を入れるのは困難である。
一方で、メッキ用の引き出し線を不要にできるように、電解メッキ処理ではなく、無電解メッキ処理を行うことも考えられる。しかしながら、ワイヤボンディングの強度を確保するのに必要な厚みの金属被膜を無電解メッキ処理により形成するには、複数回のメッキ処理を行わなければならないため、多大な手間を要するという問題が生じる。
この発明は上記の問題点に着目してなされたもので、電極パターンに電解金メッキ処理が施された半導体パッケージを製造する場合に、樹脂に添加物を混入する以外の方法でパッケージの吸湿性が高まるのを防止し、ワイヤボンディングの強度確保に必要な電解メッキ処理を実行できるようにするとともに、パッケージの故障や破壊も防止できるようにすることを目的とする。
この発明にかかる半導体パッケージは、両面にそれぞれ電極パターンが形成された基板の一方の面に半導体チップがワイヤボンディングされ、この半導体チップが実装された面が樹脂により封止された構成のものである。前記基板の樹脂封止されていない面（すなわちプリント基板にはんだ付けされる面）には、接続用の電極パターンと、この電極パターンに連続して当該基板の端縁まで延びる電解メッキ用の引き出しパターンとが形成される一方、前記基板の樹脂封止された面には電解メッキ用の引き出しパターンが形成されずに、ワイヤボンディング用の電極パターンが基板の端縁から離れかつ前記樹脂により封止された範囲内に含まれるように形成される。また基板の厚み部分には、当該基板を挟んで対向関係にある各面の電極パターンを電気的に接続する接続経路が形成されており、各面の電極パターンに電解メッキ処理による金属被膜が形成されている。
上記において、電解メッキ用の引き出しパターンは、前記図１０に示したような線状の電極パターン（引き出し線１６）として形成されるのが望ましい。
各面の電極パターンを接続するための接続経路は、スルーホールとして形成するのが望ましい。また各電極パターンに形成される金属被膜は金の被膜であるのが望ましいが、引用文献２に示されているように、金と他の金属（ニッケルなど）とによる被膜を形成してもよい。またワイヤボンディングの強度を向上できるものであれば、金以外の金属による被膜を形成してもよい。
上記構成の半導体パッケージでは、樹脂封止される半導体チップの実装面ではなく、その裏面側に電解メッキ用の引き出しパターンが形成されるので、この引き出しパターンが樹脂と基板との間に挟まれた状態でパッケージの端面に露出して、樹脂と基板との密着性を低下させることはない。よって、パッケージの吸湿性が高まるのを防止できるので、このパッケージをプリント基板に実装してリフロー処理を行っても、亀裂などの故障が生じたり、パッケージが破壊されるのを防止することができる。なお、上記半導体パッケージをプリント基板に実装した場合、前記電解メッキ用の引き出しパターンはプリント基板の面に接することになるが、プリント基板上には、半導体チップの接続に要する電極パターンに対応する部分にのみ電極が形成されると考えられるから、パッケージの実装状態が適切である限り、電解メッキ用の引き出しパターンによって接続不良等の問題が生じるおそれはない。
さらに、後記する製造方法により両面の電極パターン全体に電解メッキ処理による金属被膜が形成されるので、ワイヤボンディングの強度も確保することが可能になる。
好ましい態様にかかる半導体パッケージは、前記半導体チップの実装面が透光性を有する樹脂により封止されたものである。このような半導体パッケージとして、フォトＩＣや発光ダイオードなど、光の出射機能または受光機能を有する半導体チップが組み込まれたものを考えることができる。この発明では、樹脂に添加物を入れずに吸湿性の高まりを抑え、ワイヤボンディングの強度を確保することができるから、樹脂に透光性をもたせる必要のあるパッケージについての品質を高めることが可能になる。
つぎに、この発明にかかる半導体パッケージの製造方法では、以下の第１〜第５のステップを順に実行する。
第１ステップでは、半導体パッケージの大きさに対応する領域が複数設定された基板の一方の面に、領域間が電気的に独立した電極パターンを、各領域の端縁から離して形成するとともに、他方の面に、隣り合う領域間にまたがる電解メッキ用の引き出しパターンを介して各領域が電気的に接続された電極パターンを形成し、かつ前記基板の厚み部分に、当該基板を挟んで対向関係にある各面の電極パターンを電気的に接続する接続経路を領域毎に形成する。第２ステップでは、前記第１ステップの処理が施された基板の電解メッキ用の引き出しパターンに所定電圧を印加して電解メッキ処理を実行することにより、各面の電極パターンに金属被膜を形成する。第３ステップでは、前記第２ステップの処理が施された基板の前記電解メッキ用の引き出しパターンが形成されていない方の面の電極パターンに、半導体チップをワイヤボンディングする。第４ステップでは、前記基板の第３ステップの処理対象とした面を樹脂により封止する。第５ステップでは、前記第４ステップの処理が施された基板を領域単位に切り分ける。
上記において、第１ステップは、前記した半導体パッケージ内の基板を複数枚集合させた基板（集合基板）を製作する処理と考えることができる。この集合基板の領域間が電気的に独立した電極パターンが形成された方の面は半導体チップが搭載される面に相当し、反対側の電解メッキ用の電極が形成される面は、プリント基板上にはんだ付けされる面となる。なお、電解メッキ用の電極として、前記した引き出し線のほかに、領域間の境界に沿う線状の電極パターンを形成することもできる。
第２ステップでは、基板をメッキ漕に浸し、前記電解メッキ用の電極をメッキ漕側の負の電極に接続して、電圧を印加することができる。このとき、印加された負の電圧は、前記した基板の厚み部分の接続経路によって反対側の面、すなわち半導体チップが搭載される面の電極パターンに伝えられる。よって、引き出しパターンが形成されている面の電極パターンのみならず、半導体チップが搭載されている面の電極パターンにも、電解メッキ処理による金属被膜を形成することが可能になる。
第３、第４、第５の各ステップは従来の製造方法と同様のものである。すなわち第３ステップは図８の（１）および（２）の処理に、第４ステップは図８（３）の処理に、第５ステップは図８（４）の処理に、それぞれ対応すると考えることができる。
上記した第１〜５の各ステップを一連に実行することにより、前記したこの発明にかかる半導体パッケージを製作することが可能になる。
上記製造方法の好ましい一態様においては、前記第２ステップが終了してから第３ステップを実行するまでの間に、以下のステップＡ，Ｂ，Ｃを実行する。
ステップＡでは、前記第２ステップの処理が施された基板の前記引き出しパターンが形成されていない方の面（半導体チップの搭載面）を撮像する。たとえば、前記半導体チップの搭載面を上にした状態の基板を平坦面上に設置し、その上方にカメラを配置して基板を撮像することができる。
ステップＢでは、前記ステップＡで生成された画像から金属被膜に対応する色彩を抽出する。たとえば第２ステップで電解金メッキ処理が行われる場合には、画像から金色の領域を抽出することができる。
ステップＣでは、ステップＢの抽出結果から電解メッキ処理の適否を判別する。この処理は、ステップＢで抽出された領域が表すパターンをあらかじめ登録されたパターン（半導体チップの実装面上の適正な電極パターン）と照合することにより行うことができる。たとえば相関マッチング処理により両パターンの類似度を求めたり、ステップＢの抽出結果を２値化し、その２値画像と登録されたパターンが示す画像との差分演算により、両パターン間の差異の程度を抽出することができる。
上記のステップＡ，Ｂ，Ｃによれば、電解メッキ処理が施された基板に半導体チップを搭載する前に、画像処理の手法によって電解メッキ処理が適切に行われているかどうかを確認することができる。
また電解メッキ処理が適切に行われている場合には、前記基板の厚み部分の接続経路の導通がとれていると考えられるので、第３ステップの処理に進んでも差し支えないと考えることができる。前記接続経路は、電解メッキ処理のためのみならず、半導体チップとプリント基板との接続にも関与するからである。
すなわち、上記のステップＡ，Ｂ，Ｃの処理によれば、電解メッキ処理の適否を確認すると同時に基板の厚み方向に沿う接続経路の導通状態を確認することができるので、基板の品質を簡単かつ精度良く確認することが可能になる。
この発明によれば、樹脂に添加物を入れずにパッケージの吸湿性が高まるのを抑えることが可能になるから、リフロー時におけるパッケージの故障や破壊を防止することができる。一方で、ワイヤボンディングの強度確保のための電解メッキ処理を実行することも可能であるから、半導体パッケージの品質を大幅に高めることができる。
図１は、この発明が適用された半導体パッケージの一構成例を示す。
この実施例の半導体パッケージ１は、両面に電極パターン１５，１８が形成された基板の一方の面に複数の半導体チップ１１，１２が実装され、その実装面が透明樹脂１４により封止されている。なお、図１では、基板の各面の構成を明確に表すために、封止樹脂１４を一点鎖線にし、前記半導体チップの実装面１０Ａを上方に向けた状態（図１（１））と、前記実装面１０Ａを下方に向けた状態（図１（２））とを、それぞれ示している。
前記半導体チップの実装面１０Ａ（以下、「チップ実装面１０Ａ」という。）には、各半導体チップ１１，１２を接続するための電極パターン１５が形成されている。反対側の樹脂封止されない面１０Ｂ（以下、「裏面１０Ｂ」という。）には、プリント基板への接続用の電極パターン１８が複数形成される。さらにこれらの電極パターン１８には、電解金メッキ用の引き出し線１６が連続形成されている。これらの引き出し線１６の先端縁は、いずれも裏面１０Ｂの端縁に合わせられている。
さらに、この基板１０の厚み部分には、複数のスルーホール１７が形成されている。これらのスルーホール１７は、図２に示すように、チップ実装面１０Ａの電極パターン１５と裏面１０Ｂの電極パターン１６とを電気的に接続するように、基板１０の厚み方向に沿って形成されている。
上記の半導体パッケージ１に組み込まれている基板１０は、元々は、図３に示すような集合基板１００の一領域ｒを構成していた。この集合基板１００では、端縁部から所定幅の余白をおいた有効領域１０１が複数の領域ｒに分割されており、隣り合う領域ｒが、前記引き出し線１６を介して電気的に接続された状態になっている。さらに集合基板１００の端縁部には、導電性を有する枠体１１０が設けられるとともに、集合基板１００の左端および右端の各領域ｒの引き出し線１６が端縁部側に引き出され、前記枠体１１０に連結されている。
図４（１）（２）は、前記集合基板１００のチップ実装面１００Ａおよび裏面１００Ｂの電極パターンを、拡大して詳細に示したものである。各面とも領域ｒ毎に同一の電極パターン１５，１８が形成されている。
裏面１００Ｂには、前記した領域ｒ間を接続する引き出し線１６や領域４の境界線１９が形成される。いずれも電極パターン１８と同様の材料による導電性パターンである。また、領域間の引き出し線１６は境界線１９に直交するように形成されている。さらに、領域ｒ内の電極パターン１８は、いずれかの引き出し線１６または境界線１９に接続されている。よって領域ｒ内の電極パターン１８は、直接または間接的に引き出し線１６に接続された状態にある。
一方、チップ実装面１００Ａには、引き出し線１６も境界線１９も形成されず、いずれの領域ｒの電極パターン１５も、他の領域ｒや前記枠体１１０から電気的に独立した状態にある（図４（１）では、領域ｒの範囲明示のために、境界線を点線で示している。）。ただし、いずれの領域ｒの電極パターン１５も、前記したスルーホール１７（図４には図示せず。）を介してＢ面のいずれかの電極パターン１８に電気的に接続されている。
上記構成の集合基板１００に電解金メッキ処理を実行する場合には、集合基板１００をメッキ漕に浸し、前記枠体１１０またはこれに連続する引き出し線１６に負の電圧を印加する。このとき、印加された負の電圧は、スルーホール１７を経由してチップ実装面１００Ａの電極パターン１５に伝えられる。よって、裏面１００Ｂの電極パターン１８のみならず、チップ実装面１００Ａの電極パターン１５にもメッキ漕内の金イオンが付着し、集合基板１００に形成されたすべての電極パターンに金による被膜が形成される。
電解金メッキ処理が終了すると、以後は、前出の図８に示したのと同様の処理、すなわちダイボンディング、ワイヤボンディング、樹脂封止、およびダイシングが実行され、前記図１に示した構成のパッケージ１が完成する。なお、ダイシングは各領域ｒの境界に沿って行われるが、図５に示すように、ダイシングブレード１０５の幅が前記境界線１９の幅より広いため、カッティングによって境界線１９は除去される。一方、前記境界線１９に交差するように形成されていた引き出し線１６は、カッティングにより二分されるため、前記図１（２）に示したように先端縁が個片基板１０の端縁に合わせられた状態となる。
上記の製造方法によれば、チップ実装面１００Ａに電解金メッキ用の引き出し線が形成されないので、ダイシング後のパッケージの端面において、基板１０と封止樹脂１４との間に電極パターンが挟まれた状態で露出することがなくなり、樹脂１４と基板１０とを強固に密着させることが可能になる。よって添加物を混入しなくとも、パッケージ１の吸水性が高まるのを防止することができ、リフロー時のパッケージ１の故障や破壊を防止することができる。また、電解金メッキ処理の際には、スルーホール１７を介した電圧印加によって、チップ実装面１０Ａ側の電極パターン１５に適切な電解メッキ処理が施されるので、ワイヤボンディングの強度を確保することができる。
なお、裏面１０Ｂは樹脂封止されることなく、そのままプリント基板に取り付けられるが、プリント基板側の前記引き出し線１６に接触する部分には電極は形成されておらず、クリームはんだも塗布されないので、パッケージ１が適切に実装されていれば、接続不良などの問題が生じることはない。
ところで、上記構成の半導体パッケージ１にフォトＩＣや発光ダイオードなどを組み込む場合には、光を通過させるために封止樹脂１４に透光性を持たせる必要がある。上記の製造方法は、添加物を加えずにパッケージ１の吸湿性の高まりを抑えられ、かつワイヤボンディングの強度も確保できる点から、この種のパッケージの品質や機能を維持する上で有用な方法であると考えられる。
図６は、前記フォトＩＣ入りの半導体パッケージ１が組み込まれる受光器の構成例を示す。この受光器３の本体部は、前面が開口されたケース体３１と、このケース体３１の開口部に嵌め込まれるカバー体３２とにより構成される。この受光器３を組み立てる際には、前記半導体パッケージ１が実装されたプリント基板２をケース体３１の内部にセットし、この基板２上の端子２１にケーブル３４をはんだ付けする。この後、前記ケース体３１にカバー体３２を嵌め込み、図示しないねじなどにより固定する。
なお、カバー体３２には透明の窓部３３が設けられている。この窓部３３の形成位置は、上記の組立完了後には、前記基板２上の半導体パッケージ１内のフォトＩＣに対向するように調整されている。
ところで、電解金メッキ処理はワイヤボンディングの強度を確保する上で重要な処理であるから、半導体パッケージ１を実装する前に電解金メッキ処理が正しく行われたかどうかを確認するのが望ましい。
また、前記スルーホール１７は、電解金メッキ処理のためだけに形成されるのではなく、各面の電極パターン１５，１８とともに、半導体チップ１１，１２と前記プリント基板２との接続に関与するものである。したがって、半導体パッケージ１を実装する前に、スルーホール１７の導通がとれているかどうかを確認するのが望ましい。
従来では、図７（１）に示すように、プローブ５を用いて各スルーホール１７の導通を順に確認していた。または、全てのスルーホール１７に対応する複数のピンを持つ検査治具によって、各スルーホールの導通を一度に確認していた。しかし前者の方法では、各スルーホール１７の位置にプローブ５を順に移動させながら導通確認を繰り返す必要があるため、検査に時間がかかる。また後者の方法では、基板の種類毎に検査治具を準備しなければならないため、費用がかさみ、生産効率が低下するという問題が生じていた。
さらにこれらの方法ではスルーホール１７の導通状態を確認できても、電解金メッキ処理の適否まで確認することはできない。
しかし、裏面１０Ｂ側に電解金メッキ用の引き出し線１６が形成された基板１０を製造する場合には、図７（２）に示すように、チップ実装面１０Ａをカメラ６により撮像し、生成された画像をコンピュータに入力することによって、電解金メッキ処理の適否とスルーホール１７の導通状態とを同時に確認することが可能になる。
すなわち、スルーホール１７の導通がとれていれば電解金メッキ処理が適切に行われ、チップ実装面１０Ａ上の電極パターンと同一の金色のパターンが得られると考えられる。よって、前記カメラ６で生成された画像から金色のパターンを抽出し、このパターンをあらかじめ登録した基板の電極パターンと照合し、両者が一致すれば、電解金メッキ処理、スルーホール１７の導通状態ともに適正であると判断することができる。一方、画像から抽出した金のパターンと登録した電極パターンとに異なる部分があった場合には、電解金メッキ処理は適正に行われておらず、スルーホール１７の導通状態にも異常があると判断することができる。
上記の方法によれば、カメラ６による撮像を一度行うだけで、各スルーホール１７の導通状態および電解金メッキ処理の適否判別に必要な画像を取得することができるので、プローブ５を使用する検査よりも格段に検査時間を短くすることができ、生産効率を向上することができる。しかも電解金メッキ処理、スルーホール１７の導通状態をともに検査することが可能になるから、半導体パッケージ１の品質を確保するとともに、生産効率を向上することが可能になる。
この発明にかかる半導体パッケージの構成例を示す斜視図である。 基板の両面の電極パターンの接続状態を示す断面図である。 集合基板の構成を示す説明図である。 集合基板の各面の電極パターンを拡大して示す説明図である。 ダイシングによって集合基板上の輪郭線が除去されることを示す説明図である。 半導体パッケージが組み込まれる受光器の構成を示す分解斜視図である。 半導体パッケージの基板に対する検査方法を示す説明図である。 半導体パッケージの製造方法を示す説明図である。 プリント基板への半導体パッケージの実装方法を示す説明図である。 従来の半導体パッケージの構成を示す斜視図である。
符号の説明
１ 半導体パッケージ
１０ 基板
１０Ａ，１００Ａ チップ実装面
１０Ｂ，１００Ｂ 裏面
１１，１２ 半導体チップ
１５，１８ 電極パターン
１６ 引き出し線
１７ スルーホール
１９ 輪郭線
１００ 集合基板
ｒ 領域

Claims (4)

  1. 両面にそれぞれ電極パターンが形成された基板の一方の面に半導体チップがワイヤボンディングされ、この半導体チップが実装された面が樹脂により封止されている表面実装用の半導体パッケージにおいて、
    前記基板の樹脂封止されていない面には、接続用の電極パターンと、この電極パターンに連続して当該基板の端縁まで延びる電解メッキ用の引き出しパターンとが形成される一方、前記基板の樹脂封止された面には電解メッキ用の引き出しパターンが形成されずに、ワイヤボンディング用の電極パターンが基板の端縁から離れかつ前記樹脂により封止された範囲内に含まれるように形成されており、
    前記基板の厚み部分には、当該基板を挟んで対向関係にある各面の電極パターンを電気的に接続する接続経路が形成されており、各面の電極パターンに電解メッキ処理による金属被膜が形成されていることを特徴とする表面実装用の半導体パッケージ。
  2. 前記半導体チップの実装面は透光性を有する樹脂により封止されている請求項１に記載された表面実装用の半導体パッケージ。
  3. 半導体パッケージの大きさに対応する領域が複数設定された基板の一方の面に、領域間が電気的に独立した電極パターンを、各領域の端縁から離して形成するとともに、他方の面に、隣り合う領域間にまたがる電解メッキ用の引き出しパターンを介して各領域が電気的に接続された電極パターンを形成し、かつ前記基板の厚み部分に、当該基板を挟んで対向関係にある各面の電極パターンを電気的に接続する接続経路を領域毎に形成する第１ステップと、
    前記第１ステップの処理が施された基板の電解メッキ用の引き出しパターンに所定電圧を印加して電解メッキ処理を実行することにより、各面の電極パターンに金属被膜を形成する第２ステップと、
    前記第２ステップの処理が施された基板の前記電解メッキ用の引き出しパターンが形成されていない方の面の電極パターンに、半導体チップをワイヤボンディングする第３ステップと、
    前記基板の第３ステップの処理対象とした面を樹脂により封止する第４ステップと、
    前記第４ステップの処理が施された基板を領域単位に切り分ける第５ステップとを、実行する表面実装用の半導体パッケージの製造方法。
  4. 請求項３に記載された方法において、
    前記第２ステップが終了してから第３ステップを実行するまでの間に、前記第２ステップの処理が施された基板の前記引き出しパターンが形成されていない方の面を撮像するステップＡ；前記ステップＡで生成された画像から金属製被膜に対応する色彩を抽出するステップＢ；ステップＢの抽出結果から電解メッキ処理の適否を判別するステップＣ；の各ステップを実行する表面実装用の半導体パッケージの製造方法。
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CN102208518B (zh) * 2010-04-20 2013-05-08 蒋伟东 一种一体化贴片单元

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3402140B2 (ja) 1997-08-11 2003-04-28 オムロン株式会社 ホトセンサの製造方法
JP2002118204A (ja) 1999-11-17 2002-04-19 Sumitomo Bakelite Co Ltd 半導体装置、並びに半導体搭載用基板及びその製造方法
US6345903B1 (en) * 2000-09-01 2002-02-12 Citizen Electronics Co., Ltd. Surface-mount type emitting diode and method of manufacturing same
JP2003338519A (ja) * 2002-05-21 2003-11-28 Renesas Technology Corp 半導体装置及びその製造方法
US6599768B1 (en) * 2002-08-20 2003-07-29 United Epitaxy Co., Ltd. Surface mounting method for high power light emitting diode
JP2005079129A (ja) 2003-08-28 2005-03-24 Sumitomo Metal Electronics Devices Inc プラスチックパッケージ及びその製造方法
JP4258330B2 (ja) 2003-09-24 2009-04-30 大同特殊鋼株式会社 膜厚測定方法および膜厚測定装置
JP4516320B2 (ja) * 2004-01-08 2010-08-04 シチズン電子株式会社 Ｌｅｄ基板
JP4307284B2 (ja) * 2004-02-17 2009-08-05 三洋電機株式会社 半導体装置の製造方法
JP4619223B2 (ja) * 2004-12-16 2011-01-26 新光電気工業株式会社 半導体パッケージ及びその製造方法

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