JP3973327B2

JP3973327B2 - Inverter and switched capacitor circuit using the inverter

Info

Publication number: JP3973327B2
Application number: JP24828599A
Authority: JP
Inventors: 健一小笠原; 哲郎伊理; 亨関口
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1999-09-02
Filing date: 1999-09-02
Publication date: 2007-09-12
Anticipated expiration: 2019-09-02
Also published as: JP2001077679A

Description

【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄ、Ｄ／Ａコンバータ等に使用されるスイッチトキャパシタ回路に関し、特にノイズの低減がされたスイッチトキャパシタ回路に関する。
【０００２】
【従来の技術】
図４は従来のスイッチトキャパシタを用いたローパスフィルターを示す図である。図４（ａ）においてＡＭＰは差動増幅器、ＳＷ１及びＳＷ２はアナログスイッチ、Ｃ１〜Ｃ３はキャパシタ、Ｃｐ１及びＣｐ２は寄生容量を示し、φ１及びφ２は図４（ｂ）に示すようなアナログスイッチを駆動するクロック信号を示す。本例では、各アナログスイッチがクロック信号φ１、φ２よりＯＮ／ＯＦＦし、これによりローパスフィルターとして動作する。アナログスイッチとしては、オフ抵抗が高く、モノリシック化するのに有利な電界効果トランジスタが使用されることが多い。
【０００３】
しかしながら、このようなアナログスイッチには回路特性を低下させる要因が含まれている。例えば、図のアナログスイッチＳＷ１とキャパシタＣ１の間に寄生容量Ｃｐ１が形成されたり、アナログスイッチＳＷ２とキャパシタＣ２との間に寄生容量Ｃｐ２が形成される。同様に、図示省略するが、その他の各スイッチについても寄生容量が形成される。
【０００４】
ここで、アナログスイッチＳＷ１がＯＮした時、クロック信号φ１が寄生容量Ｃｐ１を通してキャパシタＣ１にも充電される。これがクロックフィードスルーノイズとなり、特性を劣化させる。一方、アナログスイッチＳＷ２も同時にＯＮするので、クロック信号φ１が寄生容量Ｃｐ２を通してキャパシタＣ２に充電される。更に、アナログスイッチＳＷ１とＳＷ２は、共通のクロック信号線（図示省略している）に接続しているため、アナログスイッチＳＷ２のノイズがキャパシタＣ１に、アナログスイッチＳＷ１のノイズがキャパシタＣ２にそれぞれ干渉するというように、アナログスイッチ間相互で影響し合う。
【０００５】
上記した各寄生容量は、アナログスイッチのサイズ、そのスイッチを駆動するインバータのサイズ等が影響することが知られている。図５にそのインバータの例をレイアウト図で示す。本図において１は電源に接続する金属電極、２はコンタクト、３はＰ型拡散領域、４はＰ型拡散領域３のドレイン側拡散領域、５は出力となる金属電極、６はＮ型拡散領域、７はＮ型拡散領域６のドレイン側拡散領域、８はグランドに接続する金属電極、９はゲート電極を示す。
【０００６】
通常、ＰＮの相互コンダクタンスの違いから、立ち上がり立ち下がり時間を合わせるために、ゲート幅をＰ：Ｎ＝２：１程度で設計する。この場合、ＰとＮでソース／ドレインの面積が違うので、寄生容量も違ってくる。そうすると、立ち上がりと立ち下がりでノイズの出方が違ってくる。このノイズの違いは、図４のフィルターを差動方式で構成した場合、影響が大きくなる。
【０００７】
このような問題に対処するため、アナログスイッチにノイズ補償スイッチを接続し、逆相のクロック信号を入れることにより、クロックフィードスルーノイズを削減する方法がある。図６はその例を示す回路図であり、本図においてＳＷ３はＰ型ＭＯＳトランジスタＰＭＯＳ１とＮ型ＭＯＳトランジスタＮＭＯＳ１で構成される通常のアナログスイッチであり、ＳＷ４とＳＷ５はそれぞれＮＭＯＳ２及びＰＭＯＳ２並びにＮＭＯＳ３とＰＭＯＳ３で構成されたノイズ補償スイッチである。
【０００８】
本図に示すように、ＳＷ４とＳＷ５はＳＷ３に並列接続され、さらにＳＷ４の各トランジスタのドレインとソースがＳＷ３の各トランジスタのドレインに、ＳＷ５の各トランジスタのドレインとソースがＳＷ３の各トランジスタのソースに共通接続されている。ＰＭＯＳ１、ＮＭＯＳ２及びＮＭＯＳ３のゲートには、正相のクロック信号φｎが印加され、ＮＭＯＳ１、ＰＭＯＳ２及びＰＭＯＳ３のゲートにはクロック信号φｎと逆相のクロック信号φｎｂが印加される。図示しないが、この逆相のクロック信号φｎｂはφｎからインバータを通して作り出している。
【０００９】
このような構成であるため、例えばＰＭＯＳ１のＯＮ時に発生するノイズを、逆相のクロック信号を加えているＰＭＯＳ２及びＰＭＯＳ３のＯＦＦ時に発生するノイズによってキャンセルすることができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記したようなノイズ補償スイッチを付加した回路では、トランジスタを追加するため、結果的にドレインの面積が増え寄生容量を増やしてしまうため、さらにそれを考慮した補償が必要になり、設計が困難となってしまう。また、そのためのレイアウト面積も増加するため、チップ単価を上昇させてしまうという問題があった。
【００１１】
また、上記のようなノイズ補償スイッチを付加したとしても、図４（ａ）のようなスイッチトキャパシタ回路では、スイッチ相互間の干渉を防ぐことができなかった。
【００１２】
本発明はこのような問題に鑑みなされたものであって、簡単な構成でフィードスルーノイズ等のノイズを確実に低減できるスイッチトキャパシタ回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、第１の発明は、キャパシタと該キャパシタを充放電するためのＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタからなる複数のアナログスイッチとを具備し、前記アナログスイッチの２つのゲートにそれぞれ正相及び逆相のクロック信号が印加されて駆動するスイッチトキャパシタ回路において使用されるインバータにおいて、Ｐ型拡散領域に重畳するゲート電極とＮ型拡散領域に重畳するゲート電極のそれぞれのゲート幅が略一致し、前記Ｎ型拡散領域に重畳する１つまたは複数のゲート電極のゲート長またはゲート長の総和が前記Ｐ型拡散領域に重畳する１つまたは複数のゲート電極のゲート長またはゲート長の総和よりも大きく、前記Ｐ型拡散領域のドレイン側面積と前記Ｎ型拡散領域のドレイン側面積が略一致していることを特徴とする。
【００１４】
かかる構成により、Ｐ型拡散領域のドレインとゲート電極間の寄生容量とＮ型拡散領域のドレインとゲート間の寄生容量とを近づけて差を無くし、それぞれのトランジスタのコンダクタンスの差も小さくすることができる。
【００１５】
第２の発明は、キャパシタと該キャパシタを充放電するためのＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタからなる複数のアナログスイッチとを具備し、前記アナログスイッチの２つのゲートにそれぞれ正相及び逆相のクロック信号が印加されて駆動するスイッチトキャパシタ回路において、前記第１の発明のインバータを前記アナログスイッチの２つのゲートのそれぞれに該インバータの出力を繋げて挿入したことを特徴とする。
【００１６】
かかる構成により、アナログスイッチの同一のクロック信号が入力する全てのゲートを個々に独立させ、ゲート同士を繋ぐ電流パスが形成されない。
【００１７】
第３の発明は、前記第２の発明において、前記アナログスイッチの２つのゲートのいずれかに接続した前記インバータにさらに前記第１の発明のインバータを接続し、該インバータによって前記正相のクロック信号から逆相のクロック信号を形成することを特徴とする。
【００１８】
かかる構成により、スイッチトキャパシタ回路に使用するインバータ全てを共通の構造とすることができる。
【００１９】
【発明の実施の形態】
以下に本発明の実施の形態について、図面に沿って説明する。なお、複数の図面に亘って同一または相当するものには同一の符号を付し、それらの説明を省略した。
【００２０】
図１は第１の発明に係るインバータの例を示すパターン図である。本図に示すように、Ｐ型拡散領域３及びＮ型拡散領域６のそれぞれに重畳するゲート電極９のゲート幅Ｗ_P及びＷ_Nを略一致させ、ゲート長Ｌ_NをＬ_Pよりも大きくし、Ｐ型のドレイン側拡散領域４とＮ型のドレイン側拡散領域７のそれぞれの面積を略一致させている。
【００２１】
ＭＯＳトランジスタの相互コンダクタンスは、拡散領域の抵抗率とゲート幅Ｗに比例し、ゲート長Ｌに反比例する。本発明のインバータでは、抵抗率の高いＰ型拡散領域３の幅を狭めてこれに重畳するゲート電極９のゲート幅Ｗ_Pを短くする分、抵抗の低いＮ拡散領域７に重畳するゲート電極のゲート長Ｌ_Nを大きくし、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタそれぞれの相互コンダクタンスを揃えている。
【００２２】
さらに、ドレイン拡散領域をＰとＮで略一致した面積としているため、金属電極５に対するゲートとドレイン間の寄生容量はＰ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタの両者共ほぼ一定になるため、アナログスイッチがＯＮ／ＯＦＦするときの立ち上がり時と立ち下がり時のノイズもほぼ均一にできる。従って、このインバータを、差動方式で構成したスイッチトキャパシタ回路に適用して好適である。
【００２３】
図２は第１の発明に係るインバータの他の例を示す図であり、図２（ａ）はパターン図、図２（ｂ）は回路図をそれぞれ示す。図１のものと異なるところは、Ｎ型拡散領域６に重畳するゲート電極を２本にしているところである。この際、それぞれのゲート電極のゲート長Ｌ_N1及びＬ_N2の和は、図１のＬ_Nに等しくなっている。その回路図は図２（ｂ）に示すように、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタで構成される通常のインバータのＮ型ＭＯＳトランジスタの横に、さらにＮ型ＭＯＳトランジスタを直列接続した構成となる。
【００２４】
このように、第１の発明では、ゲート電極を複数本で構成してもよく、これはＮ型拡散領域に重畳するゲート電極でなくＰ型拡散領域に重畳するゲート電極であってもよい。但し、その際のゲート長Ｌ_PまたはＬ_Nは、分割されたゲート電極のゲート長の総和となる。
【００２５】
図３は第２の発明に係るスイッチトキャパシタ回路の実施の形態を示す図であり、図３（ａ）に各アナログスイッチ周辺を等価的に伝送スイッチに置き換えた回路全体の略図を、図３（ｂ）にそのアナログスイッチ周辺（Ｇ１）の詳細を示している。本図において、Ｇ１及びＧ２はアナログスイッチ周辺を等価的に伝送ゲートで示したスイッチ、φ１ｂはφ１の逆相のクロック信号、φ２ｂはφ２の逆相のクロック信号を示す。
【００２６】
従来と異なるところは、図３（ｂ）に示すように、従来のアナログスイッチＳＷ１の各ゲートにインバータ１０が挿入されているところである。このインバータ１０は、既に図２に示したものであり、その出力がゲートに繋がれ、それぞれ正相及び逆相のクロック信号、φ１及びφ１ｂが印加される。
【００２７】
本発明のスイッチトキャパシタ回路は、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを個々にインバータで駆動する構成となっているため、各アナログスイッチ間のノイズの干渉を防ぐことができる。即ち、インバータの挿入によって、複数のアナログスイッチのゲート間相互を繋いでいた電流パスから、それらアナログスイッチのゲートを個々に遮断することができるからである。
【００２８】
また、アナログスイッチＳＷ１とインバータ１０それぞれの寄生容量が直列接続されており、結果的にその合成容量が寄生容量となるため、インバータ１０を挿入しない従来のものに比べ、寄生容量が低下し、ノイズのレベルも低下する。
【００２９】
次に、第３の発明について述べる。図３（ａ）において、クロック信号φ１及びφ１ｂ並びにクロック信号φ２及びφ２ｂはそれぞれ予め図示しないクロックとカウンタにより別々に生成されたものであるが、正相のクロック信号φ１及びφ２から逆相のクロック信号φ１ｂ及びφ２ｂを形成する構成としてもよいことは言うまでもない。この際に第１の発明に係る図１や図２のインバータを第２の発明に係る図３のスイッチトキャパシタ回路のアナログスイッチの２つのゲートのいずれかに接続したインバータにさらに接続する構成とするのが第３の発明に係るスイッチトキャパシタ回路の実施の形態である。
【００３０】
これによれば、回路に使用するインバータを全て共通の構造にすることができ、立ち上がり立ち下がり時のノイズの形をさらに一致させることができる。これらインバータによってアナログスイッチを駆動すれば、立ち上がり時のノイズと立ち下がり時のノイズが相殺し合うため、極めてノイズの少ない回路が構成できる。
【００３１】
【発明の効果】
以上説明したように、第１の発明によれば、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタの寄生容量の差と相互コンダクタンスの差が小さくできるため、インバータの立ち上がりと立ち下がりの時に発生するノイズの差を小さくでき、差動構成のスイッチトキャパシタ回路に適用して好適なインバータを提供することができる。
【００３２】
第２の発明によれば、スイッチ間のノイズの干渉を防ぎ、スイッチの状態によるノイズの変化を少なくすることにより、特性劣化を少なくしたフィルター等スイッチトキャパシタ回路を実現できる。
【００３３】
第３の発明によれば、立ち上がり時と立ち下がり時のノイズが相殺し合うため、極めてノイズの少ないフィルター等のスイッチトキャパシタ回路を提供することができる。
【図面の簡単な説明】
【図１】第１の発明に係るインバータの例を示すパターン図である。
【図２】第１の発明に係るインバータの他の例を示す図である。
【図３】第２の発明に係るスイッチトキャパシタ回路の実施の形態を示す図である。
【図４】従来のスイッチトキャパシタ回路でローパスフィルタを構成した例を示す図である。
【図５】従来のクロック信号を印加するインバータのパターン図である。
【図６】従来のノイズ補償スイッチが付加されたアナログスイッチの例を示す回路図である。
【符号の説明】
１，５，８：電極、２：コンタクト、３：Ｐ型拡散領域、４：Ｐ型ＭＯＳトランジスタのドレイン側拡散領域、６：Ｎ型拡散領域、７：Ｎ型ＭＯＳトランジスタのドレイン側拡散領域、９：ゲート電極、１０：本発明のインバータ、ＡＭＰ：差動増幅器、Ｃ１〜Ｃ３：キャパシタ、Ｃｐ１，Ｃｐ２：寄生容量、φ１，φ２，φｎ：正相のクロック信号、φ１ｂ，φ２ｂ，φｎｂ：逆相のクロック信号、ＰＭＯＳ１〜ＰＭＯＳ３：Ｐ型ＭＯＳトランジスタ、ＮＭＯＳ１〜ＮＭＯＳ３：Ｎ型ＭＯＳトランジスタ、Ｗ，Ｗ_P，Ｗ_N：ゲート幅、Ｌ，Ｌ_P，Ｌ_N，Ｌ_N1，Ｌ_N2：ゲート長[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a switched capacitor circuit used for an A / D, D / A converter, and the like, and more particularly to a switched capacitor circuit in which noise is reduced.
[0002]
[Prior art]
FIG. 4 is a view showing a conventional low-pass filter using a switched capacitor. 4A, AMP is a differential amplifier, SW1 and SW2 are analog switches, C1 to C3 are capacitors, Cp1 and Cp2 are parasitic capacitances, and φ1 and φ2 are analog switches as shown in FIG. 4B. The clock signal to drive is shown. In this example, each analog switch is turned ON / OFF by the clock signals φ1 and φ2, thereby operating as a low-pass filter. As an analog switch, a field effect transistor having a high off-resistance and advantageous for monolithic use is often used.
[0003]
However, such analog switches include factors that degrade circuit characteristics. For example, a parasitic capacitance Cp1 is formed between the analog switch SW1 and the capacitor C1, and a parasitic capacitance Cp2 is formed between the analog switch SW2 and the capacitor C2. Similarly, although not shown, parasitic capacitance is also formed for each of the other switches.
[0004]
Here, when the analog switch SW1 is turned on, the clock signal φ1 is also charged to the capacitor C1 through the parasitic capacitance Cp1. This becomes clock feedthrough noise and deteriorates the characteristics. On the other hand, since the analog switch SW2 is also turned on at the same time, the clock signal φ1 is charged to the capacitor C2 through the parasitic capacitance Cp2. Further, since the analog switches SW1 and SW2 are connected to a common clock signal line (not shown), the noise of the analog switch SW2 interferes with the capacitor C1, and the noise of the analog switch SW1 interferes with the capacitor C2. Thus, the analog switches affect each other.
[0005]
It is known that the parasitic capacitance described above is affected by the size of an analog switch, the size of an inverter that drives the switch, and the like. FIG. 5 shows an example of the inverter in a layout diagram. In this figure, 1 is a metal electrode connected to a power source, 2 is a contact, 3 is a P-type diffusion region, 4 is a drain-side diffusion region of the P-type diffusion region 3, 5 is a metal electrode serving as an output, and 6 is an N-type diffusion region. , 7 are drain side diffusion regions of the N type diffusion region 6, 8 is a metal electrode connected to the ground, and 9 is a gate electrode.
[0006]
Normally, the gate width is designed to be about P: N = 2: 1 in order to match the rise and fall times due to the difference in PN mutual conductance. In this case, since the source / drain areas are different between P and N, the parasitic capacitance is also different. Then, the way noise appears differs between rising and falling. This difference in noise is greatly affected when the filter of FIG. 4 is configured in a differential manner.
[0007]
In order to cope with such a problem, there is a method of reducing clock feedthrough noise by connecting a noise compensation switch to an analog switch and inputting a clock signal having a reverse phase. FIG. 6 is a circuit diagram showing an example. In this figure, SW3 is a normal analog switch composed of a P-type MOS transistor PMOS1 and an N-type MOS transistor NMOS1, and SW4 and SW5 are NMOS2, PMOS2, and NMOS3, respectively. This is a noise compensation switch composed of PMOS3.
[0008]
As shown in this figure, SW4 and SW5 are connected in parallel to SW3, and the drain and source of each transistor of SW4 are the drain of each transistor of SW3, and the drain and source of each transistor of SW5 is the source of each transistor of SW3. Commonly connected to A positive-phase clock signal φn is applied to the gates of the PMOS1, NMOS2, and NMOS3, and a clock signal φnb that is opposite in phase to the clock signal φn is applied to the gates of the NMOS1, PMOS2, and PMOS3. Although not shown, the clock signal φnb having the opposite phase is generated from φn through an inverter.
[0009]
Because of such a configuration, for example, noise generated when the PMOS 1 is turned on can be canceled by noise generated when the PMOS 2 and the PMOS 3 to which a reverse phase clock signal is applied is turned off.
[0010]
[Problems to be solved by the invention]
However, in the circuit added with the noise compensation switch as described above, since the transistor is added, the drain area is increased and the parasitic capacitance is increased as a result. It becomes difficult. Moreover, since the layout area for that purpose also increases, there is a problem that the unit cost of the chip is increased.
[0011]
Even if the noise compensation switch as described above is added, the switched capacitor circuit as shown in FIG. 4A cannot prevent interference between the switches.
[0012]
The present invention has been made in view of such problems, and an object thereof is to provide a switched capacitor circuit that can reliably reduce noise such as feedthrough noise with a simple configuration.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, a first invention comprises a capacitor and a plurality of analog switches comprising a P-type MOS transistor and an N-type MOS transistor for charging and discharging the capacitor, and two gates of the analog switch. In the inverter used in the switched capacitor circuit that is driven by applying a positive phase clock signal and a reverse phase clock signal to each, the gate width of each of the gate electrode overlapping the P-type diffusion region and the gate electrode overlapping the N-type diffusion region Are substantially the same, and the gate length or gate length of one or more gate electrodes superimposed on the N-type diffusion region is the sum of the gate lengths or gate lengths of one or more gate electrodes superimposed on the P-type diffusion region. The drain side area of the P-type diffusion region and the drain side area of the N-type diffusion region are larger than Wherein the match.
[0014]
With this configuration, the parasitic capacitance between the drain and gate electrode of the P-type diffusion region and the parasitic capacitance between the drain and gate of the N-type diffusion region can be brought close to each other, and the difference in conductance between the transistors can be reduced. it can.
[0015]
A second invention comprises a capacitor and a plurality of analog switches composed of a P-type MOS transistor and an N-type MOS transistor for charging and discharging the capacitor, and a positive phase and a reverse phase are respectively provided at two gates of the analog switch. In the switched capacitor circuit that is driven by the application of the clock signal, the inverter of the first invention is inserted into each of two gates of the analog switch with the output of the inverter being connected.
[0016]
With this configuration, all the gates to which the same clock signal of the analog switch is input are individually made independent, and a current path that connects the gates is not formed.
[0017]
According to a third invention, in the second invention, the inverter of the first invention is further connected to the inverter connected to one of two gates of the analog switch, and the positive-phase clock signal is connected by the inverter. In this case, a clock signal having a reverse phase is formed.
[0018]
With this configuration, all inverters used in the switched capacitor circuit can have a common structure.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In addition, the same code | symbol was attached | subjected to the same or equivalent thing over several drawing, and those description was abbreviate | omitted.
[0020]
FIG. 1 is a pattern diagram showing an example of an inverter according to the first invention. As shown in this figure, the gate widths W _P and W _N of the gate electrode 9 overlapping each of the P-type diffusion region 3 and the N-type diffusion region 6 are substantially matched, and the gate length L _N is set larger than L _P. The areas of the P-type drain side diffusion region 4 and the N-type drain side diffusion region 7 are made to substantially coincide with each other.
[0021]
The mutual conductance of the MOS transistor is proportional to the resistivity of the diffusion region and the gate width W, and inversely proportional to the gate length L. The inverter of the present invention, minute for a short gate width W _P of the gate electrode 9 which narrows the width of the high resistivity P type diffusion region 3 are superposed on this, the gate electrode overlapping the low resistance N diffusion region 7 The gate length L _N is increased, and the mutual conductances of the P-type MOS transistor and the N-type MOS transistor are made uniform.
[0022]
Further, since the drain diffusion region has an area substantially coincided with P and N, the parasitic capacitance between the gate and the drain with respect to the metal electrode 5 is substantially constant for both the P-type MOS transistor and the N-type MOS transistor. The noise at the time of rising and falling when turning ON / OFF can be made almost uniform. Therefore, this inverter is preferably applied to a switched capacitor circuit configured by a differential method.
[0023]
2A and 2B are diagrams showing another example of the inverter according to the first invention. FIG. 2A is a pattern diagram and FIG. 2B is a circuit diagram. The difference from FIG. 1 is that there are two gate electrodes overlapping the N-type diffusion region 6. At this time, the sum of the gate lengths L _N1 and L _N2 of the respective gate electrodes is equal to L _N in FIG. As shown in FIG. 2B, the circuit diagram shows a configuration in which an N-type MOS transistor is further connected in series beside an N-type MOS transistor of a normal inverter composed of a P-type MOS transistor and an N-type MOS transistor. Become.
[0024]
Thus, in the first invention, a plurality of gate electrodes may be formed, and this may be a gate electrode that overlaps the P-type diffusion region instead of the gate electrode that overlaps the N-type diffusion region. However, the gate length L _P or L _{N at} that time is the sum of the gate lengths of the divided gate electrodes.
[0025]
FIG. 3 is a diagram showing an embodiment of a switched capacitor circuit according to the second invention. FIG. 3A is a schematic diagram of the entire circuit in which the periphery of each analog switch is equivalently replaced with a transmission switch. The details of the analog switch periphery (G1) are shown in FIG. In this figure, G1 and G2 are switches whose transmission gates are equivalently shown around the analog switch, φ1b is a clock signal having a phase opposite to φ1, and φ2b is a clock signal having a phase opposite to φ2.
[0026]
The difference from the prior art is that an inverter 10 is inserted in each gate of the conventional analog switch SW1, as shown in FIG. 3 (b). The inverter 10 has already been shown in FIG. 2, and its output is connected to the gate, to which the positive and negative phase clock signals φ1 and φ1b are applied, respectively.
[0027]
Since the switched capacitor circuit of the present invention is configured such that the P-type MOS transistor and the N-type MOS transistor are individually driven by the inverter, it is possible to prevent noise interference between the analog switches. That is, by inserting the inverter, the gates of the analog switches can be individually cut off from the current path that connects the gates of the plurality of analog switches.
[0028]
In addition, since the parasitic capacitances of the analog switch SW1 and the inverter 10 are connected in series, and the resultant capacitance becomes a parasitic capacitance, the parasitic capacitance is reduced and noise is reduced as compared with the conventional one in which the inverter 10 is not inserted. The level of will also decrease.
[0029]
Next, the third invention will be described. In FIG. 3A, the clock signals φ1 and φ1b and the clock signals φ2 and φ2b are generated separately by a clock and a counter (not shown) in advance, respectively. Needless to say, the signals φ1b and φ2b may be formed. At this time, the inverter of FIGS. 1 and 2 according to the first invention is further connected to the inverter connected to one of the two gates of the analog switch of the switched capacitor circuit of FIG. 3 according to the second invention. This is an embodiment of the switched capacitor circuit according to the third invention.
[0030]
According to this, all the inverters used for a circuit can be made into a common structure, and the shape of noise at the time of rising and falling can be further matched. When the analog switch is driven by these inverters, the noise at the rise and the noise at the fall cancel each other out, so that a circuit with very little noise can be configured.
[0031]
【The invention's effect】
As explained above, according to the first invention, since the difference in parasitic capacitance and the mutual conductance between the P-type MOS transistor and the N-type MOS transistor can be reduced, the noise generated at the rise and fall of the inverter can be reduced. The difference can be reduced, and a suitable inverter can be provided when applied to a switched capacitor circuit having a differential configuration.
[0032]
According to the second aspect of the present invention, a switched capacitor circuit such as a filter with reduced characteristic deterioration can be realized by preventing noise interference between switches and reducing changes in noise due to switch states.
[0033]
According to the third invention, since the noise at the time of rising and the time of falling off cancel each other, a switched capacitor circuit such as a filter with very little noise can be provided.
[Brief description of the drawings]
FIG. 1 is a pattern diagram showing an example of an inverter according to a first invention.
FIG. 2 is a diagram showing another example of the inverter according to the first invention.
FIG. 3 is a diagram showing an embodiment of a switched capacitor circuit according to a second invention.
FIG. 4 is a diagram illustrating an example in which a low-pass filter is configured by a conventional switched capacitor circuit.
FIG. 5 is a pattern diagram of an inverter for applying a conventional clock signal.
FIG. 6 is a circuit diagram showing an example of an analog switch to which a conventional noise compensation switch is added.
[Explanation of symbols]
1, 5, 8: electrode, 2: contact, 3: P-type diffusion region, 4: drain-side diffusion region of P-type MOS transistor, 6: N-type diffusion region, 7: drain-side diffusion region of N-type MOS transistor, 9: gate electrode, 10: inverter of the present invention, AMP: differential amplifier, C1-C3: capacitor, Cp1, Cp2: parasitic capacitance, φ1, φ2, φn: positive phase clock signal, φ1b, φ2b, φnb: reverse phase of the clock signal, PMOS1~PMOS3: P-type MOS transistor, NMOS1~NMOS3: N-type MOS _{_{transistor, W, W P, W N}} : gate _{_{width, L, L P, L N}} , L N1, L N2: gate length

Claims

キャパシタと該キャパシタを充放電するためのＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタからなる複数のアナログスイッチとを具備し、前記アナログスイッチの２つのゲートにそれぞれ正相及び逆相のクロック信号が印加されて駆動するスイッチトキャパシタ回路において使用されるインバータにおいて、
Ｐ型拡散領域に重畳するゲート電極とＮ型拡散領域に重畳するゲート電極のそれぞれのゲート幅が略一致し、前記Ｎ型拡散領域に重畳する１つまたは複数のゲート電極のゲート長またはゲート長の総和が前記Ｐ型拡散領域に重畳する１つまたは複数のゲート電極のゲート長またはゲート長の総和よりも大きく、前記Ｐ型拡散領域のドレイン側面積と前記Ｎ型拡散領域のドレイン側面積が略一致していることを特徴とするインバータ。A capacitor and a plurality of analog switches composed of a P-type MOS transistor and an N-type MOS transistor for charging and discharging the capacitor, and clock signals of normal phase and reverse phase are respectively applied to two gates of the analog switch; In an inverter used in a switched capacitor circuit driven by
The gate widths of the gate electrode or the gate lengths of one or more gate electrodes overlapping the N-type diffusion region are substantially the same as the gate width of the gate electrode overlapping the P-type diffusion region and the gate electrode overlapping the N-type diffusion region. Is larger than the gate length or the sum of the gate lengths of one or more gate electrodes overlapping the P-type diffusion region, and the drain-side area of the P-type diffusion region and the drain-side area of the N-type diffusion region are An inverter characterized by substantially matching.

キャパシタと該キャパシタを充放電するためのＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタからなる複数のアナログスイッチとを具備し、前記アナログスイッチの２つのゲートにそれぞれ正相及び逆相のクロック信号が印加されて駆動するスイッチトキャパシタ回路において、
前記請求項１に記載のインバータを前記アナログスイッチの２つのゲートのそれぞれに該インバータの出力を繋げて挿入したことを特徴とするスイッチトキャパシタ回路。A capacitor and a plurality of analog switches composed of a P-type MOS transistor and an N-type MOS transistor for charging and discharging the capacitor, and clock signals of normal phase and reverse phase are respectively applied to two gates of the analog switch; In a switched capacitor circuit driven by
2. A switched capacitor circuit, wherein the inverter according to claim 1 is inserted into each of two gates of the analog switch with the output of the inverter connected thereto.

前記アナログスイッチの２つのゲートのいずれかに接続した前記インバータにさらに前記請求項１のインバータを接続し、該インバータによって前記正相のクロック信号から逆相のクロック信号を形成することを特徴とする請求項２に記載のスイッチトキャパシタ回路。The inverter according to claim 1 is further connected to the inverter connected to one of two gates of the analog switch, and the inverter forms a clock signal having a negative phase from the clock signal having the positive phase. The switched capacitor circuit according to claim 2.