JP3969939B2

JP3969939B2 - Timing pulse generator

Info

Publication number: JP3969939B2
Application number: JP2000253818A
Authority: JP
Inventors: 典彦窪田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2000-08-24
Filing date: 2000-08-24
Publication date: 2007-09-05
Anticipated expiration: 2020-08-24
Also published as: JP2002073202A

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリ等の集積回路に使用されるものであり、タイミングパルスを得るためのタイミングパルス生成回路に関する。
【０００２】
【従来の技術】
メモリ等の集積回路においては、内部の回路動作を制御する際、基準クロックから生成される各種のタイミングパルスが用いられる。このタイミングパルスの生成においては、規準クロックをカウントするカウンタが用いられる。
【０００３】
図６は、従来のタイミングパルス生成回路の構成を示すものであり、図７は、その動作を説明するタイミング図である。
【０００４】
タイミングパルス生成回路は、立ち上がりカウンタ７と、立ち下がりカウンタ８と、第１及び第２のフリップフロップ９、１０と、ANDゲート１１とで構成される。タイミングパルスTPの立ち上がりのタイミングを決定する立ち上がりカウンタ７は、例えば、５ビット構成のとき、５つのフリップフロップ７a〜７eより構成される。第１ビットのフリップフロップ７aは、クロック入力Cに基準クロックCKを受け、第２ビットから第５ビットのフリップフロップ７b〜７eは、前ビットの反転出力＊Ｑをクロック入力Cに受ける。また、それぞれのフリップフロップ７a〜７eはそれ自体の反転出力＊Ｑをデータ入力Dに受ける。この立ち上がりカウンタ７は、基準クロックCKの立ち上がりをカウントして、各フリップフロップ７a〜７eの出力Ｑから、５ビットのカウント出力Ａ1〜Ａ5を得る。
【０００５】
また、タイミングパルスTPの立ち下がりのタイミングを決定する立ち下がりカウンタ８は、例えば、５ビット構成のとき、立ち上がりカウンタ７と同様に、５つのフリップフロップ８a〜８eより構成される。第１ビットのフリップフロップ８aは、基準クロックCKの反転クロックをクロック入力Cに受け、その他のフリップフロップ８b〜８eは、立ち上がりカウンタ７のフリップフロップ７a〜７eと同一である。この立ち下がりカウンタ８は、基準クロックCKの立ち下がりをカウントして、各フリップフロップ８a〜８eの出力Ｑから５ビットのカウント出力Ｂ1〜Ｂ5を得る。
【０００６】
第１のフリップフロップ９は、データ入力Ｄに電源電位（Hレベル）を受け、クロック入力Cに立ち上がりカウンタ７の出力（詳しくは、第５ビットの出力Ａ5）を受ける。第２のフリップフロップ１０は、第１のフリップフロップ９と同様に、データ入力Ｄに電源電位（Hレベル）を受け、クロック入力Cに立ち下がりカウンタ８の出力を受ける。ここで、立ち上がりカウンタ７を構成するフリップフロップ７a〜７eと、立ち下がりカウンタ８を構成するフリップフロップ８a〜８eと、第１及び第２のフリップフロップ９、１０とは、リセット入力Rにリセット信号RSが印加される。ANDゲート１１は、第１のフリップフロップ９の出力Ｑから得られる信号C1と、第２のフリップフロップ１０の反転出力＊Ｑから得られる信号C2とを、２つの入力に受け、その論理積をタイミングパルスTPとして出力する。
【０００７】
以上のタイミングパルス生成回路の動作を図７に従って説明する。まず、リセット信号RSが立ち上げられると、立ち上がりカウンタ７、立ち下がりカウンタ８及び第１、第２のフリップフロップ９、１０が全てリセットされて、それぞれの出力ＱがLレベルとなる。この後、タイミングｔ0でリセット信号RSが立ち下げられると、全てのフリップフロップは動作可能な状態となる。これにより、立ち上がりカウンタ７は、基準クロックCKの立ち上がりでカウントアップされて、５ビットのカウント出力Ａ1〜Ａ5を変化させる。このうち、第５ビットの出力Ａ5は、タイミングｔ0の後、基準クロックCKの立ち上がりを１６回カウントしたタイミングｔ1で立ち上がる。
【０００８】
一方、立ち下がりカウンタ８は、基準クロックCKの立ち下がりのタイミングでカウントアップされ、５ビットのカウント出力Ｂ1〜Ｂ5を変化させる。このうち、第５ビットの出力Ｂ5は、タイミングｔ0の後、基準クロックCKの立ち下がりを１６回カウントしたタイミングｔ2で立ち上がる。
【０００９】
第１のフリップフロップ９は、電源電位をカウンタ７の第５ビットのカウント出力Ａ5に従うタイミングで取り込み、タイミングｔ1で信号Ｃ1を立ち上げる。第２のフリップフロップ１０は、第１のフリップフロップ９と同様に、電源電位をカウンタ８の第５ビットのカウント出力Ｂ5に従うタイミングで取り込み、タイミングｔ1に対して、基準クロックCKの１／２周期遅れたタイミングｔ２で信号Ｃ2を立ち下げる。これらのフリップフロップ９、１０は、一旦立ち上げた信号Ｃ1、立ち下げた信号Ｃ2を、次にリセット信号RSが立ち上げられるまで、その状態を維持する。
【００１０】
この結果、ANDゲート１１は、信号Ｃ1、Ｃ2が共にHレベルになるタイミングｔ1〜ｔ2において、出力をHレベルとするタイミングパルスTPを出力する。
【００１１】
【発明が解決しようとする課題】
タイミングパルスを構成するカウンタは、複数のフリップフロップを用いるため、回路規模が大きい。特に、カウントするクロックの数が多くなると、カウンタのビット数を増加する必要があるため、回路規模は更に大きくなるという問題が生じる。そこで、本発明は、素子数を減らすことにより、回路規模を縮小し、集積化に適したタイミング生成回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、上述の課題を解決するためになされたもので、その特徴とするところは、クロックをカウントして所定ビット数のカウント出力を得るバイナリカウンタと、上記バイナリカウンタのカウント出力の最上位ビットをクロック入力に受ける第１のフリップフロップと、上記第１のフリップフロップの出力でリセットされて、上記クロックをクロック入力に受ける第２のフリップフロップと、上記バイナリカウンタのカウント出力の特定のビットをクロック入力に受ける第３のフリップフロップと、上記第２及び上記第３のフリップフロップの各出力を論理合成し、タイミングパルスを生成する論理ゲートとを備え、所望のタイミングパルスを得るための回路の回路規模を構成したことにある。
【００１３】
これにより、単一のカウンタで、所定のタイミングパルスを得ることができ、タイミングパルスを得るための回路の回路規模を縮小することができる。
【００１４】
【発明の実施の形態】
図１は、本発明のタイミングパルス生成回路の第１の実施形態を示す回路図であり、図２は、その動作を説明するタイミング図である。
【００１５】
本実施形態のタイミングパルス生成回路は、カウンタ１と、第１、第２及び第３のフリップフロップ（D−FF）２、３、４と、ANDゲート５とで構成される。カウンタ１は、例えば、５ビット構成のとき、５つのフリップフロップ（D−FF）１a〜１eより構成される。このカウンタ１は、図６に示す立ち上がりカウンタ７と同様のものであり、第１ビットのフリップフロップ１aが基準クロックCKの立ち上がりを受けて動作し、各フリップフロップ１a〜１eの出力Ｑから５ビットのカウント出力Ａ1〜Ａ5を得る。
【００１６】
第１のフリップフロップ２は、データ入力Dに電源電位（Ｈレベル）を受け、クロック入力Cにカウンタ１の第５ビットのカウント出力Ａ5を受ける。第２のフリップフロップ３は、データ入力Ｄに電源電位（Hレベル）を受け、クロック入力Cに基準クロックCKの反転クロックを受ける。更に、第２のフリップフロップ３は、リセット入力Ｒに第１のフリップフロップ２の反転出力＊Ｑから得られる信号C1を受ける。これにより、第２のフリップフロップ３は、信号Ｃ1がHレベルの期間、リセット状態に維持される。第３のフリップフロップ４は、データ入力Ｄに電源電位（Hレベル）を受け、クロック入力Cにカウンタ１の５ビットの出力Ａ1〜Ａ5のうち、特定の１ビット（例えば、第５ビットのカウント出力Ａ5）を受ける。また、カウンタ１を構成するフリップフロップ１a〜１eと、第１及び第３のフリップフロップ２、４は、リセット入力Rにリセット信号が印加される。ANDゲート５は、２つの入力に、第２のフリップフロップ３の反転出力＊Ｑから得られる信号Ｃ2、及び第３のフリップフロップ４の出力Ｑから得られる信号Ｃ3を受け、それらの論理積をタイミングパルスＴＰとして出力する。
【００１７】
本発明のタイミングパルス生成回路の動作を図２に従って説明する。まず、リセット信号RSが立ち上げられると、カウンタ１を構成するフリップフロップ１a〜１e、第１及び第３のフリップフロップ２、４の全ての出力ＱがLレベルとなる。このとき、第２のフリップフロップ３は、第１のフリップフロップ２の反転出力＊Ｑから得られる信号C1（このときHレベル）により、リセットされているため、出力ＱをLレベル（反転出力＊ＱをHレベル）に維持する。タイミングｔ0でリセット信号RSが立ち下げられると、カウンタ１のフリップフロップ１a〜１e、第１及び第３のフリップフロップ２、４が動作可能な状態となる。この状態で、基準クロックCKがカウンタ１に供給されると、カウンタ１は、基準クロックCKの立ち上がりでカウントアップされ、５ビットの出力Ａ1〜Ａ5を変化させる。このカウンタ１は、タイミングｔ0以降、基準クロックCKの立ち上がりを１６回カウントしたタイミングｔ1において、図２(ｇ)に示すように、第５ビットの出力Ａ5を立ち上げて、Hレベルにする。
【００１８】
出力Ａ5が立ち上げられると、第３のフリップフロップ４は、図２(ｊ)に示すように、信号Ｃ3を立ち上げて、Hレベルにする。第１のフリップフロップ２は、タイミングｔ1で出力Ａ5が立ち上げられると、出力を反転し、図２(ｈ)に示すように、信号Ｃ1を立ち下げて、Lレベルとする。これにより、第２のフリップフロップ３は、タイミングｔ1で、リセットが解除される。この後、第２のフリップフロップ３は、基準クロックCKの立ち下がり、即ち、基準クロックCKの反転クロックの立ち上がりのタイミングｔ2において、電源電位（Hレベル）を取り込み、出力Ｑを立ち上げる。これにより、第２のフリップフロップ３の反転出力＊Ｑから得られる信号C2は、図２(ｉ)に示すように、出力Ｃ1より基準クロックの１／２周期遅れて、立ち下がり、Lレベルとなる。
【００１９】
この結果、ANDゲート５は、図２(ｋ)に示すように、信号Ｃ2及び信号Ｃ3が共にHレベルになるタイミングｔ1〜ｔ２の期間において、出力をHレベルとするタイミングパルスTPを出力する。
【００２０】
ところで、図２(ｆ)に示すような基準クロックCKの１／２周期のパルス幅のタイミングパルスTPを得る場合、第１のフリップフロップ２と第３のフリップフロップ４とは、データ入力D、クロック入力C、リセット入力Rの各入力が、全て同一となるため、一方を省略できる。即ち、カウンタ１の最終段のフリップフロップ１eのカウント出力Ａ5を第３のフリップフロップ4のクロック入力Cに供給するとき、図３に示すように、第１のフリップフロップ２の反転出力＊Ｑから信号C1を得ると共に、第１のフリップフロップ2の出力Ｑから信号C3得るようにすれば良い。
【００２１】
図４は、本発明のタイミングパルス生成回路の第２の実施形態を示す回路図であり、図５はその動作を示すタイミング図である。本実施形態のタイミングパルス生成回路は、カウンタ１と第３のフリップフロップ５との間にセレクタ６を設けた点に特徴を有する。その他の構成は、図１に示す第１の実施形態と同一である。
【００２２】
セレクタ６は、カウンタ１の５ビットの出力Ａ1〜Ａ5のうち、任意の１つを選択して、第３のフリップフロップ４のクロック入力Cに供給する。
【００２３】
ここで、セレクタ６が、カウンタ１を構成する５ビットのフリップフロップＡ1〜Ａ5の内の第４ビットの出力Ａ4を選択したときの回路動作を図５に従って説明する。
【００２４】
図５において、リセット信号RSによるリセット動作は、図２と同一である。カウンタ１は、タイミングｔ0の後、基準クロックCKの立ち上がりを８回カウントしたタイミングｔ1において、図２(ｆ)に示すように、出力Ａ4を立ち上げる。この出力Ａ4が立ち上げられると、第３のフリップフロップ４の出力Ｑが立ち上げられて、図５(ｇ)に示すように、信号C３がHレベルとなる。また、カウンタ１は、タイミングｔ0の後、基準クロックCKの立ち上がりを１６回カウントしたタイミングｔ2において、出力Ａ5を立ち上げる。この出力Ａ5が立ち上げられると、第１のフリップフロップ２の反転出力＊Ｑが立ち下げられて、図５(ｈ)に示すように、信号C1がLレベルとなる。これにより、第２のフリップフロップ３は、タイミングｔ２で、リセットが解除される。タイミングｔ2から基準クロックCKの１／２周期遅れた基準クロックCKの立ち下がり、即ち、基準クロックCKの反転クロックの立ち上がりのタイミングｔ３において、第２のフリップフロップ３は、電源電位（Hレベル）を取り込み、図５(ｉ)に示すように、信号Ｃ2を立ち下げて、Lレベルにする。
【００２５】
これにより、ANDゲート６は、第２及び第３のフリップフロップ３、４の出力C2及びC3が共にHレベルになるタイミングｔ１〜ｔ３の期間において、図５(ｋ)に示すような出力をHレベルとするタイミングパルスTPを出力する。
【００２６】
ところで、セレクタ６において、５ビットの出力の内の２つ以上を論理合成することにより、タイミングパルスTPのパルス幅を更に細かく設定することができる。例えば、出力Ａ3と出力Ａ4との論理積を第３のフリップフロップ４に供給するようにすれば、カウンタ１が、基準クロックCKの立ち上がりを１２回カウントした時点で、タイミングパルスTPを立ち上げることができる。或いは、出力Ａ2と出力Ａ3との論理積を第３のフリップフロップ４に供給するようすれば、カウンタ１が、基準クロックCKの立ち上がりを６回カウントした時点で、タイミングパルスTPを立ち上げることができる。従って、セレクタ６の選択動作或いは、その論理合成動作の設定によって、任意のパルス幅のタイミングパルスを得ることができる。
【００２７】
【発明の効果】
本発明によれば、タイミングパルスを得るための２つのカウンタを、単一のカウンタにすることができ、回路を構成する素子数を減らすことができる。特に、カウントするクロック数が多くなるほど、より効果的である。従って、回路を構成する回路規模の縮小化に有効である。
【００２８】
また、セレクタを用いることによって、タイミングパルスのパルス幅を容易に切り換えることが可能になり、回路の応用範囲が広がる。
【図面の簡単な説明】
【図１】本発明のタイミングパルス生成回路の第１の実施形態を示す回路図である。
【図２】第１の実施形態の動作を説明するタイミング図である。
【図３】第１の実施形態を簡略化したものの構成を示す回路図。
【図４】本発明のタイミングパルス生成回路の第２の実施形態を示す回路図である。
【図５】第２の実施形態の動作を説明するタイミング図である。
【図６】従来のタイミングパルス生成回路の構成を示す回路図である。
【図７】従来のタイミングパルス生成回路の動作を説明するタイミング図である。
【符号の説明】
１カウンタ
２、３、４、９、１０フリップフロップ
５、１１ ANDゲート
６セレクタ[0001]
BACKGROUND OF THE INVENTION
The present invention is used in an integrated circuit such as a memory, and relates to a timing pulse generation circuit for obtaining a timing pulse.
[0002]
[Prior art]
In an integrated circuit such as a memory, various timing pulses generated from a reference clock are used to control internal circuit operations. In the generation of the timing pulse, a counter that counts a reference clock is used.
[0003]
FIG. 6 shows a configuration of a conventional timing pulse generation circuit, and FIG. 7 is a timing diagram for explaining the operation thereof.
[0004]
The timing pulse generation circuit includes a rising counter 7, a falling counter 8, first and second flip-flops 9 and 10, and an AND gate 11. The rising counter 7 that determines the rising timing of the timing pulse TP is composed of, for example, five flip-flops 7a to 7e in the case of a 5-bit configuration. The first bit flip-flop 7a receives the reference clock CK at the clock input C, and the second to fifth bit flip-flops 7b to 7e receive the inverted output * Q of the previous bit at the clock input C. Each flip-flop 7a-7e receives its own inverted output * Q at the data input D. The rising counter 7 counts rising edges of the reference clock CK and obtains 5-bit count outputs A1 to A5 from the outputs Q of the flip-flops 7a to 7e.
[0005]
Further, the falling counter 8 for determining the falling timing of the timing pulse TP is composed of, for example, five flip-flops 8a to 8e like the rising counter 7 in the case of a 5-bit configuration. The first bit flip-flop 8 a receives the inverted clock of the reference clock CK at the clock input C, and the other flip-flops 8 b to 8 e are the same as the flip-flops 7 a to 7 e of the rising counter 7. The fall counter 8 counts the fall of the reference clock CK, and obtains 5-bit count outputs B1 to B5 from the outputs Q of the flip-flops 8a to 8e.
[0006]
The first flip-flop 9 receives the power supply potential (H level) at the data input D, and receives the output of the rising counter 7 (specifically, the output A5 of the fifth bit) at the clock input C. Similarly to the first flip-flop 9, the second flip-flop 10 receives the power supply potential (H level) at the data input D and the output of the falling counter 8 at the clock input C. Here, the flip-flops 7a to 7e constituting the rising counter 7, the flip-flops 8a to 8e constituting the falling counter 8, and the first and second flip-flops 9 and 10 receive a reset signal at the reset input R. RS is applied. The AND gate 11 receives the signal C1 obtained from the output Q of the first flip-flop 9 and the signal C2 obtained from the inverted output * Q of the second flip-flop 10 at two inputs, and obtains the logical product thereof. Output as timing pulse TP.
[0007]
The operation of the above timing pulse generation circuit will be described with reference to FIG. First, when the reset signal RS rises, the rising counter 7, the falling counter 8, and the first and second flip-flops 9 and 10 are all reset, and the respective outputs Q become L level. Thereafter, when the reset signal RS falls at the timing t0, all flip-flops become operable. As a result, the rising counter 7 is counted up at the rising edge of the reference clock CK and changes the 5-bit count outputs A1 to A5. Among them, the output A5 of the fifth bit rises at the timing t1 after counting the rising of the reference clock CK 16 times after the timing t0.
[0008]
On the other hand, the falling counter 8 is counted up at the falling timing of the reference clock CK, and changes the 5-bit count outputs B1 to B5. Among them, the output B5 of the fifth bit rises at the timing t2 after counting the falling of the reference clock CK 16 times after the timing t0.
[0009]
The first flip-flop 9 takes in the power supply potential at a timing according to the fifth bit count output A5 of the counter 7, and raises the signal C1 at the timing t1. Similarly to the first flip-flop 9, the second flip-flop 10 takes in the power supply potential at a timing according to the count output B5 of the fifth bit of the counter 8, and ½ period of the reference clock CK with respect to the timing t1. The signal C2 falls at the delayed timing t2. The flip-flops 9 and 10 maintain the signal C1 and the signal C2 that have been once raised until the reset signal RS is raised next time.
[0010]
As a result, the AND gate 11 outputs a timing pulse TP that makes the output H level at timings t1 to t2 when both the signals C1 and C2 become H level.
[0011]
[Problems to be solved by the invention]
Since the counter constituting the timing pulse uses a plurality of flip-flops, the circuit scale is large. In particular, when the number of clocks to be counted increases, the number of bits of the counter needs to be increased, which causes a problem that the circuit scale further increases. Therefore, an object of the present invention is to provide a timing generation circuit suitable for integration by reducing the number of elements to reduce the circuit scale.
[0012]
[Means for Solving the Problems]
The present invention has been made to solve the above-described problems, and is characterized by a binary counter that counts a clock and obtains a count output of a predetermined number of bits, and a top level of the count output of the binary counter. A first flip-flop that receives a bit at the clock input, a second flip-flop that is reset at the output of the first flip-flop and receives the clock at the clock input, and a specific bit of the count output of the binary counter A circuit for obtaining a desired timing pulse, comprising: a third flip-flop that receives a clock input; and a logic gate that logically synthesizes outputs of the second and third flip-flops to generate a timing pulse. The circuit scale is configured.
[0013]
Thereby, a predetermined timing pulse can be obtained with a single counter, and the circuit scale of the circuit for obtaining the timing pulse can be reduced.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a circuit diagram showing a first embodiment of the timing pulse generating circuit of the present invention, and FIG. 2 is a timing diagram for explaining the operation thereof.
[0015]
The timing pulse generation circuit of this embodiment includes a counter 1, first, second, and third flip-flops (D-FF) 2, 3, and 4, and an AND gate 5. For example, when the counter 1 has a 5-bit configuration, the counter 1 includes five flip-flops (D-FF) 1a to 1e. This counter 1 is the same as the rising counter 7 shown in FIG. 6, and the first bit flip-flop 1a operates upon receiving the rising edge of the reference clock CK, and 5 bits from the output Q of each flip-flop 1a-1e. Count outputs A1 to A5 are obtained.
[0016]
The first flip-flop 2 receives the power supply potential (H level) at the data input D and the count output A5 of the fifth bit of the counter 1 at the clock input C. The second flip-flop 3 receives the power supply potential (H level) at the data input D and receives the inverted clock of the reference clock CK at the clock input C. Further, the second flip-flop 3 receives the signal C1 obtained from the inverted output * Q of the first flip-flop 2 at the reset input R. As a result, the second flip-flop 3 is maintained in the reset state while the signal C1 is at the H level. The third flip-flop 4 receives the power supply potential (H level) at the data input D, and receives one specific bit (for example, the fifth bit count) out of the 5-bit outputs A1 to A5 of the counter 1 at the clock input C. Receive output A5). Further, a reset signal is applied to the reset input R of the flip-flops 1 a to 1 e and the first and third flip-flops 2 and 4 constituting the counter 1. The AND gate 5 receives the signal C2 obtained from the inverted output * Q of the second flip-flop 3 and the signal C3 obtained from the output Q of the third flip-flop 4 at two inputs, and calculates the logical product of them. Output as timing pulse TP.
[0017]
The operation of the timing pulse generation circuit of the present invention will be described with reference to FIG. First, when the reset signal RS rises, all the outputs Q of the flip-flops 1a to 1e and the first and third flip-flops 2 and 4 constituting the counter 1 become L level. At this time, since the second flip-flop 3 is reset by the signal C1 (H level at this time) obtained from the inverted output * Q of the first flip-flop 2, the output Q is set to the L level (inverted output *). Q is maintained at H level. When the reset signal RS falls at the timing t0, the flip-flops 1a to 1e of the counter 1 and the first and third flip-flops 2 and 4 become operable. When the reference clock CK is supplied to the counter 1 in this state, the counter 1 is counted up at the rising edge of the reference clock CK and changes the 5-bit outputs A1 to A5. The counter 1 raises the fifth bit output A5 to H level as shown in FIG. 2 (g) at the timing t1 when the rising edge of the reference clock CK is counted 16 times after the timing t0.
[0018]
When the output A5 is raised, the third flip-flop 4 raises the signal C3 to H level as shown in FIG. 2 (j). When the output A5 rises at timing t1, the first flip-flop 2 inverts the output, and as shown in FIG. 2 (h), the signal C1 is lowered to the L level. Thereby, the reset of the second flip-flop 3 is released at the timing t1. Thereafter, the second flip-flop 3 takes in the power supply potential (H level) and raises the output Q at the falling timing t2 of the reference clock CK, that is, at the rising timing t2 of the inverted clock of the reference clock CK. As a result, the signal C2 obtained from the inverted output * Q of the second flip-flop 3 falls with a delay of ½ period of the reference clock from the output C1, as shown in FIG. Become.
[0019]
As a result, as shown in FIG. 2 (k), the AND gate 5 outputs a timing pulse TP whose output is H level in the period of timing t1 to t2 when both the signal C2 and the signal C3 become H level.
[0020]
By the way, when obtaining a timing pulse TP having a pulse width of ½ period of the reference clock CK as shown in FIG. 2 (f), the first flip-flop 2 and the third flip-flop 4 have the data input D, Since the clock input C and the reset input R are all the same, one of them can be omitted. That is, when the count output A5 of the flip-flop 1e at the final stage of the counter 1 is supplied to the clock input C of the third flip-flop 4, the inverted output * Q of the first flip-flop 2 as shown in FIG. The signal C1 may be obtained and the signal C3 may be obtained from the output Q of the first flip-flop 2.
[0021]
FIG. 4 is a circuit diagram showing a second embodiment of the timing pulse generating circuit of the present invention, and FIG. 5 is a timing chart showing its operation. The timing pulse generation circuit of this embodiment is characterized in that a selector 6 is provided between the counter 1 and the third flip-flop 5. Other configurations are the same as those of the first embodiment shown in FIG.
[0022]
The selector 6 selects any one of the 5-bit outputs A 1 to A 5 of the counter 1 and supplies the selected one to the clock input C of the third flip-flop 4.
[0023]
Here, the circuit operation when the selector 6 selects the fourth bit output A4 of the 5-bit flip-flops A1 to A5 constituting the counter 1 will be described with reference to FIG.
[0024]
In FIG. 5, the reset operation by the reset signal RS is the same as that in FIG. The counter 1 raises the output A4 as shown in FIG. 2 (f) at the timing t1 when the rising edge of the reference clock CK is counted eight times after the timing t0. When the output A4 rises, the output Q of the third flip-flop 4 rises, and the signal C3 becomes H level as shown in FIG. 5 (g). Further, the counter 1 raises the output A5 at the timing t2 when the rising edge of the reference clock CK is counted 16 times after the timing t0. When the output A5 rises, the inverted output * Q of the first flip-flop 2 falls, and the signal C1 becomes L level as shown in FIG. 5 (h). As a result, the reset of the second flip-flop 3 is released at the timing t2. At the falling edge of the reference clock CK delayed by 1/2 cycle of the reference clock CK from the timing t2, that is, at the timing t3 of the rising edge of the inverted clock of the reference clock CK, the second flip-flop 3 sets the power supply potential (H level) As shown in FIG. 5 (i), the signal C2 is lowered and set to the L level.
[0025]
As a result, the AND gate 6 outputs the output shown in FIG. Outputs the timing pulse TP for level.
[0026]
By the way, the selector 6 can further set the pulse width of the timing pulse TP by logically synthesizing two or more of the 5-bit outputs. For example, if the logical product of the output A3 and the output A4 is supplied to the third flip-flop 4, the counter 1 raises the timing pulse TP when the rise of the reference clock CK is counted 12 times. Can do. Alternatively, if the logical product of the output A2 and the output A3 is supplied to the third flip-flop 4, the counter 1 can raise the timing pulse TP when the rising edge of the reference clock CK is counted six times. it can. Therefore, a timing pulse having an arbitrary pulse width can be obtained by selecting the selector 6 or setting the logic synthesis operation.
[0027]
【The invention's effect】
According to the present invention, two counters for obtaining timing pulses can be made a single counter, and the number of elements constituting the circuit can be reduced. In particular, the more clocks are counted, the more effective. Therefore, it is effective for reducing the scale of the circuit constituting the circuit.
[0028]
Further, by using the selector, the pulse width of the timing pulse can be easily switched, and the application range of the circuit is expanded.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a timing pulse generating circuit of the present invention.
FIG. 2 is a timing chart for explaining the operation of the first embodiment.
FIG. 3 is a circuit diagram showing a configuration of a simplified version of the first embodiment.
FIG. 4 is a circuit diagram showing a second embodiment of the timing pulse generating circuit of the present invention.
FIG. 5 is a timing chart for explaining the operation of the second embodiment.
FIG. 6 is a circuit diagram showing a configuration of a conventional timing pulse generation circuit.
FIG. 7 is a timing chart for explaining the operation of a conventional timing pulse generation circuit.
[Explanation of symbols]
1 Counter 2, 3, 4, 9, 10 Flip-flop 5, 11 AND gate 6 Selector

Claims

クロックをカウントして所定ビット数のカウント出力を得るバイナリカウンタと、上記バイナリカウンタのカウント出力をクロック入力に受ける第１のフリップフロップと、上記第１のフリップフロップの出力でリセットされて、上記クロックをクロック入力に受ける第２のフリップフロップと、上記バイナリカウンタのカウント出力の特定のビット出力をクロック入力に受ける第３のフリップフロップと、上記第２及び上記第３のフリップフロップの各出力を論理合成し、タイミングパルスを生成する論理ゲートとを備えることを特徴とするタイミングパルス生成回路。A binary counter to obtain the count output of a predetermined number of bits by counting the clock, the first flip-flop which receives the count output of the binary counter with a clock input, is reset by the output of said first flip-flop, the A second flip-flop that receives a clock at the clock input, a third flip-flop that receives a specific bit output of the count output of the binary counter at the clock input, and outputs of the second and third flip-flops A timing pulse generation circuit comprising: a logic gate that performs logic synthesis and generates a timing pulse.

上記バイナリカウンタのカウント出力の内の１ビットを選択して、上記第３のフリップフロップのクロック入力に供給するセレクタを更に備えたことを特徴とする請求項１記載のタイミングパルス生成回路。 2. The timing pulse generation circuit according to claim 1, further comprising a selector for selecting one bit of the count output of the binary counter and supplying the selected bit to the clock input of the third flip-flop.

クロックをカウントして所定ビット数のカウント出力を得るバイナリカウンタと、上記バイナリカウンタのカウント出力をクロック入力に受ける第１のフリップフロップと、上記第１のフリップフロップの出力でリセットされて、上記クロックをクロック入力に受ける第２のフリップフロップと、上記第１及び上記第２のフリップフロップの各出力を論理合成し、タイミングパルスを生成する論理ゲートとを備えることを特徴とするタイミングパルス生成回路。A binary counter to obtain the count output of a predetermined number of bits by counting the clock, the first flip-flop which receives the count output of the binary counter with a clock input, is reset by the output of said first flip-flop, the A timing pulse generation circuit comprising: a second flip-flop that receives a clock at a clock input; and a logic gate that logically synthesizes outputs of the first and second flip-flops to generate a timing pulse. .