以下、本発明の構成について、半導体集積回路装置に本発明を適用した実施形態ともに説明する。
なお、実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
(実施形態1)
本発明の実施形態1である半導体集積回路装置の概略構成を図1(要部断面図)及び図2(要部断面図)に示す。
図1及び図2に示すように、半導体集積回路装置は、例えばp-型半導体基板1A及びその主面上に形成されたエピタキシャル層1Bを主体に構成されている。このp-型半導体基板1Aのメモリセル形成領域において、エピタキシャル層1Bの主面にはp型ウエル領域6Aが形成されている。また、p-型半導体基板1Aのバイポーラ形成領域において、エピタキシャル層1Bの主面にはn型ウエル領域5Aが形成されている。また、p-型半導体基板1AのnMOS形成領域において、エピタキシャル層1Bの主面にはp型ウエル領域6Bが形成されている。また、p-型半導体基板1AのpMOS形成領域において、エピタキシャル層1Bの主面にはn型ウエル領域5Bが形成されている。前記p型ウエル領域6Aにはp型半導体領域(Burred-p)9が形成されている。
前記p型ウエル領域6Aとp-型半導体基板1Aとの間には浅い埋込型のp型半導体領域4Aが形成され、この浅い埋込型のp型半導体領域4A下のp-型半導体基板1Aの主面には深い埋込型のn型半導体領域2が形成されている。前記n型ウエル領域5Aとp-型半導体基板1Aとの間には、浅い埋込型のn+型半導体領域3Aが形成されている。前記p型ウエル領域6Bとp-型半導体基板1Aとの間には、浅い埋込型のp型半導体領域4Bが形成されている。前記n型ウエル領域5Bとp-型半導体基板1との間には、浅い埋込型のn+型半導体領域3Bが形成されている。
前記p-型半導体基板1Aにおいて、メモリセル形成領域上にはメモリセルMが搭載され、バイポーラ形成領域上にはバイポーラトランジスタTrが搭載され、nMOS形成領域上にはnチャネルMOSFETQnが搭載され、pMOS形成領域上にはpチャネルMOSFETQpが搭載されている。メモリセルMは、1[bit]の情報を記憶するSRAMで構成されている。バイポーラトランジスタTr、nチャネルMOSFETQn、pチャネルMOSFETQpの夫々は周辺回路の構成素子として使用されている。つまり、本実施形態の半導体集積回路装置は、Bi−CMOS−SRAMで構成されている。なお、以下、MOSFETを用いて説明するが、これに限定されず、MISFET(Metal Insulator Semiconductor FET)であって良いのはむろんである。
前記nチャネルMOSFETQnは、図2に示すように、フィールド絶縁膜7で周囲を規定されたp型ウエル領域6Bの主面に構成されている。このnチャネルMOSFETQnは、主に、チャネル形成領域(p型ウエル領域6B)、ゲート絶縁膜10、ゲート電極13、ソース領域及びドレイン領域である一対のn型半導体領域18及び一対のn+型半導体領域20で構成されている。つまり、nチャネルMOSFETQnは、LDD(Lightiy Doped Drain)構造で構成されている。
前記nチャネルMOSFETQnのソース領域及びドレイン領域である一対のn+型半導体領域20の夫々には、層間絶縁膜33に形成された接続孔34を通して第1層目の金属配線35が電気的に接続されている。層間絶縁膜33は例えば酸化珪素膜で形成されている。第1層目の金属配線35は例えばアルミニウム膜又はアルミニウム合金膜で形成されている。
前記pチャネルMOSFETQpは、図2に示すように、フィールド絶縁膜7で周囲を規定されたn型ウエル領域5Bの主面に構成されている。このpチャネルMOSFETQpは、主に、チャネル形成領域(n型ウエル領域5B)、ゲート絶縁膜10、ゲート電極13、ソース領域及びドレイン領域である一対のp型半導体領域16及び一対のp+型半導体領域21で構成されている。つまり、pチャネルMOSFETQpはLDD構造で構成されている。このpチャネルMOSFETQpのソース領域及びドレイン領域である一対のp型半導体領域16の夫々の領域下には一対のn型半導体領域(nポケット領域)15が形成されている。
前記pチャネルMOSFETQpのソース領域及びドレイン領域である一対のp+型半導体領域21の夫々には、層間絶縁膜33に形成された接続孔34を通して第1層目の金属配線35が電気的に接続されている。また、メモリセルアレーに隣接するpチャネルMOSFETQpのソース側のp+型半導体領域21には、接続孔24を通して第2層目の多結晶珪素からなるポリシリコンパターン25が電気的に接続され、メモリセルへのVcc給電がなされている。
前記nチャネルMOSFETQn、pチャネルMOSFETQpの夫々のゲート電極13は、第1層目の多結晶珪素膜11及びその主面上に形成された高融点金属膜12で形成されている。高融点金属膜12は、例えばタングステンシリサイド(WSix)膜で形成されている。これらのゲート電極13の上面はキャップ絶縁膜で覆われている。キャップ絶縁膜は例えば酸化珪素膜で形成されている。
前記バイポーラトランジスタTrは、図1に示すように、フィールド絶縁膜7で周囲を規定されたn型ウエル領域5Aの主面に構成されている。このバイポーラトランジスタTrは、n型ウエル領域5A(エピタキシャル層1B)の主面からその深さ方向に向ってn型エミッタ領域、p型ベース領域、n型コレクタ領域の夫々を順次配列したnpn型で構成されている。
n型コレクタ領域は真性コレクタ領域、高濃度コレクタ領域及びコレクタコンタクト領域で構成されている。真性コレクタ領域はn型ウエル領域5Aで構成され、高濃度コレクタ領域は埋込型のn+型半導体領域3Aで構成され、コレクタコンタクト領域はn+型半導体領域8で構成されている。このコレクタコンタクト領域であるn+型半導体領域8には、層間絶縁膜33に形成された接続孔34を通して第1層目の金属配線35が電気的に接続されている。
前記p型ベース領域は真性ベース領域及び高濃度ベース領域で構成されている。真性ベース領域はp型半導体領域22で構成され、高濃度ベース領域はp+型半導体領域21で構成されている。この高濃度ベース領域であるp+型半導体領域21には、層間絶縁膜33に形成された接続孔34を通して第1層目の金属配線35が電気的に接続されている。
前記n型エミッタ領域はn+型半導体領域32で構成されている。このエミッタ領域であるn+型半導体領域32には、エミッタ開口30Bを通してエミッタ電極(31B)が電気的に接続されている。エミッタ電極(31B)は第4層目の多結晶珪素膜31で形成されている。第4層目の多結晶珪素膜31には、抵抗値を低減する目的及びn+型半導体領域32を形成する目的として、その堆積中にn型不純物(例えば燐(P))又はその堆積後にn型不純物(例えばAs)が導入される。つまり、エミッタ領域であるn+型半導体領域32は、エミッタ電極31Bに導入されたn型不純物をp型半導体領域22の主面に拡散することにより形成される。エミッタ電極31Bには層間絶縁膜33に形成された接続孔34を通して第1層目の金属配線35が電気的に接続されている。また、半導体基板1内に形成されたエミッタ領域であるn+型半導体領域32の深さと、最上層の多結晶珪素膜である第4層目の多結晶珪素膜31で構成されたエミッタ電極31Bの膜厚とを合わせたトータルエミッタ深さは、後述するように0.2[μm]以上で構成される。
前記メモリセルMは、図3(等価回路図)に示すように、2つのインバータ回路からなるフリップフロップ回路及び2個の転送用MOSFETQt1、Qt2で構成されている。一方のインバータ回路は駆動用MOSFETQd1及び負荷用TFTQf1で構成されている。他方のインバータ回路は駆動用MOSFETQd2及び負荷用TFTQf2で構成されている。駆動用MOSFETQd1、負荷用TFTQf1の夫々のドレイン領域はフリップフロップ回路の蓄積ノード部(記憶ノード部)Aを構成する。駆動用MOSFETQd2、負荷用TFTQf2の夫々のドレイン領域はフリップフロップ回路の蓄積ノード部(記憶ノード部)Bを構成する。
前記転送用MOSFETQt1は、フリップフロップ回路の蓄積ノード(記憶ノード)部Aとデータ線DL1との間に配置され、ワード線WLにより動作が制御される。また、前記転送用MOSFETQt2は、フリップフロップ回路の蓄積ノード(記憶ノード)部Bとデータ線DL2との間に配置され、ワード線WLにより動作が制御される。転送用MOSFETQt1の一方の半導体領域は蓄積ノード部Aに接続され、その他方の半導体領域はデータ線DL1に接続され、そのゲート電極はワード線WLに接続されている。転送用MOSFETQt2の一方の半導体領域は蓄積ノード部Bに接続され、その他方の半導体領域はデータ線DL2に接続され、そのゲート電極はワード線WLに接続されている。
前記駆動用MOSFETQd1、負荷用TFTQf1の夫々のゲート電極はフリップフロップ回路の蓄積ノード部Bに接続され、駆動用MOSFETQd2、負荷用TFTQf2の夫々のゲート電極はフリップフロップ回路の蓄積ノード部Aに接続されている。
前記負荷用TFTQf1のソース領域には、動作電位(例えば3.3[V])Vccに固定された動作電源配線25Aが電気的に接続されている。また、負荷用TFTQf2のソース領域には、動作電位Vccに固定された動作電源配線25Bが電気的に接続されている。
前記駆動用MOSFETQd1、Qd2の夫々のソース領域には、基準電位(例えば0[V])Vssに固定された基準電源配線31Aが電気的に接続されている。
前記フリップフロップ回路の蓄積ノード部Aには容量素子C1が付加されている。また、前記フリップフロップ回路の蓄積ノード部Bには容量素子C2が付加されている。
前記転送用MOSFETQt1は、図1に示すように、フィールド絶縁膜7で周囲を規定されたp型ウエル領域6Aの主面に構成されている。この転送用MOSFETQt1は、主に、チャネル形成領域(p型ウエル領域6A)、ゲート絶縁膜10、ゲート電極13、ソース領域及びドレイン領域である一対のn型半導体領域18及び一対のn+型半導体領域20で構成されている。つまり、転送用MOSFETQt1は、nチャネル導電型で構成されると共に、LDD構造で構成されている。転送用MOSFETQt1のゲート電極13は、前述のnチャネルMOSFETQnのゲート電極13と同一工程で形成されている。転送用MOSFETQt1の他方のn+型半導体領域20には、層間絶縁膜33に形成された接続孔34を通して第1層目の金属配線35が電気的に接続されている。
前記転送用MOSFETQt2は、同図に示していないが、転送用MOSFETQt1と同様に構成されている。
前記駆動用MOSFETQd2は、同図に詳細に示していないが、フィールド絶縁膜7で周囲を規定されたp型ウエル領域6Aの主面に構成されている。この駆動用MOSFETQd2は、主に、チャネル形成領域(p型ウエル領域6A)、ゲート絶縁膜10、ゲート電極13、ソース領域及びドレイン領域である一対のn型半導体領域17で構成されている。つまり、駆動用MOSFETQd2は、nチャネル導電型で構成され、シングル・ドレイン構造で構成されている。駆動用MOSFETQt2のゲート電極13は、前述の転送用MOSFETQt1のゲート電極13と同一工程で形成されている。
前記駆動用MOSFETQd1は、同図に示していないが、駆動用MOSFETQd2と同様に構成されている。
前記負荷用TFTQf1は、チャネル形成領域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域で構成されている。ゲート電極は第3層目の多結晶珪素膜からなるポリシリコンパターン28で構成されている。チャネル形成領域、ソース領域及びドレイン領域は第2層目の多結晶珪素膜からなるポリシリコンパターン25に形成されている。ゲート絶縁膜は第2層目のポリシリコンパターン25と第3層目のポリシリコンパターン28との間に形成された層間絶縁膜26で構成されている。なお、第2層目のポリシリコンパターン25は、層間絶縁膜23によってゲート電極13と電気的に分離されている。
前記負荷用TFTQf2は、同図に示していないが、負荷用TFTQf1と同様に構成されている。
前記動作電源配線25Aは第2層目のポリシリコンパターン25で構成されている。この動作電源配線25Aは、第2層目のポリシリコンパターン25に形成された負荷用TFTQf1のソース領域に電気的に接続されている。また、前記動作電源配線25Bは第2層目のポリシリコンパターン25で構成されている。この動作電源配線25Bは、第2層目のポリシリコンパターン25に形成された負荷用TFTQf2のソース領域に電気的に接続されている。
前記容量素子C1は、下部電極、誘電体膜、上部電極の夫々を順次積み重ねた積層構造(STC構造:Stacked Capacitor)で構成されている。下部電極は、第3層目の多結晶珪素膜からなるポリシリコンパターン28で構成され、負荷用TFTQf2のゲート電極と兼用されている。上部電極は、第4層目の多結晶珪素膜からなるポリシリコンパターン31で構成され、基準電源配線(31A)と兼用されている。誘電体膜は、第3層目のポリシリコンパターン28と第4層目のポリシリコンパターン31との間に形成された層間絶縁膜29で構成されている。層間絶縁膜29は例えば酸化珪素膜で形成されている。
前記容量素子C2は、下部電極、誘電体膜、上部電極の夫々を順次積み重ねた積層構造(STC構造:Stacked Capacitor)で構成されている。下部電極は、第3層目のポリシリコンパターン28で構成され、負荷用TFTQf1のゲート電極と兼用されている。上部電極は、第4層目のポリシリコンパターン31で構成され、基準電源配線(31A)と兼用されている。誘電体膜は、第3層目のポリシリコンパターン28と第4層目のポリシリコンパターン31との間に形成された層間絶縁膜29で構成されている。
前記第2層目の多結晶珪素膜(ポリシリコンパターン25)は、例えば40[nm]程度の膜厚に設定されている。前記第3層目の多結晶珪素膜(ポリシリコンパターン28)は、例えば50[nm]程度の膜厚に設定されている。前記第4層目の多結晶珪素膜(ポリシリコンパターン31)は、例えば150[nm](即ち、0.15[μm])程度の膜厚に設定されている。つまり、本実施形態の半導体集積回路装置は4層ポリシリコン構造で構成され、最上層である第4層目の多結晶珪素膜31と第1層目の多結晶珪素膜11との間の中間層である第2層目の多結晶珪素膜25、第3層目の多結晶珪素膜28の夫々の膜厚は、最上層である第4層目の多結晶珪素膜31の膜厚の半分以下に設定されている。また、エミッタ領域であるn+型半導体領域32の深さは、0.05[μm]程度で構成され、エミッタ領域(32)の深さとエミッタ電極31Bの膜厚とを合わせたトータルエミッタ深さは、0.2[μm]以上で構成される。これにより、バイポーラトランジスタTrのベース電流(IB)を低減でき、バイポーラトランジスタTrのエミッタ接地電流利得(hFE=IC/IB)を向上することができる。即ち、バイポーラトランジスタTrの性能を向上できる。
このように構成される転送用MOSFETQt1、Qt2、駆動用MOSFETQd1、Qd2の夫々は図4(平面レイアウト図)に示すように配置され、負荷用TFTQf1、Qf2、動作電源配線25A、25Bの夫々は図5(平面レイアウト図)に示すように配置され、容量素子C1、C2、基準電源配線31Aの夫々は図6(平面レイアウト図)に示すように配置されている。なお、図4乃至図6において、II−II線は図1のメモリセル形成領域での断面図に対応する。
前記第3層目の一方のポリシリコンパターン28は、図1、図5及び図7(平面レイアウト図)に示す接続孔27を通して、負荷用TFTQf1のドレイン領域である第2層目の一方のポリシリコンパターン25、駆動用MOSFETQd2のゲート電極13、駆動用MOSFETQd1のドレイン領域であるn+型半導体領域17、転送用MOSFETQt1の一方のn+型半導体領域20の夫々に電気的に接続されている。つまり、容量素子C1の下部電極(ポリシリコンパターン28)、負荷用TFTQf2のゲート電極(ポリシリコンパターン28)、駆動用MOSFETQd2のゲート電極13、負荷用TFTQf1のドレイン領域(ポリシリコンパターン25)、駆動用MOSFETQd1のドレイン領域、転送用MOSFETQt1の一方のn+型半導体領域20の夫々は、1つの接続孔27によって電気的に接続されている。
前記第3層目の他方のポリシリコンパターン28は、図5及び図7に示す接続孔27を通して、負荷用TFTQf2のドレイン領域である第2層目の他方のポリシリコンパターン25、駆動用MOSFETQd1のゲート電極13、駆動用MOSFETQd2のドレイン領域であるn+型半導体領域17、転送用MOSFETQt2の一方のn+型半導体領域20の夫々に電気的に接続されている。つまり、容量素子C2の下部電極(ポリシリコンパターン28)、負荷用TFTQf1のゲート電極(ポリシリコンパターン28)、駆動用MOSFETQd1のゲート電極13、負荷用TFTQf2のドレイン領域(ポリシリコンパターン25)、駆動用MOSFETQd2のドレイン領域、転送用MOSFETQt2の一方のn+型半導体領域20の夫々は、1つの接続孔27によって電気的に接続されている。なお、図7において、II−II線は、図1のメモリセル形成領域での断面図に対応する。
前記第4層目のポリシリコンパターン31は、図6に示すように、第2層目のポリシリコンパターン25上及び第3層目のポリシリコンパターン28上を覆っている。つまり、第2層目の多結晶珪素膜25、第3層目の多結晶珪素膜28の夫々は、メモリセル形成領域内において、第4層目の多結晶珪素膜31で覆われている。
前記第4層目のポリシリコンパターン31には、図1及び図6に示すように、層間絶縁膜33に形成された接続孔34を通して第1層目の金属配線35が電気的に接続されている。つまり、基準電源配線(ポリシリコンパターン31)31Aは、その上層に形成された金属配線35で各メモリセル毎に裏打ちされている。
前記第1層目の金属配線35上には、図1及び図2に示すように、層間絶縁膜36が形成されている。層間絶縁膜36は例えばCVD法(Chemical Vapor Deposition)で堆積した酸化珪素膜で形成されている。
前記層間絶縁膜36上には、図1及び図8(平面レイアウト図)に示すように、第2層目の金属配線であるデータ線DL1、DL2の夫々が形成されている。データ線DL1、DL2の夫々は例えばアルミニウム膜又はアルミニウム合金膜で形成されている。なお、図8において、II−II線は図1のメモリセル形成領域での断面図に対応する。
前記データ線DL1、DL2の夫々は最終保護膜37で覆われている。この最終保護膜37は例えば窒化珪素膜で形成されている。
前記第4層目のポリシリコンパターン31には、図6に示すように、その上層に形成された窒化珪素膜(最終保護膜37)から放出される水素をその下層に透過するための貫通孔31Cが設けられている。この貫通孔31Cは、負荷用TFTQf1及びQf2上に形成されている。
なお、前記ポリシリコンパターン31は、図1及び図7に示すように、接続孔30Aを通して駆動用MOSFETQd1のソース領域であるn+型半導体領域17に電気的に接続され、接続孔30Aを通して駆動用MOSFETQd2のソース領域であるn+型半導体領域17に電気的に接続されている。
次に、前記半導体集積回路装置の製造方法について、図を用いて説明する。
まず、p-型半導体基板1Aを用意する。
次に、前記p-型半導体基板1Aのメモリセル形成領域の主面に深いn-型半導体領域2及び浅いp型半導体領域4A、バイポーラ形成領域の主面に浅いn+型半導体領域3A、nMOS形成領域の主面に浅いp型半導体領域4B、pMOS形成領域の主面に浅いn+型半導体領域3Bの夫々を選択的に形成する。
次に、前記p-型半導体基板1Aの主面上にエピタキシャル成長法でエピタキシャル層1Bを成長させる。この工程において、深い埋込型のn-型半導体領域2、浅い埋込型のp型半導体領域4A、4B、浅い埋込型のn+型半導体領域3A、3Bの夫々が形成される。
次に、前記埋込型のn+型半導体領域3Aの主面上にn型ウエル領域5A、前記埋込型のp型半導体領域4Aの主面上にp型ウエル領域6A、前記埋込型のn+型半導体領域3Bの主面上にn型ウエル領域5B、前記埋込型のp型半導体領域4Bの主面上にp型ウエル領域6Bの夫々を選択的に形成する。
次に、熱酸化法を使用し、前記エピタキシャル層1Bの主面上にフィールド絶縁膜7を形成する。
次に、前記n型ウエル領域5Aの主面に、コレクタコンタクト領域であるn+型半導体領域8を形成する。この後、前記p型ウエル領域6Aにp型半導体領域(Burred-p)9を形成する。
ここまでの製造工程を図9(要部断面図)及び図10(要部断面図)に示す。
次に、前記p型ウエル領域6A、n型ウエル領域5A、p型ウエル領域6B、n型ウエル領域5Bの夫々の主面上にゲート絶縁膜10を形成する。
次に、前記ゲート絶縁膜10の夫々の主面上にゲート電極13を形成すると共に、このゲート電極13の上面にキャップ絶縁膜14を形成する。ゲート電極13は、第1層目の多結晶珪素膜11及びその主面上に積層された高融点金属膜12で形成される。高融点金属膜12は例えばタングステンシリサイド(WSi2)膜で形成される。キャップ絶縁膜14は例えばCVD法で堆積した酸化珪素膜で形成される。第1層目の多結晶珪素膜11は例えば80[nm]程度の膜厚に設定され、高融点金属膜12は例えば80[nm]程度の膜厚に設定され、キャップ絶縁膜14は例えば100[nm]程度の膜厚に設定される。なお、キャップ絶縁膜14、高融点金属膜12、多結晶珪素膜11の夫々は、同一のフォトレジストマスクを用いて加工される。
次に、前記n型ウエル領域5Bの主面に一対のn型半導体領域(nポケット領域)15を形成すると共に、ソース領域及びドレイン領域である一対のp型半導体領域16を形成する。この一対のn型半導体領域15、一対のp型半導体領域16の夫々はゲート電極13に対して自己整合で形成される。
次に、前記p型ウエル領域6Aの駆動用MOS形成領域の主面にソース領域及びドレイン領域である一対の深いn型半導体領域17を形成する。この一対の深いn型半導体領域17の夫々は、ゲート電極13に対して自己整合でn型不純物(例えば燐(P))を導入することにより形成される。深いn型半導体領域17は、駆動用MOSFETの相互コンダクタンスgmを増加することができると共に、ゲート電極13に対するドレイン領域のオバーラップ長を増加することができるので、耐α線強度を高めることができる。この工程において、駆動用MOSFETQd1、Qd2の夫々がほぼ完成する。
ここまでの製造工程を図11(要部断面図)及び図12(要部断面図)に示す。
次に、前記p型ウエル領域6Aの転送用MOS形成領域の主面にソース領域及びドレイン領域である一対のn型半導体領域18を形成すると共に、p型ウエル領域6Bの主面にソース領域及びドレイン領域である一対のn型半導体領域18を形成する。この一対のn型半導体領域18の夫々は、ゲート電極13に対して自己整合でn型不純物(例えばP)を導入することにより形成される。
ここまでの製造工程を図13(要部断面図)及び図14(要部断面図)に示す。
次に、前記ゲート電極13の側壁面上にサイドウォールスペーサ19を形成する。サイドウォールスペーサ19は、ゲート電極13上を含むエピタキシャル層1B上の全面に例えば酸化珪素膜からなる絶縁膜を形成した後、この絶縁膜に異方性エッチングを施すことにより形成される。
次に、前記p型ウエル領域6Aの転送用MOS形成領域の主面にソース領域及びドレイン領域である一対のn+型半導体領域20、前記p型ウエル領域6Bの主面にソース領域及びドレイン領域である一対のn+型半導体領域20の夫々を形成する。この一対のn+型半導体領域20の夫々は、サイドウォールスペーサ19に対して自己整合でn型不純物(例えばAs)を導入することにより形成される。この工程において、nチャネルMOSFETQn、転送用MOSFETQt1、Qt2の夫々がほぼ完成する。
次に、前記n型ウエル領域5Bの主面にソース領域及びドレイン領域である一対のp+型半導体領域21を形成すると共に、前記n型ウエル領域5Aの主面に高濃度ベース領域であるp+型半導体領域21の夫々を形成する。一対のp+型半導体領域21の夫々は、サイドウォールスペーサ19に対して自己整合でp型不純物(例えばB)を導入することにより形成される。高濃度ベース領域であるp+型半導体領域21はp型不純物を選択的に導入することにより形成される。この工程において、pチャネルMOSFETQpがほぼ完成する。
次に、前記n型ウエル領域5Aの主面に真性ベース領域であるp型半導体領域22を形成する。このp型半導体領域22はp型不純物(例えばBF2)を選択的に導入することにより形成される。
ここまでの製造工程を図15(要部断面図)及び図16(要部断面図)に示す。
次に、前記エピタキシャル層1B上の全面に層間絶縁膜23を形成する。層間絶縁膜23は、例えば100[nm]程度の膜厚に設定された酸化珪素膜で形成される。
次に、前記層間絶縁膜23にpチャネルMOSFETQpのソース領域であるn+型半導体領域21の一部の表面を露出させる接続孔24を形成する。
次に、前記接続孔24上を含む層間絶縁膜23上の全面に第2層目の多結晶珪素膜25を形成する。第2層目の多結晶珪素膜25は例えば40[nm]程度の膜厚に設定される。
次に、前記多結晶珪素膜25のTFT形成領域を除くその周囲の領域にp型不純物(例えばBF2)をイオン打込み法で選択的に導入する。
ここまでの製造工程を図17(要部断面図)及び図18(要部断面図)に示す。
次に、前記多結晶珪素膜25にパターンニングを施し、2つのポリシリコンパターン25を形成する。一方のポリシリコンパターン25は、動作電源配線25Aとして使用されると共に、負荷用MOSFETQf1のチャネル形成領域、ソース領域及びドレイン領域として使用される。他方のポリシリコンパターン25は、動作電源配線25Bとして使用されると共に、負荷用MOSFETQf2のチャネル形成領域、ソース領域及びドレイン領域として使用される。なお、2つのポリシリコンパターン25の平面レイアウトは図5に示す通りである。
次に、前記一方のポリシリコンパターン25にTFTQf1のソース領域及ドレイン領域を形成すると共に、他方のポリシリコンパターン25にTFTQf2のソース領域及びドレインを形成する。これらのソース領域及びドレイン領域は、p型不純物(例えばBF2)をイオン打込み法で選択的に導入することにより形成される。
ここまでの製造工程を図19(要部断面図)及び図20(要部断面図)に示す。
次に、前記ポリシリコンパターン25上を含むエピタキシャル層1B上の全面に、TFTQf1、Qf2の夫々のゲート絶縁膜である層間絶縁膜26を形成する。層間絶縁膜26は、例えば40[nm]程度の膜厚に設定された酸化珪素膜で形成される。
次に、前記一方のポリシリコンパターン25のドレイン領域、駆動用MOSFETQt2のゲート電極13、駆動用MOSFETQd1のドレイン領域であるn+型半導体領域17、転送用MOSFETQt1の一方のn+型半導体領域20の夫々の一部の表面を露出させる接続孔27を形成すると共に、前記他方のポリシリコンパターン25のドレイン領域、駆動用MOSFETQt1のゲート電極13、駆動用MOSFETQd2のドレイン領域であるn+型半導体領域17、転送用MOSFETQt2の一方のn+型半導体領域20の夫々の一部の表面を露出させる接続孔27を形成する。
次に、前記接続孔27上を含む層間絶縁膜26上の全面に第3層目の多結晶珪素膜28を形成する。この多結晶珪素膜28は例えば50[nm]程度の膜厚に設定される。
次に、前記多結晶珪素膜28にパターンニングを施し、転送用TFTQf1のゲート電極であり、かつ容量素子C1の下部電極であるポリシリコンパターン28を形成すると共に、転送用TFTQf2のゲート電極であり、かつ容量素子C2の下部電極であるポリシリコンパターン28を形成する。この工程において、転送用TFTQf1、Qf2の夫々がほぼ完成する。なお、2つのポリシリコンパターン28の平面レイアウトは図5に示す通りである。
ここまでの製造工程を図21(要部断面図)及び図22(要部断面図)に示す。
次に、前記ポリシリコンパターン28上を含む層間絶縁膜26上の全面に、容量素子C1、C2の夫々の誘電体膜である層間絶縁膜29を形成する。層間絶縁膜29は例えば20[nm]程度の膜厚に設定された酸化珪素膜で形成される。
次に、前記駆動用MOSFETQd1のソース領域であるn+型半導体領域17の一部の表面を露出させる接続孔30A、前記駆動用MOSFETQd2のソース領域であるn+型半導体領域17の一部の表面を露出させる接続孔30Aの夫々を形成すると共に、真性ベース領域であるp型半導体領域22の一部の表面を露出させるエミッタ開口30Bを形成する。
次に、前記接続孔30A上及びエミッタ開口30B上を含む層間絶縁膜29上の全面に第4層目の多結晶珪素膜31を形成する。この多結晶珪素膜31は例えば150[nm]程度の膜厚に設定される。この多結晶珪素膜31には、抵抗値を低減する目的及びバイポーラトランジスタTrのエミッタ領域(n+型半導体領域32)を形成する目的として、その堆積中にn型不純物(例えばP)又はその堆積後にn型不純物(例えばAs)が導入される。
次に、前記多結晶珪素膜31にパターンニングを施し、容量素子C1、容量素子C2の夫々の上部電極であり、かつ基準電源配線(31A)であるポリシリコンパターン31を形成すると共に、エミッタ電極31Bを形成する。ポリシリコンパターン31は、メモリセル形成領域において、第2層目のポリシリコンパターン25上及び第3層目のポリシリコンパターン28上を覆っている。また、ポリシリコンパターン31には、その上層に形成された窒化珪素膜から放出される水素をその下層に透過するための貫通孔31Cが形成される。なお、ポリシリコンパターン31の平面レイアウトは図6に示す通りである。また、実施形態3で説明するが、ポリシリコンパターン31、容量素子C1、C2の夫々の上部電極及び基準電源配線(31A)は、エミッタ電極31Bを除いてサリサイド化しておくと、Alシャントの必要がなくなり、高密度化を図ることができる。ここで、エミッタ電極31Bのサリサイド化を回避する理由は、ベース電流の増加を防止するためである。
次に、熱拡散処理を施し、前記エミッタ電極31Bに導入されたn型不純物を真性ベース領域であるp型半導体領域22の主面に拡散し、エミッタ領域の深さが0.05[μm]程度になるように、エミッタ領域であるn+型半導体領域32を形成する。この工程により、バイポーラトランジスタTrがほぼ完成する。
ここまでの製造工程を図23(要部断面図)及び図24(要部断面図)に示す。
次に、前記ポリシリコンパターン31上及びエミッタ電極31B上を含むエピタキシャル層1B上の全面に層間絶縁膜33を形成する。この層間絶縁膜33は例えばCVD法で堆積した酸化珪素膜で形成される。
次に、前記ポリシリコンパターン31の一部の表面を露出させる接続孔34、前記転送用MOSFETQt1の他方のn+型半導体領域20の一部の表面を露出させる接続孔34、前記高濃度ベース領域であるp+型半導体領域21の一部の表面を露出させる接続孔34、前記エミッタ電極31Bの一部の表面を露出させる接続孔34、コレクタコンタクト領域であるn+型半導体領域8の一部の表面を露出させる接続孔34、前記nチャネルMOSFETQnの一方のn+型半導体領域20の一部の表面を露出させる接続孔34及び他方のn+型半導体領域20の一部の表面を露出させる接続孔34、前記pチャネルMOSFETQpの一方のp+型半導体領域21の一部の表面を露出させる接続孔34及び他方のp+型半導体領域21の一部の表面を露出させる接続孔34等を形成する。
ここまでの製造工程を図25(要部断面図)及び図26(要部断面図)に示す。
次に、前記層間絶縁膜33上に第1層目の金属配線35を形成する。この工程において、基準電源配線(ポリシリコンパターン31)31Aは、その上層に形成された金属配線35で各メモリセルM毎に裏打ちされる。
次に、前記金属配線35上を含む層間絶縁膜33上の全面に層間絶縁膜36を形成する。
次に、前記層間絶縁膜36上に第2層目の金属配線であるデータ線DL1、DL2の夫々を形成する。
次に、前記データ線DL1上及びDL2上を含む層間絶縁膜36上の全面に最終保護膜37を形成することにより、図1及び図2に示す半導体集積回路装置がほぼ完成する。最終保護膜は窒化珪素膜で形成される。
なお、前記第4層目の多結晶珪素膜31の形成工程において、n型不純物として砒素(As)を使用した場合、その後の熱処理によるシャロー化で急峻な濃度プロファイルのn+型半導体領域32を形成することができ、バイポーラトランジスタTrの高性能化を図ることができる。また、n型不純物として燐(P)を使用した場合、多結晶珪素膜31中に均一にn型不純物が分布し、下地と多結晶珪素膜31との接続における接続抵抗(コンタクト抵抗)を低減することができるので、接続孔の占有面積を縮小することができ、これに相当する分、メモリセルの占有面積を縮小することができる。
このように、本実施形態によれば以下の作用効果が得られる。
負荷用TETQf1(又はQf2)のチャネル形成領域及び動作電源配線25A(又は25B)として使用する最上層より2つ下層の多結晶珪素膜25の膜厚は厚くする必要がないので、最上層より1つ下層の多結晶珪素膜28の下地段差を大幅に低減でき、この1つ下層の多結晶珪素膜28を加工する時のオーバーエッチング量を少なくすることができる。従って、1つ下層の多結晶珪素膜28と2つ下層の多結晶珪素膜25との間の層間絶縁膜26を薄くすることができ、この層間絶縁膜26をゲート絶縁膜とする負荷用TFTQf1(又はQf2)の高性能化を図ることができる。
また、中間層の多結晶珪素膜25及び28は最上層の多結晶珪素膜31で覆われているので、最上層の多結晶珪素膜31と1つ下層の多結晶珪素膜28との間の層間絶縁膜29は、最上層の多結晶珪素膜31を加工する時のオーバーエッチングによって削られることがない。従って、最上層の多結晶珪素膜31と1つ下層の多結晶珪素膜28との間の層間絶縁膜29を薄くすることができ、この層間絶縁膜29を誘電体膜とする容量素子C1(又はC2)の高性能化を図ることができる。
また、最上層の多結晶珪素膜31の被エッチング部の下地段差は、駆動用MOSFETQd1、Qd2、転送用MOSFETQt1、Qt2等のバルクMOSFETのゲート電極13による段差やフィールド絶縁膜7による段差しか存在しないので、安定して加工することができ、メモリセルの加工マージンを確保することができる。
また、最上層の多結晶珪素膜31で基準電源配線(31A)を形成するので、中間層の多結晶珪素膜からなるポリシリコンパターン25、ポリシリコンパターン28や活性領域パターンの配置に依存されることなく、基準電源配線(31A)とその上層に形成された金属配線35とを接続する接続孔34を任意の位置に配置することができる。従って、メモリセルMの占有面積を増加することなく、メモリセルMのグランド寄生抵抗を低減することができるので、メモリセルMの書き込み動作及び読み出し動作の安定化を図ることができる。
また、最上層の多結晶珪素膜31に設けられた貫通孔31Cを通してその上層に形成された最終保護膜37から放出される水素を負荷用TFTQf1、Qf2の夫々に透過することができるので、負荷用TFTQf1、Qf2の夫々のOn/Off特性を高めることができる。
また、容量素子C1の下部電極(ポリシリコンパターン28)、負荷用TFTQf2のゲート電極(ポリシリコンパターン28)、駆動用MOSFETQd2のゲート電極13、負荷用TFTQf1のドレイン領域(ポリシリコンパターン25)、駆動用MOSFETQd1のドレイン領域、転送用MOSFETQt1の一方のn+型半導体領域20の夫々を1つの接続孔27によって電気的に接続し、容量素子C2の下部電極(ポリシリコンパターン28)、負荷用TFTQf1のゲート電極(ポリシリコンパターン28)、駆動用MOSFETQd1のゲート電極13、負荷用TFTQf2のドレイン領域(ポリシリコンパターン25)、駆動用MOSFETQd2のドレイン領域、転送用MOSFETQt2の一方のn+型半導体領域20の夫々を1つの接続孔27によって電気的に接続したので、上層と下層とを接続する接続孔の数を低減することができ、これに相当する分、メモリセルMの占有面積(セルサイズ)を縮小することができる。また、各素子間を電気的に接続する引き回し配線(セル内配線)を簡略化することができるので、メモリセルの書き込み動作及び読み出し動作の高速化を図ることができる。
(実施形態2)
本発明の実施形態2である半導体集積回路装置の概略構成を図27(要部断面図)及び図28(要部断面図)に示す。なお、図27及び図28において、図を見易くするため、断面のハッチング(平行斜線)は図示を省略している。
図27及び図28に示すように、半導体集積回路装置は、例えば、p-型半導体基板1Aの主面上にエピタキシャル層1Bが形成された半導体基体を主体に構成されている。この半導体基体のメモリセル形成領域にはメモリセルMが搭載され、バイポーラ形成領域にはバイポーラトランジスタTrが搭載され、nMOS形成領域にはnチャネルMOSFETQnが搭載され、pMOS形成領域にはpチャネルMOSFETQpが搭載されている。
前記nチャネルMOSFETQnは、図27に示すように、フィールド絶縁膜7で周囲を規定されたp型ウエル領域6Bの主面に構成されている。nチャネルMOSFETQnのソース領域及びドレイン領域である一対のn+型半導体領域20の夫々には電極31Nが電気的に接続され、この電極31Nには層間絶縁膜33に形成された接続孔34を通して配線35が電気的に接続されている。電極31Nは第4層目の多結晶珪素膜で形成されている。配線35は第1層目の金属膜で形成されている。この第1層目の金属膜は、図示していないが、例えば、下層のチタンタングステン(TiW)膜(又はチタンナイトライド(TiN)膜)、中間層のアルミニウム合金膜、上層のTiW膜(又はTiN膜)の夫々を順次積層した3層構造で構成されている。下層のTiW膜は、エレクトロマイグレーション耐性の向上、ストレスマイグレーション耐性の向上等を主目的として形成される。中間層のアルミニウム合金膜は、例えば、エレクトロマイグレーション耐性の向上を目的としてCuが添加されると共に、アルミニウム粒子と珪素粒子との相互拡散の低減化を目的としてSiが添加されたアルミニウム合金膜で形成される。上層のTiW膜は、中間層のアルミニウム合金膜の表面に発生するアルミヒルロックの防止、中間層のアルミニウム合金膜の表面の反射率の低減化等を主目的として形成される。
前記pチャネルMOSFETQpは、図27に示すように、フィールド絶縁膜7で周囲を規定されたn型ウエル領域5Bの主面に構成されている。pチャネルMOSFETQpのソース領域及びドレイン領域である一対のp+型半導体領域21の夫々には、層間絶縁膜33に形成された接続孔34を通して第1層目の金属膜からなる配線35が電気的に接続されている。また、メモリセルアレーに隣接するpチャネルMOSFETQpのソース側のp+型半導体領域21には、接続孔(図示せず)を通して第2層目の多結晶珪素からなるポリシリコンパターン25が電気的に接続され、メモリセルへのVcc給電がなされている。
前記nチャネルMOSFETQn、pチャネルMOSFETQpの夫々のゲート電極13は、第1層目の多結晶珪素膜11及びその主面上に形成された高融点金属膜12で形成されている。高融点金属膜12は、例えばタングステンシリサイド(WSix)膜で形成されている。これらのゲート電極13の上面はキャップ絶縁膜で覆われている。
前記バイポーラトランジスタTrは、図28に示すように、フィールド絶縁膜7で周囲を規定されたn型ウエル領域5Aの主面に構成されている。このバイポーラトランジスタTrは、n型ウエル領域5A(エピタキシャル層1B)の主面からその深さ方向に向ってn型エミッタ領域、p型ベース領域、n型コレクタ領域の夫々を順次配列したnpn型で構成されている。
前記n型コレクタ領域のコレクタコンタクト領域であるn+型半導体領域8には、層間絶縁膜33に形成された接続孔34を通して第1層目の金属膜からなる配線35が電気的に接続されている。
前記p型ベース領域の高濃度ベース領域であるp+型半導体領域21には、層間絶縁膜33に形成された接続孔34を通して第1層目の金属膜からなる配線35が電気的に接続されている。
前記n型エミッタ領域であるn+型半導体領域32には、エミッタ開口30Bを通してエミッタ電極(31B)が電気的に接続されている。エミッタ電極(31B)は第4層目の多結晶珪素膜31で形成されている。第4層目の多結晶珪素膜31には、抵抗値を低減する目的及びn+型半導体領域32を形成する目的として、その堆積中にn型不純物(例えばP)又はその堆積後にn型不純物(例えばAs)が導入される。つまり、エミッタ領域であるn+型半導体領域32は、エミッタ電極31Bに導入されたn型不純物をp型半導体領域22の主面に拡散することにより形成される。エミッタ電極31Bには層間絶縁膜33に形成された接続孔34を通して第1層目の金属膜からなる配線35が電気的に接続されている。
前記メモリセルMは、図3(等価回路図)に示すように、2つのインバータ回路からなるフリップフロップ回路及び2個の転送用MOSFETQt1、Qt2で構成されている。一方のインバータ回路は駆動用MOSFETQd1及び負荷用TFTQf1で構成されている。他方のインバータ回路は駆動用MOSFETQd2及び負荷用TFTQf2で構成されている。
前記転送用MOSFETQt1は、フリップフロップ回路の蓄積ノード(記憶ノード)部Aとデータ線DL1との間に配置され、ワード線WLにより動作が制御される。また、前記転送用MOSFETQt2は、フリップフロップ回路の蓄積ノード(記憶ノード)部Bとデータ線DL2との間に配置され、ワード線WLにより動作が制御される。転送用MOSFETQt1の一方の半導体領域は蓄積ノード部Aに接続され、その他方の半導体領域はデータ線DL1に接続され、そのゲート電極はワード線WLに接続されている。転送用MOSFETQt2の一方の半導体領域は蓄積ノード部Bに接続され、その他方の半導体領域はデータ線DL2に接続され、そのゲート電極はワード線WLに接続されている。
前記駆動用MOSFETQd1、負荷用TFTQf1の夫々のゲート電極はフリップフロップ回路の蓄積ノード部Bに接続され、駆動用MOSFETQd2、負荷用TFTQf2の夫々のゲート電極はフリップフロップ回路の蓄積ノード部Aに接続されている。
前記負荷用TFTQf1のソース領域には、動作電位(例えば3.3[V])Vccに固定された動作電源配線25Aが電気的に接続されている。また、負荷用TFTQf2のソース領域には、動作電位Vccに固定された動作電源配線25Bが電気的に接続されている。
前記駆動用MOSFETQd1、Qd2の夫々のソース領域には、基準電位(例えば0[V])Vssに固定された基準電源配線31Aが電気的に接続されている。
前記フリップフロップ回路の蓄積ノード部Aには容量素子C1が付加されている。また、前記フリップフロップ回路の蓄積ノード部Bには容量素子C2が付加されている。
前記転送用MOSFETQt1は、図27に示すように、フィールド絶縁膜7で周囲を規定されたp型ウエル領域6Aの主面に構成されている。この転送用MOSFETQt1のゲート電極13は、前述のnチャネルMOSFETQnのゲート電極13と同一工程で形成されている。転送用MOSFETQt1の他方のn+型半導体領域20には、層間絶縁膜33に形成された接続孔34を通して第1層目の金属膜からなる配線35Mが電気的に接続されている。
前記転送用MOSFETQt2は、同図に示していないが、転送用MOSFETQt1と同様に構成されている。
前記駆動用MOSFETQd2は、同図に詳細に示していないが、フィールド絶縁膜7で周囲を規定されたp型ウエル領域6Aの主面に構成されている。この駆動用MOSFETQd2のゲート電極13は、前述の転送用MOSFETQt1のゲート電極13と同一工程で形成されている。
前記駆動用MOSFETQd1は、同図に示していないが、駆動用MOSFETQd2と同様に構成されている。
前記負荷用TFTQf1は、チャネル形成領域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域で構成されている。ゲート電極は第3層目の多結晶珪素膜からなるポリシリパターン28で構成されている。チャネル形成領域、ソース領域及びドレイン領域は第2層目の多結晶珪素膜からなるポリシリコンパターン25に形成されている。ゲート絶縁膜は第2層目のポリシリコンパターン25と第3層目のポリシリコンパターン28との間に形成された層間絶縁膜26で構成されている。なお、第2層目のポリシリコンパターン25は、層間絶縁膜23によってゲート電極13と電気的に分離されている。
前記負荷用TFTQf2は、同図に示していないが、負荷用TFTQf1と同様に構成されている。
前記動作電源配線25Aは第2層目のポリシリコンパターン25で構成されている。この動作電源配線25Aは、第2層目のポリシリコンパターン25に形成された負荷用TFTQf1のソース領域に電気的に接続されている。また、前記動作電源配線25Bは第2層目のポリシリコンパターン25で構成されている。この動作電源配線25Bは、第2層目のポリシリコンパターン25に形成された負荷用TFTQf2のソース領域に電気的に接続されている。
前記容量素子C1は、下部電極、誘電体膜、上部電極の夫々を順次積み重ねた積層構造(STC構造:Stacked Capacitor)で構成されている。下部電極は、第3層目の多結晶珪素膜からなるポリシリコンパターン28で構成され、負荷用TFTQf2のゲート電極と兼用されている。上部電極は、第4層目の多結晶珪素膜からなるポリシリコンパターン31で構成され、基準電源配線(31A)と兼用されている。誘電体膜は、第3層目のポリシリコンパターン28と第4層目のポリシリコンパターン31との間に形成された層間絶縁膜29で構成されている。層間絶縁膜29は例えば酸化珪素膜で形成されている。
前記容量素子C2は、下部電極、誘電体膜、上部電極の夫々を順次積み重ねた積層構造(STC構造:Stacked Capacitor)で構成されている。下部電極は、第3層目のポリシリコンパターン28で構成され、負荷用TFTQf1のゲート電極と兼用されている。上部電極は、第4層目のポリシリコンパターン31で構成され、基準電源配線(31A)と兼用されている。誘電体膜は、第3層目のポリシリコンパターン28と第4層目のポリシリコンパターン31との間に形成された層間絶縁膜29で構成されている。
前記第2層目の多結晶珪素膜(ポリシリコンパターン25)は、例えば40[nm]程度の膜厚に設定されている。前記第3層目の多結晶珪素膜(ポリシリコンパターン28)は、例えば50[nm]程度の膜厚に設定されている。前記第4層目の多結晶珪素膜(ポリシリコンパターン31)は、例えば150[nm](即ち、0.15[μm])程度の膜厚に設定されている。つまり、本実施形態の半導体集積回路装置は4層ポリシリコン構造で構成され、最上層である第4層目の多結晶珪素膜31と第1層目の多結晶珪素膜11との間の中間層である第2層目の多結晶珪素膜25、第3層目の多結晶珪素膜28の夫々の膜厚は、最上層である第4層目の多結晶珪素膜31の膜厚の半分以下に設定されている。
前記転送用MOSFETQt1、Qt2、駆動用MOSFETQd1、Qd2の夫々は図29(平面レイアウト図)に示すように配置され、負荷用TFTQf1、Qf2、動作電源配線25A、25B、容量素子C1、C2、基準電源配線31Aの夫々は図30及び図31(平面レイアウト図)に示すように配置されている。なお、図29乃至図31において、III−III線は図27のメモリセル形成領域での断面図に対応する。
前記第3層目の一方のポリシリコンパターン28は、図27、図29及び図30(平面レイアウト図)に示す接続孔27を通して、負荷用TFTQf1のドレイン領域である第2層目の一方のポリシリコンパターン25、駆動用MOSFETQd2のゲート電極13、駆動用MOSFETQd1のドレイン領域であるn+型半導体領域17、転送用MOSFETQt1の一方のn+型半導体領域20の夫々に電気的に接続されている。つまり、容量素子C1の下部電極(ポリシリコンパターン28)、負荷用TFTQf2のゲート電極(ポリシリコンパターン28)、駆動用MOSFETQd2のゲート電極13、負荷用TFTQf1のドレイン領域(ポリシリコンパターン25)、駆動用MOSFETQd1のドレイン領域、転送用MOSFETQt1の一方のn+型半導体領域20の夫々は、1つの接続孔27によって電気的に接続されている。
前記第3層目の他方のポリシリコンパターン28は、図29及び図30に示す接続孔27を通して、負荷用TFTQf2のドレイン領域である第2層目の他方のポリシリコンパターン25、駆動用MOSFETQd1のゲート電極13、駆動用MOSFETQd2のドレイン領域であるn+型半導体領域17、転送用MOSFETQt2の一方のn+型半導体領域20の夫々に電気的に接続されている。つまり、容量素子C2の下部電極(ポリシリコンパターン28)、負荷用TFTQf1のゲート電極(ポリシリコンパターン28)、駆動用MOSFETQd1のゲート電極13、負荷用TFTQf2のドレイン領域(ポリシリコンパターン25)、駆動用MOSFETQd2のドレイン領域、転送用MOSFETQt2の一方のn+型半導体領域20の夫々は、1つの接続孔27によって電気的に接続されている。
前記第4層目のポリシリコンパターン31は、図27及び図30に示すように、第2層目のポリシリコンパターン25上及び第3層目のポリシリコンパターン28上を覆っている。つまり、第2層目の多結晶珪素膜25、第3層目の多結晶珪素膜28の夫々は、メモリセル形成領域内において、第4層目の多結晶珪素膜31で覆われている。
前記第4層目のポリシリコンパターン31には、図27に示すように、層間絶縁膜33に形成された接続孔34を通して第1層目の金属膜からなる配線35Lが電気的に接続されている。つまり、基準電源配線(ポリシリコンパターン31)31Aは、その上層に形成された配線35Lで各メモリセル毎に裏打ちされている。
前記第1層目の配線35L上には、図27に示すように、層間絶縁膜36が形成されている。この層間絶縁膜36上には、図27及び図32(平面レイアウト図)に示すように、第2層目の金属膜からなるデータ線DL1、DL2の夫々が形成されている。第2層目の金属膜は、前述の第1層目の金属膜と同様に、下層のTiW膜(又はTiN膜)、中間層のアルミニウム合金膜、上層のTiW膜(又はTiN膜)の夫々を順次積層した3層構造で構成されている。なお、図32において、III−III線は図27のメモリセル形成領域での断面図に対応する。
前記第2層目のデータ線DL1上、DL2上の夫々には、図27に示すように、層間絶縁膜38が形成されている。この層間絶縁膜38上には、図27及び図32に示すように、第3層目の金属膜からなる分割ワード線(Devided Word Line)DWL、メインワード線(Global Word Line)GWLが形成されている。この分割ワード線DWLは、図示していないが、前述の転送用MOSFETQt1、Qt2の夫々のゲート電極13に一体化されたワード線WLに電気的に接続され、ワード線WLの裏打ち配線として使用されている。第3層目の金属膜は、前述の第1層目の金属膜と同様に、下層のTiW膜(又はTiN膜)、中間層のアルミニウム合金膜、上層のTiW膜(又はTiN膜)の夫々を順次積層した3層構造で構成されている。
前記第3層目の分割ワード線DWL、メインワード線GWLの夫々は、例えば窒化珪素膜からなる最終保護膜37で覆われている。つまり、本実施形態の半導体集積回路装置は、3層金属配線構造で構成されている。
前記第2層目のデータ線DL2には、図32に示すように、層間絶縁膜36に形成された接続孔41を通して一方の配線35Mが電気的に接続されている。この一方の配線35Mは転送用MOSFETQt1の一方のn+型半導体領域20に電気的に接続されている。また、第2層目のデータ線DL1には、図32に示すように、層間絶縁膜36に形成された接続孔41を通して他方の配線35Mが電気的に接続されている。この他方の配線35Mは転送用MOSFETQt2の一方のn+型半導体領域20に電気的に接続されている。
前記層間絶縁膜36、38の夫々は、図示していないが、例えば、下層の酸化珪素膜、中間層の酸化珪素膜、上層の酸化珪素膜の夫々を順次積層した3層構造で構成されている。下層の酸化珪素膜は、例えば、ソースガスの主体としてテトラエソキシシラン(TEOS)ガス(有機シラン)を使用するプラズマCVD法で形成される。このTEOSガスを使用するプラズマCVD法は緻密でかつ良質な膜質の酸化珪素膜を形成することができる。中間層の酸化珪素膜は、例えば、層間絶縁膜の表面の平坦化を主目的として、SOG(Spin On Glass)法、即ち回転塗布法で塗布され、その後、ベーク処理、全面エッチバック処理が施される。上層の酸化珪素膜は、下層の酸化珪素膜と同様に、TEOSガスを使用するプラズマCVD法で形成される。前記層間絶縁膜33は、例えば、CVD酸化珪素膜と、BPSG膜(Boron Phospho Silicate Glass)を順次堆積して形成される。
前記半導体集積回路装置は、図33(等価回路図)に示すように、入力用外部端子BP1と内部回路との間の結線経路に静電気破壊防止回路Cpを配置している。また、半導体集積回路装置は、図34(等価回路図)に示すように、内部回路と出力用外部端子BP2との間の結線経路に静電気破壊防止回路Cpを配置している。この静電気破壊防止回路Cpは、人為的取り扱いや組立プロセス中に人体、パッケージ若しくはデバイスに帯電された過大な静電気が入力用外部端子BP1、出力用外部端子BP2の夫々を通して内部回路にサージ電流として流れ込む所謂静電気破壊を防止する目的で配置される。静電気破壊防止回路Cpは、一般的に、サージ電流をなまらせる保護抵抗素子Rと、サージ電流を基板側に抜くMOSFETQkとで構成されている。
前記MOSFETQkは、図28に示すように、フィールド絶縁膜7で周囲を規定されたp型ウエル領域6Bの主面に構成されている。このMOSFETQkは、主に、チャネル形成領域(p型ウエル領域6B)、ゲート絶縁膜10、ゲート電極13、ソース領域及びドレイン領域である一対のn型半導体領域17で構成されている。つまり、MOSFETQkは、前述の駆動用MOSFETQd2と同様に、nチャネル導電型のシングル・ドレイン構造で構成されている。このシングル・ドレイン構造のMOSFETQkは、LDD構造のMOSFETに比べてソース領域−ドレイン領域間のパンチスルー耐圧を低く設定することができ、サージ電流を基板側に容易に抜くことができる。
前記半導体集積回路装置は、図35(ブロック図)に示すように、コントロールバッファ回路部COB、Xアドレスバッファ回路部XAB、入出力バッファ回路部IOB、Yアドレスバッファ回路部YAB、Yスイッチ回路部YSW、プリデコーダ回路部PDEC、センスアンプ回路部SA及び2つのメモリマットMATを備えている。2つのメモリマットMATの夫々の間にはメイン・ワード・ドライバー回路部(Global Word Driver)GWDが配置されている。
前記コントロールバッファ回路部COBには、外部端子を通して、ライト・イネーブル信号、アウトプット・イネーブル信号、チップセレクト信号等が入力される。前記Xアドレスバッファ回路部XABには、外部端子を通してXアドレス信号が入力される。前記入出バッファ回路部IOBには外部端子を通して入出力信号が入力される。前記Yアドレスバッファ回路部YABには、外部端子を通してYアドレス信号が入力される。
前記2つのメモリマットMATの夫々は、図35及び図36(図35の要部拡大ブロック図)に示すように、4つのメモリブロックMBで構成されている。この4つのメモリブロックMBのうち、メモリブロックMB1とメモリブメックMB2との間には分割ワード・ドライバー回路部(Devided Word Driver)DWDが配置され、メモリブロックMB3とメモリブロックMB4との間には分割ワード・ドライバー回路部DWDが配置されている。
前記複数のメモリブロックMBの夫々には、前述のメモリセルMが複数個配置されている。また、複数のメモリブロックMBの夫々には、前述の分割ワード線DWLが複数本配置されている。この複数本の分割ワード線DWLの夫々はX方向に延在している。また、複数のメモリブロックMBの夫々には、前述のメインワード線GWLが複数本配置されている。この複数本のメインワード線GWLの夫々は、各メモリブロックMBを跨ってX方向に延在している。また、複数のメモリブロックMBの夫々には、図示していないが、前述のデータ線DL1及びDL2が複数本配置されている。この複数本のデータ線DL1及びDL2の夫々は、Y方向に延在している。
次に、前記半導体集積回路装置の動作について、図35、図36及び図37(図36の要部拡大ブロック図)を用いて説明する。
メモリセルMに記憶されたデータ(情報)を読み出す場合は、メイン・ワード・ドライバー回路部GWDにより、Xアドレスバッファ回路部XABの出力信号の論理をとって、メインワード線GWLが選択される。選択されたメインワード線GWLと、プリデコーダ回路部PDECを通したXアドレスバッファ回路XABの選択信号との論理を分割ワード・ドライバー回路部DWDでとって、各々の分割ワード線DWLが選択される。一方、Yアドレスバッファ回路部YABにより、読み出すベき列が選択され、読み出し状態となり、メモリセルMが選択されることになる。読み出されたメモリセルMのデータは、データ線を通してセンスアンプ部ASで増幅され、入出力バッファ回路部IOBを介して出力信号となる。なお、データの書き込みについては説明を省略する。
このように、本実施形態2によれば、前述の実施形態1と同様の効果が得られる。
(実施形態3)
本発明の実施形態3である半導体集積回路装置の概略構成を図38(要部断面図)及び図39(要部断面図)に示す。なお、図38及び図39において、図を見易くするため、断面のハッチング(平行斜線)は図示を省略している。
図38及び図39に示すように、本実施形態の半導体集積回路装置は、2層金属配線構造で構成されている。配線35は第1層目の金属膜で形成されている。また、図38及び図40(平面レイアウト図)に示すデータ線DL1、データ線DL2の夫々は第1層目の金属膜で形成されている。また、分割ワード線DWL、メインワード線GWLの夫々は第2層目の金属膜で形成されている。
前記半導体集積回路装置のメモリセル形成領域内において、図38及び図41(平面レイアウト図)に示すように、基準電源配線31Aの表面上にはシリサイド層31Sが形成されている。つまり、基準電源配線31Aは、第4層目の多結晶珪素膜31及びその表面上に形成されたシリサイド層31Sで形成されている。また、容量素子C1、C2の夫々の上部電極は、第4層目の多結晶珪素膜31及びその表面上に形成されたシリサイド層31Sで形成されている。なお、バイポーラトランジスタTrのエミッタ電極31Bの表面上にはシリサイド層31Sは形成されていない。
前記基準電源配線31Aは、図42(平面パターン図)に示すように、メモリブロックMBの全域に形成され、基準電源配線31Aには、転送用MOSFETの他方の半導体領域とデータ線とを電気的に接続するためのスリット50が設けられている。
前記シリサイド層31Sは、図42に示すように、基準電源配線31Aの縁(スリット50の近傍領域)を除く全域に形成されている。
次に、前記半導体集積回路装置の製造方法について、図43乃至図48(要部断面図)を用いて説明する。なお、図43乃至図48において、図を見易くするため、断面のハッチング(平行斜線)は図示を省略している。
まず、前述の実施形態1と同様の製造プロセスで、p-型半導体基板1Aの主面上に、nチャネルMOSFETQn、pチャネルMOSFETQp、転送用MOSFETQt1、Qt2、駆動用MOSFETQd1、Qd2、基準電源配線31A、負荷用TFTQf1、Qf2、容量素子C1、C2、バイポーラトランジスタTr及び静電気破壊防止回路のMOSFETQkを形成する。ここまでの製造工程を図43及び図44に示す。
次に、前記基準電源配線31Aの表面上及びバイポーラトランジスタTrのエミッタ電極31Bの表面上を含む基板の全面に薄い絶縁膜(容量素子Cの誘電体膜)39を形成する。絶縁膜39は例えば酸化珪素膜で形成される。
次に、前記基準電源配線31Aの領域に開口を有するマスク40を形成する。マスク40は例えばホトレジスト膜で形成される。このマスク40は、基準電源配線31Aの縁(スリットの近傍)を覆っている。
次に、前記マスク40をエッチングマスクとして使用し、前記絶縁膜39にパターンニングを施して、基準電源配線31A上の絶縁膜39を除去する。この工程において、基準電源配線31Aの縁は絶縁膜39で覆われている。また、バイポーラトランジスタTrのエミッタ電極31Bの表面上は絶縁膜39で覆われている。また、nチャネルMOSFETQn、MOSFETQkの夫々の電極31Nの表面上は絶縁膜39で覆われている。ここまでの工程を図45及び図46に示す。
次に、前記マスク40を除去する。
次に、前記基準電源配線31Aの表面上を含む基板の全面に、チタン(Ti)膜、タングステン(W)膜、モリブデン(Mo)膜等の高融点金属膜を形成する。本実施形態において、高融点金属膜としては、例えばTi膜を使用し、スパッタ法で堆積する。
次に、窒素雰囲気中で約500〜600[℃]程度の低温熱処理を施し、基準電源配線31AのSiと高融点金属膜のTiとを反応させて、基準電源配線31Aの表面上にシリサイド層31Sを形成する。この工程において、基準電源配線31Aの縁は絶縁膜39で覆われているので、基準電源配線31Aの縁にはシリサイド層31Sは形成されない。また、バイポーラトランジスタTrのエミッタ電極31Bの表面は絶縁膜39で覆われているので、エミッタ電極31Bの表面にはシリサイド層31Sは形成されない。つまり、シリサイド層31Sは、絶縁膜39に対して自己整合で形成される。また、この時の窒素雰囲気中の低温熱処理により、絶縁膜39上のTi膜はTiNx膜になる。
次に、前記絶縁膜39上のTiNx膜を例えばウエットエッチング法で選択的に除去する。
次に、約900〜1000[℃]程度の高温熱処理を施し、シリサイド層31Sの反応を促進させ、シリサイド層31Sの低抵抗化を図る。なお、シリサイド層31Sのシート抵抗は5Ω/□程度であり、不純物が導入された多結晶珪素膜31のシート抵抗は200Ω/□程度である。なお、このシリサイド化において、第4層目の多結晶珪素膜31の膜厚分全部をシリサイド化するのではなく、シリサイド層31Sの下に多結晶珪素膜31が残るようにシリサイド化する。即ち、第4層目の多結晶珪素膜31の表面上にシリサイド層31Sが形成されるようにする。第4層目の多結晶珪素膜31の膜厚分全部をシリサイド化した場合には、下層の容量素子の誘電体膜29の膜質が汚染等により劣化する恐れがあるが、このように、第4層目の多結晶珪素膜31上にシリサイド層31Sを形成することにより、シリサイド化による誘電体膜29の劣化を防止することができる。ここまでの工程を図47及び図48に示す。
次に、層間絶縁膜33、接続孔34、第1層目の金属膜からなる配線35、第1層目の金属膜からなるデータ線DL1及びDL2、層間絶縁膜36、分割ワード線DWL、メインワード線GWL、最終保護膜37の夫々を形成することにより、図38及び図39に示す本実施形態の半導体集積回路装置がほぼ完成する。
このように、本実施形態3によれば、前述の実施形態1と同様の効果が得られる。
また、基準電源配線31Aの表面上にシリサイド層31Sを形成することにより、基準電源配線31Aの低抵抗化を図ることができるので、前述の実施形態2のように、第2層目の金属膜からなる配線35で基準電源配線31Aを裏打ちする必要がなく、裏打ち用の配線35を廃止することができる。従って、ワード線DL1及びDL2を第1層目の金属膜で形成し、分割ワード線DWL及びメインワード線GWLを第2層目の金属膜で形成することができるので、半導体集積回路装置を2層金属配線構造で構成することができる。この結果、3層金属配線構造に比べて、1層の層間絶縁膜(3層構造)及び1層の金属膜(3層構造)に相当する分、製造工程数を低減することができるので、半導体集積回路装置の歩留まりを高めることができる。
また、駆動用MOSFETQdと負荷用TFTQfとで構成されるインバータ回路の蓄積ノード部に容量素子Cが付加されたメモリセルM及びバイポーラトランジスタTrを有する半導体集積回路装置の製造方法において、前記駆動用MOSFETQdのソース領域(n+型半導体領域17)に接続され、かつ前記容量素子Cの上部電極と兼用される基準電源配線31A及び前記バイポーラトランジスタTrのエミッタ領域(n+型半導体領域32)に接続されるエミッタ電極31Bを最上層の多結晶珪素膜31で形成する工程と、前記基準電源配線31Aの縁及び前記エミッタ電極31Bの表面上を被覆する絶縁膜39を形成する工程と、前記基準電源配線31Aの表面上に前記絶縁膜39に対して自己整合でシリサイド層31Sを形成する工程とを備える。これにより、エミッタ電極31Bの表面は絶縁膜39で覆われているので、エミッタ電極31Bの表面上にはシリサイド層31Sは形成されない。シリサイド層31Sは、多結晶珪素膜のSiと高融点金属膜の金属原子との反応によって形成されるので、エミッタ電極31Bの表面上にシリサイド層31Sが形成された場合、実質的なエミッタ電極31Bの膜厚が低下し、エミッタ領域の深さとエミッタ電極31Bの膜厚とを合わせたトータルエミッタ深さが正孔の拡散長より短くなる。しかし、前述のように、エミッタ電極31Bの表面上にはシリサイド層31Sは形成されないので、トータルエミッタ深さを正孔の拡散長の約2倍以上にすることができ、バイポーラトランジスタTrの電流増幅率を確保することができる。
また、基準電源配線31Aの縁は絶縁膜39で覆われているので、基準電源配線31Aの縁にはシリサイド層31Sは形成されない。従って、容量素子Cの上部電極と下部電極との間の誘電体膜がシリサイド層31Sによって汚染されるのを防止することができるので、容量素子Cの信頼性を高めることができる。
(実施形態4)
本発明の実施形態4である半導体集積回路装置の概略構成を図49(要部断面図)及び図50(要部断面図)に示す。なお、図49及び図50において、図を見易くするため、断面のハッチング(平行斜線)は図示を省略している。
図49及び図50に示すように、本実施形態の半導体集積回路装置は、2層金属配線構造で構成されている。配線35及びデータ線DLは第1層目の金属膜で形成されている。また、また、分割ワード線DWL、メインワード線GWLの夫々は第2層目の金属膜で形成されている。
基準電源配線31Aの表面上にはシリサイド層31Sが形成されている。また、nチャネルMOSFETQnのソース領域及びドレイン領域である一対のn+型半導体領域20の表面上にはシリサイド層31Sが形成されている。また、pチャネルMOSFETQpのソース領域及びドレイン領域である一対のp+型半導体領域21の表面上にはシリサイド層31Sが形成されている。また、転送用MOSFETQtの他方のn+型半導体領域20の表面上にはシリサイド層31Sが形成されている。また、バイポーラトランジスタTrの高濃度ベース領域であるp+型半導体領域21の表面上及びコレクタコンタクト領域であるn+型半導体領域8の表面上にはシリサイド層31Sが形成されている。なお、バイポーラトランジスタTrのエミッタ電極31Bの表面上にはシリサイド層31Sは形成されていない。また、静電気破壊防止回路のMOSFETQkのソース領域及びドレイン領域である一対のn型半導体領域17の表面上にはシリサイド層31Sは形成されていない。
次に、前記半導体集積回路装置の製造方法について、図51乃至図54(要部断面図)を用いて説明する。なお、図51乃至図54において、図を見易くするため、断面のハッチング(平行斜線)は図示を省略している。
まず、前述の実施形態1と同様の製造プロセスで、p-型半導体基板1Aの主面上に、nチャネルMOSFETQn、pチャネルMOSFETQp、転送用MOSFETQt、駆動用MOSFETQd、基準電源配線31A、負荷用TFTQf、容量素子C、バイポーラトランジスタTr及び静電気破壊防止回路のMOSFETQkを形成する。
次に、前記基準電源配線31Aの表面上及びバイポーラトランジスタTrのエミッタ電極31Bの表面上を含む基板の全面に薄い絶縁膜39を形成する。絶縁膜39は例えば酸化珪素膜で形成される。
次に、前記バイポーラトランジスタTrのエミッタ電極31B上、MOSFETQk上及び基準電源配線31Aの縁上にマスク40を形成する。
次に、前記マスク40をエッチングマスクとして使用し、パターンニングを施して、n+型半導体領域20の表面、p+型半導体領域21の表面、n+型半導体領域20の表面、n+型半導体領域8の表面及び基準電源配線31Aの表面を露出する。この工程において、バイポーラトランジスタTrのエミッタ電極31Bの表面及び静電気破壊防止回路のMOSFETQkのソース領域及びドレイン領域である一対のn型半導体領域17の表面は露出されない。ここまでの工程を図51及び図52に示す。
次に、前記マスク40を除去する。
次に、前記n+型半導体領域20の表面上、p+型半導体領域21の表面上、n+型半導体領域20の表面上、n+型半導体領域8の表面上及び基準電源配線31Aの表面上を含む基板の全面に高融点金属膜を形成する。
次に、窒素雰囲気中で約500〜600[℃]程度の低温熱処理を施し、各半導体領域の表面上及び基準電源配線31Aの表面上にシリサイド層31Sを形成する。この工程において、基準電源配線31Aの縁は絶縁膜39で覆われているので、基準電源配線31Aの縁にはシリサイド層31Sは形成されない。また、バイポーラトランジスタTrのエミッタ電極31Bの表面は絶縁膜39で覆われているので、エミッタ電極31Bの上表面にはシリサイド層31Sは形成されない。また、MOSFETQkのn型半導体領域17の表面は絶縁膜39で覆われているので、MOSFETQkのn型半導体領域17の表面上にはシリサイド層31Sは形成されない。つまり、シリサイド層31Sは、絶縁膜39に対して自己整合で形成される。また、この窒素雰囲気中の低温熱処理により、絶縁膜39上の高融点金属膜は窒化金属膜となる。
次に、前記絶縁膜39上の窒化金属膜を例えばウエットエッチング法で選択的に除去する。
次に、約900〜1000[℃]程度の高温熱処理を施し、シリサイド層31Sの反応を促進させ、シリサイド層31Sの低抵抗化を図る。ここまでの工程を図53及び図54に示す。
次に、層間絶縁膜33、接続孔34、第1層目の金属膜からなる配線35、第1層目の金属膜からなるデータ線DL、層間絶縁膜36、分割ワード線DWL、メインワード線GWL、最終保護膜37の夫々を形成することにより、図49及び図50に示す本実施形態の半導体集積回路装置がほぼ完成する。
このように、本実施形態4によれば、前述の実施形態3と同様の効果が得られる。
また、nチャネルMOSFETQnのソース領域及びドレイン領域である一対のn+型半導体領域20の表面上、pチャネルMOSFETQpのソース領域及びドレイン領域である一対のp+型半導体領域21の表面上、転送用MOSFETQtの他方のn+型半導体領域20の表面上、バイポーラトランジスタTrの高濃度ベース領域であるp+型半導体領域21の表面上及びコレクタコンタクト領域であるn+型半導体領域8の表面上にシリサイド層31Sを形成することにより、各種拡散層のシート抵抗及びコンタクト抵抗を低減することができるので、半導体集積回路装置の動作速度の高速化を図ることができる。
また、MOSFETQkのn型半導体領域17の表面は絶縁膜39で覆われているので、MOSFETQkのn型半導体領域17の表面上にはシリサイド層31Sは形成されない。従って、MOSFETQkのソース領域及びドレイン領域の低抵抗化を防止することができるので、サージ電流の集中によるMOSFETQkの損傷を防止できる。
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
1A…p-型半導体基板、1B…エピタキシャル層、2…埋込型のn+型半導体領域、3A,3B…埋込型のn+型半導体領域、4A,4B…埋込型のp型半導体領域、5A,5B…n型ウエル領域、6A,6B…p型ウエル領域、7…フィールド絶縁膜、8…n+型半導体領域、9…p型半導体領域、10…ゲート絶縁膜、11…第1層目の多結晶珪素膜、12…高融点金属膜、13…ゲート電極、14…キャップ絶縁膜、15…n型半導体領域、16…p型半導体領域、17…n+型半導体領域、18…n型半導体領域、19…サイドウォールスペーサ、20…n+型半導体領域、21…p+型半導体領域、22…p型半導体領域、23…層間絶縁膜、24…接続孔、25…第2層目の多結晶珪素膜、25A,25B…動作電源配線、26…層間絶縁膜、27…接続孔、28…第2層目の多結晶珪素膜、29…層間絶縁膜、30A…接続孔、30B…エミッタ開口、31…第4層目の多結晶珪素膜、31A…基準電源配線、31B…エミッタ電極、32…n+型半導体領域、33…層間絶縁膜、34…接続孔、35…第1層目の金属配線、36…層間絶縁膜、37…最終保護膜、WL…ワード線、DL1,DL2…データ線、M…メモリセル、Qd1,Qd2…駆動用MOSFET、Qt1,Qt2…転送用MOSFET、Qf1,Qf2…負荷用TFT、Tr…バイポーラトランジスタ、Qn…nチャネルMOSFET、Qp…pチャネルMOSFET