JP3966012B2 - 多相クロック生成回路およびクロック逓倍回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、多相クロック生成回路およびクロック逓倍回路に関し、特に、DLL(遅延同期ループ)回路に適用して好適なものである。
【0002】
【従来の技術】
従来のクロック逓倍回路には、多相クロックを波形合成して逓倍クロックを得るものがある。
ここで、多相クロックとは、多相クロックの周期をTとすると、T/NずつエッジのずれたN個のクロック信号である。
【0003】
多相クロック生成回路には、PLL回路を用いる方式とDLL回路を用いる方式とがある。
PLL回路を用いる方式の場合、多相クロックを生成するためにリングオシレータが必要とされるが、リングオシレータに固有の低周波雑音が悪影響し、多相クロックにジッタ(クロック周期のばらつき)が生じることが問題となる。
【0004】
そのため、多相クロックのジッタを抑制するためには、DLL回路を用いることが望ましい。
図10は、DLL回路を用いた従来の多相クロック生成回路の構成例を示すブロック図、図11は、従来の多相クロック生成回路の正常ロック時の動作を説明するタイミングチャートである。なお、図10の多相クロック生成回路では、N=10の場合を示す。
【0005】
図10において、従来の多相クロック生成回路には、位相比較器PD3、チャージポンプ回路CP3、コンデンサC3および電圧制御遅延素子H21〜H30が設けられている。
ここで、電圧制御遅延素子H21〜H30は直列接続され、各電圧制御遅延素子H21〜H30からは多相クロックCk1〜Ck10が出力されるとともに、初段の電圧制御遅延素子H21には、基準クロックSrefが入力され、最終段の電圧制御遅延素子H30から出力される多相クロックCk10は、位相比較器PD3にフィードバックされる。
【0006】
そして、位相比較器PD3にフィードバックされた多相クロックCk10は、位相比較器PD3にて基準クロックSrefと比較され、多相クロックCk10と基準クロックSrefとの位相のずれに対応して、Up3信号またはDown3信号がチャージポンプ回路CP3に出力される。
チャージポンプ回路CP3では、Up3信号が出力されると、コンデンサC3に電荷を充電し、Down3信号が出力されると、コンデンサC3に蓄積されている電荷を放電させる。
【0007】
そして、チャージポンプ回路CP3は、コンデンサC3の電荷の蓄積量に対応した制御電圧Vcを発生させ、この制御電圧Vcを各電圧制御遅延素子H21〜H30に出力する。
ここで、各電圧制御遅延素子H21〜H30は、制御電圧Vcによって遅延時間τが変化し、多相クロックCk10と基準クロックSrefとの位相を一致させることにより、各電圧制御遅延素子H21〜H30の遅延時間τをT/10にロックさせる。
【0008】
この結果、図11に示すように、エッジがT/10ずつずれた10相分の多相クロックCk1〜Ck10を生成することができる。
ここで、多相クロックCk10と基準クロックSrefとの位相を一致させるように、各電圧制御遅延素子H21〜H30の遅延時間τを制御すると、各電圧制御遅延素子H21〜H30の遅延時間τは、T/10でロックできるだけでなく、n・T/10(nは2以上の整数)でもロックすることができる。
【0009】
このため、各電圧制御遅延素子H21〜H30の遅延時間τが取り得る最大値τmaxがn・T/10を上回ると、多相クロックの位相のずれ量が、T/10にロックされずに、n・T/10に不正ロックされることがある。
図12は、従来の多相クロック生成回路の不正ロック時の動作を説明するタイミングチャートである。
【0010】
図12において、多相クロックCk10と基準クロックSrefとの位相は一致しているが、各電圧制御遅延素子H21〜H30の遅延時間τが2T/10でロックされている。
この結果、多相クロックCk1〜Ck10のエッジのずれ量がT/10でロックされずに、2T/10で不正ロックされている。
【0011】
ここで、多相クロックCk1〜Ck10のエッジのずれ量が2T/10で不正ロックされると、所望の逓倍クロックが得られなくなる。
このため、従来のDLL回路では、基準クロックSrefの周波数f(=1/T)を2/(N・τmax)より小さくし、各電圧制御遅延素子H21〜H30の遅延時間τの取り得る最大値τmaxが2T/10を上回らないようにすることにより、不正ロックを防止することが行われていた。
【0012】
【発明が解決しようとする課題】
しかしながら、不正ロックを防止するために、基準クロックSrefの周波数fに制約を設けると、動作周波数に応じて異なる回路を設計しなければならず、一つのDLL回路を様々の用途に流用することが困難になるという問題があった。
【0013】
そこで、本発明の目的は、基準クロック周波数に課される制約を緩和しつつ、不正ロックを防止することが可能な多相クロック生成回路およびクロック逓倍回路を提供することである。
【0021】
【課題を解決するための手段】
上述した課題を解決するために、請求項1記載の多相クロック生成回路によれば、N段接続された電圧制御遅延素子と、前記電圧制御遅延素子のN段目からの出力信号の位相と1段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、前記電圧制御遅延素子K(K<N)段分の遅延時間を検出する遅延時間検出回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期内かどうかを判定する遅延時間判定回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備える多相クロック生成回路であって、前記遅延時間検出回路は、前記電圧制御遅延素子の(i+1)段目から(i+K−1)段目までの(K−1)段分の遅延時間を各段ごとに検出する(K−1)個のRSフリップフロップ回路と、前記RSフリップフロップ回路により検出された各段の遅延時間の論理和をとるOR回路とを備え、前記基準クロックの第1番目のパルスが(i+1)段目の電圧制御遅延素子に入力されてから、前記第1番目のパルスが(i+K−1)段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第1番目のパルスに続く第2番目のパルスがi段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とする。
【0022】
これにより、電圧制御遅延素子のK段分の遅延時間が基準クロックの1周期分を超える場合においても、簡易な回路構成を追加するだけで、電圧制御遅延素子のK段分の遅延時間を正確に検出することが可能となり、不正ロックを容易に防止することが可能となる。
また、請求項2記載の多相クロック生成回路によれば、前記電圧制御遅延素子1個分の最大遅延時間は、前記基準クロックの1周期より短いことを特徴とする。
【0023】
これにより、基準クロック周波数に課される制約を緩和しつつ、不正ロックを防止することが可能となるだけでなく、多相クロック生成回路が別の動作モードでロックされることも防止することが可能となる。
また、請求項3記載の多相クロック生成回路によれば、N段接続された電圧制御遅延素子と、前記電圧制御遅延素子のN段目からの出力信号の位相と1段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、前記電圧制御遅延素子K(K<N)段分の遅延時間を検出する遅延時間検出回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期内かどうかを判定する遅延時間判定回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備える多相クロック生成回路であって、前記遅延時間検出回路は、前記(K−1)段分の電圧制御遅延素子をM(1≦M<K−1)分割したグループごとに遅延時間を検出するM個のRSフリップフロップ回路と、前記RSフリップフロップ回路により検出された各グループの遅延時間の論理和をとるOR回路とを備え、前記基準クロックの第1番目のパルスが(i+1)段目の電圧制御遅延素子に入力されてから、前記第1番目のパルスが(i+K−1)段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第1番目のパルスに続く第2番目のパルスがi段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とする。
【0024】
これにより、回路構成の簡略化を図りつつ、電圧制御遅延素子のK段分の遅延時間を検出することが可能となり、不正ロックを容易に防止することが可能となる。
また、請求項4記載の多相クロック生成回路によれば、前記グループ1個分の最大遅延時間は、前記基準クロックの1周期より短いことを特徴とする。
【0025】
これにより、基準クロック周波数に課される制約を緩和しつつ、不正ロックを防止することが可能となるだけでなく、回路構成の簡略化を図りつつ、多相クロック生成回路が別の動作モードでロックされることも防止することが可能となる。
また、請求項5記載の多相クロック生成回路によれば、前記遅延時間判定回路は、前記i段目の電圧制御遅延素子に入力されるパルスに同期して、前記OR回路の出力をラッチするDフリップフロップを備えることを特徴とする。
【0026】
これにより、簡単な回路構成を付加することで、電圧制御遅延素子のK段分の遅延時間が基準クロックの1周期内かどうかを容易に判定することが可能となるとともに、電圧制御遅延素子のK段分の遅延時間が基準クロックの1周期分を一旦超えた場合には、OR回路から出力された遅延時間検出信号が、基準クロックの1周期分だけ保持されることを可能として、正常ロック状態に安定して移行させることができる。
【0027】
また、請求項6記載の多相クロック生成回路によれば、前記遅延時間下降回路は、前記Dフリップフロップの出力がハイレベルである期間、前記位相比較回路により制御される遅延時間の下降を継続することを特徴とする。
これにより、電圧制御遅延素子のK段分の遅延時間が基準クロックの1周期を上回った場合、電圧制御遅延素子の遅延時間を下降させることができ、電圧制御遅延素子の遅延時間を所定値以下に制限して、不正ロックを容易に防止することが可能となる。
【0028】
また、請求項7記載の多相クロック生成回路によれば、前記KはN/2より大きいことを特徴とする。
これにより、不正ロック状態に入る前に、電圧制御遅延素子のK段分の遅延時間が基準クロックの1周期分を超えるようにすることができ、各段ごとの電圧制御遅延素子の遅延時間が小さい場合においても、不正ロックを防止することができる。
【0029】
また、請求項8記載のクロック逓倍回路によれば、多相クロックを生成する多相クロック生成回路と、前記多相クロックに基づいて逓倍クロックを生成する逓倍クロック生成回路とを備え、前記多相クロック生成回路は、N段接続された電圧制御遅延素子と、前記電圧制御遅延素子のN段目の位相と1段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、前記電圧制御遅延素子K(K<N)段分の遅延時間を検出する遅延時間検出回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期内かどうかを判定する遅延時間判定回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備えるクロック逓倍回路であって、前記遅延時間検出回路は、前記電圧制御遅延素子の(i+1)段目から(i+K−1)段目までの(K−1)段分の遅延時間を各段ごとに検出する(K−1)個のRSフリップフロップ回路と、前記RSフリップフロップ回路により検出された各段の遅延時間の論理和をとるOR回路とを備え、前記基準クロックの第1番目のパルスが(i+1)段目の電圧制御遅延素子に入力されてから、前記第1番目のパルスが(i+K−1)段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第1番目のパルスに続く第2番目のパルスがi段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とする。
また、請求項9記載のクロック逓倍回路によれば、多相クロックを生成する多相クロック生成回路と、前記多相クロックに基づいて逓倍クロックを生成する逓倍クロック生成回路とを備え、前記多相クロック生成回路は、N段接続された電圧制御遅延素子と、前記電圧制御遅延素子のN段目の位相と1段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、前記電圧制御遅延素子K(K<N)段分の遅延時間を検出する遅延時間検出回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期内かどうかを判定する遅延時間判定回路と、前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備えるクロック逓倍回路であって、前記遅延時間検出回路は、前記(K−1)段分の電圧制御遅延素子をM(1≦M<K−1)分割したグループごとに遅延時間を検出するM個のRSフリップフロップ回路と、前記RSフリップフロップ回路により検出された各グループの遅延時間の論理和をとるOR回路とを備え、前記基準クロックの第1番目のパルスが(i+1)段目の電圧制御遅延素子に入力されてから、前記第1番目のパルスが(i+K−1)段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第1番目のパルスに続く第2番目のパルスがi段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とする。
【0030】
これにより、電圧制御遅延素子の遅延時間を所定値以下に制限することが可能となり、基準クロック周波数に課される制約を緩和しつつ、不正ロックを防止することが可能となることから、多相クロック生成回路の設計変更を行なうことなく、様々の周波数で動作可能なクロック逓倍回路を構成することが可能となる。また、多相クロック生成回路としてDLL回路を様々の周波数で用いることが可能となり、多相クロックを生成するために、リングオシレータを用いる必要がなくなることから、ジッタを抑制することができ、高品質の逓倍クロックを容易に生成することが可能となる。
【0031】
【発明の実施の形態】
以下、本発明の実施形態に係る多相クロック生成回路およびクロック逓倍回路について、図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る多相クロック生成回路の構成を示すブロック図である。
【0032】
図1において、多相クロック生成回路には、位相比較器PD1、チャージポンプ回路CP1、コンデンサC1および電圧制御遅延素子H1〜H10が設けられ、DLL回路を構成するとともに、RSフリップフロップ回路FF1〜FF5、OR回路U1およびDフリップフロップFF6がさらに設けられている。
ここで、電圧制御遅延素子H1〜H10は直列接続され、各電圧制御遅延素子H1〜H10からは多相クロックCk1〜Ck10が出力されるとともに、初段の電圧制御遅延素子H1には、基準クロックSrefが入力され、最終段の電圧制御遅延素子H10から出力される多相クロックCk10は、位相比較器PD1にフィードバックされる。
【0033】
また、電圧制御遅延素子H1、H2から出力される多相クロックCk1、Ck2は、RSフリップフロップ回路FF1のSR入力端子にそれぞれ入力され、電圧制御遅延素子H2、H3から出力される多相クロックCk2、Ck3は、RSフリップフロップ回路FF2のS、R入力端子にそれぞれ入力され、電圧制御遅延素子H3、H4から出力される多相クロックCk3、Ck4は、RSフリップフロップ回路FF3のS、R入力端子にそれぞれ入力され、電圧制御遅延素子H4、H5から出力される多相クロックCk4、Ck5は、RSフリップフロップ回路FF4のS、R入力端子にそれぞれ入力され、電圧制御遅延素子H5、H6から出力される多相クロックCk5、Ck6は、RSフリップフロップ回路FF5のS、R入力端子にそれぞれ入力され、各RSフリップフロップ回路FF1〜FF5から出力されるパルス信号D1〜D5は、OR回路U1に入力される。
【0034】
また、DフリップフロップFF6のD入力端子には、OR回路U1から出力される遅延時間検出信号DT1が入力されるとともに、DフリップフロップFF6のクロック端子CKには、基準クロックSrefが入力され、DフリップフロップFF6のQ出力端子からは、制御信号OV1が位相比較器PD1に入力される。
【0035】
そして、位相比較器PD1にフィードバックされた多相クロックCk10は、位相比較器PD1にて基準クロックSrefと比較され、多相クロックCk10と基準クロックSrefとの位相のずれに対応して、Up1信号またはDown1信号がチャージポンプ回路CP1に出力される。
例えば、位相比較器PD1は、多相クロックCk10のエッジが基準クロックSrefのエッジに対して遅れていれば、Up1信号を出力し、多相クロックCk10のエッジが基準クロックSrefのエッジに対して進んでいれば、Down1信号を出力する。
【0036】
チャージポンプ回路CP1では、Up1信号が出力されると、コンデンサC1に電荷を充電し、Down1信号が出力されると、コンデンサC1に蓄積されている電荷を放電させる。そして、チャージポンプ回路CP1は、コンデンサC1の電荷の蓄積量に対応した制御電圧Vcを発生させ、この制御電圧Vcを各電圧制御遅延素子H1〜H10に出力する。
【0037】
ここで、各電圧制御遅延素子H1〜H10は、制御電圧Vcによって遅延時間τが変化し、多相クロックCk10と基準クロックSrefとの位相を一致させることにより、各電圧制御遅延素子H1〜H10の遅延時間τをT/10にロックさせる。
この結果、各電圧制御遅延素子H1〜H10からは、エッジがT/10ずつずれた10相分の多相クロックCk1〜Ck10が出力される。
【0038】
一方、RSフリップフロップ回路FF1からは、多相クロックCk1、Ck2のエッジのずれ幅に対応したパルス信号D1が出力され、RSフリップフロップ回路FF2からは、多相クロックCk2、Ck3のエッジのずれ幅に対応したパルス信号D2が出力され、RSフリップフロップ回路FF3からは、多相クロックCk3、Ck4のエッジのずれ幅に対応したパルス信号D3が出力され、RSフリップフロップ回路FF4からは、多相クロックCk4、Ck5のエッジのずれ幅に対応したパルス信号D4が出力され、RSフリップフロップ回路FF5からは、多相クロックCk5、Ck6のエッジのずれ幅に対応したパルス信号D5が出力される。
【0039】
そして、各RSフリップフロップ回路FF1〜FF5から出力されたパルス信号D1〜D5は、OR回路U1にて論理和がとられ、多相クロックCk1から多相クロックCk6までの遅延時間5τに対応した遅延時間検出信号DT1が生成される。
そして、OR回路U1で生成された遅延時間検出信号DT1はDフリップフロップFF6に出力され、基準クロックSrefに同期して、遅延時間検出信号DT1がラッチされる。
【0040】
そして、遅延時間検出信号DT1がDフリップフロップFF6でラッチされると、その遅延時間検出信号DT1に対応した制御信号OV1が位相比較器PD1に出力され、位相比較器PD1で生成されるUp1信号およびDown1信号の出力を制御する。
例えば、多相クロックCk1〜Ck10の遅延時間τが長くなり、基準クロックの周期Tの2倍でロックされる状態に近づくと、多相クロックCk1〜Ck6のエッジのずれ量が大きくなり、各RSフリップフロップ回路FF1〜FF5から出力されるパルス信号D1〜D5の幅も大きくなる。
【0041】
このため、OR回路U1から出力される遅延時間検出信号DT1の幅も大きくなり、基準クロックSrefに同期して、遅延時間検出信号DT1がラッチされるようになるため、DフリップフロップFF6から制御信号OV1が出力される。
ここで、制御電圧Vcが大きい程、各電圧制御遅延素子H1〜H10の遅延時間τが短くなると仮定した場合、位相比較器PD1は、制御信号OV1がDフリップフロップFF6から出力されると、Up1信号をチャージポンプ回路CP1に強制的に出力するとともに、Down1信号の出力を抑制し、チャージポンプ回路CP1から出力される制御電圧Vcを大きくする。
【0042】
この結果、各電圧制御遅延素子H1〜H10の遅延時間τが短くなり、電圧制御遅延素子H1〜H10の遅延時間τの総計10τが、基準クロックSrefの周期Tに近づく。
このため、基準クロックの周期Tのn(n=2、3、4、・・・)倍でロックされることを防止して、基準クロックの周期Tにロックさせることが可能となり、基準クロックの周波数f(=1/T)に制約を設けることなく、不正ロックを防止することが可能となる。
【0043】
図2は、図1の位相比較器PD1の構成を示すブロック図である。
図2において、位相比較器PD1には、図10の位相比較器PD3に加え、OR回路U2、インバータU4およびAND回路U3が設けられている。
ここで、OR回路U2には、制御信号OV1が入力されるとともに、位相比較器PD3からのUp3信号が入力され、AND回路U3には、制御信号OV1がインバータU4を介して入力されるとともに、位相比較器PD3からのDown3信号が入力される。
【0044】
そして、制御信号OV1がハイレベルになると、Up1信号がハイレベルになるとともに、Down1信号がロウレベルになる。
これにより、Up1信号をチャージポンプ回路CP1に強制的に出力するとともに、Down1信号の出力を抑制することが可能となり、図10の位相比較器PD3に簡単な回路構成を付加するだけで、各電圧制御遅延素子H1〜H10の遅延時間τの大きさを制限して、不正ロックを容易に防止することが可能となる。
【0045】
図3は、本発明の第1実施形態に係る多相クロック生成回路の正常ロック時の動作を説明するタイミングチャートである。
図3において、正常ロック時には、各電圧制御遅延素子H1〜H10の遅延時間τの総計10τが、基準クロックSrefの周期Tに一致するように、各電圧制御遅延素子H1〜H10の遅延時間τが制御される。
【0046】
このため、各電圧制御遅延素子H1〜H10の遅延時間τ=T/10となり、各RSフリップフロップ回路FF1〜FF5から出力されるパルス信号D1〜D5の幅もτ=T/10となる。
このため、OR回路U1から出力される遅延時間検出信号DT1の幅は、5τ=5T/10となり、基準クロックSrefが立ち上がってから、遅延時間検出信号DT1が立ち下がるまでの時間Tdは、6τ=6T/10となる。
【0047】
一方、基準クロックSrefが今回立ち上がってから、基準クロックSrefが次回立ち上がるまでの時間は、基準クロックSrefの周期Tに等しい。
この結果、基準クロックSrefの立ち上がり時点では、遅延時間検出信号DT1はロウレベルとなり、DフリップフロップFF6から出力される制御信号OV1はロウレベルとなる。
【0048】
このため、図2の位相比較器PD3から出力されるUp3信号およびDown3信号が、図1の位相比較器PD1のUp1信号およびDown1信号として、そのままチャージポンプ回路CP1に出力され、正常ロック状態をそのまま維持することができる。
図4は、本発明の第1実施形態に係る多相クロック生成回路のロック外れ時の動作を説明するタイミングチャートである。
【0049】
図4において、各電圧制御遅延素子H1〜H10の遅延時間τは、T/10よりも長く、多相クロック生成回路はロックが外れた状態にある。
もし、遅延時間τがさらに長くなり、2T/10にまで達することがあると、位相比較器PD1は多相クロックCk10が基準クロックSrefに正常ロックした状態と区別ができなくなるため、図12のような不正ロックに陥る可能性がある。
【0050】
しかしながら、図4に示されるように、各電圧制御遅延素子H1〜H10の遅延時間τがT/6を越えると、各RSフリップフロップ回路FF1〜FF5から出力されるパルス信号D1〜D5の幅τもT/6を上回り、OR回路U1から出力される遅延時間検出信号DT1の幅は、5τ>5T/6となる。
このため、基準クロックSrefが立ち上がってから、遅延時間検出信号DT1が立ち下がるまでの時間Tdは、6τ>6T/6=Tとなる。
【0051】
この結果、基準クロックSrefの立ち上がり時点では、遅延時間検出信号DT1はハイレベルとなり、DフリップフロップFF6から出力される制御信号OV1はハイレベルとなる。
このため、DフリップフロップFF6から出力されるハイレベル信号が、図2のOR回路U2を介し、図1の位相比較器PD1のUp1信号としてチャージポンプ回路CP1に出力されるとともに、このハイレベル信号がインバータU4で反転されたロウレベル信号が、図2のAND回路U3を介し、図1の位相比較器PD1のDown1信号として、チャージポンプ回路CP1に出力される。
【0052】
このため、制御電圧Vcが大きくなり、各電圧制御遅延素子H1〜H10の遅延時間τが短くなり始め、多相クロック生成回路が正常ロック状態に近づく。
そして、各電圧制御遅延素子H1〜H10の遅延時間τが短くなり、基準クロックSrefが立ち上がってから、遅延時間検出信号DT1が立ち下がるまでの時間Tdが、基準クロックSrefの周期Tより小さくなると、Srefの立ち上がり時点において、遅延時間検出信号DT1はロウレベルとなり、制御信号OV1はロウレベルに復帰する。
【0053】
このため、各電圧制御遅延素子H1〜H10の遅延時間τが2T/10を上回ることはなく、多相クロック生成回路を正常ロックさせることが可能となる。
このように、上述した第1実施形態によれば、多相クロックCk1〜Ck6のエッジのずれ幅を各段ごとに検出することにより、各電圧制御遅延素子H1〜H6の遅延時間6τを検出することが可能となり、不正ロックを未然に防止することが可能となる。
【0054】
このため、基準クロックSrefの周波数f(=1/T)を2/(N・τmax)より小さくする必要がなくなり、DLL回路に広範な周波数を入力することが可能となることから、動作周波数に応じて異なる回路を設計する必要がなくなり、一つのDLL回路を様々の用途に流用することができる。
ただし、電圧制御遅延素子H1〜H10の遅延時間τが基準クロックSrefの周期T以上になった場合、見かけ上は、電圧制御遅延素子H1〜H10の遅延時間τが基準クロックSrefの周期Tだけ短い時と、動作波形の区別がつかなくなる。
【0055】
このため、見かけ上は、正常ロック動作であっても、内部的には、別の動作モードでロックしている事態も想定され、複数の動作モードで最適な動作を行なわせることができなくなる。
従って、DLL回路に入力される周波数制限を緩和する場合においても、最低でも、電圧制御遅延素子H1〜H10の遅延時間τが、基準クロックSrefの周期Tを超えないように、周波数fを制限することが好ましい。
【0056】
すなわち、複数の動作モードに対して最適な設計を施すためには、DLL回路に入力される周波数fの最大値は、1/τmaxに制限することが好ましい。
ただし、この場合でも、図10の構成に比べ、DLL回路に入力される周波数fの最大値はN/2倍に拡大することができ、設計変更を伴うことなく、一つのDLL回路を多様な用途に用いることができるという効果に変わりはない。
【0057】
また、上述した第1実施形態では、5個のRSフリップフロップ回路FF1〜FF5を用いることにより、5個のクロック信号D1〜D5を生成し、電圧制御遅延素子H2〜H6の5段分の遅延時間検出信号DT1を検出する方法について説明したが、遅延時間検出信号DT1を検出するための電圧制御遅延素子H2〜H6の段数は5段に限られることなく、5〜8段のいずれでもよい。
【0058】
例えば、RSフリップフロップ回路を1個増やして、このRSフリップフロップ回路のRS入力端子に多相クロックCk6、Ck7を入力することにより、遅延時間検出信号DT1を検出するための段数を電圧制御遅延素子H2〜H7の6段にしたものとする。
この場合、遅延時間検出信号DT1の幅は6τとなるため、基準クロックSrefが立ち上がってから、遅延時間検出信号DT1が立ち下がるまでの時間Tdは、7τとなる。
【0059】
この結果、各電圧制御遅延素子H1〜H10の遅延時間τがT/7を上回ると、基準クロックSrefの立ち上がり時点では、遅延時間検出信号DT1がハイレベルとなるため、制御信号OV1が、位相比較器PD1に出力される。
このため、遅延時間検出信号DT1を検出するための電圧制御遅延素子H1〜H10の段数を増やすと、各電圧制御遅延素子H1〜H10の遅延時間τの上限をより厳しく制限することができ、基準クロックSrefが立ち上がってから、遅延時間検出信号DT1が立ち下がるまでの時間Tdは、最大9τまで増やすことができる。
【0060】
また、多相クロックの相数がN相であれば、基準クロックSrefが立ち上がってから遅延時間検出信号DT1が立ち下がるまでの時間Tdは、最大(N−1)τまで増やすことができる。
一方、RSフリップフロップ回路FF4、FF5を省略し、遅延時間検出信号DT1を検出するための段数を、電圧制御遅延素子H2〜H4の3段にしたものとする。
【0061】
この場合、遅延時間検出信号DT1の幅は3τとなるため、基準クロックSrefが立ち上がってから、遅延時間検出信号DT1が立ち下がるまでの時間Tdは、4τとなる。
この結果、各電圧制御遅延素子H1〜H10の遅延時間τがT/4を超えるまでは、基準クロックSrefの立ち上がり時点では、遅延時間検出信号DT1がハイレベルとならないため、それまでは制御信号OV1が位相比較器PD1に出力されなくなる。
【0062】
このため、各電圧制御遅延素子H1〜H10の遅延時間τがT/5になっても、制御信号OV1が位相比較器PD1に出力されないため、τ=T/5で不正にロックされる可能性がある。
従って、基準クロックSrefの立ち上がり時点で遅延時間検出信号DT1のレベルを検出する場合には、不正ロック状態になる前に、時間Tdが5τより長くなるように、遅延時間検出信号DT1を検出するための電圧制御遅延素子H1〜H10の段数を設定することが必要になる。
【0063】
多相クロックの相数がN相であれば、基準クロックSrefが立ち上がってから、遅延時間検出信号DT1が立ち下がるまでの時間Tdは、(N/2)τ以上にする必要があり、遅延時間検出信号DT1を検出するための電圧制御遅延素子H1〜H10の段数は、(N/2)以上にする必要がある。
図5は、本発明の第2実施形態に係る多相クロック生成回路の構成を示すブロック図である。
【0064】
図5において、多相クロック生成回路には、位相比較器PD2、チャージポンプ回路CP2、コンデンサC2および電圧制御遅延素子H11〜H20が設けられ、DLL回路を構成するとともに、RSフリップフロップ回路FF11、FF12、OR回路U5およびDフリップフロップFF13がさらに設けられている。なお、位相比較器PD2は、図2と同様の構成を用いることができる。
【0065】
ここで、電圧制御遅延素子H11〜H20は直列接続され、各電圧制御遅延素子H11〜H20からは多相クロックCk1〜Ck10が出力されるとともに、初段の電圧制御遅延素子H11には、基準クロックSrefが入力され、最終段の電圧制御遅延素子H20から出力される多相クロックCk10は、位相比較器PD2にフィードバックされる。
【0066】
また、電圧制御遅延素子H11、H14から出力される多相クロックCk1、Ck4は、RSフリップフロップ回路FF11のS、R入力端子にそれぞれ入力され、電圧制御遅延素子H14、H16から出力される多相クロックCk4、Ck6は、RSフリップフロップ回路FF12のS、R入力端子にそれぞれ入力される。
【0067】
また、DフリップフロップFF13のD入力端子には、OR回路U5から出力される遅延時間検出信号DT2が入力されるとともに、DフリップフロップFF13のクロック端子CKには、基準クロックSrefが入力され、DフリップフロップFF13のQ出力端子からは、制御信号OV2が位相比較器PD2に入力される。
【0068】
そして、位相比較器PD2にフィードバックされた多相クロックCk10は、位相比較器PD2にて基準クロックSrefと比較され、多相クロックCk10と基準クロックSrefとの位相のずれに対応して、Up2信号またはDown2信号が、チャージポンプ回路CP2に出力される。
チャージポンプ回路CP2では、Up2信号が出力されると、コンデンサC2に電荷を充電し、Down2信号が出力されると、コンデンサC2に蓄積されている電荷を放電させる。
【0069】
そして、チャージポンプ回路CP2は、コンデンサC2の電荷の蓄積量に対応した制御電圧Vcを発生させ、この制御電圧Vcを各電圧制御遅延素子H11〜H20に出力する。
ここで、各電圧制御遅延素子H11〜H20は、制御電圧Vcによって遅延時間τが変化し、多相クロックCk10と基準クロックSrefとの位相を一致させることにより、各電圧制御遅延素子H11〜H20の遅延時間τをT/10にロックさせる。
【0070】
この結果、各電圧制御遅延素子H11〜H20からは、位相がT/10ずつずれた10相分の多相クロックCk1〜Ck10が出力される。
一方、RSフリップフロップ回路FF11からは、多相クロックCk11、Ck14間のエッジのずれ幅に対応したパルス信号D11が出力され、RSフリップフロップ回路FF12からは、多相クロックCk14、Ck16間のエッジのずれ幅に対応したパルス信号D12が出力される。
【0071】
そして、各RSフリップフロップ回路FF11、FF12から出力されたパルス信号D11、D12は、OR回路U5にて論理和がとられ、多相クロックCk1から多相クロックCk6までの遅延時間5τに対応した遅延時間検出信号DT2が生成される。
そして、OR回路U5で生成された遅延時間検出信号DT2はDフリップフロップFF13に出力され、基準クロックSrefに同期して、遅延時間検出信号DT2がラッチされる。
【0072】
そして、遅延時間検出信号DT2がDフリップフロップFF13でラッチされると、その遅延時間検出信号DT2に対応した制御信号OV2が位相比較器PD2に出力され、位相比較器PD2で生成されるUp2信号およびDown2信号の出力を制御する。
例えば、多相クロックCk1〜Ck10の遅延時間τが長くなり、基準クロックの周期Tの2倍でロックされる状態に近づくと、多相クロックCk1〜Ck6のエッジのずれ量が大きくなり、各RSフリップフロップ回路FF11、FF12から出力されるパルス信号D11、D12の幅も大きくなる。
【0073】
このため、OR回路U5から出力される遅延時間検出信号DT2の幅も大きくなり、基準クロックSrefに同期して、遅延時間検出信号DT2がラッチされるようになるため、DフリップフロップFF13から制御信号OV2が出力される。
ここで、位相比較器PD2は、制御信号OV2がDフリップフロップFF13から出力されると、Up2信号をチャージポンプ回路CP2に強制的に出力するとともに、Down2信号の出力を抑制し、チャージポンプ回路CP2から出力される制御電圧Vcを大きくする。
【0074】
この結果、各電圧制御遅延素子H11〜H20の遅延時間τが短くなり、電圧制御遅延素子H11〜H20の遅延時間τの総計10τが、基準クロックSrefの周期Tに近づく。
このため、遅延時間検出信号DT2を生成するためのRSフリップフロップ回路FF11、FF12の個数を減らすことが可能となるとともに、基準クロックの周期Tのn(n=2、3、4、・・・)倍でロックされることを防止して、基準クロックの周期Tにロックさせることが可能となり、基準クロックの周波数f(=1/N)に制約を設けることなく、不正ロックを防止することが可能となる。
【0075】
図6は、本発明の第2実施形態に係る多相クロック生成回路の正常ロック時の動作を説明するタイミングチャートである。
図6において、正常ロック時には、各電圧制御遅延素子H11〜H20の遅延時間τの総計10τが、基準クロックSrefの周期Tに一致するように、各電圧制御遅延素子H11〜H20の遅延時間τが制御される。
【0076】
このため、各電圧制御遅延素子H11〜H20の遅延時間τ=T/10となり、各RSフリップフロップ回路FF11、FF12から出力されるパルス信号D11、D12の幅がそれぞれ3T/10、2T/10となる。
このため、OR回路U5から出力される遅延時間検出信号DT2の幅は、5T/10となり、基準クロックSrefが立ち上がってから、遅延時間検出信号DT2が立ち下がるまでの時間Tdは、6T/10となる。
【0077】
この結果、基準クロックSrefの立ち上がり時点では、遅延時間検出信号DT2はロウレベルとなり、DフリップフロップFF13から出力される制御信号OV2はロウレベルとなる。
このため、図2の位相比較器PD3から出力されるUp3信号およびDown3信号が、図5の位相比較器PD2のUp2信号およびDown2信号として、そのままチャージポンプ回路CP2に出力され、正常ロック状態をそのまま維持することができる。
【0078】
図7は、本発明の第1実施形態に係る多相クロック生成回路のロック外れ時の動作を説明するタイミングチャートである。
図7において、各電圧制御遅延素子H11〜H20の遅延時間τは、T/10よりも長く、多相クロック生成回路はロックが外れた状態にある。
もし、遅延時間τがさらに長くなり、2T/10にまで達することがあると、位相比較器PD1は多相クロックCk10が基準クロックSrefに正常ロックした状態と区別がつかなくなるため、図12のような不正ロックに陥る可能性がある。
【0079】
しかしながら、図7に示されるように、各電圧制御遅延素子H11〜H20の遅延時間τがT/6を越えると、各RSフリップフロップ回路FF11、FF12から出力されるパルス信号D11、D12の幅3τおよび2τもそれぞれ3T/6、2T/6を上回り、OR回路U5から出力される遅延時間検出信号DT2の幅は、5τ>5T/6となる。
【0080】
このため、基準クロックSrefが立ち上がってから、遅延時間検出信号DT2が立ち下がるまでの時間Tdは、6τ>6T/6=Tとなる。
この結果、基準クロックSrefの立ち上がり時点では、遅延時間検出信号DT2はハイレベルとなり、DフリップフロップFF13から出力される制御信号OV2はハイレベルとなる。
【0081】
このため、このハイレベル信号が、図2のOR回路U2を介し、図5の位相比較器PD2のUp2信号として、チャージポンプ回路CP2に出力されるとともに、このハイレベル信号がインバータU4で反転されたロウレベル信号が、図2のAND回路U3を介し、図5の位相比較器PD2のDown2信号として、チャージポンプ回路CP2に出力される。
【0082】
このため、制御電圧Vcが大きくなり、各電圧制御遅延素子H11〜H20の遅延時間τが短くなり始め、多相クロック生成回路が正常ロック状態に近づく。そして、各電圧制御遅延素子H11〜H20の遅延時間τが短くなり、基準クロックSrefが立ち上がってから、遅延時間検出信号DT2が立ち下がるまでの時間Tdが、基準クロックSrefの周期Tより小さくなると、Srefの立ち上がり時点において、遅延時間検出信号DT2はロウレベルとなり、制御信号OV2はロウレベルに復帰する。
【0083】
このため、各電圧制御遅延素子H11〜H20の遅延時間τが2T/10を上回ることはなく、多相クロック生成回路を正常ロックさせることが可能となる。このように、上述した第2実施形態によれば、複数段に跨って多相クロックCk11〜Ck20エッジのずれ幅を検出することにより、遅延時間検出信号DT2を生成するために使われるRSフリップフロップ回路の個数を減らすことができ、回路構成を簡略化することが可能となる。
【0084】
ただし、複数個分の電圧制御遅延素子H11〜H20に跨るようにRSフリップフロップ回路を設けると、正常な検出が行われなくなる場合がある。
例えば、3段分の電圧制御遅延素子H12〜H14の遅延時間3τを1個のRSフリップフロップ回路FF11で受け持つ場合、3τが基準クロックSrefの周期Tを上回ることがあると、このRSフリップフロップ回路FF11で検出されるパルス信号D11の幅は、所望の値よりもTだけ短くなる。
【0085】
このため、M個分の電圧制御遅延素子H11〜H20をまとめて扱う場合、M・τmaxが基準クロックSrefの周期Tよりも小さいことが必要になる。
また、この時許容できる基準クロックSrefの最大値は、1/(M・τmax)に低下する。
図8は、本発明の一実施形態に係るクロック逓倍回路の構成を示すブロック図、図9は、本発明の一実施形態に係るクロック逓倍回路の動作を示すタイミングチャートである。
【0086】
図8において、クロック逓倍回路には、多相クロック生成回路CG、RSフリップフロップ回路FF21〜FF25およびOR回路U6が設けられている。
ここで、多相クロック生成回路CGは、図1または図5の構成を用いることができ、この多相クロック生成回路CGでは、図3に示すように、基準信号Srefが入力され、エッジが1/10周期ずつずれた10相分の多相クロックCk1〜Ck10が出力される。
【0087】
そして、多相クロックCk1、Ck2はRSフリップフロップ回路FF21に入力され、多相クロックCk3、Ck4はRSフリップフロップ回路FF22に入力され、多相クロックCk5、Ck6はRSフリップフロップ回路FF23に入力され、多相クロックCk7、Ck8はRSフリップフロップ回路FF24に入力され、多相クロックCk9、Ck10はRSフリップフロップ回路FF25に入力される。
【0088】
そして、各RSフリップフロップ回路FF21〜FF25にて、各多相クロックCk1〜Ck10の立ち上がりエッジがそれぞれ検出され、図9に示すように、各多相クロックCk1〜Ck10のエッジのずれに対応したノン・オーバーラップ・パルスS1〜S5が出力される。
このノン・オーバーラップ・パルスS1〜S5は、OR回路U6にそれぞれ出力され、このOR回路U6にて、このノン・オーバーラップ・パルスS1〜S5の論理和がとられる。
【0089】
この結果、図9に示すように、基準信号Srefの5倍の周波数の逓倍クロックが、OR回路U6を介して出力される。
これにより、リングオシレータを用いることなく、逓倍クロックを生成することができ、リングオシレータに固有の低周波雑音の発生を防止することが可能となるとともに、基準クロックSrefの周波数制限を緩和しつつ、不正ロックを防止することが可能となり、多相クロック生成回路CGの設計変更を行なうことなく、様々の周波数で動作可能なクロック逓倍回路を構成することが可能となる。
【0090】
なお、例えば、図1の多相クロック生成回路CGを用いてクロック逓倍回路を構成する場合、図8のRSフリップフロップ回路FF21を図1のRSフリップフロップ回路FF1と兼用し、図8のRSフリップフロップ回路FF22を図1のRSフリップフロップ回路FF3と兼用し、図8のRSフリップフロップ回路FF23を図1のRSフリップフロップ回路FF5と兼用するようにしてもよく、これにより、RSフリップフロップ回路の使用個数を減らして、回路構成を簡略化することが可能となる。
【0091】
【発明の効果】
以上説明したように、本発明によれば、電圧制御遅延素子の遅延時間を所定値以下に制限することが可能となり、基準クロック周波数に課される制約を緩和しつつ、不正ロックを防止することが可能となることから、多相クロック生成回路の設計変更を行なうことなく、様々の用途に流用することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に係る多相クロック生成回路の構成を示すブロック図である。
【図2】本発明の一実施形態に係る位相比較器の構成を示すブロック図である。
【図3】本発明の第1実施形態に係る多相クロック生成回路の正常ロック時の動作を説明するタイミングチャートである。
【図4】本発明の第1実施形態に係る多相クロック生成回路のロック外れ時の動作を説明するタイミングチャートである。
【図5】本発明の第2実施形態に係る多相クロック生成回路の構成を示すブロック図である。
【図6】本発明の第2実施形態に係る多相クロック生成回路の正常ロック時の動作を説明するタイミングチャートである。
【図7】本発明の第1実施形態に係る多相クロック生成回路のロック外れ時の動作を説明するタイミングチャートである。
【図8】本発明の一実施形態に係るクロック逓倍回路の構成を示すブロック図である。
【図9】本発明の一実施形態に係るクロック逓倍回路の動作を示すタイミングチャートである。
【図10】従来の多相クロック生成回路の構成を示すブロック図である。
【図11】従来の多相クロック生成回路の正常ロック時の動作を説明するタイミングチャートである。
【図12】従来の多相クロック生成回路の不正ロック時の動作を説明するタイミングチャートである。
【符号の説明】
PD1〜PD3 位相比較器
CP1、CP2 チャージポンプ回路
C1、C2 コンデンサ
H1〜H10、H11〜H20 電圧制御遅延素子
FF1〜FF5、FF11、FF12、FF21〜FF25 RSフリップフロップ回路
FF6、FF13 Dフリップフロップ
U1、U2、U5、U6 OR回路
U3 AND回路
U4 インバータ
CG 多相クロック生成回路
Claims (9)
- N段接続された電圧制御遅延素子と、
前記電圧制御遅延素子のN段目からの出力信号の位相と1段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、
前記電圧制御遅延素子K(K<N)段分の遅延時間を検出する遅延時間検出回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期内かどうかを判定する遅延時間判定回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備える多相クロック生成回路であって、
前記遅延時間検出回路は、
前記電圧制御遅延素子の(i+1)段目から(i+K−1)段目までの(K−1)段分の遅延時間を各段ごとに検出する(K−1)個のRSフリップフロップ回路と、
前記RSフリップフロップ回路により検出された各段の遅延時間の論理和をとるOR回路とを備え、
前記基準クロックの第1番目のパルスが(i+1)段目の電圧制御遅延素子に入力されてから、前記第1番目のパルスが(i+K−1)段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第1番目のパルスに続く第2番目のパルスがi段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とする多相クロック生成回路。 - 前記電圧制御遅延素子1個分の最大遅延時間は、前記基準クロックの1周期より短いことを特徴とする請求項1記載の多相クロック生成回路。
- N段接続された電圧制御遅延素子と、
前記電圧制御遅延素子のN段目からの出力信号の位相と1段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、
前記電圧制御遅延素子K(K<N)段分の遅延時間を検出する遅延時間検出回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期内かどうかを判定する遅延時間判定回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備える多相クロック生成回路であって、
前記遅延時間検出回路は、
前記(K−1)段分の電圧制御遅延素子をM(1≦M<K−1)分割したグループごとに遅延時間を検出するM個のRSフリップフロップ回路と、
前記RSフリップフロップ回路により検出された各グループの遅延時間の論理和をとるOR回路とを備え、
前記基準クロックの第1番目のパルスが(i+1)段目の電圧制御遅延素子に入力されてから、前記第1番目のパルスが(i+K−1)段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第1番目のパルスに続く第2番目のパルスがi段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とする多相クロック生成回路。 - 前記グループ1個分の最大遅延時間は、前記基準クロックの1周期より短いことを特徴とする請求項3記載の多相クロック生成回路。
- 前記遅延時間判定回路は、
前記i段目の電圧制御遅延素子に入力されるパルスに同期して、前記OR回路の出力をラッチするDフリップフロップを備えることを特徴とする請求項1〜4のいずれか1項記載の多相クロック生成回路。 - 前記遅延時間下降回路は、
前記Dフリップフロップの出力がハイレベルである期間、前記位相比較回路により制御される遅延時間の下降を継続することを特徴とする請求項5記載の多相クロック生成回路。 - 前記KはN/2より大きいことを特徴とする請求項1〜6のいずれか1項記載の多相クロック生成回路。
- 多相クロックを生成する多相クロック生成回路と、
前記多相クロックに基づいて逓倍クロックを生成する逓倍クロック生成回路とを備え、
前記多相クロック生成回路は、
N段接続された電圧制御遅延素子と、
前記電圧制御遅延素子のN段目の位相と1段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、
前記電圧制御遅延素子K(K<N)段分の遅延時間を検出する遅延時間検出回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期内かどうかを判定する遅延時間判定回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備えるクロック逓倍回路であって、
前記遅延時間検出回路は、
前記電圧制御遅延素子の(i+1)段目から(i+K−1)段目までの(K−1)段分の遅延時間を各段ごとに検出する(K−1)個のRSフリップフロップ回路と、
前記RSフリップフロップ回路により検出された各段の遅延時間の論理和をとるOR回路とを備え、
前記基準クロックの第1番目のパルスが(i+1)段目の電圧制御遅延素子に入力されてから、前記第1番目のパルスが(i+K−1)段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第1番目のパルスに続く第2番目のパルスがi段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とするクロック逓倍回路。 - 多相クロックを生成する多相クロック生成回路と、
前記多相クロックに基づいて逓倍クロックを生成する逓倍クロック生成回路とを備え、
前記多相クロック生成回路は、
N段接続された電圧制御遅延素子と、
前記電圧制御遅延素子のN段目の位相と1段目に入力される基準クロックの位相とが一致するように、前記電圧制御遅延素子の各段の出力信号の遅延時間を制御する位相比較回路と、
前記電圧制御遅延素子K(K<N)段分の遅延時間を検出する遅延時間検出回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期内かどうかを判定する遅延時間判定回路と、
前記遅延時間検出回路により検出された遅延時間が前記基準クロックの1周期を上回った場合、前記位相比較回路により制御される遅延時間を下降させる遅延時間下降回路とを備えるクロック逓倍回路であって、
前記遅延時間検出回路は、
前記(K−1)段分の電圧制御遅延素子をM(1≦M<K−1)分割したグループごとに遅延時間を検出するM個のRSフリップフロップ回路と、
前記RSフリップフロップ回路により検出された各グループの遅延時間の論理和をとるOR回路とを備え、
前記基準クロックの第1番目のパルスが(i+1)段目の電圧制御遅延素子に入力されてから、前記第1番目のパルスが(i+K−1)段目の電圧制御遅延素子から出力されるまでの遅延時間を検出し、その検出された遅延時間内に前記第1番目のパルスに続く第2番目のパルスがi段目の電圧制御遅延素子に入力された場合には、前記位相比較回路により制御される遅延時間を下降させることを特徴とするクロック逓倍回路。
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