JP3964900B2

JP3964900B2 - 電圧供給回路

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Inventors: 政春和田
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Description

本発明は、電圧供給回路に係り、特にスイッチドキャパシタを有する電圧供給回路に関する。

半導体記憶装置、電子機器或いは携帯電話機等の消費電力を低減するためにその動作電圧が低下してきている。電池或いは外部から供給される外部電圧を降圧して出力電圧を得る場合、例えばレギュレータ回路が使用される。

また、レギュレータ回路の出力部には、出力電圧平滑用のデカップリングキャパシタが接続される。このデカップリングキャパシタには、レギュレータ回路の出力電圧が供給される負荷回路の動作を安定させるために、大容量のキャパシタが使用されるのが一般的である。

レギュレータ回路は、デカップリングキャパシタに電荷を保持して電圧レベルを保つため、負荷回路が待機（スタンドバイ）状態でもバイアス電流を流し続けなければならない。これにより、レギュレータ回路の消費電流、ひいてはレギュレータ回路を備える半導体装置の消費電流が大きくなる。この消費電流を削減するために、スタンドバイ状態時、レギュレータ回路が出力する出力電圧の供給を停止することが考えられる。この場合、デカップリングキャパシタに蓄えられた電荷は時間とともにリークするため、デカップリングキャパシタの電位が下がる。

このような構成の回路システムでは、負荷回路がスタンドバイ状態から動作（アクティブ）状態に遷移する際、電荷がリークしたデカップリングキャパシタを充電する必要がある。前述したようにデカップリングキャパシタは容量が大きいため、充電には時間がかかってしまう。

具体的には、数ｎＦの容量を有するデカップリングキャパシタをｍＡオーダーの電流で
充電すると、μｓｅｃオーダーの時間がかかってしまう。これは、動作速度が高速化した負荷回路では、所望の動作が実現できないという問題がある。

この種の関連技術として、高効率の降圧ＤＣ／ＤＣコンバータが開示されている（特許文献１参照）。
特開２００２−２０４５６７号公報

本発明は、負荷回路がスタンバイ状態からアクティブ状態に遷移する際に安定した電圧が供給でき、かつ消費電流を低減することが可能な電圧変換回路を提供することを目的とする。

本発明の第１の視点に係る電圧供給回路は、第１電圧を降圧して第２電圧を生成するＤＣ／ＤＣコンバータと前記第２電圧が供給される負荷回路との間に設けられた電圧供給回路であって、前記第１電圧が供給される第１端子と、前記負荷回路に接続された第２端子と、複数のキャパシタと、前記負荷回路が待機状態の時、前記複数のキャパシタを前記第１端子と接地電位との間に直列に接続し、一方前記負荷回路が動作状態の時、前記複数のキャパシタを前記第２端子と前記接地電位との間に並列に接続するスイッチ回路とを具備する。

本発明の第２の視点に係る電圧供給回路は、第１電圧を降圧して第２電圧を生成するＤＣ／ＤＣコンバータと前記第２電圧が供給される負荷回路との間に設けられた電圧供給回路であって、前記第１電圧が供給される第１端子と、前記負荷回路に接続された第２端子と、複数のキャパシタを含む第１キャパシタ群と、前記負荷回路が待機状態の時、前記第１キャパシタ群のキャパシタを前記第１端子と接地電位との間に直列に接続し、一方前記負荷回路が動作状態の時、前記第１キャパシタ群のキャパシタを前記第２端子と前記接地電位との間に並列に接続する第１スイッチ回路と、複数のキャパシタを含む第２キャパシタ群と、前記負荷回路が待機状態の時、前記第２キャパシタ群のキャパシタを前記第１端子と接地電位との間に直列に接続し、一方前記負荷回路が動作状態の時、前記第２キャパシタ群のキャパシタを前記第２端子と前記接地電位との間に並列に接続する第２スイッチ回路とを具備する。

本発明によれば、負荷回路がスタンバイ状態からアクティブ状態に遷移する際に安定した電圧が供給でき、かつ消費電流を低減することが可能な電圧変換回路を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置１の構成を示す回路ブロック図である。半導体装置１は、電圧供給回路２と、負荷回路３と、ＤＣ／ＤＣコンバータ４とを備えている。ＤＣ／ＤＣコンバータ４は、例えば外部から入力される入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成する。この出力電圧Ｖｏｕｔは、電圧供給回路２を介して負荷回路３に供給される。

負荷回路３は、メモリ、電子機器或いは携帯電話機等からなり、出力電圧Ｖｏｕｔが供給されかつ出力電圧Ｖｏｕｔを使用する回路である。したがって、ＤＣ／ＤＣコンバータ４は、負荷回路３が必要とする電圧を生成する。なお、本実施形態では、ＤＣ／ＤＣコンバータ４は、出力電圧Ｖｏｕｔとして例えば“Ｖｉｎ／３”を生成するものとする。

本実施形態では、ＤＣ／ＤＣコンバータ４が入力電圧Ｖｉｎを降圧する降圧回路から構成される場合を例に説明する。図２は、降圧回路からなるＤＣ／ＤＣコンバータ４の構成を示す回路図である。

ＤＣ／ＤＣコンバータ４は、差動アンプ回路５とＰ型ＭＯＳトランジスタ６と抵抗回路７とを備えている。差動アンプ回路５の負側入力端子（−）には、基準電圧Ｖｒｅｆが入力されている。この基準電圧Ｖｒｅｆは、ＤＣ／ＤＣコンバータ４自身が生成してもよいし、外部から供給されてもよい。

差動アンプ回路５の出力端子は、トランジスタ６のゲートに接続されている。トランジスタ６のソースには、入力電圧Ｖｉｎが供給されている。トランジスタ６のドレインは、ノード８を介して抵抗回路７の一方の端子に接続されている。抵抗回路７の他方の端子は、接地電圧Ｖｓｓに接続されている。ノード８は、差動アンプ回路５の正側入力端子（＋）に接続されている。

差動アンプ回路５は、正側入力端子に入力されるフィードバック電圧と基準電圧Ｖｒｅｆとを比較する。この比較結果により、差動アンプ回路５がトランジスタ６をオン／オフさせることで、ＤＣ／ＤＣコンバータ４は所望の出力電圧Ｖｏｕｔを生成する。

電圧供給回路２は、負荷回路３とＤＣ／ＤＣコンバータ４との間に設けられている。電圧供給回路２は、入力端子Ｔ１と出力端子Ｔ２とを備えている。入力端子Ｔ１は、ＤＣ／ＤＣコンバータ４の出力端子に接続されている。出力端子Ｔ２は、負荷回路３の入力端子に接続されている。

また、電圧供給回路２は、制御回路２ａと、スイッチＳＷ１〜ＳＷ９と、キャパシタＣＰ１〜ＣＰ３とを備えている。キャパシタＣＰ１〜ＣＰ３は、略同じ容量値Ｃを有している。

スイッチＳＷ１〜ＳＷ９は、夫々、例えばＮ型ＭＯＳトランジスタにより構成されている。しかしこれに限定されるものではなく、Ｐ型ＭＯＳトランジスタ、或いはＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとを並列に接続したアナログスイッチ等であってもよい。なお、スイッチＳＷ１〜ＳＷ９をＰ型ＭＯＳトランジスタで構成した場合、後述するスイッチの制御信号ＣＡ，ＣＳは、ハイレベルとローレベルとを入れ替えればよい。

電圧供給回路２には、入力電圧Ｖｉｎが供給されている。スイッチＳＷ１の一方の端子は、入力端子Ｔ１を介してＤＣ／ＤＣコンバータ４に接続されている。スイッチＳＷ１の他方の端子は、出力端子Ｔ２を介して負荷回路３に接続されている。

スイッチＳＷ２の一方の端子には、入力電圧Ｖｉｎが供給されている。スイッチＳＷ２の他方の端子は、キャパシタＣＰ１の一方の電極に接続されている。スイッチＳＷ３，ＳＷ６，ＳＷ９の一方の端子は、夫々出力端子Ｔ２に接続されている。

スイッチＳＷ３の他方の端子は、キャパシタＣＰ１の一方の電極に接続されている。スイッチＳＷ４及びＳＷ５の一方の端子は、キャパシタＣＰ１の他方の電極に接続されている。スイッチＳＷ４の他方の端子は、接地電圧Ｖｓｓに接続されている。

スイッチＳＷ５及びＳＷ６の他方の端子は、キャパシタＣＰ２の一方の電極に接続されている。スイッチＳＷ７及びＳＷ８の一方の端子は、キャパシタＣＰ２の他方の電極に接続されている。スイッチＳＷ７の他方の端子は、接地電圧Ｖｓｓに接続されている。

スイッチＳＷ８及びＳＷ９の他方の端子は、キャパシタＣＰ３の一方の電極に接続されている。キャパシタＣＰ３の他方の電極は、接地電圧Ｖｓｓに接続されている。

制御回路２ａは、スイッチＳＷ１〜ＳＷ９のオン／オフを制御する。制御回路２ａは、負荷回路３がスタンドバイ状態の場合、キャパシタＣＰ１〜ＣＰ３を入力電圧Ｖｉｎと接地電圧Ｖｓｓとの間に直列に接続する。また、制御回路２ａは、スタンドバイ状態の場合、ＤＣ／ＤＣコンバータ４と負荷回路３との電流経路をスイッチＳＷ１を用いて切断する。

一方、制御回路２ａは、負荷回路３がアクティブ状態の場合、キャパシタＣＰ１〜ＣＰ３を出力端子Ｔ２と接地電位Ｖｓｓとの間に並列に接続する。また、制御回路２ａは、アクティブ状態の場合、ＤＣ／ＤＣコンバータ４と負荷回路３との電流経路をスイッチＳＷ１を用いて接続する。

具体的には、制御回路２ａは、制御信号ＣＡ，ＣＳを生成する。制御回路２ａは、この制御信号ＣＡ，ＣＳにより、上記制御を実行する。制御信号ＣＡは、スイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ６，ＳＷ７，ＳＷ９に供給されている。制御信号ＣＳは、スイッチＳＷ２，ＳＷ５，ＳＷ８に供給されている。本実施形態では、制御信号ＣＡ，ＣＳは、スイッチを構成するＮ型ＭＯＳトランジスタのゲート電極に供給される。

なお、負荷回路３のスタンドバイ状態とアクティブ状態とを切り替える信号が外部から供給されている場合には、その信号を各スイッチに直接供給することもできる。これにより、電圧供給回路２は、制御回路２ａを備える必要がない。また、制御回路２ａは、外部から供給される負荷回路３のスタンドバイ状態或いはアクティブ状態を示す信号に基づいて、制御信号ＣＡ，ＣＳを生成するように構成してもよい。

このように構成された半導体装置１の動作について説明する。先ず、負荷回路３がスタンドバイ状態の場合について説明する。図３は、この場合の半導体装置１の電流経路を示す回路ブロック図である。なお、電流経路は、図中の太線で示している。

負荷回路３がスタンドバイ状態時、制御回路２ａは、ローレベルの制御信号ＣＡとハイレベルの制御信号ＣＳとを出力する。これにより、スイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ６，ＳＷ７，ＳＷ９はオフし、スイッチＳＷ２，ＳＷ５，ＳＷ８はオンする。

スイッチＳＷ１は、スタンドバイ状態時にオフすることにより、ＤＣ／ＤＣコンバータ４からの電流リークを削減する。これにより、ＤＣ／ＤＣコンバータ４の消費電流を削減することができる。

また、スタンドバイ状態時、キャパシタＣＰ１には、入力電圧Ｖｉｎが供給される。さらに、キャパシタＣＰ１〜ＣＰ３は、直列に接続される。これにより、キャパシタＣＰ１〜ＣＰ３は、夫々“Ｖｉｎ／３”の電圧に充電される。

ここで、１つのキャパシタに蓄えられる電荷ｑは、以下のように表される。

ｑ＝Ｃ×（Ｖｉｎ／３）
よって、電圧供給回路２に蓄えられる電荷Ｑは、以下のように表される。

Ｑ＝３ｑ
次に、負荷回路３がアクティブ状態の場合について説明する。図４は、この場合の半導体装置１の電流経路を示す回路ブロック図である。なお、電流経路は、図中の太線で示している。

負荷回路３がアクティブ状態時、制御回路２ａは、ハイレベルの制御信号ＣＡとローレベルの制御信号ＣＳとを出力する。これにより、スイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ６，ＳＷ７，ＳＷ９はオンし、スイッチＳＷ２，ＳＷ５，ＳＷ８はオフする。

アクティブ状態時、ＤＣ／ＤＣコンバータ４の出力電圧Ｖｏｕｔが負荷回路３に供給される。また、アクティブ状態時、ＳＷ２がオフすることにより、電圧供給回路２への入力電圧Ｖｉｎの供給が停止される。さらに、キャパシタＣＰ１〜ＣＰ３は、並列に接続される。これにより、キャパシタＣＰ１〜ＣＰ３は、夫々“Ｖｉｎ／３”の電圧を負荷回路３に供給する。

この際、電圧供給回路２が供給できる電荷は、“Ｑ＝３ｑ”である。よって、キャパシタＣＰ１〜ＣＰ３の容量値Ｃを変えることで、電圧供給回路２が供給できる電荷を設定することができる。

以上詳述したように本実施形態では、ＤＣ／ＤＣコンバータ４と負荷回路３との間に３つのスイッチドキャパシタを有する電圧供給回路２を備える。そして、スタンドバイ状態時、３つのスイッチドキャパシタを直列に接続しかつ充電する。一方、アクティブ状態時、３つのスイッチドキャパシタを並列に接続して負荷回路３に電圧を供給するようにしている。

したがって本実施形態によれば、出力電圧Ｖｏｕｔを高速に立ち上げることができる。これにより、負荷回路３の動作速度が高速化した場合でも、負荷回路３は所望の動作を実現することができる。

また、スタンドバイ状態時、ＤＣ／ＤＣコンバータ４は、デカップリングキャパシタにバイアス電流を供給する必要がない。このため、半導体装置１の消費電流を低減することができる。

また、電圧供給回路２は、入力電圧Ｖｉｎを降圧した電圧を生成することができる。よって、電圧供給回路２は、ＤＣ／ＤＣコンバータ４の出力電圧Ｖｏｕｔに対応した電圧を生成することができる。

さらに、アクティブ状態時に出力端子Ｔ２と接地電位Ｖｓｓとの間に並列に接続されるキャパシタＣＰ１〜ＣＰ３は、ＤＣ／ＤＣコンバータ４から出力される出力電圧Ｖｏｕｔを平滑する機能を兼ねている。つまり、電圧供給回路２は、デカップリングキャパシタを兼ねている。よって、半導体装置１は、新たにデカップリングキャパシタを備える必要がないため、電圧供給回路２を設けたことによる回路面積の増大を抑制することができる。

なお、本実施形態では、入力電圧Ｖｉｎの３分の１の電圧を生成するようにしている。しかし、スイッチドキャパシタの数を変えることで、任意の電圧を生成することができる。

（第２の実施形態）
第２の実施形態は、各々がスイッチドキャパシタを備えた２つの電圧供給回路をＤＣ／ＤＣコンバータ４と負荷回路３との間に設けるようにしたものである。

図５は、本発明の第２の実施形態に係る半導体装置１０の構成を示す回路ブロック図である。半導体装置１０は、電圧供給回路１１と、負荷回路３と、ＤＣ／ＤＣコンバータ４とを備えている。

電圧供給回路１１は、制御回路１１ａと、第１電圧供給部１１ｂと、第２電圧供給部１１ｃとを備えている。第１電圧供給部１１ｂは、スイッチＳＷ２〜ＳＷ９と、キャパシタＣＰ１〜ＣＰ３とを備えている。キャパシタＣＰ１〜ＣＰ３は、略同じ容量値Ｃ１を有している。

第２電圧供給部１１ｃは、スイッチＳＷ１０〜ＳＷ１４と、キャパシタＣＰ４，ＣＰ５とを備えている。キャパシタＣＰ４，ＣＰ５は、略同じ容量値Ｃ２を有している。スイッチＳＷ１０〜ＳＷ１４は、夫々、例えばＮ型ＭＯＳトランジスタにより構成されている。

第２電圧供給部１１ｃには、入力電圧Ｖｉｎが供給されている。スイッチＳＷ１０の一方の端子には、入力電圧Ｖｉｎが供給されている。スイッチＳＷ１０の他方の端子は、キャパシタＣＰ４の一方の電極に接続されている。スイッチＳＷ１１及びＳＷ１４の一方の端子は、夫々出力端子Ｔ２に接続されている。

スイッチＳＷ１１の他方の端子は、キャパシタＣＰ４の一方の電極に接続されている。スイッチＳＷ１２及びＳＷ１３の一方の端子は、キャパシタＣＰ４の他方の電極に接続されている。スイッチＳＷ１２の他方の端子は、接地電圧Ｖｓｓに接続されている。

スイッチＳＷ１３及びＳＷ１４の他方の端子は、キャパシタＣＰ５の一方の電極に接続されている。キャパシタＣＰ５の他方の電極は、接地電圧Ｖｓｓに接続されている。

制御回路１１ａは、スイッチＳＷ１〜ＳＷ１４のオン／オフを制御する。制御回路１１ａは、負荷回路３がスタンドバイ状態の場合、キャパシタＣＰ１〜ＣＰ３を入力電圧Ｖｉｎと接地電圧Ｖｓｓとの間に直列に接続する。また、制御回路１１ａは、負荷回路３がスタンドバイ状態の場合、キャパシタＣＰ４，ＣＰ５を入力電圧Ｖｉｎと接地電圧Ｖｓｓとの間に直列に接続する。さらに、制御回路１１ａは、スタンドバイ状態の場合、ＤＣ／ＤＣコンバータ４と負荷回路３との電流経路を切断する。

一方、制御回路１１ａは、負荷回路３がアクティブ状態の場合、キャパシタＣＰ１〜ＣＰ３を出力端子Ｔ２と接地電位Ｖｓｓとの間に並列に接続する。また、制御回路１１ａは、負荷回路３がアクティブ状態の場合、キャパシタＣＰ４，ＣＰ５を出力端子Ｔ２と接地電位Ｖｓｓとの間に並列に接続する。

具体的には、制御回路１１ａは、制御信号ＣＡ，ＣＳを生成する。制御回路１１ａは、この制御信号ＣＡ，ＣＳにより、上記制御を実行する。制御信号ＣＡは、スイッチＳＷ１，ＳＷ３，ＳＷ４，ＳＷ６，ＳＷ７，ＳＷ９，ＳＷ１１，ＳＷ１２，ＳＷ１４に供給されている。制御信号ＣＳは、スイッチＳＷ２，ＳＷ５，ＳＷ８，ＳＷ１０，ＳＷ１３に供給されている。

このように構成された半導体装置１０の動作について説明する。先ず、負荷回路３がスタンドバイ状態の場合について説明する。図６は、この場合の半導体装置１０の電流経路を示す回路ブロック図である。

負荷回路３がスタンドバイ状態時、制御回路１１ａは、ローレベルの制御信号ＣＡとハイレベルの制御信号ＣＳとを出力する。これにより、スイッチＳＷ１１，ＳＷ１２，ＳＷ１４はオフし、スイッチＳＷ１０，ＳＷ１３はオンする。

また、スタンドバイ状態時、キャパシタＣＰ４には、入力電圧Ｖｉｎが供給される。さらに、キャパシタＣＰ４，ＣＰ５は、直列に接続される。これにより、キャパシタＣＰ４，ＣＰ５は、夫々“Ｖｉｎ／２”の電圧に充電される。

次に、負荷回路３がアクティブ状態の場合について説明する。図７は、この場合の半導体装置１０の電流経路を示す回路ブロック図である。負荷回路３がアクティブ状態時、制御回路１１ａは、ハイレベルの制御信号ＣＡとローレベルの制御信号ＣＳとを出力する。これにより、スイッチＳＷ１１，ＳＷ１２，ＳＷ１４はオンし、スイッチＳＷ１０，ＳＷ１３はオフする。

アクティブ状態時、ＤＣ／ＤＣコンバータ４の出力電圧Ｖｏｕｔが負荷回路３に供給される。また、アクティブ状態時、ＳＷ１０がオフすることにより、第１電圧供給部１１ｃへの入力電圧Ｖｉｎの供給が停止される。さらに、キャパシタＣＰ４，ＣＰ５は、並列に接続される。これにより、キャパシタＣＰ４，ＣＰ５は、夫々“Ｖｉｎ／２”の電圧を負荷回路３に供給する。

なお、第１電圧供給部１１ｂとスイッチＳＷ１との動作は、上記第１の実施形態と同じである。これにより、電圧“Ｖｉｎ／２”と電圧“Ｖｉｎ／３”との中間の電圧が、出力端子Ｔ２から負荷回路３へ出力される。

以下に、入力電圧Ｖｉｎ＝３．３Ｖ、出力電圧Ｖｏｕｔ＝１．２Ｖの場合の計算例を示す。なお、第１電圧供給部１１ｂの出力電圧をＶ１、第２電圧供給部１１ｃの出力電圧をＶ２とする。

電荷保存の法則により、次式が成り立つ。

３・Ｃ１×Ｖ１＋２・Ｃ２×Ｖ２＝（３・Ｃ１＋２・Ｃ２）×Ｖｏｕｔ・・・（１）
容量比Ｃ２／Ｃ１＝Ａとすると、（１）式は、次式のように表される。

３・Ｖ１＋２・Ｖ２・Ａ＝（３＋２・Ａ）×Ｖｏｕｔ・・・（２）
（２）式を整理すると、次式のようになる。

３・Ｖ１−３・Ｖｏｕｔ＝Ａ（２・Ｖｏｕｔ−２・Ｖ２）・・・（３）
（３式）より、容量比Ａは次式で表される。

Ａ＝３・（Ｖ１−Ｖｏｕｔ）／（２・（Ｖｏｕｔ−Ｖ２））・・・（４）
Ｖ１＝Ｖｉｎ／３、Ｖ２＝Ｖｉｎ／２であるため、入力電圧Ｖｉｎ＝３．３Ｖ、出力電圧Ｖｏｕｔ＝１．２Ｖの場合、容量比Ａは次式のようになる。

Ａ＝１／３・・・（５）
仮に、Ｃ１＝９００ｐＦとすると、Ｃ２＝３００ｐＦとなる。

上記計算例で示した数値を用いて、出力電圧Ｖｏｕｔをシミュレーションした。図８は、このシミュレーション結果を示す図である。なお、図８は、図６及び図７に示したノードＮ１〜Ｎ６の電圧値を示している。縦軸は電圧（Ｖ）、横軸は時間（ｎｓｅｃ）を表している。また、時間軸は、スタンドバイ状態時とアクティブ状態時との切り替わる時間を“０”として表している。

図８から分かるように、スタンドバイ状態からアクティブ状態に切り替わってから約６ｎｓｅｃで出力電圧Ｖｏｕｔ（＝１．２Ｖ）が安定して出力されている。

以上詳述したように本実施形態によれば、出力電圧Ｖｏｕｔを高速に立ち上げることができる。その他の効果についても、上記第１の実施形態と同様の効果を得ることができる。

さらに、電圧供給回路は、キャパシタ数の異なる２つの電圧供給部を有している。よって、上記第１の実施形態よりも細かい電圧設定が可能となる。

（第３の実施形態）
第３の実施形態は、第２の実施形態で示した２つの電圧供給部が有するキャパシタ数を変えて電圧供給回路を構成したものである。

図９は、本発明の第３の実施形態に係る半導体装置２０の構成を示す回路ブロック図である。半導体装置２０は、電圧供給回路２１と、負荷回路３と、ＤＣ／ＤＣコンバータ４とを備えている。

電圧供給回路２１は、制御回路２１ａと、第１電圧供給部２１ｂと、第２電圧供給部２１ｃとを備えている。第１電圧供給部２１ｂは、スイッチＳＷ１０〜ＳＷ１４と、キャパシタＣＰ４，ＣＰ５とを備えている。キャパシタＣＰ４，ＣＰ５は、略同じ容量値Ｃ２を有している。

第２電圧供給部２１ｃは、スイッチＳＷ１５，ＳＷ１６と、キャパシタＣＰ６とを備えている。キャパシタＣＰ６は、容量値Ｃ３を有している。スイッチＳＷ１５，ＳＷ１６は、夫々、例えばＮ型ＭＯＳトランジスタにより構成されている。

第２電圧供給部２１ｃには、入力電圧Ｖｉｎが供給されている。スイッチＳＷ１５の一方の端子には、入力電圧Ｖｉｎが供給されている。スイッチＳＷ１５の他方の端子は、キャパシタＣＰ６の一方の電極に接続されている。スイッチＳＷ１６の一方の端子は、出力端子Ｔ２に接続されている。

スイッチＳＷ１６の他方の端子は、キャパシタＣＰ６の一方の電極に接続されている。キャパシタＣＰ６の他方の電極は、接地電圧Ｖｓｓに接続されている。

制御回路２１ａは、スイッチＳＷ１，ＳＷ１０〜ＳＷ１６のオン／オフを制御する。制御回路２１ａは、負荷回路３がスタンドバイ状態の場合、キャパシタＣＰ６を入力電圧Ｖｉｎと接地電圧Ｖｓｓとの間に直列に接続する。また、制御回路２１ａは、負荷回路３がスタンドバイ状態の場合、キャパシタＣＰ４，ＣＰ５を入力電圧Ｖｉｎと接地電圧Ｖｓｓとの間に直列に接続する。さらに、制御回路２１ａは、スタンドバイ状態の場合、ＤＣ／ＤＣコンバータ４と負荷回路３との電流経路を切断する。

一方、制御回路２１ａは、負荷回路３がアクティブ状態の場合、キャパシタＣＰ６を出力端子Ｔ２と接地電位Ｖｓｓとの間に並列に接続する。また、制御回路２１ａは、負荷回路３がアクティブ状態の場合、キャパシタＣＰ４，ＣＰ５を出力端子Ｔ２と接地電位Ｖｓｓとの間に並列に接続する。

具体的には、制御回路２１ａは、制御信号ＣＡ，ＣＳを生成する。制御回路２１ａは、この制御信号ＣＡ，ＣＳにより、上記制御を実行する。制御信号ＣＡは、スイッチＳＷ１，ＳＷ１１，ＳＷ１２，ＳＷ１４，ＳＷ１６に供給されている。制御信号ＣＳは、スイッチＳＷ１０，ＳＷ１３，ＳＷ１５に供給されている。

このように構成された半導体装置２０の動作について説明する。先ず、負荷回路３がスタンドバイ状態の場合について説明する。図１０は、この場合の半導体装置２０の電流経路を示す回路ブロック図である。

負荷回路３がスタンドバイ状態時、制御回路２１ａは、ローレベルの制御信号ＣＡとハイレベルの制御信号ＣＳとを出力する。これにより、スイッチＳＷ１６はオフし、スイッチＳＷ１５はオンする。

また、スタンドバイ状態時、キャパシタＣＰ６には、入力電圧Ｖｉｎが供給される。これにより、キャパシタＣＰ６は、“Ｖｉｎ”の電圧に充電される。

次に、負荷回路３がアクティブ状態の場合について説明する。図１１は、この場合の半導体装置２０の電流経路を示す回路ブロック図である。負荷回路３がアクティブ状態時、制御回路２１ａは、ハイレベルの制御信号ＣＡとローレベルの制御信号ＣＳとを出力する。これにより、スイッチＳＷ１６はオンし、スイッチＳＷ１５はオフする。

アクティブ状態時、ＤＣ／ＤＣコンバータ４の出力電圧Ｖｏｕｔが負荷回路３に供給される。また、アクティブ状態時、ＳＷ１５がオフすることにより、第１電圧供給部２１ｃへの入力電圧Ｖｉｎの供給が停止される。さらに、キャパシタＣＰ６は、出力端子Ｔ２と接地電位Ｖｓｓとの間に並列に接続される。これにより、キャパシタＣＰ６は、“Ｖｉｎ”の電圧を負荷回路３に供給する。

なお、第１電圧供給部２１ｂの動作は、上記第２の実施形態で説明した第２電圧供給部１１ｃと同じである。これにより、電圧“Ｖｉｎ”と電圧“Ｖｉｎ／２”との中間の電圧が、出力端子Ｔ２から負荷回路３へ出力される。

以上詳述したように本実施形態によれば、上記第２の実施形態と同様の効果を得ることができる。

この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。

本発明の第１の実施形態に係る半導体装置１の構成を示す回路ブロック図。図１に示したＤＣ／ＤＣコンバータ４の構成を示す回路図。スタンドバイ状態での半導体装置１の電流経路を示す回路ブロック図。アクティブ状態での半導体装置１の電流経路を示す回路ブロック図。本発明の第２の実施形態に係る半導体装置１０の構成を示す回路ブロック図。スタンドバイ状態での半導体装置１０の電流経路を示す回路ブロック図。アクティブ状態での半導体装置１０の電流経路を示す回路ブロック図。出力電圧Ｖｏｕｔのシミュレーション結果を示す図。本発明の第３の実施形態に係る半導体装置２０の構成を示す回路ブロック図。スタンドバイ状態での半導体装置２０の電流経路を示す回路ブロック図。アクティブ状態での半導体装置２０の電流経路を示す回路ブロック図。

符号の説明

１，１０，２０…半導体装置、２，１１，２１…電圧供給回路、２ａ，１１ａ，２１ａ…制御回路、３…負荷回路、４…ＤＣ／ＤＣコンバータ、５…差動アンプ回路、６…Ｐ型ＭＯＳトランジスタ、７…抵抗回路、８…ノード、１１ｂ，２１ｂ…第１電圧供給部、１１ｃ，２１ｃ…第２電圧供給部、Ｔ１…入力端子、Ｔ２…出力端子、Ｎ１〜Ｎ６…ノード、ＳＷ１〜ＳＷ１６…スイッチ、ＣＰ１〜ＣＰ６…キャパシタ。

Claims

第１電圧を降圧して第２電圧を生成するＤＣ／ＤＣコンバータと前記第２電圧が供給される負荷回路との間に設けられた電圧供給回路であって、
前記第１電圧が供給される第１端子と、
前記負荷回路に接続された第２端子と、
複数のキャパシタと、
前記負荷回路が待機状態の時、前記複数のキャパシタを前記第１端子と接地電位との間に直列に接続し、一方前記負荷回路が動作状態の時、前記複数のキャパシタを前記第２端子と前記接地電位との間に並列に接続するスイッチ回路と
を具備することを特徴とする電圧供給回路。
前記負荷回路が待機状態の時、前記ＤＣ／ＤＣコンバータと前記負荷回路とを電気的に切断し、一方前記負荷回路が動作状態の時、前記ＤＣ／ＤＣコンバータと前記負荷回路とを電気的に接続する第１スイッチ素子をさらに具備することを特徴とする請求項１記載の電圧供給回路。
前記負荷回路が待機状態の時、前記キャパシタに前記第１電圧を供給し、一方前記負荷回路が動作状態の時、前記キャパシタに前記第１電圧を供給するのを停止する第２スイッチ素子をさらに具備することを特徴とする請求項１又は２記載の電圧供給回路。
前記複数のキャパシタは、略同じ容量値を有し、
前記複数のキャパシタの数は、前記複数のキャパシタが前記第２端子と前記接地電位との間に並列に接続された場合に、前記第２端子から出力される出力電圧が前記第２電圧と略同じになるように設定されることを特徴とする請求項１乃至３のいずれかに記載の電圧供給回路。
第１電圧を降圧して第２電圧を生成するＤＣ／ＤＣコンバータと前記第２電圧が供給される負荷回路との間に設けられた電圧供給回路であって、
前記第１電圧が供給される第１端子と、
前記負荷回路に接続された第２端子と、
複数のキャパシタを含む第１キャパシタ群と、
前記負荷回路が待機状態の時、前記第１キャパシタ群のキャパシタを前記第１端子と接地電位との間に直列に接続し、一方前記負荷回路が動作状態の時、前記第１キャパシタ群のキャパシタを前記第２端子と前記接地電位との間に並列に接続する第１スイッチ回路と、
複数のキャパシタを含む第２キャパシタ群と、
前記負荷回路が待機状態の時、前記第２キャパシタ群のキャパシタを前記第１端子と接地電位との間に直列に接続し、一方前記負荷回路が動作状態の時、前記第２キャパシタ群のキャパシタを前記第２端子と前記接地電位との間に並列に接続する第２スイッチ回路と
を具備することを特徴とする電圧供給回路。