JP3962443B2

JP3962443B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP3962443B2
Application number: JP05007997A
Authority: JP
Inventors: 俊二中村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-03-05
Filing date: 1997-03-05
Publication date: 2007-08-22
Anticipated expiration: 2017-03-05
Also published as: JPH10247648A

Description

【０００１】
【発明の属する技術分野】
本発明は、高集積度の半導体装置とその製造方法に関し、特に低製造コストで製造できる高速かつ低消費電力の高集積度半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置の集積度の向上と共に半導体チップ上に形成されるトランジスタ、キャパシタ等の回路素子の占有面積は減少する。回路素子の占有面積減少は、その上に形成される電極構造や配線パターンの占有面積減少につながる。
【０００３】
配線の幅を半分にして、同一の電流を流そうとする場合、電流密度の上昇による配線寿命の劣化を避けるには配線の高さを２倍にすることになる。配線パターン形成後の配線間隔が同一であっても、配線間の間隙部のアスペクト比は２倍になる。配線間隔も半分にすれば、間隙部のアスペクト比は４倍になる。
【０００４】
高集積度の半導体装置において、多層配線は必須である。下層配線層に上層配線を形成する際には、下層配線表面を層間絶縁膜で覆う必要がある。層間絶縁膜表面の凹凸が激しいと、リソグラフィが困難となるばかりでなく、電流を流した際、凹凸部での配線が、マイグレーションにより断線し易くなり、上層配線の信頼性が低下する。そこで、配線層の下地表面を平坦化するための種々の技術が開発されている。
【０００５】
図７、８を参照して従来技術の例を説明する。図７（Ａ）において、半導体基板１０１には、既に半導体デバイス構造が形成され、層間絶縁膜がその上に設けられ、表面が平坦化されているとする。この半導体基板１０１の上に、電極構造体１０２が形成される。
【０００６】
図７（Ｂ）に示すように、電極構造体１０２を形成した基板１０１表面上に絶縁膜１０３が、たとえばＣＶＤによって形成される。この際、電極構造体１０２間の間隙部のアスペクトレシオが高いと、間隙部を絶縁膜１０３で完全に埋め込むことができず、空洞１０４が生じることがある。また、電極構造体１０２表面上形成される絶縁膜１０３は、下地形状を引継ぎ、その表面に凹凸が生じる。
【０００７】
図７（Ｃ）に示すように、絶縁膜１０３上に配線層１１０を形成する。配線層１１０は、下地表面の形状に倣って成長し、電極構造体１０２間の境界に対応する位置に粒界が発生し、かつその表面にはくびれ部分１１１を発生し易い。
【０００８】
このような配線層１１０をパターニングして配線パターンを形成し、電流を流した場合、粒界部分において抵抗が高く、エレクトロマイグレーションを発生し易い。エレクトロマイグレーションにより配線パターン１１０内の原子が移動すると、配線の断線の原因となる。このような故障を解消するためには、絶縁層１０３表面を平坦化し、平坦化された表面上に配線層１１０を形成することが望まれる。
【０００９】
ＣＶＤ絶縁膜を形成する代わりに、またはＣＶＤ絶縁膜と共に塗布絶縁膜（ＳＯＧ等）を用いる方法がある。塗布絶縁膜は、液体であるため、段差のある表面上に塗布しても平坦な表面を形成することができる。しかしながら、塗布絶縁膜により形成した酸化膜の膜質はＣＶＤ絶縁膜に及ばない。また、厚い塗布絶縁膜を形成すると、絶縁膜中にヒビ割れが入りやすい。このように、塗布絶縁膜のみで信頼性の高い絶縁膜を形成することは困難である。
【００１０】
図８は、表面を平坦化した絶縁膜上に上層配線を形成する例を示す。
図７（Ｂ）に示すように、絶縁膜１０３を成長した半導体基板表面を、たとえば化学機械研磨（ＣＭＰ）によって研磨し、表面を平坦化し、電極構造体１０２表面を露出させる。
【００１１】
図８（Ａ）に示すように、この時、内部の空洞１０４の上端が上面に露出することがある。
【００１２】
図８（Ｂ）に示すように、空洞１０４の上端が露出している場合、空洞１０４の内部をＳＯＧ１０６等で埋め込み、必要に応じさらに研磨を行い、表面を平坦化すると共に電極構造体１０２を露出させる。
【００１３】
図８（Ｃ）に示すように、表面を平坦化した基板上に絶縁膜１０７を形成する。絶縁膜１０７は、平坦化された表面上に平坦に形成できる。
【００１４】
図８（Ｄ）に示すように、平坦な表面を有する絶縁膜１０７上に配線層１１０を形成する。配線層１１０は、平坦な下地上に形成されるため、平坦な表面を有し、内部に粒界が発生することを防止することができる。その後、配線層１１０をパターニングして配線パターンを形成する。
【００１５】
配線層１１０は平坦な表面上に形成されるため、ホトリソグラフィにおける精度低下や使用中の断線等の事故を防止することができる。
【００１６】
また、シリコン酸化膜中にボロン（Ｂ）および燐（Ｐ）を含むＢＰＳＧは、加熱処理によってリフローさせることができる。堆積直後のＢＰＳＧ膜の表面に凹凸があっても、たとえば８５０℃以上の温度で１０分間程度以上の熱処理を行なうことにより、凹凸を低減化することができる。しかしながら、ＢＰＳＧに含まれるボロンには、放射性を有する同位元素があり、中性子が発生し、アルファ線同様のソフトエラーの原因になることが報告されている。このため、Ｂを含むＢＰＳＧは使用をさける方向にある。また、ＢＰＳＧの使用は、高融点材料を用いた配線の場合に限られ、Ａｌ等の低融点材料では８５０℃の熱に耐えられないので使用することができない。
【００１７】
このように、絶縁層表面を平坦化することにより、上層配線の形成が容易になる。しかしながら、配線パターンの幅が狭く、高さが高くなるにつれ、表面の段差とは別の問題も生じる。配線層の高さが２倍になると、配線層の側面の面積も２倍となり、隣接する配線間の寄生容量も増加する。寄生容量の増加は、集積回路の高速動作と低消費電力化を妨げる。
【００１８】
配線抵抗を低減させるため、Ａｌに代わりＣｕを用いることが研究されている。しかし、Ｃｕはシリコン酸化膜中を容易に拡散することが知られている。配線間の絶縁膜としてシリコン酸化膜を用いる場合、Ｃｕ配線間の絶縁性が劣化するおそれが高い。Ｃｕ配線を用い、かつ配線間の絶縁を良好に実現する技術が望まれている。
【００１９】
【発明が解決しようとする課題】
半導体装置の高集積化と共に、配線層間の絶縁層の表面平坦化が要求され、かつ配線間の寄生容量の減少が望まれる。
【００２０】
本発明の目的は、配線層間の絶縁層の表面を平坦化でき、かつ配線間の寄生容量を低減することのできる半導体装置を提供することである。
【００２１】
本発明の他の目的は、このような半導体装置を効率的に製造することのできる製造方法を提供することである。
【００２２】
【課題を解決するための手段】
本発明の一観点によれば、
デバイス構造を有する半導体チップと、
前記半導体チップ上に形成され、同一レベルの上面を有し、空隙によって互いに分離されている複数の配線構造体と、
前記半導体チップ周辺部で半導体チップ外周の側面に達し、ループ状に形成され、前記多数の配線構造体と同一レベルの上面を有するシール部材と、
前記配線構造体の上面およびシール部材の全上面上に貼り付けられた絶縁膜と、
を有し、
前記シール部材と前記絶縁膜とによって前記半導体チップ外周を気密に封じた半導体装置
が提供される。
【００２３】
本発明の他の観点によれば、
多数の半導体チップを含む半導体基板の、デバイス構造を有する半導体チップ上に、同一レベルの上面を有し、空隙によって分離される多数の配線構造体を形成する工程と、
前記半導体基板の半導体チップの周辺上且つスクライブラインを間に含む位置に、前記多数の配線構造体と同一レベルの上面を有し、ループ状の平面形状を有するシール部材を形成する工程と、
前記多数の配線構造体の上面上および前記シール部材の全上面上に絶縁膜を貼り付け、隣接する配線構造体間に空隙を形成する平坦化工程と、
前記シール部材上の前記スクライブラインに沿って半導体基板を切断し、前記シール部材と前記絶縁膜とによって前記半導体チップ外周を気密に封じた半導体チップとする工程と、
を含む半導体装置の製造方法
が提供される。
【００２４】
多数の第１配線構造体の上面を同一レベルにし、その上面に絶縁膜を貼り付けることにより、絶縁層の表面平坦化が実現できる。また、第１配線構造体間は空隙によって分離されているため、寄生容量が減少する。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
【００２６】
図１（Ａ）に示すように、デバイス構造を形成した半導体基板１の絶縁表面上に、第１配線構造２を形成する。第１配線構造２は、所定位置において半導体基板１内の半導体デバイスと電気的に接続されている。各第１配線構造の幅は、たとえば０．２５μｍ以下であり、高さは０．５μｍ以上である。特に高集積度の半導体装置においては、第１配線構造２の幅は０．１５μｍ以下であり、高さは０．４５μｍである。これらの配線構造においては、アスペクト比が２以上または３以上となる。
【００２７】
図１（Ｂ）に示すように、半導体基板１とは別に、支持基板３上に絶縁層４、接着層５を形成した補助基盤を準備する。支持基板３は、たとえばＡｌやステンレス等の金属、あるいはシリコンやポリイミド等プラスチック等の半導体または絶縁体で形成される。絶縁層４は、たとえば厚さ１００ｎｍ〜５００ｎｍ程度のシリコン酸化膜であり、スパッタリング、ＣＶＤ、ＳＯＧ等によって形成することができる。
【００２８】
支持基板３と絶縁層４の材質は、支持基板３が選択的にエッチング等によって除去できるように選択する。また、支持基板３がプラスチック等の膜で形成される場合には、絶縁層４から支持基板３を剥離できるものでもよい。接着層５は、必要に応じて設けられ、絶縁層４を第１配線構造２に接着するためのものであり、接着後絶縁層４と一体化して絶縁体となるもの等で形成される。
【００２９】
第１配線構造２は、たとえばＡｌやＣｕ等の配線パターンである。また、ＤＲＡＭのキャパシタの蓄積電極のような多結晶シリコン等の半導体材料であってもよい。第１配線構造２は、その上面が同一レベルとなるように平坦化処理されているものとする。平坦化処理は、たとえば、化学機械研磨（ＣＭＰ）等によって実施できる。もちろん、特に平坦化処理をするまでもなく同一レベルの上面を有するものであれば、そのままでよい。
【００３０】
図１（Ｃ）に示すように、補助基盤６を裏返しにし、半導体基板１上の第１配線構造２上面上に配置する。この状態で、補助基盤６を半導体基板１上の第１配線構造に貼り合わせる（仮止め）。貼り合わせは、静電吸着法、真空吸着法、接着剤による接着等によって行なうことができる。
【００３１】
たとえば、支持基板３として金属基板を用いる場合、半導体基板１と支持基板３との間に電圧を印加し、両者を静電的に接着する。なお、その後の熱処理等により強固な接着が得られる。
【００３２】
支持基板３を、表面に酸化膜を形成したアルミニウム基板で形成し、その表面にＳＯＧ膜を塗布し、このＳＯＧ膜を接着層として両基板を貼り合わせることもできる。
【００３３】
別の方法として、支持基板３としてアルミニウム基板を用い、その上に絶縁層４としてＳＯＧ層を用い、半乾きの状態とする。別個の接着層は用いない。この半乾きのＳＯＧ層は、貼り合わせ後も平面形状を維持できる程度の強度を有するが、圧力により接着できる程度の柔らかさを有する状態とする。このような両基板を貼り合わせることもできる。
【００３４】
両基板を重ねた後、両基板を含む環境を真空状態とし、基板間の内部空間の圧力を下げ、その後外気中に取り出す。内部の低圧と外気圧との差により両基板は強く押しつけられ、貼り合わされる。さらに熱処理を行い、界面のメルトを利用したり、ＯＨ結合等により両基板を強く接合してもよい。
【００３５】
また、両基板を重ねた後、両側から圧力を印加することにより、両者を圧着してもよい。
【００３６】
貼り合わせ時には、両基板を弓型に反らせ、中央から徐々に貼り合わせれば、中央付近に気泡を残す可能性を低減することができる。
【００３７】
補助基盤６を半導体基板上に貼り合わせた後、図１（Ｄ）に示すように、支持基板３を除去する。支持基板がＡｌの場合、弗酸以外の酸を用いてＡｌを溶解すれば、絶縁層４のみが残る。絶縁層４をシリコン酸化膜で形成している場合、シリコン酸化膜は弗酸以外の酸ではエッチングされない。
【００３８】
なお、絶縁層４として、窒化膜を用いる場合、シリコン窒化膜は耐弗酸性があるため、支持基板の除去に弗酸を使用することもできる。また、支持基板にプラスチック等を使用する場合、支持基板の耐熱性に合わせ、絶縁層４はＳＯＧ法やスパッタ法等で作成することが好ましい。
【００３９】
支持基板３として比較的柔らかいビニール等の膜を使用し、表面にＳＯＧ膜を塗布し、外力によって平坦な表面を保った状態で半導体基板１上の第１配線構造に貼り合わせることも可能である。支持基板としてプラスチック等の有機材料を用いる場合、支持基板の除去を有機溶剤等を用いて行なうこともできる。
【００４０】
さらに、補助基盤６として支持基板のない絶縁膜を用いることもできる。たとえば、ポリイミド等の薄い絶縁膜を支持治具上に保持し、配線構造上にソフトに貼り合わせてもよい。
【００４１】
補助基盤は、同一構造のものを種々の半導体装置に用いることができるため、大量生産することが可能である。大量生産によりコストダウンを図れば、補助基盤を用いることによるコスト上昇は僅かなものとなる。一方、平坦な表面を有する層間絶縁膜の形成が容易となるため、製造コストの低減が可能である。
【００４２】
隣接する第１配線構造２間には、空洞７が形成される。この空洞は、真空、低圧ガス雰囲気、空気等で形成されるため、その誘電率は真空の誘電率と同等であり、シリコン酸化膜の約１／３である。したがって、配線間の寄生容量は約１／３になる。
【００４３】
絶縁層４は、第１配線構造２上に平坦な絶縁表面を提供する。このため、絶縁層４上に上層配線層を容易に形成することができる。
【００４４】
なお、必要に応じ、絶縁層４（および接着層５）を貫通してコンタクトホールを形成し、絶縁層４上に形成する上層配線層と第１配線構造２との電気的接触を形成する。
【００４５】
図２は、図１に示すような工程により多層配線を形成した半導体装置の配線構造を概略的に示す。図２（Ａ）は断面図を示し、図２（Ｂ）は１層の配線構造の一部平面構造を概略的に示す。
【００４６】
図２（Ａ）において、半導体基板１１表面上に第１配線層１２が形成される。第１配線層１２は、Ｔｉ層１２ａ、ＴｉＮ層１２ｂ、Ａｌ合金層１２ｃの積層で形成される。第１配線層１２は、所定位置において半導体基板１１表面上のデバイス構造に電気的に接続している。
【００４７】
第１配線層１２上に、図１に説明した工程により、層間絶縁層２１が配置されている。層間絶縁層２１は、コンタクトホール２３を有する。層間絶縁層２１の上には、第２配線層２２が配置されている。第２配線の一部は、コンタクトホール２３を介して第１配線層１２に電気的に接続されている。
【００４８】
第２配線層２２の上面には、層間絶縁層３１が配置されている。層間絶縁層３１には、コンタクトホール３３、３４が形成されている。
【００４９】
層間絶縁層３１の上には、第３配線層３２が形成されている。第２配線層３２の一部はコンタクトホール３３、３４を介して第２配線層２２に電気的に接続されている。第３配線層３２の上面には、全体を覆って絶縁層４１が配置されている。この絶縁層４１も、図１に示した工程によって形成することができる。
【００５０】
この３層配線構造において、各配線層内の配線は隣接する配線とエアギャップによって分離されている。したがって、同一間隔で配置された配線間の寄生容量はシリコン酸化物によって絶縁分離されている場合と較べ、寄生容量が１／３に低減する。
【００５１】
各層間絶縁層表面は平坦化されているため、上層配線層を容易に形成することができる。
【００５２】
図２（Ｂ）は、コンタクトホール下部分の第１配線層の平面構造を概略的に示す。配線層１２は、コンタクトホール下に配置される部分で幅が広く形成されている。この幅広部分の上にコンタクトホール２３が形成され、上層配線がコンタクトホール２３を介して電気的に接続される。
【００５３】
図３は、チップ周辺部の構成例を示す。図３（Ａ）はウエハの平面図を示し、図３（Ｂ）はウエハ内のチップの平面図を示し、図３（Ｃ）はチップ端部での断面図を示す。
【００５４】
図３（Ａ）に示すように、シリコンウエハ５１はその表面内に多数の半導体チップ５２を含む。
【００５５】
図３（Ｂ）は、１つの半導体チップ５２を拡大して示す。各チップ間にはスクライブ領域５３が形成されている。スクライブ領域５３内において、スクライブライン５４に沿って半導体ウエハを切断することにより、各チップ５２が分離される。
【００５６】
図３（Ｃ）は、スクライブ領域周辺の断面構造を示す。半導体基板１１表面上には、図２に示したような３層配線構造が形成されている。スクライブ領域５３においては、全領域が配線層１２、２２、３２によって占有されている。スクライブライン５４に沿ってチップを切断すると、チップ外周の側面は、配線層１２、２２、３２および層間絶縁層２１、３１、４１によって気密に封じられることになる。
【００５７】
なお、スクライブ領域５３に配置される配線層１２、２２、３２は、配線として用いられるものではなく、封止部材として用いられている。したがって、実際に配線として用いられる配線層とは別の材料、たとえば誘電体材料で形成してもよい。
【００５８】
また、実際に配線が配置される領域以外にも、配線層と同一の高さを有するダミー配線層を配置し、層間絶縁層の支持の役割を持たせてもよい。
【００５９】
図３（Ｃ）において、スクライブ領域５３の配線層はチップ全周をループ状に囲っている。これにより、チップ内部を気密に封じているが、さらにその内側に複数のループ状ダミー配線層を形成し、多重シール構造を形成してもよい。
【００６０】
以上、配線層の上面を同一レベルに調整し、その上に層間絶縁層を配置する場合を説明したが、半導体基板上の配線層の代わりに、電極構造を利用することもできる。この意味で、本明細書において、配線構造とは電極構造を含むものとする。
【００６１】
図４は、ＤＲＡＭに上述のエアーアイソレーション型多層配線構造を適用した場合を示す。
【００６２】
図４（Ａ）に示すように、半導体基板６１表面上に、フィールド酸化膜６２を形成し、活性領域を画定する。図中左側に示した部分がメモリセル領域に対応し、右側に示した部分が周辺回路のコンタクト部に対応する。
【００６３】
メモリセル領域においては、活性領域表面上に絶縁ゲート電極構造６３を形成する。ゲート電極６３側壁には側壁スペーサ６４が絶縁物等によって形成されている。絶縁ゲート電極構造およびフィールド酸化膜６２をマスクとしてイオン注入を行い、不純物ドープ領域６５、６６を形成する。不純物ドープ領域６５は、メモリセル領域のソース／ドレイン領域となるものであり、不純物ドープ領域６６は、周辺コンタクト部におけるコンタクト形成領域となる。
【００６４】
図４（Ｂ）に示すように、半導体基板６１表面上に絶縁膜６７を形成し、その表面をＣＭＰ等によって平坦化する。
【００６５】
図４（Ｃ）に示すように、絶縁膜６７表面上にレジストパターンを形成し、絶縁膜６７を貫通するコンタクトホール７０を形成する。その後、レジストパターンは除去する。コンタクトホールの形成により、コンタクトホール内に不純物ドープ領域６５、６６が露出される。
【００６６】
図４（Ｄ）に示すように、コンタクトホール７０内に埋込電極７１を形成する。たとえば、金属層または半導体層を表面上に堆積し、ＣＭＰ等によって研磨することにより絶縁膜６７が露出した平坦な表面を形成する。
【００６７】
図４（Ｅ）に示すように、平坦化された表面上に金属等の導電層を形成し、レジストパターンを用いてパターニングすることによりビット線７２を形成する。
【００６８】
図４（Ｆ）に示すように、ビット線７２を覆って絶縁層７３を形成し、ＣＭＰ等により表面を平坦化する。
【００６９】
図５（Ｇ）に示すように、絶縁層７３上にレジストパターンを形成し、埋込電極７１を露出するコンタクトホール７４を形成する。コンタクトホール形成後、レジストパターンは除去する。
【００７０】
図５（Ｈ）に示すように、半導体基板上に第１ドープト多結晶シリコン層７５を形成し、さらにその上にシリコン窒化膜７６をＣＶＤにより形成する。シリコン窒化膜７６表面上にレジストパターンを形成し、シリコン窒化膜７６、第１ドープト多結晶シリコン層７５をパターニングし、メモリセル領域において蓄積電極７５ａ、周辺コンタクト領域において引出電極７５ｂを形成する。その後、表面にキャパシタ絶縁膜となる絶縁層７７をＣＶＤ等により堆積する。たとえば、キャパシタ絶縁膜７７は窒化酸化シリコン膜によって形成する。
【００７１】
図５（Ｉ）に示すように、基板表面上に薄く（１００ｎｍ程度に）第２ドープト多結晶シリコン層７８を堆積し、異方性エッチングを行い、第１ドープト多結晶シリコン層７５ａ、７５ｂの外周にサイドウォールとして残させる。セル部では、第１ドープト多結晶シリコン層７５ａの間隔は狭いので、図５（Ｉ）に示すように、第１ドープトシリコン層７５ａの間は完全に第２ドープト多結晶シリコンにより埋められるが、周辺コンタクト領域の７５ｂの部分ではサイドウォールとなる。第２ドープト多結晶シリコン層７８は、メモリセル領域において対向電極となる。
【００７２】
なお、ここまでの工程は特願平８−２９３５９３号の実施例の欄に記載されている。次に、上述の実施例において説明した補助基盤を上面上に貼り付け、層間絶縁層を形成する。
【００７３】
図６（Ｊ）に示すように、基板表面上に貼り付けた絶縁層８０にコンタクトホール８１を形成する。周辺コンタクト領域においては、コンタクトホール８１内に露出した窒化シリコン層７６を除去する。このようにして、メモリセル領域において、対向電極７８を露出すると共に、周辺コンタクト領域において引出電極７５ｂを露出する。
【００７４】
その後、配線層８０上にアルミニウム等の配線層８２を形成し、パターニングすることによって上層配線層を形成する。なお、８３は空洞のまま残る。
【００７５】
なお、必要に応じ、さらに上層配線層８２表面を平坦化し、層間絶縁層、上層配線層を形成する。
【００７６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。たとえば、配線層としてＡｌ層の代わりにＣｕ層を用いてもよい。Ｃｕ層を用いる場合、その下層にＣｕの拡散バリアとなるバリアメタルを用いることが好ましい。Ｃｕ配線の側壁は、空隙によってアイソレーションされるため、側壁部でのＣｕ拡散の問題は生じない。
【００７７】
その他、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００７８】
【発明の効果】
以上説明したように、本発明によれば、隣接する配線間を空洞でアイソレーションすることにより、配線間の寄生容量を誘電体分離の場合と較べ、低減することができる。たとえば、酸化シリコン絶縁体を用いた場合と較べ、寄生容量は約１／３になる。
【００７９】
上面を同一レベルに調整した多数の配線構造上に平坦な表面を有する絶縁層を配置することにより、上層配線の形成が容易となる。このような配線層の形成は、たとえば補助基盤の張り合わせ工程と支持基板除去工程によって実現できるため、工程が単純化される。また、平坦な絶縁層を貼り合わせることにより、極めて優れた平坦性を得ることができる。
【００８０】
汎用性の高い補助基盤を用いることにより、製造コストの低減が可能となる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造方法を説明するための概略断面図である。
【図２】本発明の実施例による多層配線半導体装置の構成を概略的に示す断面図および底面図である。
【図３】本発明の実施例による半導体ウエハおよびその中の各半導体チップの構成を示す平面図および断面図である。
【図４】本発明の実施例によるＤＲＡＭの製造工程を説明するための断面図である。
【図５】本発明の実施例によるＤＲＡＭの製造工程を説明するための断面図である。
【図６】本発明の実施例によるＤＲＡＭの製造工程を説明するための断面図である。
【図７】従来技術の例を説明するための断面図である。
【図８】従来技術の例を説明するための断面図である。
【符号の説明】
１半導体基板
２第１配線構造
３支持基板
４絶縁層
５接着層
６補助基盤
７空洞
１１半導体基板
１２第１配線層
２１層間絶縁層
２２第２配線層
３１層間絶縁層
３２第３配線層
４１絶縁層
２３、３３、３４コンタクトホール
５３スクライブ領域
５４スクライブライン
６１半導体基板
６２フィールド絶縁膜
６３絶縁ゲート電極
６５、６６不純物ドープ領域
６７絶縁膜
７１埋込電極
７２ビット線
７３絶縁膜
７５第１ドープト多結晶シリコン
７７キャパシタ絶縁膜
７８第２ドープト多結晶シリコン層
８０層間絶縁層
８２上層配線層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a highly integrated semiconductor device and a method for manufacturing the same, and more particularly to a high-integrated semiconductor device with high speed and low power consumption that can be manufactured at a low manufacturing cost and a method for manufacturing the same.
[0002]
[Prior art]
As the degree of integration of semiconductor integrated circuit devices increases, the area occupied by circuit elements such as transistors and capacitors formed on the semiconductor chip decreases. Reduction of the occupied area of the circuit element leads to reduction of the occupied area of the electrode structure and wiring pattern formed thereon.
[0003]
In the case where the same current is caused to flow by halving the width of the wiring, the height of the wiring is doubled to avoid deterioration of the wiring life due to an increase in current density. Even if the wiring interval after forming the wiring pattern is the same, the aspect ratio of the gap between the wirings is doubled. If the wiring interval is also halved, the aspect ratio of the gap is quadrupled.
[0004]
In highly integrated semiconductor devices, multilayer wiring is essential. When forming the upper wiring in the lower wiring layer, it is necessary to cover the lower wiring surface with an interlayer insulating film. If the irregularities on the surface of the interlayer insulating film are severe, not only lithography becomes difficult, but also when current is passed, the wiring in the irregularities is easily disconnected due to migration, and the reliability of the upper layer wiring is lowered. Therefore, various techniques for flattening the underlying surface of the wiring layer have been developed.
[0005]
An example of the prior art will be described with reference to FIGS. In FIG. 7A, it is assumed that a semiconductor device structure is already formed over the semiconductor substrate 101, an interlayer insulating film is provided thereon, and the surface is planarized. An electrode structure 102 is formed on the semiconductor substrate 101.
[0006]
As shown in FIG. 7B, an insulating film 103 is formed on the surface of the substrate 101 on which the electrode structure 102 is formed by, for example, CVD. At this time, if the aspect ratio of the gap between the electrode structures 102 is high, the gap cannot be completely filled with the insulating film 103, and a cavity 104 may be generated. Further, the insulating film 103 formed on the surface of the electrode structure 102 takes over the base shape, and unevenness is generated on the surface.
[0007]
As shown in FIG. 7C, a wiring layer 110 is formed over the insulating film 103. The wiring layer 110 grows following the shape of the underlying surface, a grain boundary is generated at a position corresponding to the boundary between the electrode structures 102, and a constricted portion 111 is easily generated on the surface.
[0008]
When such a wiring layer 110 is patterned to form a wiring pattern and a current is passed, resistance at the grain boundary portion is high and electromigration is likely to occur. If atoms in the wiring pattern 110 move due to electromigration, it may cause disconnection of the wiring. In order to eliminate such a failure, it is desirable to flatten the surface of the insulating layer 103 and form the wiring layer 110 on the flattened surface.
[0009]
There is a method of using a coating insulating film (such as SOG) instead of forming the CVD insulating film or together with the CVD insulating film. Since the coating insulating film is a liquid, a flat surface can be formed even if the coating insulating film is coated on a stepped surface. However, the quality of the oxide film formed by the coating insulating film does not reach that of the CVD insulating film. Further, when a thick coating insulating film is formed, cracks are likely to enter the insulating film. As described above, it is difficult to form a highly reliable insulating film using only the coated insulating film.
[0010]
FIG. 8 shows an example in which upper wiring is formed on an insulating film whose surface is planarized.
As shown in FIG. 7B, the surface of the semiconductor substrate on which the insulating film 103 is grown is polished by, for example, chemical mechanical polishing (CMP), the surface is flattened, and the surface of the electrode structure 102 is exposed.
[0011]
As shown in FIG. 8A, at this time, the upper end of the internal cavity 104 may be exposed on the upper surface.
[0012]
As shown in FIG. 8B, when the upper end of the cavity 104 is exposed, the interior of the cavity 104 is filled with SOG 106 or the like, and further polished as necessary to flatten the surface and the electrode structure 102 is formed. Expose.
[0013]
As shown in FIG. 8C, an insulating film 107 is formed over a substrate whose surface is planarized. The insulating film 107 can be formed flat over the flattened surface.
[0014]
As shown in FIG. 8D, the wiring layer 110 is formed over the insulating film 107 having a flat surface. Since the wiring layer 110 is formed on a flat base, it has a flat surface and can prevent grain boundaries from being generated inside. Thereafter, the wiring layer 110 is patterned to form a wiring pattern.
[0015]
Since the wiring layer 110 is formed on a flat surface, it is possible to prevent accidents such as a decrease in accuracy in photolithography and disconnection during use.
[0016]
Further, BPSG containing boron (B) and phosphorus (P) in the silicon oxide film can be reflowed by heat treatment. Even if the surface of the BPSG film immediately after deposition has irregularities, the irregularities can be reduced by performing a heat treatment for about 10 minutes or more at a temperature of 850 ° C. or higher. However, it is reported that boron contained in BPSG has radioactive isotopes, and neutrons are generated, causing soft errors similar to alpha rays. For this reason, BPSG including B is in a direction to avoid use. The use of BPSG is limited to wiring using a high melting point material, and a low melting point material such as Al cannot withstand the heat of 850 ° C. and cannot be used.
[0017]
As described above, by flattening the surface of the insulating layer, it becomes easy to form the upper layer wiring. However, as the width of the wiring pattern becomes narrower and the height becomes higher, another problem arises from the step on the surface. When the height of the wiring layer is doubled, the area of the side surface of the wiring layer is also doubled, and the parasitic capacitance between adjacent wirings is also increased. The increase in parasitic capacitance hinders the high speed operation and low power consumption of the integrated circuit.
[0018]
In order to reduce the wiring resistance, the use of Cu instead of Al has been studied. However, it is known that Cu easily diffuses in the silicon oxide film. When a silicon oxide film is used as the insulating film between the wirings, the insulation between the Cu wirings is likely to deteriorate. There is a demand for a technique that uses Cu wiring and realizes good insulation between wirings.
[0019]
[Problems to be solved by the invention]
Along with higher integration of semiconductor devices, it is required to flatten the surface of an insulating layer between wiring layers and to reduce parasitic capacitance between wirings.
[0020]
An object of the present invention is to provide a semiconductor device capable of flattening the surface of an insulating layer between wiring layers and reducing parasitic capacitance between wirings.
[0021]
Another object of the present invention is to provide a manufacturing method capable of efficiently manufacturing such a semiconductor device.
[0022]
[Means for Solving the Problems]
According to one aspect of the present invention,
A semiconductor chip having a device structure;
A plurality of wiring structures formed on the semiconductor chip, having an upper surface at the same level and separated from each other by a gap;
The reaching side surfaces of the semiconductor chip periphery in the semiconductor chip periphery are formed in a loop shape, and the seal member having a top surface of the plurality of wiring structure and the same level,
An insulating film affixed on the upper surface of the wiring structure and the entire upper surface of the seal member;
I have a,
A semiconductor device in which the outer periphery of the semiconductor chip is hermetically sealed by the seal member and the insulating film is provided.
[0023]
According to another aspect of the invention,
Forming a plurality of wiring structures having a top surface at the same level and separated by air gaps on a semiconductor chip having a device structure of a semiconductor substrate including a plurality of semiconductor chips;
A position included between a peripheral and on the scribe line of the semiconductor chip of the semiconductor substrate has a top surface of the plurality of interconnect structure and the same level, forming a seal member having a loop-like planar shape,
A planarization step of attaching an insulating film on the upper surface of the plurality of wiring structures and on the entire upper surface of the seal member, and forming a gap between adjacent wiring structures;
Cutting the semiconductor substrate along the scribe line on the seal member to form a semiconductor chip in which the outer periphery of the semiconductor chip is hermetically sealed by the seal member and the insulating film ;
A method for manufacturing a semiconductor device is provided.
[0024]
The surface of the insulating layer can be flattened by making the upper surfaces of many first wiring structures the same level and attaching an insulating film to the upper surfaces. Further, since the first wiring structures are separated by the air gap, the parasitic capacitance is reduced.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0026]
As shown in FIG. 1A, a first wiring structure 2 is formed on an insulating surface of a semiconductor substrate 1 on which a device structure is formed. The first wiring structure 2 is electrically connected to the semiconductor device in the semiconductor substrate 1 at a predetermined position. The width of each first wiring structure is, for example, 0.25 μm or less, and the height is 0.5 μm or more. In particular, in a highly integrated semiconductor device, the width of the first wiring structure 2 is 0.15 μm or less and the height is 0.45 μm. In these wiring structures, the aspect ratio is 2 or more, or 3 or more.
[0027]
As shown in FIG. 1B, an auxiliary substrate in which an insulating layer 4 and an adhesive layer 5 are formed on a supporting substrate 3 is prepared separately from the semiconductor substrate 1. The support substrate 3 is formed of a metal such as Al or stainless steel, or a semiconductor or insulator such as plastic such as silicon or polyimide. The insulating layer 4 is a silicon oxide film having a thickness of about 100 nm to 500 nm, for example, and can be formed by sputtering, CVD, SOG, or the like.
[0028]
The materials of the support substrate 3 and the insulating layer 4 are selected so that the support substrate 3 can be selectively removed by etching or the like. When the support substrate 3 is formed of a film such as plastic, the support substrate 3 may be peeled from the insulating layer 4. The adhesive layer 5 is provided as necessary, and is used for adhering the insulating layer 4 to the first wiring structure 2. The adhesive layer 5 is formed of an insulating material that is integrated with the insulating layer 4 after bonding.
[0029]
The first wiring structure 2 is a wiring pattern such as Al or Cu. Further, it may be a semiconductor material such as polycrystalline silicon such as a storage electrode of a DRAM capacitor. It is assumed that the first wiring structure 2 is flattened so that the upper surface thereof is at the same level. The planarization process can be performed by, for example, chemical mechanical polishing (CMP). Of course, as long as it has the same level upper surface, it is not necessary to perform the flattening process.
[0030]
As shown in FIG. 1C, the auxiliary base 6 is turned over and placed on the upper surface of the first wiring structure 2 on the semiconductor substrate 1. In this state, the auxiliary substrate 6 is bonded to the first wiring structure on the semiconductor substrate 1 (temporarily fixed). Bonding can be performed by an electrostatic adsorption method, a vacuum adsorption method, adhesion with an adhesive, or the like.
[0031]
For example, when using a metal substrate as the support substrate 3, a voltage is applied between the semiconductor substrate 1 and the support substrate 3, and both are electrostatically bonded. Note that strong adhesion can be obtained by subsequent heat treatment or the like.
[0032]
The support substrate 3 may be formed of an aluminum substrate having an oxide film formed on the surface, an SOG film may be applied to the surface, and the two substrates may be bonded using the SOG film as an adhesive layer.
[0033]
As another method, an aluminum substrate is used as the support substrate 3 and an SOG layer is used as the insulating layer 4 thereon, so that the substrate is semi-dry. A separate adhesive layer is not used. This semi-dry SOG layer has such a strength that it can maintain a planar shape even after being bonded, but has a softness that can be bonded by pressure. Such both substrates can also be bonded together.
[0034]
After stacking both substrates, the environment including both substrates is evacuated, the pressure in the internal space between the substrates is lowered, and then taken out into the outside air. Due to the difference between the internal low pressure and the external pressure, both substrates are strongly pressed and bonded together. Further, heat treatment may be performed to use the melt at the interface, or to strongly bond the two substrates by OH bonding or the like.
[0035]
Alternatively, after the two substrates are stacked, the two may be pressure-bonded by applying pressure from both sides.
[0036]
At the time of bonding, if both substrates are warped in a bow shape and gradually bonded from the center, the possibility of leaving bubbles near the center can be reduced.
[0037]
After the auxiliary substrate 6 is bonded to the semiconductor substrate, the support substrate 3 is removed as shown in FIG. When the support substrate is Al, if the Al is dissolved using an acid other than hydrofluoric acid, only the insulating layer 4 remains. When the insulating layer 4 is formed of a silicon oxide film, the silicon oxide film is not etched with an acid other than hydrofluoric acid.
[0038]
When a nitride film is used as the insulating layer 4, the silicon nitride film is resistant to hydrofluoric acid, so hydrofluoric acid can be used to remove the support substrate. Moreover, when using plastic etc. for a support substrate, it is preferable to produce the insulating layer 4 by SOG method, a sputtering method, etc. according to the heat resistance of a support substrate.
[0039]
It is also possible to use a relatively soft film such as vinyl as the support substrate 3, apply an SOG film on the surface, and bond the first substrate to the first wiring structure on the semiconductor substrate 1 while maintaining a flat surface by external force. . When an organic material such as plastic is used as the support substrate, the support substrate can be removed using an organic solvent or the like.
[0040]
Furthermore, an insulating film without a supporting substrate can be used as the auxiliary substrate 6. For example, a thin insulating film such as polyimide may be held on a support jig and softly bonded onto the wiring structure.
[0041]
Since the auxiliary substrate having the same structure can be used for various semiconductor devices, it can be mass-produced. If the cost is reduced by mass production, the cost increase due to the use of the auxiliary base will be small. On the other hand, since it is easy to form an interlayer insulating film having a flat surface, the manufacturing cost can be reduced.
[0042]
A cavity 7 is formed between the adjacent first wiring structures 2. Since this cavity is formed by a vacuum, a low-pressure gas atmosphere, air, or the like, the dielectric constant is equivalent to the dielectric constant of vacuum, which is about 1/3 of the silicon oxide film. Therefore, the parasitic capacitance between the wirings is about 1/3.
[0043]
The insulating layer 4 provides a flat insulating surface on the first wiring structure 2. For this reason, an upper wiring layer can be easily formed on the insulating layer 4.
[0044]
If necessary, a contact hole is formed through the insulating layer 4 (and the adhesive layer 5), and electrical contact between the upper wiring layer formed on the insulating layer 4 and the first wiring structure 2 is formed.
[0045]
FIG. 2 schematically shows a wiring structure of a semiconductor device in which a multilayer wiring is formed by the process as shown in FIG. 2A shows a cross-sectional view, and FIG. 2B schematically shows a partial planar structure of a one-layer wiring structure.
[0046]
In FIG. 2A, a first wiring layer 12 is formed on the surface of the semiconductor substrate 11. The first wiring layer 12 is formed by stacking a Ti layer 12a, a TiN layer 12b, and an Al alloy layer 12c. The first wiring layer 12 is electrically connected to the device structure on the surface of the semiconductor substrate 11 at a predetermined position.
[0047]
An interlayer insulating layer 21 is disposed on the first wiring layer 12 by the process described in FIG. The interlayer insulating layer 21 has a contact hole 23. A second wiring layer 22 is disposed on the interlayer insulating layer 21. A part of the second wiring is electrically connected to the first wiring layer 12 through the contact hole 23.
[0048]
An interlayer insulating layer 31 is disposed on the upper surface of the second wiring layer 22. Contact holes 33 and 34 are formed in the interlayer insulating layer 31.
[0049]
A third wiring layer 32 is formed on the interlayer insulating layer 31. A part of the second wiring layer 32 is electrically connected to the second wiring layer 22 through contact holes 33 and 34. An insulating layer 41 is disposed on the upper surface of the third wiring layer 32 so as to cover the whole. The insulating layer 41 can also be formed by the process shown in FIG.
[0050]
In this three-layer wiring structure, the wiring in each wiring layer is separated from the adjacent wiring by an air gap. Therefore, the parasitic capacitance between the wirings arranged at the same interval is reduced to 1/3 as compared with the case where the insulation is separated by silicon oxide.
[0051]
Since the surface of each interlayer insulating layer is flattened, the upper wiring layer can be easily formed.
[0052]
FIG. 2B schematically shows a planar structure of the first wiring layer under the contact hole. The wiring layer 12 is formed with a wide width at a portion disposed under the contact hole. A contact hole 23 is formed on the wide portion, and the upper layer wiring is electrically connected through the contact hole 23.
[0053]
FIG. 3 shows a configuration example of the peripheral portion of the chip. 3A shows a plan view of the wafer, FIG. 3B shows a plan view of chips in the wafer, and FIG. 3C shows a cross-sectional view at the end of the chip.
[0054]
As shown in FIG. 3A, the silicon wafer 51 includes a large number of semiconductor chips 52 in its surface.
[0055]
FIG. 3B shows an enlarged view of one semiconductor chip 52. A scribe region 53 is formed between the chips. Each chip 52 is separated by cutting the semiconductor wafer along the scribe line 54 in the scribe region 53.
[0056]
FIG. 3C shows a cross-sectional structure around the scribe region. A three-layer wiring structure as shown in FIG. 2 is formed on the surface of the semiconductor substrate 11. In the scribe region 53, the entire region is occupied by the wiring layers 12, 22, and 32. When the chip is cut along the scribe line 54, the side surfaces on the outer periphery of the chip are hermetically sealed by the wiring layers 12, 22, 32 and the interlayer insulating layers 21, 31, 41.
[0057]
Note that the wiring layers 12, 22, and 32 disposed in the scribe region 53 are not used as wiring, but are used as sealing members. Therefore, it may be formed of a material different from the wiring layer actually used as the wiring, for example, a dielectric material.
[0058]
Further, a dummy wiring layer having the same height as the wiring layer may be disposed in addition to a region where the wiring is actually disposed, and may serve to support the interlayer insulating layer.
[0059]
In FIG. 3C, the wiring layer of the scribe region 53 surrounds the entire periphery of the chip in a loop shape. As a result, the inside of the chip is hermetically sealed, but a plurality of loop dummy wiring layers may be formed further inside to form a multiple seal structure.
[0060]
As described above, the case where the upper surface of the wiring layer is adjusted to the same level and the interlayer insulating layer is arranged thereon has been described. However, an electrode structure can be used instead of the wiring layer on the semiconductor substrate. In this sense, in this specification, the wiring structure includes an electrode structure.
[0061]
FIG. 4 shows a case where the above-described air isolation multilayer wiring structure is applied to a DRAM.
[0062]
As shown in FIG. 4A, a field oxide film 62 is formed on the surface of the semiconductor substrate 61 to define an active region. In the drawing, the portion shown on the left side corresponds to the memory cell region, and the portion shown on the right side corresponds to the contact portion of the peripheral circuit.
[0063]
In the memory cell region, an insulated gate electrode structure 63 is formed on the active region surface. Side wall spacers 64 are formed on the side walls of the gate electrode 63 with an insulator or the like. Ion implantation is performed using the insulated gate electrode structure and the field oxide film 62 as a mask to form impurity doped regions 65 and 66. The impurity doped region 65 becomes a source / drain region of the memory cell region, and the impurity doped region 66 becomes a contact formation region in the peripheral contact portion.
[0064]
As shown in FIG. 4B, an insulating film 67 is formed on the surface of the semiconductor substrate 61, and the surface is planarized by CMP or the like.
[0065]
As shown in FIG. 4C, a resist pattern is formed on the surface of the insulating film 67 and a contact hole 70 penetrating the insulating film 67 is formed. Thereafter, the resist pattern is removed. By forming the contact hole, the impurity doped regions 65 and 66 are exposed in the contact hole.
[0066]
As shown in FIG. 4D, a buried electrode 71 is formed in the contact hole 70. For example, a metal layer or a semiconductor layer is deposited on the surface and polished by CMP or the like to form a flat surface with the insulating film 67 exposed.
[0067]
As shown in FIG. 4E, a bit line 72 is formed by forming a conductive layer such as metal on the planarized surface and patterning it using a resist pattern.
[0068]
As shown in FIG. 4F, an insulating layer 73 is formed to cover the bit line 72, and the surface is planarized by CMP or the like.
[0069]
As shown in FIG. 5G, a resist pattern is formed over the insulating layer 73 and a contact hole 74 exposing the embedded electrode 71 is formed. After the contact hole is formed, the resist pattern is removed.
[0070]
As shown in FIG. 5H, a first doped polycrystalline silicon layer 75 is formed on a semiconductor substrate, and a silicon nitride film 76 is further formed thereon by CVD. A resist pattern is formed on the surface of the silicon nitride film 76, the silicon nitride film 76 and the first doped polycrystalline silicon layer 75 are patterned, and a storage electrode 75a is formed in the memory cell region and an extraction electrode 75b is formed in the peripheral contact region. Thereafter, an insulating layer 77 to be a capacitor insulating film is deposited on the surface by CVD or the like. For example, the capacitor insulating film 77 is formed of a silicon nitride oxide film.
[0071]
As shown in FIG. 5I, a second doped polycrystalline silicon layer 78 is deposited thinly (on the order of 100 nm) on the substrate surface, anisotropic etching is performed, and the first doped polycrystalline silicon layers 75a and 75b are formed. Leave as a sidewall on the outer periphery. In the cell portion, since the interval between the first doped polycrystalline silicon layers 75a is narrow, the space between the first doped silicon layers 75a is completely filled with the second doped polycrystalline silicon as shown in FIG. In the peripheral contact region 75b, a sidewall is formed. Second doped polycrystalline silicon layer 78 serves as a counter electrode in the memory cell region.
[0072]
The steps up to here are described in the column of Examples in Japanese Patent Application No. 8-293593. Next, the auxiliary substrate described in the above embodiment is attached to the upper surface to form an interlayer insulating layer.
[0073]
As shown in FIG. 6J, a contact hole 81 is formed in the insulating layer 80 attached on the substrate surface. In the peripheral contact region, the silicon nitride layer 76 exposed in the contact hole 81 is removed. In this manner, the counter electrode 78 is exposed in the memory cell region, and the extraction electrode 75b is exposed in the peripheral contact region.
[0074]
Thereafter, a wiring layer 82 of aluminum or the like is formed on the wiring layer 80 and patterned to form an upper wiring layer. Note that 83 remains hollow.
[0075]
If necessary, the surface of the upper wiring layer 82 is further flattened to form an interlayer insulating layer and an upper wiring layer.
[0076]
Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. For example, a Cu layer may be used as the wiring layer instead of the Al layer. When a Cu layer is used, it is preferable to use a barrier metal serving as a Cu diffusion barrier in the lower layer. Since the side wall of the Cu wiring is isolated by the air gap, the problem of Cu diffusion in the side wall portion does not occur.
[0077]
It will be apparent to those skilled in the art that other various modifications, improvements, combinations, and the like can be made.
[0078]
【The invention's effect】
As described above, according to the present invention, it is possible to reduce the parasitic capacitance between wirings as compared with the case of dielectric separation by isolating adjacent wirings with a cavity. For example, the parasitic capacitance is about 1/3 as compared with the case where a silicon oxide insulator is used.
[0079]
By disposing an insulating layer having a flat surface on a large number of wiring structures whose upper surfaces are adjusted to the same level, formation of the upper layer wiring is facilitated. The formation of such a wiring layer can be realized by, for example, an auxiliary substrate laminating step and a supporting substrate removing step, which simplifies the process. In addition, extremely excellent flatness can be obtained by bonding a flat insulating layer.
[0080]
Manufacturing costs can be reduced by using a highly versatile auxiliary base.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
2A and 2B are a cross-sectional view and a bottom view schematically showing a configuration of a multilayer wiring semiconductor device according to an embodiment of the present invention.
FIGS. 3A and 3B are a plan view and a cross-sectional view showing a configuration of a semiconductor wafer according to an embodiment of the present invention and semiconductor chips therein. FIGS.
FIG. 4 is a cross-sectional view for explaining a manufacturing process of a DRAM according to an embodiment of the present invention;
FIG. 5 is a cross-sectional view for explaining a manufacturing process of a DRAM according to an embodiment of the present invention;
FIG. 6 is a cross-sectional view illustrating a manufacturing process of a DRAM according to an embodiment of the present invention.
FIG. 7 is a cross-sectional view for explaining an example of the prior art.
FIG. 8 is a cross-sectional view for explaining an example of the prior art.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 1st wiring structure 3 Support substrate 4 Insulating layer 5 Adhesive layer 6 Auxiliary base 7 Cavity 11 Semiconductor substrate 12 1st wiring layer 21 Interlayer insulating layer 22 2nd wiring layer 31 Interlayer insulating layer 32 3rd wiring layer 41 Insulation Layers 23, 33, 34 Contact hole 53 Scribe region 54 Scribe line 61 Semiconductor substrate 62 Field insulating film 63 Insulated gate electrode 65, 66 Impurity doped region 67 Insulating film 71 Embedded electrode 72 Bit line 73 Insulating film 75 First doped polycrystal Silicon 77 Capacitor insulating film 78 Second doped polycrystalline silicon layer 80 Interlayer insulating layer 82 Upper wiring layer

Claims

デバイス構造を有する半導体チップと、
前記半導体チップ上に形成され、同一レベルの上面を有し、空隙によって互いに分離されている複数の配線構造体と、
前記半導体チップ周辺部で半導体チップ外周の側面に達し、ループ状に形成され、前記多数の配線構造体と同一レベルの上面を有するシール部材と、
前記配線構造体の上面およびシール部材の全上面上に貼り付けられた絶縁膜と、
を有し、
前記シール部材と前記絶縁膜とによって前記半導体チップ外周を気密に封じた半導体装置。A semiconductor chip having a device structure;
A plurality of wiring structures formed on the semiconductor chip, having an upper surface at the same level and separated from each other by a gap;
The reaching side surfaces of the semiconductor chip periphery in the semiconductor chip periphery are formed in a loop shape, and the seal member having a top surface of the plurality of wiring structure and the same level,
An insulating film affixed on the upper surface of the wiring structure and the entire upper surface of the seal member;
I have a,
A semiconductor device in which an outer periphery of the semiconductor chip is hermetically sealed by the sealing member and the insulating film .

前記配線構造体、前記シール部材、前記絶縁膜が複数組積層されている請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein a plurality of sets of the wiring structure, the seal member, and the insulating film are laminated.

多数の半導体チップを含む半導体基板の、デバイス構造を有する半導体チップ上に、同一レベルの上面を有し、空隙によって分離される多数の配線構造体を形成する工程と、
前記半導体基板の半導体チップの周辺上且つスクライブラインを間に含む位置に、前記多数の配線構造体と同一レベルの上面を有し、ループ状の平面形状を有するシール部材を形成する工程と、
前記多数の配線構造体の上面上および前記シール部材の全上面上に絶縁膜を貼り付け、隣接する配線構造体間に空隙を形成する平坦化工程と、
前記シール部材上の前記スクライブラインに沿って半導体基板を切断し、前記シール部材と前記絶縁膜とによって前記半導体チップ外周を気密に封じた半導体チップとする工程と、
を含む半導体装置の製造方法。Forming a plurality of wiring structures having a top surface at the same level and separated by air gaps on a semiconductor chip having a device structure of a semiconductor substrate including a plurality of semiconductor chips;
Forming a sealing member having a loop-like planar shape on the periphery of the semiconductor chip of the semiconductor substrate and including a scribe line between the upper surface of the multiple wiring structures at the same level;
A planarization step of attaching an insulating film on the upper surface of the plurality of wiring structures and on the entire upper surface of the seal member, and forming a gap between adjacent wiring structures;
Cutting the semiconductor substrate along the scribe line on the seal member to form a semiconductor chip in which the outer periphery of the semiconductor chip is hermetically sealed by the seal member and the insulating film ;
A method of manufacturing a semiconductor device including:

前記平坦化工程が、
支持基板上に絶縁膜を有する補助基盤を準備する工程と、
前記半導体基板上の第１配線構造体の上面に前記補助基盤の絶縁膜を貼り付ける工程と、
前記補助基盤の支持基板を選択的に除去する工程とを含む請求項３記載の半導体装置の製造方法。The planarization step comprises:
Preparing an auxiliary substrate having an insulating film on a support substrate;
Pasting the auxiliary base insulating film on the upper surface of the first wiring structure on the semiconductor substrate;
The method for manufacturing a semiconductor device according to claim 3, further comprising a step of selectively removing the support substrate of the auxiliary base.

前記補助基盤が絶縁膜上に接着剤層を有し、前記絶縁膜を貼り付ける工程が該接着剤層を用いるものである請求項４記載の半導体装置の製造方法。 5. The method of manufacturing a semiconductor device according to claim 4, wherein the auxiliary substrate has an adhesive layer on the insulating film, and the step of attaching the insulating film uses the adhesive layer.