JP3949875B2

JP3949875B2 - Clock phase correction circuit

Info

Publication number: JP3949875B2
Application number: JP2000175919A
Authority: JP
Inventors: 恒夫藤原
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-06-12
Filing date: 2000-06-12
Publication date: 2007-07-25
Anticipated expiration: 2020-06-12
Also published as: JP2001357632A

Description

【０００１】
【発明の属する技術分野】
本発明は、ディスク状記録媒体に記録された各種信号を読み出して、記録データと位相同期したクロックを生成するためのクロック位相補正回路に関する。
【０００２】
【従来の技術】
近年、光磁気ディスク等のディスク状記録媒体に、位相情報を有するマーク（以後、クロックマークと称する）をプリフォーマットして、このクロックマークの再生信号を用いてビット単位のチャネルクロックをＰＬＬ(Phase Lock Loop) 回路によって生成し、このチャネルクロックを記録／再生に用いる方式、いわゆる外部クロック方式のディスク媒体やディスク記録再生装置が提案されている。
【０００３】
こうした外部クロック方式では、チャネルクロックを生成する信号経路と記録ビットを再生する信号経路とが異なるため、位相ずれが生ずる。
【０００４】
この対策として、特開平５−８１７８２号公報では、再生時に、チャネルクロックと記録ビットの再生データとの位相差に相当する遅延量だけ、チャネルクロックを遅延させるような位相補正が行われている。この遅延量の最適値は、記録を行った装置や周囲温度などによって変動する。そこで、ディスクの記録セクタに固定パターン領域を確保し、データ記録と同時に所定の固定パターンを記録して、この固定パターンの再生信号とチャネルクロックとの位相差を検出し、その位相差から遅延量の最適値を決定することができる。
【０００５】
図７は、従来のクロック位相補正回路の一例を示すブロック図である。光磁気ディスク１はモータ２によって回転し、ピックアップ３がデータの読み取りまたは書き込みを行う。光磁気ディスク１には、クロックマークがプリフォーマットされ、さらに上述の固定パターンが記録データとともに記録されている。ピックアップ３からの信号は信号処理回路４で処理される。
【０００６】
ピックアップ３がクロックマークを読み取ると、クロックマークの再生信号はＰＬＬ回路４に供給され、ＰＬＬ回路４は記録データに同期したチャネルクロック１５を生成し、位相制御回路１４へ出力する。
【０００７】
ピックアップ３が記録データを読み取ると、記録データの再生信号はＡＤ変換器（ＡＤＣ）８に供給され、ＡＤ変換器８は位相制御回路１４からのサンプリングクロック１６に基づいてサンプリングを行い、デジタルデータに変換する。位相差検出回路１０は、ＡＤ変換器８からのデータを用いて、サンプリングクロック１６と記録データの再生信号との位相差をビット毎に検出する。平均回路１３は、位相差検出回路１０が出力する位相差について移動平均を演算し、位相差データとして位相制御回路１４へ供給する。
【０００８】
タイミング生成部１２は固定パターン識別信号１７を位相制御回路１４へ出力する。位相制御回路１４は、この固定パターン識別信号１７を用いて記録データの中から固定パターン領域を判別し、固定パターン領域に対応した位相差データを保存するとともに、この位相差データに相当する遅延量を決定し、この遅延量に基づいてチャネルクロック１５を遅延することによって、サンプリングクロック１６の位相を補正し、実際の記録データと同期させる。
【０００９】
【発明が解決しようとする課題】
図７に示す位相差検出回路１０は、サンプリングクロック１６と記録データの再生信号との位相差を、たとえば−１８０°から＋１８０°の範囲で出力する。そのため、両者の位相差が１８０°近傍にある場合、たとえば＋１７９°、＋１８０°と増加し、次に＋１８０°を超えて＋１８１°になると、位相差検出回路１０は−１７９°を出力するため、出力がステップ的に減少することになる。逆に、両者の位相差が−１７９°、−１８０°と減少し、次に−１８０°を超えて−１８１°になると、位相差検出回路１０は＋１７９°を出力するため、出力がステップ的に増加することになる。
【００１０】
こうした出力範囲の境界を折返し点と称し、折返し点付近では、ノイズ等の影響によって出力信号がビット毎に大きく変動して、位相差検出の連続性が失われるため、後段の位相制御回路１４の動作が極めて不安定になる。また、平均回路１３がビット毎の位相差を移動平均しているため、位相差の符合がビット毎に異なると、平均演算の意義が損なわれてしまう。
【００１１】
本発明の目的は、クロック位相差が折返し点付近にあっても、安定した動作を確保できるクロック位相補正回路を提供することである。
【００１２】
【課題を解決するための手段】
本発明は、ディスク状記録媒体に記録された、位相情報を有するクロックマークおよび記録データと位相同期した固定パターンを読み出して、記録データと位相同期したクロックを生成するためのクロック位相補正回路であって、
クロックマークの再生信号を用いて記録データに同期したチャネルクロックを生成するＰＬＬ手段と、
該チャネルクロックと固定パターンの再生信号との位相差を検出し、出力信号の折返し点が互いに相違する複数の位相差検出手段と、
各位相差検出手段の出力信号のうち、各折返し点から離れたものを選択する位相差選択手段と、
位相差選択手段が選択した出力信号を用いて、ＰＬＬ手段が生成したチャネルクロックの位相を制御する位相制御手段とを備えることを特徴とするクロック位相補正回路である。
【００１３】
本発明に従えば、出力信号の折返し点が互いに相違する複数の位相差検出手段を設けて、各位相差検出手段の出力信号のうち各折返し点から離れたものを選択することによって、折返し点付近での出力変動を排除できるため、位相差検出の連続性を確保できる。その結果、後段の位相制御回路の動作が安定になり、高精度のクロックを生成できる。
【００１４】
また本発明は、出力信号の折返し点が１８０°相違する２つの位相差検出手段を備えることを特徴とする。
【００１５】
本発明に従えば、折返し点が１８０°相違する２つの位相差検出手段を設けることによって、回路規模をあまり増加させることなく、安定した位相差検出が可能になる。
【００１６】
また本発明は、前記位相差選択手段は、各位相差検出手段が出力する位相差のいずれかの絶対値を演算する位相差絶対値演算手段と、
位相差絶対値演算手段の演算結果に応じて、各位相差検出手段が出力する位相差のいずれかを選択する選択手段とを含むことを特徴とする。
【００１７】
本発明に従えば、各位相差検出手段の出力信号のうち、いずれかの絶対値を演算することによって、各出力信号が折返し点からどれぐらい離れているかを判定でき、その判定結果に応じて折返し点から最も離れた出力信号を選択することができる。そのため、簡単な回路構成で安定した位相差検出が可能になる。
【００１８】
また本発明は、前記位相制御手段は、前記位相差選択手段の選択結果に応じて、チャネルクロックを反転させて位相調整を行うことを特徴とする。
【００１９】
本発明に従えば、チャネルクロックを反転させることで、１８０°位相遅延と同じ効果が得られるため、たとえばディレイ素子を用いて位相調整を行う場合、最大３６０°遅延から最大１８０°遅延だけで対処可能になり、ディレイ素子の回路規模を低減できる。
【００２０】
【発明の実施の形態】
図１は、本発明の実施の一形態を示すブロック図である。光磁気ディスク２１はモータ２２によって回転し、ピックアップ２３がデータの読み取りまたは書き込みを行う。光磁気ディスク２１には、クロックマークがプリフォーマットされ、さらにデータ記録と同時に記録された固定パターンが記録データとともに記録されている。ピックアップ２３からの信号は信号処理回路２４で処理される。
【００２１】
図６は、光磁気ディスクのフォーマットの一例を示す説明図である。光磁気ディスクの記録領域は、図６（Ａ）に示すように、セクタ単位で区分されており、各セクタの先頭部分にはセクタのアドレス情報が記録される。図６（Ｂ）はセクタの先頭部分を拡大したもので、セクタ先頭から一定間隔でクロックマークＣＭがプリフォーマットされ、各クロックマークＣＭの間に記録領域が確保され、セクタ先頭から順にアドレス領域、固定パターン領域、データ領域、データ領域、…、に割り当てられる。
【００２２】
データを記録する場合、セクタ単位で記録するため、固定パターンのビット位相とデータ領域のビット位相とは一致することになる。
【００２３】
クロックマークＣＭは、たとえばトラッキングサーボ用の案内溝をランド側に一部蛇行させることにより記録される。そこで、ピックアップ２３が出力するタンジェンシャル方向（光スポットの進行方向）のプッシュプル信号を検出すると、図６（Ｃ）に示すクロックマーク検出信号が得られ、これを２値化すると、図６（Ｄ）に示すクロックマーク再生信号が得られる。
【００２４】
固定パターンは、記録データと同様に光磁気記録されるため、ピックアップ２３の光磁気検出系によって再生され、図６（Ｅ）に示すような固定パターン再生信号が得られる。また、固定パターン再生信号の先頭および後端を検出することで、図６（Ｆ）に示す固定パターン領域識別信号が得られる。
【００２５】
図１に戻って、ピックアップ２３がクロックマークを読み取ると、信号処理回路２４は増幅、フィルタリング、２値化等の処理を施してクロックマーク再生信号２５を生成し、ＰＬＬ回路２７に供給する。ＰＬＬ回路２７は、クロックマーク再生信号２５とＶＣＯ（電圧制御発振器）が発振するクロックを分周した信号との位相差を検出し、その位相差をループフィルタで平滑化して、ＶＣＯの入力にフィードバックすることにより、クロックマーク再生信号２５に同期したクロックを生成するものであり、この分周比を適切に選ぶことで、ＶＣＯが出力するクロックが記録データのビット周期と一致した周波数を持つチャネルクロック３５を生成し、位相制御回路３４へ出力する。
【００２６】
ピックアップ２３が記録データを読み取ると、信号処理回路２４は増幅、フィルタリング等の処理を施して記録データ再生信号２６を生成し、ＡＤ変換器（ＡＤＣ）２８に供給する。なお、図６（Ｂ）に示したアドレス情報、固定パターンも記録データと同様に再生される。ＡＤ変換器２８は位相制御回路３４からのサンプリングクロック３６に基づいてサンプリングを行い、デジタルデータに変換し、位相差検出系２９に供給する。
【００２７】
位相差検出系２９は複数（ここでは２つ）の位相差検出回路３０，３１で構成される。位相差検出回路３０，３１は、ＡＤ変換器２８からのデータを用いて、サンプリングクロック３６と記録データの再生信号との位相差をビット毎に検出する。
【００２８】
位相差検出回路３０，３１は、出力信号の折返し点が互いに相違しており、たとえば位相差検出回路３０が−１８０°〜０°〜＋１８０°の範囲で出力すると、位相差検出回路３１は１８０°だけ折返し点がずれて、０°〜＋１８０°（＝−１８０°）〜０°の範囲で出力する。この関係を次の（表１）に示す。ここで、サンプリングクロック３６と記録データの再生信号との位相差をＰ、位相差検出回路３０の出力をＰ１、位相差検出回路３１の出力をＰ２とする。
【００２９】
【表１】

【００３０】
タイミング生成部３２は、上位装置（不図示）から与えられる位置情報等に基づいて、固定パターン領域を判別し、図６（Ｆ）に示す固定パターン領域識別信号３７を位相制御回路３４へ出力する。
【００３１】
位相差選択回路３３は、固定パターン領域に関して位相差検出回路３０，３１が出力する位相差Ｐ１，Ｐ２のうち、各折返し点から離れたものを選択する。たとえばＰ＝−２０°のとき、Ｐ２よりＰ１の方が折返し点から離れているため、Ｐ１を選択する。また、Ｐ＝−１６０°のとき、Ｐ１よりＰ２の方が折返し点から離れているため、Ｐ２を選択する。なお、Ｐ＝−９０°のときは、Ｐ１，Ｐ２ともに折返し点からの距離が等しいため、いずれか一方を選択する。
【００３２】
位相差選択回路３３によって選択された位相差は選択後位相差データ３８として位相制御回路３４へ供給され、位相差Ｐ１，Ｐ２のうちいずれを選択したかを示す位相差判定信号３９も供給される。
【００３３】
位相制御回路３４は、選択後位相差データ３８および位相差判定信号３９を用いて実際の遅延量を決定し、この遅延量に基づいてチャネルクロック３５を遅延することによって、サンプリングクロック３６の位相を補正し、実際の記録データと同期させる。
【００３４】
図２は、位相差検出回路３０，３１の構成例を示すブロック図である。ＡＤ変換器２８からのデータは、サンプリングクロック３６によってレジスタ４１，４２に順次格納される。レジスタ４１，４２の出力はゼロクロス検出器４３に入力され、両者の符合が違うときゼロクロス有りと判定して、判定信号４３ａをハイレベルにし、レジスタ４５の入力ＥＮへ供給する。
【００３５】
ＲＯＭ４４は、記録データの再生信号とサンプリングクロック３６との位相差との関係を数値化したテーブルを格納しており、１クロック分の信号変化に対応した位相差を出力する。レジスタ４５は入力ＥＮがハイレベルになると、ＲＯＭ４４の出力を保持する。
【００３６】
図５は、図２の回路動作を示す説明図である。記録データの再生信号は、サンプリングクロック３６に同期した離散値である。特にゼロクロス付近に着目すると、時刻ｔ２における再生信号値αおよび時刻ｔ３における再生信号値βを通過する直線で補間すると、直線のゼロクロス点が再生信号のゼロクロス点とほぼ一致する。このゼロクロス点と時刻ｔ２，ｔ３との間の間隔Ｔα，Ｔβを用いて、｜α｜：｜β｜＝｜Ｔα｜：｜Ｔβ｜という関係が成立する。
【００３７】
そこで、位相差検出回路３０が出力する位相差Ｐ１は、次式で演算できる。
Ｐ１＝ 360 ×｜α｜／（｜α｜＋｜β｜）−180 …（１）
【００３８】
この場合、位相差Ｐ１が±１８０°を超えると、ゼロクロス点が１クロック分ずれるため、位相差Ｐ１は±１８０°で折り返すことになる。
【００３９】
次に位相差検出回路３１が出力する位相差Ｐ２は、位相差Ｐ１と比べて折返し点を１８０°ずらす必要があるため、次のような演算を行う。
Ｐtmp ＝ 360 ×｜α｜／（｜α｜＋｜β｜） …（２）
Ｐtmp ＜１８０°のとき、Ｐ２＝Ｐtmp …（３）
Ｐtmp ≧１８０°のとき、Ｐ２＝Ｐtmp−360 …（４）
【００４０】
こうして位相差Ｐ１に対して折返し点が１８０°異なる位相差Ｐ２を得ることができる。
【００４１】
位相差検出回路３０では、ＲＯＭ４４に式（１）の関係を予め演算した結果が格納され、レジスタ４１，４２から再生信号値α，βが入力されると、位相差Ｐ１を出力する。位相差検出回路３１では、ＲＯＭ４４に式（２）〜（４）の関係を予め演算した結果が格納され、レジスタ４１，４２から再生信号値α，βが入力されると、位相差Ｐ２を出力する。
【００４２】
図３は、位相差選択回路３３の構成例を示すブロック図である。位相差検出回路３０，３１からの位相差Ｐ１，Ｐ２は、平滑化回路５１，５２にそれぞれ入力され、移動平均を演算する。位相差Ｐ１は絶対値演算回路５３にも供給され、次の平滑化回路５４は絶対値｜Ｐ１｜の移動平均Ｐ１avを演算する。
【００４３】
比較器５５は、移動平均Ｐ１avが９０°より大きいか否かを判定し、Ｐ１av＞９０°のときハイレベル、Ｐ１av≦９０°のときローレベルとなる位相差判定信号３９を出力する。したがって、位相差判定信号３９がハイレベルのとき、位相差Ｐ１は位相差Ｐ２より折返し点に近いことを意味する。
【００４４】
選択回路５６は、位相差判定信号３９がローレベルのとき、位相差Ｐ１の移動平均を選択し、位相差判定信号３９がハイレベルのとき、位相差Ｐ２の移動平均を選択し、選択後位相差データ３８として出力する。
【００４５】
図４は、位相制御回路３４の構成例を示すブロック図である。クロック選択信号生成器６１は、固定パターン領域識別信号３７が供給されるＣ入力の立下りエッジでＤ入力をラッチするフリップフロップ６９と、フリップフロップ６９のＱ出力からのクロック選択信号ＳＣと位相差判定信号３９との排他的論理和を演算してフリップフロップ６９のＤ入力へ出力するイクスクルーシブオア６８とで構成される。固定パターン領域識別信号３７の終了時点で、位相差判定信号３９がハイレベルのとき、クロック選択信号ＳＣが反転する。
【００４６】
選択器６４のＡ入力にはチャネルクロック３５が供給され、Ｂ入力にはインバータ６３によるチャネルクロック３５の反転クロックが供給され、クロック選択信号ＳＣがハイレベルのときチャネルクロック３５を選択し、クロック選択信号ＳＣがローレベルのときチャネルクロック３５の反転クロックを選択し、ディレイ素子６５へ供給する。
【００４７】
したがって、サンプリングクロック３６の位相が大きくずれている場合、すなわち固定パターン領域識別信号３７の終了時点で、位相の絶対値の移動平均が９０°以上ずれている場合、位相差判定信号３９がハイレベルになるため、クロック選択信号ＳＣが反転して、ディレイ素子６５の駆動クロックが反転するため、サンプリングクロック３６の位相を１８０°シフトしたことと等価になる。その結果、ディレイ素子６５は最大１８０°遅延だけ対応すれば済むため、回路規模を低減できる。
【００４８】
位相差保持回路６２は、フリップフロップで構成され、固定パターン領域識別信号３７の立上りタイミングで選択後位相差データ３８を保持する。そのため、固定パターン領域で計測された位相差は、次の固定パターン領域が来るまで保持される。
【００４９】
遅延量変換器６７は、位相差保持回路６２で保持された選択後位相差データ３８を遅延データに変換し、さらにディレイ素子６５の各出力タップを選択するためのデータに変換して、ディレイクロック選択器６６に供給する。
【００５０】
ディレイ素子６５は、所定の遅延量を持つ遅延線を直接に接続したもので、選択器６４からの駆動クロックを遅延線の通過数だけ遅延させて、各出力タップからディレイクロック選択器６６に供給する。ディレイクロック選択器６６は、遅延量変換器６７からの出力に応じて、各出力タップのいずれかを選択し、所望の遅延量だけ遅延したサンプリングクロック３６を出力する。
【００５１】
遅延量変換器６７は、固定パターン領域識別信号３７がハイレベルのとき所定の値を出力し、ローレベルのとき、入力された選択後位相差データ３８の換算を行う。たとえば、チャネルクロック３５の周期を１８×Ｄとした場合、固定パターン領域識別信号３７がハイレベルのとき、遅延量変換器６７が出力する所定値は４×Ｄとなる。固定パターン領域識別信号３７がローレベルのとき、入力された選択後位相差データ３８に応じて、次の（表２）に示すような遅延量に変換する。
【００５２】
【表２】

【００５３】
こうした関係は、遅延量変換テーブルとしてＲＯＭなどに格納できる。
以上の説明では、位相差検出系２９として、出力信号の折返し点が互いに１８０°相違した２つの位相差検出回路３０，３１を用いた例を示したが、折返し点が互いに１２０°相違した３つの位相差検出回路や、折返し点が互いに９０°相違した４つの位相差検出回路などで構成することも可能である。
【００５４】
【発明の効果】
以上詳説したように本発明によれば、出力信号の折返し点が互いに相違する複数の位相差検出手段を設けて、各位相差検出手段の出力信号のうち各折返し点から離れたものを選択することによって、折返し点付近での出力変動を排除できるため、位相差検出の連続性を確保できる。その結果、後段の位相制御回路の動作が安定になり、高精度のクロックを生成できる。
【００５５】
また、折返し点が１８０°相違する２つの位相差検出手段を設けることによって、回路規模をあまり増加させることなく、安定した位相差検出が可能になる。
【００５６】
また、各位相差検出手段の出力信号のうち、いずれかの絶対値を演算することによって、各出力信号が折返し点からどれぐらい離れているかを判定でき、その判定結果に応じて折返し点から最も離れた出力信号を選択することができる。そのため、簡単な回路構成で安定した位相差検出が可能になる。
【００５７】
また本発明によれば、チャネルクロックを反転させることで、１８０°位相遅延と同じ効果が得られるため、たとえばディレイ素子を用いて位相調整を行う場合、最大３６０°遅延から最大１８０°遅延だけで対処可能になり、ディレイ素子の回路規模を低減できる。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示すブロック図である。
【図２】位相差検出回路３０，３１の構成例を示すブロック図である。
【図３】位相差選択回路３３の構成例を示すブロック図である。
【図４】位相制御回路３４の構成例を示すブロック図である。
【図５】図２の回路動作を示す説明図である。
【図６】光磁気ディスクのフォーマットの一例を示す説明図である。
【図７】従来のクロック位相補正回路の一例を示すブロック図である。
【符号の説明】
２１光磁気ディスク
２２モータ
２３ピックアップ
２４信号処理回路
２５クロックマーク再生信号
２７ＰＬＬ回路
２８ＡＤ変換器
２９位相差検出系
３０，３１位相差検出回路
３２タイミング生成部
３３位相差選択回路
３４位相制御回路
３５チャネルクロック
３６サンプリングクロック
３７固定パターン領域識別信号
３８選択後位相差データ
３９位相差判定信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a clock phase correction circuit for reading various signals recorded on a disk-shaped recording medium and generating a clock that is phase-synchronized with recording data.
[0002]
[Prior art]
In recent years, a mark having phase information (hereinafter referred to as a clock mark) is pre-formatted on a disk-shaped recording medium such as a magneto-optical disk, and a bit unit channel clock is converted into a PLL (Phase by using a reproduction signal of the clock mark. There has been proposed a so-called external clock type disc medium and disc recording / reproducing apparatus that uses a channel clock generated by a (Lock Loop) circuit and uses this channel clock for recording / reproduction.
[0003]
In such an external clock system, the signal path for generating the channel clock is different from the signal path for reproducing the recording bit, and therefore a phase shift occurs.
[0004]
As a countermeasure against this, Japanese Patent Application Laid-Open No. 5-81782 discloses a phase correction that delays the channel clock by a delay amount corresponding to the phase difference between the channel clock and the reproduction data of the recording bit. The optimum value of the delay amount varies depending on the recording apparatus and the ambient temperature. Therefore, a fixed pattern area is secured in the recording sector of the disk, a predetermined fixed pattern is recorded simultaneously with data recording, the phase difference between the reproduction signal of this fixed pattern and the channel clock is detected, and the delay amount is determined from the phase difference. The optimal value of can be determined.
[0005]
FIG. 7 is a block diagram showing an example of a conventional clock phase correction circuit. The magneto-optical disk 1 is rotated by a motor 2, and the pickup 3 reads or writes data. On the magneto-optical disk 1, clock marks are preformatted, and the above-described fixed pattern is recorded together with the recording data. The signal from the pickup 3 is processed by the signal processing circuit 4.
[0006]
When the pickup 3 reads the clock mark, the reproduction signal of the clock mark is supplied to the PLL circuit 4, and the PLL circuit 4 generates a channel clock 15 synchronized with the recording data and outputs it to the phase control circuit 14.
[0007]
When the pickup 3 reads the recording data, a reproduction signal of the recording data is supplied to an AD converter (ADC) 8, and the AD converter 8 performs sampling based on the sampling clock 16 from the phase control circuit 14 and converts it into digital data. Convert. The phase difference detection circuit 10 uses the data from the AD converter 8 to detect the phase difference between the sampling clock 16 and the reproduction signal of the recording data for each bit. The averaging circuit 13 calculates a moving average for the phase difference output from the phase difference detection circuit 10 and supplies it to the phase control circuit 14 as phase difference data.
[0008]
The timing generator 12 outputs a fixed pattern identification signal 17 to the phase control circuit 14. The phase control circuit 14 uses the fixed pattern identification signal 17 to determine a fixed pattern area from the recording data, stores phase difference data corresponding to the fixed pattern area, and a delay amount corresponding to the phase difference data. And the phase of the sampling clock 16 is corrected by synchronizing with the actual recording data by delaying the channel clock 15 based on this delay amount.
[0009]
[Problems to be solved by the invention]
The phase difference detection circuit 10 shown in FIG. 7 outputs the phase difference between the sampling clock 16 and the recording data reproduction signal in a range of, for example, −180 ° to + 180 °. Therefore, when the phase difference between the two is in the vicinity of 180 °, for example, it increases to + 179 ° and + 180 °, and then exceeds + 180 ° to + 181 °, the phase difference detection circuit 10 outputs −179 °. The output will decrease step by step. Conversely, when the phase difference between the two decreases to −179 ° and −180 ° and then exceeds −180 ° to −181 °, the phase difference detection circuit 10 outputs + 179 °, and thus the output is stepwise. Will increase.
[0010]
Such a boundary of the output range is referred to as a turning point. In the vicinity of the turning point, the output signal greatly fluctuates bit by bit due to the influence of noise and the like, and the continuity of the phase difference detection is lost. Operation becomes extremely unstable. In addition, since the averaging circuit 13 performs a moving average of the phase difference for each bit, if the sign of the phase difference differs for each bit, the significance of the averaging operation is lost.
[0011]
An object of the present invention is to provide a clock phase correction circuit capable of ensuring a stable operation even when the clock phase difference is in the vicinity of the turning point.
[0012]
[Means for Solving the Problems]
The present invention is a clock phase correction circuit for reading a clock mark having phase information recorded on a disk-shaped recording medium and a fixed pattern in phase synchronization with recording data, and generating a clock in phase synchronization with the recording data. And
PLL means for generating a channel clock synchronized with the recording data using a reproduction signal of the clock mark;
A plurality of phase difference detection means for detecting a phase difference between the channel clock and the reproduction signal of the fixed pattern, and where the turning points of the output signals are different from each other;
Of the output signals of the respective phase difference detection means, the phase difference selection means for selecting one away from each turning point; and
A clock phase correction circuit comprising phase control means for controlling the phase of the channel clock generated by the PLL means using the output signal selected by the phase difference selection means.
[0013]
According to the present invention, by providing a plurality of phase difference detection means whose output signal return points are different from each other, and selecting the output signal of each phase difference detection means away from each return point, the vicinity of the return point Since the output fluctuation at the time can be eliminated, continuity of phase difference detection can be ensured. As a result, the operation of the subsequent phase control circuit becomes stable, and a highly accurate clock can be generated.
[0014]
Further, the present invention is characterized by comprising two phase difference detection means whose output signal turning points differ by 180 °.
[0015]
According to the present invention, by providing the two phase difference detecting means whose turning points differ by 180 °, stable phase difference detection can be performed without increasing the circuit scale.
[0016]
In the present invention, the phase difference selection means includes a phase difference absolute value calculation means for calculating an absolute value of any of the phase differences output by each phase difference detection means,
Selection means for selecting one of the phase differences output by each phase difference detection means according to the calculation result of the phase difference absolute value calculation means.
[0017]
According to the present invention, by calculating the absolute value of one of the output signals of each phase difference detection means, it is possible to determine how far each output signal is from the turning point, and depending on the determination result The output signal furthest away from the point can be selected. Therefore, stable phase difference detection is possible with a simple circuit configuration.
[0018]
The present invention, before Symbol phase control means in accordance with the selection result of the phase difference selecting means inverts the channel clock you and performs phase adjustment.
[0019]
According to the present invention, since the same effect as the 180 ° phase delay can be obtained by inverting the channel clock, for example, when phase adjustment is performed using a delay element, only a maximum 360 ° delay to a maximum 180 ° delay can be dealt with. As a result, the circuit scale of the delay element can be reduced.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a block diagram showing an embodiment of the present invention. The magneto-optical disk 21 is rotated by a motor 22, and the pickup 23 reads or writes data. On the magneto-optical disk 21, a clock mark is preformatted, and a fixed pattern recorded simultaneously with the data recording is recorded together with the recording data. A signal from the pickup 23 is processed by the signal processing circuit 24.
[0021]
FIG. 6 is an explanatory diagram showing an example of the format of the magneto-optical disk. As shown in FIG. 6A, the recording area of the magneto-optical disk is divided in units of sectors, and sector address information is recorded at the head of each sector. FIG. 6B is an enlarged view of the head portion of the sector. The clock mark CM is preformatted at a fixed interval from the head of the sector, a recording area is secured between each clock mark CM, and an address area, Assigned to a fixed pattern area, a data area, a data area,...
[0022]
When data is recorded, since it is recorded in units of sectors, the bit phase of the fixed pattern and the bit phase of the data area coincide.
[0023]
The clock mark CM is recorded, for example, by meandering a guide groove for tracking servo partially on the land side. Therefore, when a push-pull signal in the tangential direction (light spot traveling direction) output by the pickup 23 is detected, a clock mark detection signal shown in FIG. 6C is obtained, and when this is binarized, FIG. A clock mark reproduction signal shown in D) is obtained.
[0024]
Since the fixed pattern is magneto-optically recorded in the same manner as the recording data, it is reproduced by the magneto-optical detection system of the pickup 23 to obtain a fixed pattern reproduction signal as shown in FIG. Further, the fixed pattern region identification signal shown in FIG. 6F can be obtained by detecting the leading and trailing ends of the fixed pattern reproduction signal.
[0025]
Returning to FIG. 1, when the pickup 23 reads the clock mark, the signal processing circuit 24 performs processing such as amplification, filtering, and binarization to generate the clock mark reproduction signal 25 and supplies it to the PLL circuit 27. The PLL circuit 27 detects a phase difference between the clock mark reproduction signal 25 and a signal obtained by dividing a clock oscillated by a VCO (voltage controlled oscillator), smoothes the phase difference by a loop filter, and feeds back to the input of the VCO. Thus, a clock synchronized with the clock mark reproduction signal 25 is generated. By appropriately selecting this division ratio, a channel clock having a frequency at which the clock output from the VCO matches the bit period of the recording data. 35 is generated and output to the phase control circuit 34.
[0026]
When the pickup 23 reads the recording data, the signal processing circuit 24 performs processing such as amplification and filtering to generate a recording data reproduction signal 26 and supplies it to an AD converter (ADC) 28. Note that the address information and fixed pattern shown in FIG. 6B are also reproduced in the same manner as the recording data. The AD converter 28 performs sampling based on the sampling clock 36 from the phase control circuit 34, converts it into digital data, and supplies it to the phase difference detection system 29.
[0027]
The phase difference detection system 29 includes a plurality (two in this case) of phase difference detection circuits 30 and 31. The phase difference detection circuits 30 and 31 use the data from the AD converter 28 to detect the phase difference between the sampling clock 36 and the recording data reproduction signal for each bit.
[0028]
The phase difference detection circuits 30 and 31 are different from each other in turning points of output signals. For example, when the phase difference detection circuit 30 outputs in the range of −180 ° to 0 ° to + 180 °, the phase difference detection circuit 31 is 180. The turning point is shifted by 0 °, and the output is in the range of 0 ° to + 180 ° (= −180 °) to 0 °. This relationship is shown in the following (Table 1). Here, it is assumed that the phase difference between the sampling clock 36 and the recording data reproduction signal is P, the output of the phase difference detection circuit 30 is P1, and the output of the phase difference detection circuit 31 is P2.
[0029]
[Table 1]

[0030]
The timing generation unit 32 determines a fixed pattern region based on position information or the like given from a host device (not shown), and outputs a fixed pattern region identification signal 37 shown in FIG. 6F to the phase control circuit 34. .
[0031]
The phase difference selection circuit 33 selects one of the phase differences P1 and P2 output from the phase difference detection circuits 30 and 31 with respect to the fixed pattern region, which is distant from each turning point. For example, when P = −20 °, since P1 is farther from the turning point than P2, P1 is selected. Further, when P = −160 °, P2 is further away from the turning point than P1, so P2 is selected. When P = −90 °, since the distance from the turning point is the same for both P1 and P2, either one is selected.
[0032]
The phase difference selected by the phase difference selection circuit 33 is supplied to the phase control circuit 34 as post-selection phase difference data 38, and a phase difference determination signal 39 indicating which of the phase differences P1 and P2 is selected is also supplied. .
[0033]
The phase control circuit 34 determines the actual delay amount using the selected phase difference data 38 and the phase difference determination signal 39, and delays the channel clock 35 based on this delay amount, thereby changing the phase of the sampling clock 36. Correct and synchronize with actual recorded data.
[0034]
FIG. 2 is a block diagram illustrating a configuration example of the phase difference detection circuits 30 and 31. Data from the AD converter 28 is sequentially stored in the registers 41 and 42 by the sampling clock 36. The outputs of the registers 41 and 42 are input to the zero cross detector 43. When the signs of the two differ, it is determined that there is a zero cross, the determination signal 43a is set to high level, and supplied to the input EN of the register 45.
[0035]
The ROM 44 stores a table in which the relationship between the reproduction signal of the recording data and the phase difference between the sampling clocks 36 is digitized, and outputs a phase difference corresponding to a signal change for one clock. The register 45 holds the output of the ROM 44 when the input EN becomes high level.
[0036]
FIG. 5 is an explanatory diagram showing the circuit operation of FIG. The reproduction signal of the recording data is a discrete value synchronized with the sampling clock 36. Focusing particularly on the vicinity of the zero cross, when interpolation is performed with a straight line passing through the reproduction signal value α at time t2 and the reproduction signal value β at time t3, the zero cross point of the straight line substantially coincides with the zero cross point of the reproduction signal. The relationship | α |: | β | = | Tα |: | Tβ | is established by using the intervals Tα, Tβ between the zero cross point and the times t2, t3.
[0037]
Therefore, the phase difference P1 output from the phase difference detection circuit 30 can be calculated by the following equation.
P1 = 360 × | α | / (| α | + | β |) −180 (1)
[0038]
In this case, when the phase difference P1 exceeds ± 180 °, the zero cross point is shifted by one clock, and therefore the phase difference P1 is turned back at ± 180 °.
[0039]
Next, the phase difference P2 output from the phase difference detection circuit 31 needs to be shifted by 180 ° compared to the phase difference P1, so the following calculation is performed.
Ptmp = 360 × | α | / (| α | + | β |) (2)
When Ptmp <180 °, P2 = Ptmp (3)
When Ptmp ≧ 180 °, P2 = Ptmp−360 (4)
[0040]
In this way, a phase difference P2 having a turning point 180 ° different from the phase difference P1 can be obtained.
[0041]
In the phase difference detection circuit 30, the result of calculating the relationship of Expression (1) in advance is stored in the ROM 44, and when the reproduction signal values α and β are input from the registers 41 and 42, the phase difference P 1 is output. In the phase difference detection circuit 31, a result obtained by calculating the relations of the expressions (2) to (4) in advance is stored in the ROM 44, and when the reproduction signal values α and β are input from the registers 41 and 42, the phase difference P2 is output. To do.
[0042]
FIG. 3 is a block diagram illustrating a configuration example of the phase difference selection circuit 33. The phase differences P1 and P2 from the phase difference detection circuits 30 and 31 are input to the smoothing circuits 51 and 52, respectively, and a moving average is calculated. The phase difference P1 is also supplied to the absolute value calculation circuit 53, and the next smoothing circuit 54 calculates the moving average P1av of the absolute value | P1 |.
[0043]
The comparator 55 determines whether or not the moving average P1av is greater than 90 °, and outputs a phase difference determination signal 39 that is high when P1av> 90 ° and low when P1av ≦ 90 °. Therefore, when the phase difference determination signal 39 is at a high level, it means that the phase difference P1 is closer to the turning point than the phase difference P2.
[0044]
The selection circuit 56 selects the moving average of the phase difference P1 when the phase difference determination signal 39 is at a low level, and selects the moving average of the phase difference P2 when the phase difference determination signal 39 is at a high level. Output as phase difference data 38.
[0045]
FIG. 4 is a block diagram illustrating a configuration example of the phase control circuit 34. The clock selection signal generator 61 includes a flip-flop 69 that latches the D input at the falling edge of the C input to which the fixed pattern region identification signal 37 is supplied, and a phase difference from the clock selection signal SC from the Q output of the flip-flop 69. An exclusive OR 68 that calculates an exclusive OR with the determination signal 39 and outputs the result to the D input of the flip-flop 69. At the end of the fixed pattern region identification signal 37, when the phase difference determination signal 39 is at a high level, the clock selection signal SC is inverted.
[0046]
The channel clock 35 is supplied to the A input of the selector 64, the inverted clock of the channel clock 35 by the inverter 63 is supplied to the B input, and the channel clock 35 is selected when the clock selection signal SC is at the high level. When the signal SC is at a low level, the inverted clock of the channel clock 35 is selected and supplied to the delay element 65.
[0047]
Therefore, when the phase of the sampling clock 36 is greatly shifted, that is, when the moving average of the absolute value of the phase is shifted by 90 ° or more at the end of the fixed pattern region identification signal 37, the phase difference determination signal 39 is at the high level. Therefore, since the clock selection signal SC is inverted and the drive clock of the delay element 65 is inverted, this is equivalent to shifting the phase of the sampling clock 36 by 180 °. As a result, the delay element 65 only needs to cope with a maximum 180 ° delay, so that the circuit scale can be reduced.
[0048]
The phase difference holding circuit 62 is configured by a flip-flop, and holds the post-selection phase difference data 38 at the rising timing of the fixed pattern region identification signal 37. Therefore, the phase difference measured in the fixed pattern area is held until the next fixed pattern area comes.
[0049]
The delay amount converter 67 converts the post-selection phase difference data 38 held by the phase difference holding circuit 62 into delay data, and further converts it into data for selecting each output tap of the delay element 65, thereby delay clock. This is supplied to the selector 66.
[0050]
The delay element 65 is a direct connection of a delay line having a predetermined delay amount. The delay element 65 delays the drive clock from the selector 64 by the number of passages of the delay line and supplies the delay clock selector 66 from each output tap. To do. The delay clock selector 66 selects one of the output taps according to the output from the delay amount converter 67, and outputs the sampling clock 36 delayed by a desired delay amount.
[0051]
The delay amount converter 67 outputs a predetermined value when the fixed pattern region identification signal 37 is at a high level, and converts the inputted post-selection phase difference data 38 when it is at a low level. For example, when the cycle of the channel clock 35 is 18 × D, when the fixed pattern region identification signal 37 is at a high level, the predetermined value output from the delay amount converter 67 is 4 × D. When the fixed pattern region identification signal 37 is at a low level, it is converted into a delay amount as shown in the following (Table 2) according to the inputted post-selection phase difference data 38.
[0052]
[Table 2]

[0053]
Such a relationship can be stored in a ROM or the like as a delay amount conversion table.
In the above description, an example in which two phase difference detection circuits 30 and 31 whose output signal folding points are different from each other by 180 ° is used as the phase difference detection system 29 is shown. It is also possible to configure with four phase difference detection circuits, four phase difference detection circuits whose turning points are different from each other by 90 °, and the like.
[0054]
【The invention's effect】
As described in detail above, according to the present invention, a plurality of phase difference detection means having different turning points of the output signal are provided, and the output signal of each phase difference detection means is selected away from each turning point. As a result, output fluctuations in the vicinity of the turning point can be eliminated, so that continuity of phase difference detection can be ensured. As a result, the operation of the subsequent phase control circuit becomes stable, and a highly accurate clock can be generated.
[0055]
In addition, by providing two phase difference detecting means whose turning points differ by 180 °, stable phase difference detection can be performed without increasing the circuit scale.
[0056]
In addition, by calculating the absolute value of any of the output signals of each phase difference detection means, it is possible to determine how far each output signal is from the turning point, and depending on the determination result, the farthest from the turning point. Output signals can be selected. Therefore, stable phase difference detection is possible with a simple circuit configuration.
[0057]
Further, according to the present invention, since the same effect as the 180 ° phase delay can be obtained by inverting the channel clock, for example, when performing phase adjustment using a delay element, only a maximum 360 ° delay to a maximum 180 ° delay can be obtained. It becomes possible to cope with this, and the circuit scale of the delay element can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of the present invention.
FIG. 2 is a block diagram illustrating a configuration example of phase difference detection circuits 30 and 31;
FIG. 3 is a block diagram illustrating a configuration example of a phase difference selection circuit 33;
4 is a block diagram showing a configuration example of a phase control circuit 34. FIG.
FIG. 5 is an explanatory diagram showing a circuit operation of FIG. 2;
FIG. 6 is an explanatory diagram showing an example of a format of a magneto-optical disk.
FIG. 7 is a block diagram showing an example of a conventional clock phase correction circuit.
[Explanation of symbols]
21 magneto-optical disk 22 motor 23 pickup 24 signal processing circuit 25 clock mark reproduction signal 27 PLL circuit 28 AD converter 29 phase difference detection system 30, 31 phase difference detection circuit 32 timing generation unit 33 phase difference selection circuit 34 phase control circuit 35 Channel clock 36 Sampling clock 37 Fixed pattern region identification signal 38 Phase difference data 39 after selection Phase difference determination signal

Claims

ディスク状記録媒体に記録された、位相情報を有するクロックマークおよび記録データと位相同期した固定パターンを読み出して、記録データと位相同期したクロックを生成するためのクロック位相補正回路であって、
クロックマークの再生信号を用いて記録データに同期したチャネルクロックを生成するＰＬＬ手段と、
該チャネルクロックと固定パターンの再生信号との位相差を検出し、出力信号の折返し点が互いに相違する複数の位相差検出手段と、
各位相差検出手段の出力信号のうち、各折返し点から離れたものを選択する位相差選択手段と、
位相差選択手段が選択した出力信号を用いて、ＰＬＬ手段が生成したチャネルクロックの位相を制御する位相制御手段とを備えることを特徴とするクロック位相補正回路。A clock phase correction circuit for reading a clock mark having phase information recorded on a disk-shaped recording medium and a fixed pattern in phase synchronization with the recording data, and generating a clock in phase synchronization with the recording data,
PLL means for generating a channel clock synchronized with the recording data using a reproduction signal of the clock mark;
A plurality of phase difference detection means for detecting a phase difference between the channel clock and the reproduction signal of the fixed pattern, and where the turning points of the output signals are different from each other;
Of the output signals of the respective phase difference detection means, the phase difference selection means for selecting one away from each turning point; and
A clock phase correction circuit comprising: phase control means for controlling the phase of the channel clock generated by the PLL means using the output signal selected by the phase difference selection means.

出力信号の折返し点が１８０°相違する２つの位相差検出手段を備えることを特徴とする請求項１記載のクロック位相補正回路。 2. The clock phase correction circuit according to claim 1, further comprising two phase difference detecting means whose output signal turning points differ by 180 degrees.

前記位相差選択手段は、各位相差検出手段が出力する位相差のいずれかの絶対値を演算する位相差絶対値演算手段と、位相差絶対値演算手段の演算結果に応じて、各位相差検出手段が出力する位相差のいずれかを選択する選択手段とを含むことを特徴とする請求項１記載のクロック位相補正回路。 The phase difference selecting means includes a phase difference absolute value calculating means for calculating any absolute value of the phase difference output by each phase difference detecting means, and each phase difference detecting means according to the calculation result of the phase difference absolute value calculating means. 2. The clock phase correction circuit according to claim 1, further comprising selection means for selecting any of the phase differences output from the clock phase.

前記位相制御手段は、前記位相差選択手段の選択結果に応じて、チャネルクロックを反転させて位相調整を行うことを特徴とする請求項１記載のクロック位相補正回路。 Before SL phase control means in accordance with the selection result of the phase difference selecting means, clock phase correction circuit of claim 1, wherein by inverting the channel clock and performing the phase adjustment.