JP3948435B2 - 2次電池保護用icとそれを用いたバッテリパックおよび電子機器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、携帯電話やノートパソコン、PDA(Personal Digital Assistance)等の各種電子機器に用いるバッテリパックのリチュウム(Li)イオン/リチュウム(Li)ポリマ2次電池等の2次電池を過充電、過放電、過電流から保護する技術に係わり、特に、過充電、過放電、過電流の検出確認テストを効率化が可能な2次電池保護用ICとそれを用いたバッテリパックおよび電子機器に関するものである。
【0002】
【従来の技術】
携帯電話やノートパソコン、PDA(Personal Digital Assistance)等の各種電子機器に用いるバッテリパックの2次電池を過充電や過放電、過電流から保護するための従来技術としては、例えば特許文献1に記載の技術がある。
【0003】
この従来技術では、図3に示すように、内部発振器と分周カウンタからなるタイマー回路とラッチ回路(LT2)を設けて、過充電、過放電、過電流の検出時に遅延時間を持たせることで、特に、2次電池(リチュウム(Li)イオン電池)の持つ内部インピーダンスにより一時的に電池電圧(VCC)が終止電圧以下となり放電電圧そのものが終止電圧以下になったと誤って判定されることを防止することができる。
【0004】
従来の技術では、過充電、過放電、過電流の検出時の遅延時間は、すべて内部発振回路とカウンタで決定することができる。従って、遅延時間を決定するための外付けコンデンサは必要ないので保護回路基板の部品点数を少なくすることができる。
【0005】
このような内部発振回路とカウンタを設けた保護回路基板のテストを行う際、過放電と過電流の検出時の遅延時間は、一般的に20mS(ミリ秒)程度なので、テスト時間にはそれほど大きな影響はないが、過充電の検出時の遅延時間は通常数秒程度に設定されている。従って、過充電の検出動作のテストを行う場合、必ず数秒以上の時間が必要となる。
【0006】
特に、正確な過充電検出電圧値を測定(テスト)する場合は、電圧をステップさせるたびに、数秒以上の待ち時間が必要となるため、仮に25ステップで検出電圧を測定できたとして、待ち時間を2秒とすると、過充電検出電圧値の測定に要する時間は50秒となり、これは量産を行えるレベルではない。
【0007】
【特許文献1】
特開平9−182283号公報
【0008】
【発明が解決しようとする課題】
解決しようとする問題点は、従来の技術では、2次電池の保護回路における過充電検出のための遅延時間が数秒程度に設定されており、過充電の検出動作のテストに時間がかかってしまう点である。
【0009】
本発明の目的は、これら従来技術の課題を解決し、2次電池を過充電、過放電、過電流から保護する回路のテストを効率化し、当該保護回路を用いたバッテリパックおよび当該バッテリパックを用いた携帯電話やノートパソコン、PDA等の各種電子機器の製造工程の効率化を図ることである。
【0010】
【課題を解決するための手段】
上記目的を達成するため、本発明では、2次電池保護用ICの過充電検出動作のテスト時に、発振回路の周波数を高くすることで、過充電検出のための遅延時間が短縮し、テストに要する時間を短縮することを特徴とする。特に、発振回路の周波数を高くするために、発振周波数を決めている定電流の値を増加させる。そして、この定電流の値を増加させるために、過充電検出出力端子(Cout)とグランド端子(Vss)および充電器マイナス電位入力端子(V−)のそれぞれの値を入力とし、過充電検出出力端子(Cout)が充電制御用FETをオン状態にするレベル(充電制御用FETがNチャネルの場合はハイレベル)、充電器マイナス電位入力端子(V−)がグランド端子(Vss)より低いレベルに設定された場合に、増加用の定電流回路を追加接続する構成とする。
【0011】
【発明の実施の形態】
以下、本発明の実施の形態を、図面により詳細に説明する。
【0012】
図1は、本発明に係わる2次電池保護用ICとそれを用いたバッテリパックの構成例を示すブロック図であり、図2は、図1における2次電池保護用ICに設けられた発振回路とその周波数を変更するためのテスト用制御回路の構成例を示すブロック図である。
【0013】
図1において、1は本発明に係わる2次電池保護用IC(図中「保護装置」と記載)、2はコンパレータ2a,2bからなる過充電検出回路、3はコンパレータ3a,3bからなる過放電検出回路、4は過電流検出回路、5は短絡検出回路、6は異常充電器検出回路、6aはNチャネルFET、7は発振回路、8はカウンタ回路、9a,9bはロジック回路、10はレベルシフト、11はバッテリパック、12はプラス側端子、13はマイナス側端子、14は充電器、15はリチュウム(Li)イオン/リチュウム(Li)ポリマ2次電池等の2次電池セルを示し、Cはコンデンサ、Rは抵抗、Vddは2次電池保護用IC1の基盤電位端子、Vssは2次電池保護用IC1のグランド端子、Doutは過放電検出出力端子、Coutは過充電検出出力端子、V−は充電器マイナス電位入力端子である。
【0014】
本例の2次電池保護用IC1を用いたバッテリパック11は、例えば、携帯電話やノートパソコン、PDA等の各種電子機器に用いられるものである。
【0015】
図1に示すように、本例のバッテリパック11に設けられた2次電池保護用IC1は、おおまかには過充電検出回路2と過放電検出回路3と過電流検出回路4と短絡検出回路5と異常充電器検出回路6と発振回路7とカウンタ回路8から構成され、2次電池セル15の過充電、過放電および過電流等を検出して、2次電池セル15を過充電、過放電および過電流から保護する。
【0016】
例えば、過充電検出回路2、または過放電検出回路3、あるいは短絡検出回路5により異過充電または過放電または短絡を検出すると、発振回路7が動作しはじめ、カウンタ回路8が動き出す。
【0017】
そして、それぞれの検出時に設定されている遅延時間をカウントすると、ロジック回路9a、9bおよびレベルシフト10を通して、過充電の場合はCout端子の出力がローレベルになり、充電制御用FETがオフ、過放電、短絡の場合はDout端子の出力がローレベルになり、放電制御用FETがオフとなる。
【0018】
また、異常充電器検出回路6は、異常な充電器14等が接続されて大電圧がバッテリパック11に印加された時に、過電流検出回路4と短絡検出回路5の入力に、V−端子の電位がかからないようにFETスイッチ6aを切ることによって、トランジスタのVthの経時変化による過電流検出電圧値と短絡検出電圧値のシフトが起こらないようにするための回路である。
【0019】
このような構成の2次電池保護用IC1において、通常、過放電検出時の遅延時間は20mS(ミリ秒)程度、過電流検出時の遅延時間は10mS程度、短絡検出時の遅延時間は1mS程度であるが、過充電検出時の遅延時間は1S(秒)以上である。
【0020】
本例の2次電池保護用IC1では、発振回路7内に、図2に示すように、テスト用制御回路20を設けており、2次電池保護用IC1のテストを行うときに、Cout端子をハイレベル(過充電を検出していない状態)、V−端子をVss端子より低いレベルに固定することによって、発振回路7の周波数を高くし、遅延時間を短くすることでテスト時間を短縮する。
【0021】
すなわち、図2に示す発振回路7は、定電流インバータとコンデンサを使ったリングオシレータであり、通常の発振周波数は、定電流26,28の定電流値とコンデンサ29,30の値とインバータ31,32のスレッショルドで決まり、過充電検出時の遅延時間が1S(秒)以上となる。
【0022】
しかし、本例では、テスト用制御回路20において、Cout端子(過充電検出出力端子)とVss端子(グランド端子)およびV−端子(充電器マイナス電位入力端子)のそれぞれの値を入力とし、過充電検出出力端子(Cout)がハイレベル、充電器マイナス電位入力端子(V−)がグランド端子(Vss)より低いレベルに設定されると、スイッチ回路としてのPチャネルトランジスタ23,24がオンして、電流増加回路としての定電流25,27の電流値が加算され、発振回路7の周波数が高くなる。
【0023】
本例のテスト用制御回路20は、充電器マイナス電位入力端子(V−)の値にヒステリシス特性を持たせてグランド端子(Vss)からのローレベル入力を反転してハイレベル出力するヒステリシスインバータ33と、このヒステリシスインバータのハイレベル出力を入力してローレベルに反転出力するインバータ34と、このインバータ34のローレベル出力と過充電検出出力端子(Cout)のハイレベル信号を入力してローレベル出力するNAND回路35と、このNAND回路35のローレベル出力によりオンするPチャネルトランジスタ23,24と、このPチャネルトランジスタ23,24のオン動作により発振回路7の周波数を決めている定電流値を増加させる電流増加回路としての定電流25,27と有する構成となっている。
【0024】
Cout端子は通常ハイレベルであり、テスト用制御回路20のヒステリシスインバータ33の入力に通常のVss端子のローレベルが入力されると、ヒステリシスインバータ33の出力はハイレベル、インバータ34の出力はローレベルとなり、NAND回路35の入力はCout端子のハイレベルとインバータ34のローレベル出力となり、その出力はハイレベルとなる。
【0025】
このように、NAND回路35の出力がハイレベルとなると、Pチャネルトランジスタ23,24のゲート電圧がハイレベルであるため、Pチャネルトランジスタ23,24はオフとなる。従って、この場合の発振回路7の発振周波数は、定電流26,28とコンデンサ29,30の値で決定される。
【0026】
しかし、2次電池保護用ICの過充電検出動作のテストを行う際に、Cout端子をハイレベルのままで、V−端子をVss端子より低いレベルに下げると、ヒステリシスインバータ33にハイレベルが入力されることとなり、ヒステリシスインバータ33の出力はローレベル、インバータ34の出力はハイレベルとなり、NAND回路35の入力はCout端子のハイレベルとインバータ34のハイレベル出力となり、その出力はローレベルとなる。
【0027】
このように、NAND回路35の出力がローレベルとなると、Pチャネルトランジスタ23,24のゲート電圧がローレベルであるため、Pチャネルトランジスタ23,24はオンとなり、発振回路7の発振周波数を決めている定電流の値は、定電流26+定電流25、定電流28+定電流27となり、発振周波数が高くなる。
【0028】
その結果、過充電検出時の遅延時間を短くすることができる。例えば、定電流26と定電流25、定電流28と定電流27の比を1:9にすると、遅延時間を1/10にすることができる。この場合は、2次電池保護用IC1のテスト時間を、1/10に短縮することができる。
【0029】
以上、図1と図2を用いて説明したように、本例では、2次電池保護用IC1の過充電検出動作のテスト時に、発振回路7の周波数を高くすることで、過充電検出のための遅延時間を短縮し、テストに要する時間を短縮することができる。特に、本例では、テスト時における発振回路の周波数を高くするために、発振周波数を決めている定電流の値を増加させる。
【0030】
そして、この定電流の値を増加させるために、本例では、定電流25,27を追加接続するためのPチャネルトランジスタ23,24と、このPチャネルトランジスタ23,24を、Cout端子(過充電検出出力端子)のハイレベル設定値と、Vss端子(グランド端子)より低いレベルのV−端子(充電器マイナス電位入力端子)の設定値とに基づきオン制御するための、ヒステリシスインバータ33とインバータ34およびNAND素子35からなるテスト用制御回路20を設けた構成としている。
【0031】
特に、本例ではテスト用制御回路20は、Cout端子(過充電検出出力端子)のハイレベル設定値と、Vss端子(グランド端子)より低いレベルのV−端子(充電器マイナス電位入力端子)の設定値で、発振回路7の周波数を高くしており、通常の2次電池保護用IC1に設けられている端子だけで良く、テスト用の特別な端子を設ける必要はない。
【0032】
さらに、本例ではテスト用制御回路20は、ヒステリシスインバータ33とインバータ34およびNAND素子35で構成しており、回路規模を小さく抑えることができ、本例の2次電池保護用IC1を設けたバッテリパック11、および、そのバッテリパック11を用いる携帯電話やノートパソコン、PDA等の各種電子機器のサイズを小さく抑えることができる。
【0033】
尚、本発明は、図1と図2を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本例では、テスト用制御回路20を、発振回路7内に設けた構成としているが、このテスト用制御回路20を、発振回路7の外に設けた構成としても良い。
【0034】
また、本例のテスト用制御回路20では、定電流25,27を増加接続するためのスイッチ手段として、Pチャネルトランジスタ23,24を設けて定電流25,27を増加接続しているが、Nチャネルトランジスタ等、他のスイッチング素子を用いることでも良い。
【0035】
【発明の効果】
本発明によれば、2次電池を過充電、過放電、過電流から保護する回路のテストを効率化し、当該保護回路を用いたバッテリパックおよび当該バッテリパックを用いた携帯電話やノートパソコン、PDA等の各種電子機器の製造工程の効率化を図ることが可能である。
【0036】
また、本発明では、Cout端子(過充電検出出力端子)のハイレベル設定値と、Vss端子(グランド端子)より低いレベルのV−端子(充電器マイナス電位入力端子)の設定値で、発振回路の周波数を高くして、過充電検出動作のテストを行っており、2次電池保護用ICに一般的に設けられている端子を用いることができ、テスト用の特別な端子を設ける必要はない。
【0037】
さらに、本発明では、発振回路の周波数を高くするための回路として、ヒステリシスインバータとインバータおよびNAND回路を用いており、回路規模を小さく抑えることが可能である。
【図面の簡単な説明】
【図1】本発明に係わる2次電池保護用ICとそれを用いたバッテリパックの構成例を示すブロック図である。
【図2】図1における2次電池保護用ICに設けられた発振回路とその周波数を変更するためのテスト用制御回路の構成例を示すブロック図である。
【図3】従来の2次電池保護用ICの構成例を示すブロック図である。
【符号の説明】
1:2次電池保護用IC(「保護装置」)、2:過充電検出回路、2a,2b:コンパレータ、3:過放電検出回路、3a,3b:コンパレータ、4:過電流検出回路、5:短絡検出回路、6:異常充電器検出回路、6a:NチャネルFET、7:発振回路、8:カウンタ回路、9a,9b:ロジック回路、10:レベルシフト、11:バッテリパック、12:プラス側端子、13:マイナス側端子、14:充電器、15:2次電池セル、20:テスト用制御回路、23,24:Pチャネルトランジスタ(スイッチ回路)、25,27:定電流(電流増加回路)、26,28:定電流、29,30:コンデンサ、31,32:インバータ、33:ヒステリシスインバータ、34:インバータ、35:NAND回路、C:コンデンサ、R:抵抗、Vdd:基盤電位端子、Vss:グランド端子、Dout:過放電検出出力端子、Cout:過充電検出出力端子、V−:充電器マイナス電位入力端子。
Claims (4)
- 2次電池の過充電、過放電および過電流を検出して、充電制御用FETまたは放電制御用FETをオフにすることにより、2次電池を過充電、過放電および過電流から保護する2次電池保護用ICであって、
過充電、過放電および過電流の検出時間を遅延させるための発振回路およびカウンタ回路と、
過充電検出出力端子(Cout)とグランド端子(Vss)および充電器マイナス電位入力端子(V−)のそれぞれの値を入力とし、上記過充電検出出力端子(Cout)が前記充電制御用FETをオン状態にするレベル、上記充電器マイナス電位入力端子(V−)が上記グランド端子(Vss)より低いレベルに設定されると上記発振回路の周波数を高くするテスト用制御回路と
を有することを特徴とする2次電池保護用IC。 - 請求項1に記載の2次電池保護用ICであって、
上記テスト用制御回路は、
上記充電器マイナス電位入力端子(V−)の値にヒステリシス特性を持たせて上記グランド端子(Vss)からの入力をローレベル出力するヒステリシスインバータと、
該ヒステリシスインバータのローレベル出力を入力してハイレベルに反転出力するインバータと、
該インバータのハイレベル出力と上記過充電検出出力端子(Cout)のハイレベル信号を入力してローレベル出力するNAND回路と、
該NAND回路のローレベル出力によりオンするスイッチ回路と、
該スイッチのオン動作により上記発振回路の周波数を決めている定電流値を増加させる電流増加回路と
を有することを特徴とする2次電池保護用IC。 - 請求項1もしくは請求項2のいずれかに記載の2次電池保護用ICを用いたことを特徴とするバッテリパック。
- 請求項3に記載のバッテリパックを用いたことを特徴とする電子機器。
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