JP3935021B2

JP3935021B2 - Packet processing method and apparatus

Info

Publication number: JP3935021B2
Application number: JP2002223439A
Authority: JP
Inventors: 清池田; 直人岡
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-07-31
Filing date: 2002-07-31
Publication date: 2007-06-20
Anticipated expiration: 2022-07-31
Also published as: JP2004064648A

Description

【０００１】
【発明の属する技術分野】
本発明は、受信パケットに搭載されたヘッダに応じて新たに生成したヘッダを送信パケットに搭載するパケット処理方法及び装置に関し、特に複数のプロトコルに対応したパケットのヘッダ解析を高速に処理するネットワークのＬＡＮスイッチに使用して好適なパケット処理方法及び装置に関する。
【０００２】
【従来の技術】
デジタル通信の分野においては、情報を受け渡しの際にパケット通信が広く用いられている。パケットの先頭には、送信先に関する情報や情報の種類などを示すヘッダを搭載しており、パケット（プロトコル）の種類毎に異なるヘッダを有する。
【０００３】
近来広く用いられているパケットの例を図１４（ａ）〜（ｈ）に示す。パケットは種類別に、
（ａ）ＲＦＣ１９４記載のＤＩＸパケット、
（ｂ）ＩＥＥＥ８０２．３記載のＲＡＷパケット、
（ｃ）ＩＥＥＥ８０２．２記載のＬＬＣ情報４０５を搭載したＬＬＣパケット及び
（ｄ）ＬＬＣ＋ＳＮＡＰパケット
と上述の４種のパケットにＩＥＥＥ８０２．１Ｑ記載のＶＬＡＮ情報４０７を搭載した
（ｅ）ＤＩＸ＋ＶＬＡＮパケット、
（ｆ）ＲＡＷ＋ＶＬＡＮパケット、
（ｇ）ＬＬＣ＋ＶＬＡＮパケット、
（ｈ）ＬＬＣ＋ＳＮＡＰ＋ＶＬＡＮパケット
の合計８種類があり、パケット処理装置にはこれら８種のパケットの正確、かつ速やかな処理が求められている。
【０００４】
各々のパケットのLayer２ヘッダ（以下、Ｌ２ヘッダ）はＭＡＣ−ＤＡ情報（送信先ＭＡＣアドレス）４０１、ＭＡＣ−ＳＡ情報（送信元ＭＡＣアドレス）４０２、Type情報４０３、Length情報４０４、ＬＬＣ情報４０５、ＳＮＡＰ情報４０６、ＶＬＡＮ情報４０７が搭載されており、Ｌ２ヘッダは各々の情報の組み合わせにより構成されているため、パケットの種類毎にＬ２ヘッダの長さが異なる。なお図１４では、これらの情報を単に「ＭＡＣ−ＤＡ」、「Ｔｙｐｅ」などと簡略に表示している。
【０００５】
パケットにはＬ２ヘッダに続きペイロード４０８が搭載されていて、ＩＰｖ４パケットの場合、図１５に示すように先頭から順に、Version情報７０１、ヘッダ長情報７０２、ＴＯＳ情報７０３、トータル長情報７０４、識別番号情報７０５、フラグメント情報７０６、ＴＴＬ情報７０７、プロトコル番号情報７０８、ヘッダチェックサム情報７０９、送信元ＩＰアドレス情報７１０、送信先ＩＰアドレス情報７１１、オプション情報７１２からなるLayer３ヘッダ（以下、Ｌ３ヘッダ）が搭載されている。
【０００６】
ＩＰｖ４ルーティング機能を持つパケット処理装置の場合、上述のＭＡＣ−ＤＡ情報４０１、ＭＡＣ−ＳＡ情報４０２、ＴＴＬ情報７０７、ヘッダチェックサム情報７０９を書き換えた送信パケットヘッダを新たに生成する必要があり、特に新たに生成するＭＡＣ−ＤＡ情報４０１は、送信先ＩＰアドレス情報７１１に応じた値にする必要がある。
【０００７】
従来、この種の装置として、図１３に示される特開平１１−３１７７８３号公報に記載のパケット処理装置のような構成のものが使用されていた。同図において、レジスタ３５０はパケットの下位レイヤヘッダと上位レイヤヘッダとを含むパケットの先頭部分の情報を記憶するメモリであり、ＣＰＵ３５４にてレジスタ３５０に記憶された受信パケットヘッダを解析し、受信パケットヘッダに含まれる送信パケットヘッダ生成に必要な情報を抽出してレジスタ３５１に格納し、ＣＰＵ３５５にてテーブル３５７を参照してレジスタ３５１に格納された情報に対応する値をレジスタ３５２に格納し、レジスタ３５２に格納された値に応じてＣＰＵ３５６にて新たに送信パケットヘッダを生成し、レジスタ３５３に格納する構成となっている。このレジスタ３５０、３５１、３５２間でデータを受け渡すために、書き込み可能か、読み出し可能かのフラグ用レジスタを確認しながら、各プログラムの開始を判定していた。
【０００８】
【発明が解決しようとする課題】
上述したように、Ｌ２ヘッダ及び上位レイヤヘッダの長さは、各パケットの種類により異なるので、従来のパケット処理装置が、受信パケットから送信先ＩＰアドレス情報７１１を抽出してレジスタ３５１に格納するためには、ＣＰＵ３５４は、
・Ｌ２ヘッダを読み込む処理ステップと、
・読み込んだＬ２ヘッダの長さを求める処理ステップと、
・求められたＬ２ヘッダの長さに応じて送信先ＩＰアドレス情報７１１の位置を検知する処理ステップと、
・検知した位置から送信先ＩＰアドレス情報７１１を読み込む処理ステップと、
・読み込んだ送信先ＩＰアドレス情報７１１をレジスタ３５１に格納する処理ステップとを、
実行する必要がある。また、Ｌ２ヘッダを読み込む処理ステップでは、ＣＰＵ３５４が１回で読み込みできるデータの量にＬ２ヘッダを分割し、数回に分けて繰り返し読み込む必要がある。
【０００９】
すなわち、受信パケット上の送信先ＩＰアドレス情報７１１の位置を検知するまでにかかる時間は、ＣＰＵ３５４が１回あたりに読み込み可能なデータ量と単位時間あたりに読み込みできる回数とに依存し、高いスループットのパケット処理装置ほど高性能なＣＰＵ３５４を必要とするので、製品のコスト高を招いてしまう。同様に、レジスタ３５３への送信パケットヘッダの書き込みにかかる時間は、ＣＰＵ３５６が１度に書き込みできるデータ量と、単位時間あたりに書き込みできる回数とに依存し、高いスループットのパケット処理装置ほど高性能なＣＰＵ３５６を必要とするので、やはり製品のコスト高を招いてしまう（第１の課題）。
【００１０】
また、各ＣＰＵ３５４、３５５、３５６間は、固定周期、かつレジスタ３５０、３５１、３５２、３５３毎に搭載したフラグレジスタ情報の使用可否を通知及び検出していた。このため、レジスタ３５０、３５１、３５２、３５３のリードと判定を行い、パケット解析以外の余分な処理ステップを必要とし、パケット解析を含むプログラムサイズが増大、つまりプログラム蓄積用メモリも増大して製品のコスト高を招いてしまう（第２の課題）。
【００１１】
また従来装置では、受信用レジスタ３５０と、テーブル３５７と接続できるレジスタ３５１、３５２と、送信時に使用するレジスタ３５３が固定されているため、例えば処理負荷によってテーブル３５７と接続できるレジスタ３５１、３５２を変更したい場合にも変更ができない。このため、前述のＩＰｖ４ヘッダばかりでなく、ＩＰｖ６ヘッダ、ＭＰＬＳに代表される様々な種類のヘッダを搭載したパケットを処理できるパケット処理装置が求められていて、新たなプロトコルが日々定義されているので、修正変更や将来の機能変更が容易で、設計変更の柔軟性に富むパケット処理装置が望まれる（第３の課題）。
【００１２】
よって本発明は、上述した第１の課題に鑑み、新たな送信パケットヘッダを生成するために必要な情報の抽出処理と、送信パケットヘッダの生成処理との各々に高性能なＣＰＵを特に用意する必要がないパケット処理装置を提供することを目的とする。
本発明はまた、上述した第２の課題に鑑み、受信パケット解析のみに必要なメモリサイズのパケット処理装置を提供することを目的とする。
本発明はまた、上述した第３の課題に鑑み、ＩＰｖ４ヘッダばかりでなく、ＩＰｖ６ヘッダやＭＰＬＳに代表される様々な種類のヘッダを搭載した受信パケットに対して修正変更や将来の機能変更が容易で、設計変更の柔軟性に富むパケット処理装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１に記載の発明は、
受信パケットのヘッダを送信パケットのヘッダに変換するための検索データを検索テーブルに記憶する検索データ記憶ステップと、
前記受信パケットの種類を判定するための比較情報を記憶する比較情報記憶ステップと、
前記受信パケットのデータ区切りを検出し、ヘッダ相当データ部分とペイロード相当データ部分を分離する受信パケット分離ステップと、
前記受信パケットの種類及び／又はあらかじめ割り当てたパケット解析内容に応じた数でパイプライン構成され、固定周期で前記受信パケット分離ステップにより分離された前記ヘッダ相当データ部分と前記比較情報記憶ステップにより記憶されている比較情報を比較して前記受信パケットの種類を判定するとともに、前記検索テーブルを検索して必要に応じて前記ヘッダ相当データを更新して次段に出力するとともに、当該解析結果を次段が使用する場合に次段に引き継ぐ１つ以上のパケット解析ステップと、
前記１つ以上のパケット解析ステップの最終段からのヘッダ相当データと前記受信パケット分離ステップにより分離された前記ペイロード相当データ部分を結合して送信パケットとして出力する更新パケット送信ステップとを、
備え、
前記パケット解析ステップの各々は、
前記受信パケット分離ステップにより分離されたヘッダ相当データ部分を格納して格納完了後にパケット解析開始タイミング信号を出力するヘッダデータ記憶ステップと、
パケット解析プログラムに応じて前記ヘッダデータ記憶ステップにより異なる情報を抽出して記憶するため、及び前記比較情報と前記パケット解析プログラム実行中に生成した一時的なデータを記憶するためのヘッダ編集記憶ステップと、
前記パケット解析プログラムを実行したパケット解析結果を記憶するヘッダ解析結果記憶ステップと、
汎用レジスタを用いて、前記ヘッダデータ記憶部から出力されたパケット解析開始タイミング信号をトリガとしてパケット解析プログラムの実行を開始する汎用演算ステップと、
前記パケット解析プログラムに含まれる特殊演算命令に基づいて、前記ヘッダデータ記憶ステップ、前記ヘッダ編集記憶ステップ、前記ヘッダ解析結果記憶ステップ又は前記比較情報記憶ステップの結果のデータを、直接、読み出し、読み出したデータに対してパケット解析のための論理演算を実行し、結果を前記ヘッダデータ記憶ステップ、前記ヘッダ編集記憶ステップ、前記ヘッダ解析結果記憶ステップ又は前記比較情報記憶ステップの結果のデータとして記憶する、特殊演算ステップとを、
有する、パケット処理方法である。
また請求項２に記載の発明は、
受信パケットのヘッダを送信パケットのヘッダに変換するための検索データを記憶する検索テーブルと、
前記受信パケットの種類を判定するための比較情報を記憶する比較情報記憶部と、
前記受信パケットのデータ区切りを検出し、ヘッダ相当データ部分とペイロード相当データ部分を分離する受信パケット分離部と、
前記受信パケットの種類及び／又はあらかじめ割り当てたパケット解析内容に応じた数でパイプライン構成され、固定周期で前記受信パケット分離部により
分離された前記ヘッダ相当データ部分と前記比較情報記憶部により記憶されている比較情報を比較して前記受信パケットの種類を判定するとともに、前記検索テーブルを検索して必要に応じて前記ヘッダ相当データを更新して次段に出力するとともに、当該解析結果を次段が使用する場合に次段に引き継ぐ１つ以上のパケット解析エレメントと、
前記１つ以上のパケット解析エレメントの最終段からのヘッダ相当データと前記受信パケット分離部により分離された前記ペイロード相当データ部分を結合して送信パケットとして出力する更新パケット送信部とを、備え、
前記パケット解析エレメントの各々は、
前記受信パケット分離部から送出されたヘッダ相当データ部分を格納して格納完了後にパケット解析開始タイミング信号を出力するヘッダデータ記憶部と、
パケット解析プログラムに応じて前記ヘッダデータ記憶部から異なる情報を抽出して記憶するため、及び前記比較情報と前記パケット解析プログラム実行中に生成した一時的なデータを記憶するためのヘッダ編集記憶部と、
前記パケット解析プログラムを実行したパケット解析結果を記憶するヘッダ解析結果記憶部と、
汎用レジスタを有し、前記ヘッダデータ記憶部から出力されたパケット解析開始タイミング信号をトリガとしてパケット解析プログラムの実行を開始する汎用演算器と、
前記パケット解析プログラムに含まれる特殊演算命令に基づいて、前記ヘッダデータ記憶部、前記ヘッダ編集記憶部、前記ヘッダ解析結果記憶部又は前記比較情報記憶部に対して、直接、データを読み出し、読み出したデータに対してパケット解析のための論理演算を実行し、結果を前記ヘッダデータ記憶部、前記ヘッダ編集記憶部、前記ヘッダ解析結果記憶部又は前記比較情報記憶部に対して、直接、書き込みする特殊演算器とを、
有する、パケット処理装置である。
請求項１、２に記載の発明によれば、受信パケットヘッダ内の各フィールドの識別や、検索キー情報の抽出や、検索結果受信後の送信パケットヘッダ生成などの処理を受信パケットの種類に応じて何個のパケット解析エレメントで処理するか、また、それぞれのパケット解析エレメントにどのような処理をさせるのかを選択できるため、高性能なＣＰＵを特に用意する必要がない。
【００１４】
請求項３に記載の発明のパケット処理装置は、前記パケット解析エレメントの各々が、
当該パケット解析エレメントが実行するパケット解析プログラムを記憶するメモリを備え、
前記固定周期の後に前記パケット解析プログラムの実行を完了してパケット解析完了タイミング信号を次段のエレメント又は更新パケット送信部に出力する構成とした。
請求項３に記載の構成によれば、パイプライン構成のパケット解析エレメント間の情報の引継ぎもあらかじめ決めたタイミング信号で行うことから特別なフラグ（レジスタ）及び処理を必要としないため、メモリサイズをすべて個別のパケット解析処理に割り当てることができる。
【００１５】
請求項４に記載の発明は、前記パケット解析エレメントの各々がさらに、
前記パケット解析完了タイミング信号に同期して前記ヘッダ解析結果記憶部で記憶したデータを後段のパケット解析エレメントのヘッダ解析結果記憶部へ出力する構成とした。
請求項４に記載の構成によれば、１つ以上のパケット解析エレメントにて構成した場合に、前段のパケット解析エレメントで抽出、解析した情報を重複して処理することがないので、プログラムの負荷分散が柔軟に対応でき、また、プログラム蓄積用メモリサイズをすべて個別のパケット解析処理に割り当てることができる。
【００１６】
請求項５に記載の発明は、前記ヘッダ解析結果記憶回路が、
現ヘッダの解析をしている間に次のパケットを受信して前記現ヘッダの解析結果に次ヘッダの解析結果を上書きしないように２面で構成され、各面を前記パケット解析完了タイミング信号毎に切り替えて交互に記憶する構成とした。
請求項５に記載の構成によれば、次パケットの受信中でも、現パケットの解析結果情報を保持できるため、スループットが低下することなく、パケット解析結果情報を後段のパケット解析エレメントへ伝達できる。
【００１８】
請求項６に記載の発明は、前記特殊演算器がさらに、前記パケット解析プログラムに含まれる即値の論理演算を行う構成とした。
請求項６に記載の構成によれば、設計変更や機能追加を実現することができる。
【００１９】
請求項７に記載の発明は、前記特殊演算命令は、前記ヘッダデータ記憶部と、前記ヘッダ解析結果記憶部と、前記ヘッダ編集記憶部と前記比較情報記憶部のいずれかのデータを直接リード、ライトするためのアクセス制御信号と、命令実行時に必要な各種イネーブル信号を含む構成とした。
請求項７に記載の構成によれば、特殊演算命令の実行に必要な情報をヘッダデータ記憶部、ヘッダ解析結果記憶部、ヘッダ編集記憶部、比較情報記憶部のデータを直接リード、ライトできるようにアドレスなどのアクセス制御信号を生成し、かつ命令実行時に必要な各種イネーブル信号を生成できる。
【００２０】
請求項８に記載の発明は、前記ヘッダデータ記憶部は、パケット受信中に書き込まれる面と、前記汎用演算器及び特殊演算器により解析されている面の２面構成で各パケットの前記ヘッダ相当データを交互に格納するヘッダレジスタを備えた構成とした。
請求項８に記載の構成によれば、現パケットの解析中でも、次パケットの受信を開始できるため、ワイヤースピードを維持しながら、パケット解析エレメント内ＣＰＵ及び特殊演算器へヘッダ相当データを伝達し、かつ後段のパケット解析エレメント内のヘッダデータ記憶回路へデータを引き継ぐことができる。
【００２１】
請求項９に記載の発明は、前記受信パケット分離部により分離された複数の受信パケットの各ペイロード相当データ部分を、前記最終段のエレメントの処理が終了するまで収容するペイロード収容部をさらに備え、前記ペイロード収容部は、前記複数のパケットのペイロード相当データを１つのペイロードデータ蓄積用メモリに格納してポインタにより管理する構成とした。
請求項９に記載の構成によれば、１つのメモリに対してパケット解析中のヘッダ相当データに対応する数分のポインタのみを管理しているため、複数の受信パケットの各ペイロードデータ収容用のメモリを必要とせずに低コストに装置を実現できる。
【００２２】
請求項１０に記載の発明は、前記検索テーブルを検索するために前記１つ以上のパケット解析エレメントが出力した検索キーを選択して前記検索テーブルに出力するとともに、前記検索キーに基づいて前記検索テーブルから出力された検索結果を前記検索キーを出力した前記パケット解析エレメントに出力する検索データセレクタをさらに有する構成とした。
請求項１０に記載の構成によれば、複数のパケット解析エレメントで構成した場合に、検索データセレクタが、いずれのパケット解析エレメントからの検索キーでも受信でき、またいずれのパケット解析エレメントへも検索結果を送信できるので、複数のパケット解析エレメントでも検索テーブルとアクセスができ、プログラム処理の柔軟性が高くなる。
【００２３】
請求項１１に記載の発明は、前記検索データセレクタが、
前記検索テーブルに対する各エレメントの検索時間の違いに対応するためのキューを具備し、前記検索テーブルから出力された検索結果データを前記キューに蓄積し、出力先となるパケット解析エレメントからの指示により出力する構成とした。
請求項１１に記載の構成によれば、検索データセレクタが検索テーブルからの検索結果データをＦＩＦＯで受信する場合に、検索テーブルの応答時間が変化してもパケット解析エレメントが必要なタイミングで検索結果データを受信できる。
【００２４】
請求項１２に記載の発明は、前記更新パケット送信部が、
前記最終段のパケット解析エレメントから送信指示が出力される場合に、ヘッダデータへの書換・挿入・削除指示に従ってヘッダ相当データの更新を行った上でペイロード収容部から続くペイロード相当データと結合してパケットとして送信し、
前記最終段のパケット解析エレメントから破棄指示が出力される場合に、ペイロード収容部へのペイロード読み出し制御信号を経由して破棄指示されたペイロード相当データと結合する予定であった読み出すべきポインタではなく、次に読み出すべきポインタを選択して次の読み出し指示まで保持する構成とした。
請求項１２に記載の構成によれば、更新パケット送信部が、パケット解析エレメントでの解析結果に応じて、ヘッダデータ記憶回路を経由して記憶してきたヘッダ相当データから新たに生成されたヘッダとペイロード収容部とが記憶したペイロード相当データから新たな送信パケットを生成できる。
【００２５】
請求項１３に記載の発明は、初段のエレメントにおいて前記ヘッダデータ記憶回路に記憶されたヘッダ相当データと、前記ヘッダ編集記憶回路に記憶された一時的なデータと、前記ヘッダ解析結果記憶回路に記憶されたパケット解析結果の３系統のデータに対して各パケット毎に共通のシーケンシャルな番号を付与して最終段のエレメントに転送し、最終段のエレメントにおいて前記シーケンシャルな番号により同じパケットの前記３系統のデータを整合する構成とした。
請求項１３に記載の構成によれば、パケット解析のために１つの受信パケットから抽出された情報は３経路を経由するが、各経路で共通なシーケンシャル番号を付与して伝達されるため、その整合性を最終的に検出する比較回路をパケット解析エレメント内に搭載することにより、パケット処理装置内での信頼性向上を図ることができる。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図１に示す本発明によるパケット処理装置は概略的に、受信パケット分離部１０と、パイプラインで構成された１つ以上のパケット解析エレメント（以下単にエレメントともいう）１００（１００ａ、１００ｂ〜１００Ｎ）と、受信パケットペイロード収容部（単にペイロード収容部ともいう）２０と、検索テーブル４０と、検索データセレクタ３０と、比較情報記憶回路５０と更新パケット送信部６０とを具備しており、上記各部の詳細を図２〜図９に示している。
【００２７】
受信パケット分離部１０は、例えば図１４（ａ）〜（ｈ）に示すようにフォーマットの異なる受信パケット１のデータ区切りを検出してヘッダ相当データ１１とペイロード相当データ１２を分離し、それぞれを初段のパケット解析エレメント１００ａとペイロード収容部２０に出力する。
【００２８】
各パケット解析エレメント１００はそれぞれ、パケット分離部１０により分離されたヘッダ相当データ１１、前段のエレメント１００からのデータを格納してパケット種別の解析を行い、ヘッダを更新する。例えば図１４（ａ）〜（ｈ）に示す８種類のパケット種別を判定する場合には、最初のエレメント１００ａにおいてＶＬＡＮ情報４０７などの有無を判定することにより２つにグループ分けすることができ、次いで２番目のエレメント１００ｂにおいてLength情報４０４などの有無を判定することにより、さらに２つにグループ分けすることができ、次いで３番目のエレメント１００ｃにおいてＳＮＡＰ情報４０６などの有無を判定することにより１つのパケット種別を特定することができるので、エレメント１００は３つで構成すればよい。また、将来、判定するパケット種別が増えた場合にはその分を３番目のエレメント１００ｃの後段に増設すればよい。ここで、各エレメント１００は固定周期で、パケット解析とヘッダ変換処理を実行するように構成され、当該解析結果を次段が使用する場合に後段のエレメント１００に渡すように構成されている。
【００２９】
検索テーブル４０には、受信パケット１のヘッダを送信パケットのヘッダに変換するための検索データが格納され、例えばＭＡＣ−ＤＡ情報４０１と送信先ＩＰアドレス情報７１１の対応関係などが格納されている。検索データセレクタ３０はパケット解析エレメント１００ａ、１００ｂ〜１００Ｎの１つ以上のうち、いずれかから抽出された検索キーデータ１７１ａ、１７１ｂ〜１７１Ｎを検索キーデータ３１として検索テーブル４０へ出力し、また、検索テーブル４０から送出された、検索キーデータ３１に対応する検索結果データ４１を検索データセレクタ３０にて選択した検索結果データ３２ａ、３２ｂ〜３２Ｎのいずれか１つをあらかじめ決めたパケット解析エレメント１００ａ、１００ｂ〜１００へ出力する。
【００３０】
ここで、図２は各エレメント１００内のバス構成を詳しく示し、符号１１１、１１２、１１３、１４１、１４２、１３２は、バス上を伝送されることを示している。比較情報記憶回路５０は、あらかじめ、例えば図１４（ａ）〜（ｈ）に示すようなパケット種別を判定するための比較情報を記憶し、その比較情報を各エレメント１００内のＣＰＵ１１０ａ、１１０ｂ〜１１０Ｎからのアクセス制御信号１１２ａ、１１２ｂ〜１１２Ｎとデコーダ１３０ａ、１３０ｂ〜１３０Ｎからのアクセス制御信号１３２ａ、１３２ｂ〜１３２Ｎに従い、それぞれリードデータ（１１１ａ、１１１ｂ〜１１１Ｎ）、（１４１ａ、１４１ｂ〜１４１Ｎ）としてＣＰＵ１１０ａ、１１０ｂ〜１１０Ｎ、特殊演算器１４０ａ、１４０ｂ〜１４０Ｎへ出力する。
【００３１】
更新パケット送信部６０は１つ以上のパケット解析エレメント１００ａ、１００ｂ〜１００Ｎのうち、最終段にあたるパケット解析エレメント１００Ｎからの指示に従って更新するヘッダ相当データ１１とペイロード収容部２０から出力される送信待ちパケットペイロードデータ２１をシーケンシャルに結合して出力する。
【００３２】
＜受信パケット分離部１０＞
図１に示すパケット処理装置は図１４に示すような可変長な受信パケット１を受信して、受信パケット分離部１０が受信パケット１を8bit（ビット）、16bit、32bitなどあらかじめ決めたビット幅で取り込み、図１４に示すような送信先ＭＡＣアドレス（ＭＡＣ−ＤＡ）４０１から始まるデータの区切り単位に並べ替えて、図１４、図１５に示すようなＬ２ヘッダや上位ヘッダが含まれると推測されるあらかじめ決めたデータ長分のヘッダ相当データ１１と、それ以外のペイロード相当データ１２の２つのデータに分離し、ヘッダ相当データ１１はパケット解析エレメント１００ａへ、ペイロード相当データ１２は、受信パケットペイロード収容部２０へそれぞれ出力する。
【００３３】
＜パケット解析エレメント１００＞
受信パケット分離部１０にて分離したヘッダ相当データ１１は、初段のパケット解析エレメント１００ａに格納される。パケット解析エレメント１００は１つ以上のパイプラインで構成され、１つで構成する場合にはパケット解析エレメント１００ａ＝１００Ｎとなり、２つ以上の場合は、各パケット解析エレメント１００で格納したヘッダ相当データ１１はあらかじめ決めた固定周期後に、後段のパケット解析エレメント１００ｂ、１００ｃ〜１００Ｎ又は更新パケット送信部６０へ出力する。
【００３４】
パケット解析エレメント１００ａ、１００ｂ〜１００Ｎは、ヘッダ相当データ１１を格納すると、エレメント１００内部でヘッダ相当データ１１のうち、パケット解析プログラムにより解析が行えるビット列が格納されたことを通知するパケット解析開始タイミング信号１５２ａ、１５２ｂ〜１５２Ｎを生成し、このパケット解析開始タイミング信号１５２ａ、１５２ｂ〜１５２Ｎをトリガにパケット解析プログラムを実行開始する。
【００３５】
各パケット解析プログラムからアクセス制御信号に従い、受信パケット１のヘッダ相当データ１１から抽出した情報と比較してパケット解析プログラムが必要とする情報か否かを識別するために、全パケット解析エレメント１００が共通して記憶している情報から、パケット解析プログラムに必要な比較情報を比較情報記憶回路５０が生成することで、データの先頭から順次データを識別、抽出する。解析を進め、フォーマットを明らかにしたり、後述のような検索キーデータ３１や検索結果データ４１からの情報抽出など各パケット解析エレメント１００毎のパケット解析プログラムの実行を終え、あらかじめ決めた固定周期後に後段のパケット解析エレメント１００ａ、１００ｂ〜１００Ｎ（１つの場合は、同一パケット解析エレメント１００）へ解析結果とヘッダ相当データ１１を引き継ぐ。
【００３６】
受信パケットペイロード収容部２０は、受信パケット分離部１０からのペイロード相当データ１２を格納し、受信パケット分離部１０から分離されたもう一方のデータであるヘッダ相当データ１１が、１つ以上のパイプライン構造となっているパケット解析エレメント１００ａ、１００ｂ〜１００Ｎを経由し、更新パケット送信部６０がリードするまでの間、ペイロード相当データ１２を保持している。
【００３７】
新たなヘッダを搭載した送信パケット６１は、前述のようにパケット解析エレメント１００ａ、１００ｂ〜１００Ｎによる解析結果と、検索テーブル４０の検索により送信先を決める。その際に、検索データセレクタ３０は、パケット解析エレメント１００ａ、１００ｂ〜１００Ｎのいずれかがヘッダ相当データ１１から抽出した検索キーデータ３１を出力するので検索テーブル４０へ出力し、また検索テーブル４０が検索キーデータ３１に該当するエントリ（検索結果データ）４１をあらかじめ決めたパケット解析エレメント１００ａ、１００ｂ〜１００Ｎに送出する。
【００３８】
＜更新パケット送信部６０＞
更新パケット送信部６０はペイロード収容部２０の制御により、パケット解析エレメント１００ａ、１００ｂ〜１００Ｎのうち、最終段にあたるパケット解析エレメント１００Ｎからの指示に従って更新するヘッダ相当データ１１をリードし、ヘッダ相当データ１１の最終データを検出すると、そのヘッダ相当データ１１に対応する送信待ちパケットペイロードデータ２１をシーケンシャルに結合できるようにリードして送信パケット６１を出力する。
上述の構成により、ヘッダ相当データ１１内の各フィールドの識別や検索キー情報の抽出や検索結果受信後の新ヘッダ生成などの各種処理を、１つ以上の何個のパケット解析エレメント１００で処理するのか、それぞれのパケット解析エレメント１００でどのような処理、つまりパケット解析プログラムを実行させるのかを選択できる。
【００３９】
＜＜エレメント１００の詳細な説明＞＞
図１に示すパケット解析エレメント１００ａ、１００ｂ〜１００Ｎはそれぞれ、
・受信パケット分離部１０、前段のエレメント１００から送出されたヘッダ相当データ１１を格納するヘッダデータ記憶回路（単にヘッダ記憶回路ともいう）１５０ａ、１５０ｂ〜１５０Ｎ（図５に詳しく示す）と、
・パケット解析プログラムを記憶しているメモリ１２０ａ、１２０ｂ〜１２０Ｎと、
・メモリ１２０ａ、１２０ｂ〜１２０Ｎにそれぞれ記憶されているパケット解析プログラムの各命令をフェッチ、デコード、実行し、また、フェッチした結果の中から特殊演算命令指示信号１１５ａ、１１５ｂ〜１１５Ｎを出力するＣＰＵ１１０ａ、１１０ｂ〜１１０Ｎと、
・ＣＰＵ１１０ａ、１１０ｂ〜１１０Ｎが出力する特殊演算命令指示信号１１５ａ、１１５ｂ〜１１５Ｎをデコードする特殊演算命令デコード回路（デコーダ）１３０ａ、１３０ｂ〜１３０Ｎ（図４に詳しく示す）と、
・デコーダ１３０ａ、１３０ｂ〜１３０Ｎがそれぞれデコードした特殊演算命令１３３ａ、１３３ｂ〜１３３Ｎを実行する特殊演算器１４０ａ、１４０ｂ〜１４０Ｎ（図３に詳しく示す）とを、
具備している。
【００４０】
上記構成において、ヘッダデータ記憶回路１５０ａ、１５０ｂ〜１５０Ｎはそれぞれ、ヘッダ相当データ１１のあらかじめ決めたビット数分を格納できた際にパケット解析開始タイミング信号１５２ａ、１５２ｂ〜１５２Ｎを特殊演算器１４０ａ、１４０ｂ〜１４０Ｎに出力する。これをトリガにＣＰＵ１１０ａ、１１０ｂ〜１１０Ｎがパケット解析プログラムを実行開始し、また、並行して特殊演算器１４０ａ、１４０ｂ〜１４０Ｎが特殊演算命令（特殊演算命令デコード信号１３３ａ、１３３ｂ〜１３３Ｎ）を実行する。
【００４１】
このとき、ＣＰＵ１１０ａ、１１０ｂ〜１１０Ｎはそれぞれ、ヘッダデータ記憶回路１５０ａ、１５０ｂ〜１５０Ｎに対して出力するアクセス制御信号１１２ａ、１１２ｂ〜１１２Ｎにより、読み出しデータ１１１ａ、１１１ｂ〜１１１Ｎのリードと、書き込みデータ１１３ａ、１１３ｂ〜１１３Ｎのライトを行い、また、ＣＰＵ１１０ａ、１１０ｂ〜１１０Ｎが内蔵する汎用レジスタと転送を繰り返し、各種汎用演算を実行する。また、デコーダ１３０ａ、１３０ｂ〜１３０Ｎはそれぞれ、ＣＰＵ１１０ａ、１１０ｂ〜１１０Ｎが出力する特殊演算命令指示信号１１５ａ、１１５ｂ〜１１５Ｎをデコードして特殊演算命令１３３ａ、１３３ｂ〜１３３Ｎを特殊演算器１４０ａ、１４０ｂ〜１４０Ｎに出力するとともに、特殊演算用データ抽出アクセス制御信号１３２ａ、１３２ｂ〜１３２Ｎを生成してバスを介してヘッダデータ記憶回路１５０ａ、１５０ｂ〜１５０Ｎと比較情報記憶回路５０に出力する。
【００４２】
ヘッダデータ記憶回路１５０ａ、１５０ｂ〜１５０Ｎはそれぞれ、格納した受信パケット１のヘッダからヘッダ抽出情報を抽出してバスを介してリードデータ１４１ａ、１４１ｂ〜１４１Ｎとして特殊演算器１４０ａ、１４０ｂ〜１４０Ｎに出力する。比較情報記憶回路５０は、このリードデータ１４１ａ、１４１ｂ〜１４１Ｎ（ヘッダ抽出情報）と比較するための比較情報を抽出してバスを介してリードデータ１４１ａ、ｂ、・・・、Ｎとして出力する。特殊演算器１４０ａ、１４０ｂ〜１４０Ｎはそれぞれ、ヘッダ抽出情報と比較情報とを比較して、比較結果情報である状態通知信号１４２ａ、１４２ｂ〜１４２ＮをＣＰＵ１１０ａ、１１０ｂ〜１１０Ｎへ出力し、これにより、状態通知信号１４２ａ、１４２ｂ〜１４２Ｎに応じ後段のパケット解析エレメント１００に送信すべきパケットを判定するようになっている。
【００４３】
ここで、図１４に示すように、受信パケット１の１９・２０バイト目は、Type情報、Length情報又はＶＬＡＮ情報の先頭２バイトのいずれかなので、例えばパケット解析プログラムにより特殊演算命令デコード回路１３０ａがヘッダ抽出情報として、ヘッダデータ記憶回路１５０ａへ受信パケット１の１９・２０バイト目を抽出するようにアクセス制御信号１３２ａを出力し、かつ比較情報としてＩＰｖ４を示す０８００ｈを生成するように比較情報記憶回路５０が同様にデコーダ１３０ａからのアクセス制御信号１３２ａよりヘッダデータ記憶回路１５０ａから出力させることで、状態通知信号１４２に含まれる一致比較結果信号がヘッダ抽出情報と比較情報の一致を示した場合には、受信パケット１をＤＩＸパケットと判定して、後段のパケット解析エレメント１００からＤＩＸパケットの処理を開始し、また、不一致を示した場合には、次回から受信パケット１の１９・２０バイト目がLength情報とＶＬＡＮ情報の先頭２バイトとのうちいずれなのかを判定する処理を開始するようになっており、したがって、受信パケット１の複数のフォーマットを判別でき、判別した受信パケット１のフォーマットに応じたパケットの処理ができる。
【００４４】
また各パケット解析エレメント１００はパイプライン構成としているが、それぞれは同一の構成、同一の機能を持つので、各エレメント１００に搭載するパケット解析プログラムの変更により、ハードウェアの変更なく同一構成で、異なるプロトコルのヘッダ解析も行うことができる。
【００４５】
上述の構成より、単に各パケット解析エレメント１００を汎用ＣＰＵ１１０のみの構成に比べ、ＣＰＵ１１０と特殊演算器１４０を組み合わせたことにより、ヘッダ相当データ１１から情報を抽出の上、ＣＰＵ内蔵の汎用レジスタに転送してからのヘッダ解析でなく、直接ヘッダデータ記憶回路１５０から必要な情報を抽出することができるので高速なヘッダ解析が可能な構成になっている。
【００４６】
さらに各パケット解析エレメント１００はそれぞれ、パケット解析プログラムに応じてヘッダデータ記憶回路１５０毎に異なる情報を抽出することが必要となり、比較による情報識別のための比較情報をあらかじめ記憶させる場所及びパケット解析プログラム実行中に生成した一時的なデータを記憶する場所としてヘッダ編集記憶回路１７０ａ、１７０ｂ〜１７０Ｎと、パケット解析プログラムを実行したパケット解析結果を記憶するヘッダ解析結果記憶回路１６０ａ、１６０ｂ〜１６０Ｎとを具備する。
【００４７】
例えばパケット解析エレメント１００ａがＬ２ヘッダの解析をし、パケット解析エレメント１００ｂがＩＰヘッダの解析をする場合に、パケット解析プログラムにより図１４に示すＭＡＣ−ＤＡ４０１、ＭＡＣ−ＳＡ４０２の正常性を確認した次のフィールドの値がいくつかによって受信パケット１がＤＩＸ形式フォーマットか、ＬＬＣ＋ＳＮＡＰ形式フォーマットかを識別できる。
【００４８】
そこで、ヘッダ編集記憶回路（単に編集記憶回路ともいう）１７０ａにあらかじめ「０５ＤＣ」という値を記憶させておき、ヘッダ編集記憶回路１７０ｂにはあらかじめ「４」という値を記憶させておく。パケット解析エレメント１００ａは、ヘッダデータ記憶回路１５０ａから「０８００」という値が抽出されると、特殊演算器１４０ａの後述する大小比較命令でヘッダ編集記憶回路１７０ａに記憶していた「０５ＤＣ」に比べ、ヘッダデータ記憶回路１４０ａから抽出された「０８００」の値が大きいと判定すると、その結果ＤＩＸフォーマットであることが特定できているので、ヘッダ解析結果記憶回路（単に解析結果記憶回路ともいう）１６０ａに「ＤＩＸ」フォーマットであったことを示す値を書き込む。
【００４９】
そしてパケット解析完了タイミング信号１５３ａに同期して後段のパケット解析エレメント１００ｂにヘッダ解析結果記憶回路１６０ａの情報をヘッダ解析結果記憶回路１６０ｂへライトする。ヘッダ編集記憶回路１７０ａの「０５ＤＣ」は、パケット解析エレメント１００ａのパケット解析プログラムのみでしか使用せず、パケット解析エレメント１００ｂの特殊演算器１４０ｂは、ヘッダ解析結果記憶回路１６０ｂにライトされた「ＤＩＸ」フォーマット情報から、１５バイト目以降にＩＰヘッダが搭載されていることとし、１５バイト目のフィールドがversion情報の値がいくつかを識別するために、ヘッダ編集記憶回路１７０ｂに記憶していた「４」と「一致比較」を実行する。
【００５０】
上述の構成により、前段のパケット解析エレメント１００Ｎ−１で抽出、解析した情報を重複して後段のパケット解析エレメント１００Ｎにて解析処理を行われないため、各パケット解析エレメント１００が個別のパケット解析プログラムを効率的に構成できる。
【００５１】
図１に示す各エレメント１００のヘッダデータ記憶回路１５０ａ、１５０ｂ〜１５０Ｎはそれぞれ、あらかじめ決めた固定周期間でヘッダ相当データ１１を格納し、かつ次の固定周期間ではパケット解析開始タイミング信号１５２ａ、１５２ｂ〜１５２Ｎをそれぞれ基点にＣＰＵ１１０ａ、１１０ｂ〜１１０Ｎ及び特殊演算器１４０ａ、１４０ｂ〜１４０Ｎにてそれぞれのパケット解析プログラムに応じてパケット解析処理を実行するが、固定周期の２倍分の時間で１つのパケット処理となる。
【００５２】
しかし、パケット解析処理を行っている時間にもパケットを受信できれば、単位時間あたりに処理できるパケット数が増え、スループット向上となる。そこで、ヘッダの解析をしている間にパケットを受信する可能性がある場合にも、ヘッダデータ記憶回路１５０ａ、１５０ｂ〜１５０Ｎはそれぞれ、ＣＰＵ１１０ａ、１１０ｂ〜１１０Ｎ及び特殊演算器１４０ａ、１４０ｂ〜１４０Ｎが解析をしているか、又は解析していた現解析結果に、新たに受信パケット１の解析した次解析結果を上書きしないために２面構成としてパケット解析完了タイミング信号１５３ａ、１５３ｂ〜１５３Ｎ毎にパケット受信面とパケット解析面を切り替えて交互に選択する。
【００５３】
上述の構成により、ヘッダデータ記憶回路１５０ａ、１５０ｂ〜１５０Ｎの２面を、パケット解析完了タイミング信号１５３ａ、１５３ｂ〜１５３Ｎ毎に所定の順序で選択して情報を保持させるので、ＣＰＵ１１０ａ、１１０ｂ〜１１０Ｎ及び特殊演算器１４０ａ、１４０ｂ〜１４０Ｎがパケット解析に必要な情報を抽出しているときでも、既に記憶した前の受信パケット１のヘッダを含む情報を失うことなく、新たに受信した情報を記憶させることができる。
【００５４】
＜特殊演算器１４０の詳細な説明＞
図３に詳しく示すように特殊演算器１４０（１４０ａ〜１４０Ｎ）は、特殊演算制御部１４５と、特殊演算命令デコード回路１３０からの特殊演算用データ制御信号１４１と特殊演算命令デコード信号１３３に従い、直接ヘッダデータ記憶回路１５０とヘッダ解析結果記憶回路１６０とヘッダ編集記憶回路１７０と比較情報記憶回路５０からあらかじめ決めたビット幅単位に読み出されたデータ１４１に対して各種の処理を行う演算器群１４６と、状態通知部１４７と特殊演算結果データ出力部１４８とを備える。演算器群１４６は命令毎のイネーブル指示信号１３３１で、それぞれの処理を実行する１対多種一致比較部１４６１と、大小比較部１４６２と、データ転送部１４６３と、一部データ転送部１４６４と、論理積部１４６５と、論理和部１４６６と、加算部１４６７と、ビットシフト部１４６８と、ビットシフト後論理和部１４６９と、チェックサム演算部１４７０と間接アドレスデータ転送部１４７１とを備える。
【００５５】
１対多種一致比較部１４６１は、特殊演算用データ制御信号１４１（１４１ａ〜１４１Ｎ）を構成する第１データと第２データ（ヘッダデータ記憶回路１５０、比較情報記憶回路５０、解析結果記憶回路１６０、編集記憶回路１７０のリードデータ）の比較や、第１データと第２データを先頭とし連続するデータとを同時に比較する。大小比較部１４６２は第１データと第２データにビットマスク信号１３３２でそれぞれ指定したビット幅に対して、第１データを大とするか、第２データを大とするかを大小比較方向指示信号１３３４に応じて比較する。データ転送部１４６３はいずれかの記憶回路１５０、５０か抽出された第１データを異なる記憶回路５０、１５０へ転送し、また、一部データ転送部１４６４は第１データのうちビットマスク信号１３３２で指定したビット幅のみを異なる記憶回路５０、１５０へ転送する。
【００５６】
論理積部１４６５と、論理和部１４６６と加算部１４６７はそれぞれ、第１データと第２データの論理和、論理積、加算を行う。ビットシフト部１４６８は第１データに対してビットシフト方向指示信号１３３３で示す右か左へ第２データで指示したビット数分のビットシフトを行う。ビットシフト後論理和部１４６９は組み合わせ演算で第１データをビットシフト方向指示信号１３３３が指示する方向に即値データ１３３５で指定したビット数分ビットシフトしたデータと第２データの論理和を行う。チェックサム演算部１４７０は第１データ（第１オペランド）が先頭ポインタ（起点）を表し、第２データ（第２オペランド）で指定したデータ長分を複数クロックをかけて加算していく。間接アドレスデータ転送部１４７１は第２データをアドレスとして指定した前記いずれかの記憶回路１５０、５０から出力されたデータが示すアドレスのデータを第１データで示す記憶回路５０、１５０へ転送する。
【００５７】
状態通知部１４７は演算器群１４６内の比較命令（１４６１、１４６２）においていずれか１つ実行した比較結果、及びヘッダデータ記憶回路１５０から出力されるパケット解析開始タイミング信号１５２をＣＰＵ１１０への状態通知信号１４２として生成する。特殊演算結果データ出力部１４３は演算器群１４６内の比較以外の命令（１４６３〜１４７１）によりデコード回路１３０経由で指定されたアドレスへ書き込むライトデータ１４３を生成し、これをヘッダ記憶回路１５０に書き込む。
【００５８】
上述の構成により、特殊演算器１４０は、図１４や図１５に示すヘッダを解析処理するだけの演算器群１４６でないため、その他上位レイヤのヘッダが処理対象となった場合も、演算器群１４６がプログラムの変更により使用でき、ＣＰＵ１１０へデータを取り込むことなく、直接ヘッダデータ記憶回路１５０、ヘッダ解析結果記憶回路１６０、ヘッダ編集記憶回路１７０、比較情報記憶回路５０からデータを抽出できるので、高速なパケット処理を維持しながらプログラムを実行できる。さらに状態通知信号１４２をＣＰＵ１１０へ出力することによりプログラムの分岐や比較結果判定を使用して次に実行すべきプログラムによりパケット解析ができる。
【００５９】
＜特殊演算命令デコード回路１３０の詳細な説明＞
図４に詳しく示すように図１のデコーダ１３０を構成する特殊演算命令デコード回路１３０では、命令指示解析部１３１が、ＣＰＵ１１０からの特殊演算命令指示信号１１５に含まれるリードアクセスの対象となるヘッダデータ記憶回路１５０又はヘッダ編集記憶回路１７０又は比較情報記憶回路５０から抽出すべき情報のリードアドレス生成と、特殊演算実行結果（ライトデータ）１４３をヘッダデータ記憶回路１５０、ヘッダ解析結果記憶回路１６０、ヘッダ編集記憶回路１７０のいずれかの書き込み先アドレスとして、第１アドレス１３２１、第２アドレス１３２３、第３アドレス１３２５の３つのアドレスと、このアドレス１３２１、１３２３、１３２５のそれぞれに対応する第１、第２、第３ライト又はリードイネーブル信号１３２２、１３２４、１３２６を含む特殊演算用データ抽出アクセス制御信号１３２や、特殊演算命令実行時に必要な命令毎のイネーブル指示信号１３３１と、ビットマスク信号１３３２と、ビットシフト方向指示信号１３３３と、大小比較方向指示信号１３３４と、プログラムに記述されている命令のオペランドの即値データ１３３５とを含む特殊演算命令デコード信号１３３を出力できる。
【００６０】
上述の構成により、特殊演算器１４０が、複数の演算器群１４６を内蔵しているが、共通なインタフェースで複数演算を行えるようにしている。
【００６１】
＜ヘッダデータ記憶回路１５０の詳細な説明＞
図５に詳しく示すようにヘッダデータ記憶回路１５０は、ヘッダレジスタ書き込みセレクト回路１５６と、２面構成のヘッダレジスタ１５７と、パケット解析タイミング生成回路１５４と、ヘッダレジスタ読み出しセレクト回路１５８と、ヘッダレジスタポインタ選択部１５９とを備える。
【００６２】
ヘッダレジスタ書き込みセレクト回路１５６は、ヘッダ相当データ１１、又はパケット解析用ＣＰＵ１１０からのライトデータ１１３又は特殊演算器１４０からのライトデータ１４３（１４３ａ〜１４３Ｎ）が入力されたことの検出、及び２面構成のヘッダレジスタ１５７の書き込み先レジスタ側を選択して書き込みポインタ１５６１を生成し、これをヘッダレジスタ１５７に出力する。ヘッダレジスタ１５７は、パケット受信中に書き込まれる面とＣＰＵ１１０や特殊演算器１４０により解析されている面の２面構成であり、ヘッダ相当データ１１を後述のパケット解析面選択信号１５４１により交互に格納する。
【００６３】
パケット解析タイミング生成回路１５４は、
・ヘッダ相当データ１１を検出したときのみヘッダレジスタ書き込みセレクト回路１５６から生成される入力データ検出通知信号１５６２をトリガとしてあらかじめ決めたビット数のヘッダ相当データ１１がヘッダレジスタ１５７へ書き込まれたことを特殊演算器１４０に通知するパケット解析開始タイミング信号１５２と、
・ヘッダレジスタ１５７の受信パケットライト側、パケット解析（リード）側の面選択をするパケット解析面選択信号１５４１と、
・後段のパケット解析エレメント１００への記憶回路１５０のデータ引継ぎタイミングを示すパケット解析完了タイミング信号１５３とを、
生成する。
【００６４】
ヘッダレジスタ読み出しセレクト回路１５８は、ヘッダレジスタ１５７のデータをパケット解析タイミング生成回路１５４からのパケット解析完了タイミング信号１５３にてヘッドレジスタ読み出しポインタ１５８１を生成してヘッダレジスタ１５７に格納されているデータを読み出す。ヘッダレジスタポインタ選択部１５９は、ＣＰＵ１１０からヘッダ抽出情報を生成するために出力されたヘッダレジスタ１５７へアクセスするためのポインタ情報とリード又はライトイネーブル信号１１２、又は特殊演算器１４０からヘッダ抽出情報を生成するために出力されたヘッダレジスタ１５７へアクセスするためのポインタ情報とリード又はライトイネーブル信号１３２を、パケット解析中か否かを判定し選択するヘッダレジスタ書き込みセレクト回路１５６又はヘッダレジスタ読み出しセレクト回路１５８へ出力する。
【００６５】
上述の構成のヘッダデータ記憶回路１５０を図１１を例に説明する。図１１はヘッダデータ記憶回路１５０のみに格納できるパケット長に対して、パケット解析エレメント１００が３個（＃ａ、＃ｂ、＃ｃ）の例を示す。受信パケット１のヘッダ相当データＨを検出すると、ヘッダレジスタ１５７に対して、あらかじめ決めたビット幅単位に、ヘッダレジスタ書き込みセレクト回路１５６からの書き込みポインタ１５６１に従い、ポインタ０から順番にヘッダレジスタ１５７の選択面−１に第１ヘッダ相当データＨを格納していく。
ここで、図１１では、ヘッダ相当データとして「Ｈ」のみを示しているが、実際には「Ｈ＋Ｐ#ｘ」がヘッダ相当データであり、「あらかじめ決めたビット幅」である。また、図１１に示す固定時間（固定周期）は、「Ｈ＋Ｐ#ｘ」＋α（α：イーサネット（Ｒ）規格のパケット間最小ギャップ）である。また、図１２では、ヘッダ相当データが「Ｈ＋Ｐ#ｘ（一部）」であり、ペイロード相当データが「Ｐ#ｘ（残り）」である。
【００６６】
ヘッダレジスタ１５７へのパケットデータ格納を完了すると、パケット解析タイミング生成回路１５４からパケット解析開始タイミング信号１５２を特殊演算器１４０に出力し、このタイミング生成は固定時間が経過したことも示す。これ以降新たなパケットを受信可能となり、新たなヘッダ相当データＨをヘッダレジスタ書き込みセレクト回路１５６が検出すると、先にパケット格納完了となったヘッダレジスタ１５７の選択面−２を選択し、第２のヘッダ相当データＨを格納できる。
【００６７】
第１ヘッダ相当データＨ＋Ｐ#ｘに対するパケット解析開始タイミング信号１５２をトリガに、パケット解析エレメント内のＣＰＵ１１０や特殊演算器１４０が解析を行う。解析を終えたことを示すパケット解析完了タイミング信号１５３を解析結果記憶回路１６０へ出力することにより、次段のパケット解析エレメント１００へ転送準備ができたことを通知する。このパケット解析完了タイミング信号１５３（１５３ａ〜１５３Ｎ）を固定時間内で生成することにより、パケット解析タイミング生成回路１５４から生成するパケット解析開始タイミング信号１５２をトリガとする固定時間が周期的に繰り返され、パイプライン順序が正しく守れる。
パケット受信からパケット解析完了まで、第１ヘッダ相当データＨの処理は選択面−１をパケット解析面選択信号１５４１にて選択しており、パケット解析完了タイミング信号１５３の生成により、ヘッダレジスタの選択面−１で解析し終えた第１ヘッダ相当データＨを後段のパケット解析エレメント１００へ引継ぎデータ１５１として転送する。このとき選択面−２へ格納していた第２ヘッダ相当データＨも格納を完了し、パケット解析開始タイミング信号１５２を出力し、前記のような動作を固定時間毎に繰り返す。
【００６８】
また受信パケット分離部１０からのヘッダ相当データＨと、パケット解析中にＣＰＵ１１０や特殊演算器１４０からのライトやリードの競合を調停しながら、パケットの受信とパケット解析を両立できる。
なお、図には示されていないが、ヘッダ記憶回路１５０には、ヘッダ相当データ及びペイロード相当データを格納する時に、パケットの終了を示すフラグを書き込む。これにより、パケット終了フラグを検出するか否かにより、ヘッダ相当データの後にペイロード相当データを読み出すか否かを判断している。
【００６９】
＜＜ペイロード収容部２０の詳細な説明＞＞
図６に詳しく示すようにペイロード収容部２０は、ペイロード相当データ１２を格納するペイロードデータ蓄積用メモリ（単にメモリともいう）２２と、ペイロードデータ書き込み回路２３と、ヘッダ対応ポインタ生成回路２４と、ポインタ保持回路２５と、リードポインタ生成回路２６とペイロードデータ読み出し回路２７とを備える。ペイロードデータ書き込み回路２３はペイロードデータ蓄積用メモリ２２へデータを書き込むためのアドレス、ライトイネーブル信号を生成する。ヘッダ対応ポインタ生成回路２４は送信パケット生成時にパケット解析エレメント１００で解析しているヘッダ相当データ１１に対応させてペイロード相当データ１２を格納（ライト）するために受信パケット毎に書き込み終了ポインタを生成する。
【００７０】
ポインタ保持回路２５は１つのペイロードデータ蓄積用メモリ２２上の受信パケット毎のポインタ値を保持するために、複数のレジスタ（図の受信パケット＃１用、＃２用〜＃Ｙ用）により構成されている。リードポインタ生成回路２６は更新パケット送信部６０からのペイロード読み出し制御信号６２をもとに、ポインタ保持回路２５から直前に読み出し終了したポインタから書き込み終了ポインタまでのポインタ値を生成する。ペイロードデータ読み出し回路２７は更新パケット送信部６０からのペイロード読み出し制御信号６２をトリガとしてペイロードデータ蓄積用メモリ２２からペイロード相当データ１２を読み出しするためのアドレスとリードイネーブル信号を生成する。
【００７１】
上述の構成のペイロード収容部２０を図１２を例に説明する。図１２はヘッダデータ記憶回路１５０及びペイロード収容部２０に分けて格納するパケットの長さに対して、パケット解析エレメント１００が３個（＃ａ、＃ｂ、＃ｃ）の例を示す。受信パケット１は受信パケット分離部１０でヘッダ相当データＨ（実際には「Ｈ＋Ｐ#ｘ（一部）」）とペイロード相当データＰ（実際には「Ｐ#ｘ（残り）」）に分離され、ペイロードデータ書き込み回路２３がペイロード相当データＰを検出すると、あらかじめ決めたビット幅単位に、ペイロードデータ蓄積用メモリ２２ヘライトするために、アドレスとライトイネーブル信号を生成し、アドレス０から順番にライトする。
【００７２】
ペイロードデータＰ#１をペイロードデータ蓄積用メモリ２２へ書き終えると、第１ヘッダ相当データＨのペイロードデータであることを記憶するために、ヘッダ対応ポインタ生成回路２４が書き込み終了時のアドレス値を抽出し、ポインタ保持回路２５の第１ヘッダ相当データ用のレジスタへ記憶（ライト）する。続く第２ヘッダ相当データのペイロード相当データＰ#２を、第１ペイロード相当データＰ#１の書き込み終了時のアドレス値＋１からライトし、書き込み終了時のアドレス値を、第２ヘッダ相当データ用のポインタ保持回路２５のレジスタへ記憶する。第３ペイロード相当データＰ#３も同様に格納する。
【００７３】
パケット解析エレメント＃ａ、＃ｂ、＃ｃによる第１ヘッダ相当データＨの解析が終えると、パケット解析エレメント＃ｃは、ヘッダ編集記憶回路１７０ｃへテーブル検索より得た結果の宛先にパケットを転送するか破棄するかの指示や、例えばＶＬＡＮ挿入又は削除の指示をライトし、パケット解析完了タイミング信号１５３ｃに同期して、新たなヘッダとなったヘッダデータ１５１Ｎと共にヘッダ制御データ１７２Ｎを更新パケット送信部６０へ出力する。
【００７４】
更新パケット送信部６０は、新たなヘッダデータへの挿入又は削除などのパケット更新処理をする。この更新ヘッダデータを最後まで処理を終了した際に、パケットの終わりを示すフラグが検出できない場合は、続くペイロード相当データが存在し、結合することで１つのパケットとなるので、ペイロード収容部２０へペイロード読み出し制御信号６２を出力する。
【００７５】
この制御信号６２に従い、第１ヘッダ相当データに続く第１ペイロード相当データを読み出せるようにリードポインタ生成回路２６が、ペイロードデータ読み出し回路２７経由でポインタ０からポインタ保持回路２５に記憶した第１ヘッダ相当データの書き込み終了ポインタ値までのアドレスをペイロードデータ蓄積用メモリ２２へ指示し、データを読み出す。ポインタ保持回路２５に記憶されている書き込み終了ポインタ値まで読み出し終わると、リードポインタ生成回路２６は、その際のアドレスを記憶し、次回ペイロード読み出し制御信号６２を受け取るまで保持する。
ヘッダ制御データ１７２Ｎにパケット破棄指示が含まれていた場合は、図６に示すリードポインタ生成回路２６は制御信号６２に、ペイロード相当データ１２を読み出さずに次に読み出しすべきポインタ保持値を選択する。
【００７６】
＜＜検索データセレクタ３０の詳細な説明＞＞
図７に詳しく示すように検索データセレクタ３０は、検索キー選択部３３と、検索結果送出部３４と検索結果受信ＦＩＦＯ（キュー）３５を具備する。検索キー選択部３３はパケット解析エレメント１００ａ、１００ｂ〜１００Ｎのいずれか１つから出力された検索キーデータ１７１を受信し、検索テーブル４０へ検索キーデータ１７１ａ、１７１ｂ〜１７１Ｎ（いずれか１つ）を出力する。検索結果送出部３４は検索テーブル４０からの検索結果４１をＦＩＦＯ３５を介して受信し、上記の検索キーデータ１７１に対応する検索結果３２ａ、３２ｂ〜Ｎを、指定したパケット解析エレメント１００ａ、１００ｂ〜１００Ｎに出力する。
【００７７】
上述の構成により、検索データセレクタ３０は、パケット解析エレメント１００毎にそれぞれ個別の解析を行った場合に、例えばＭＡＣアドレス解析のみのプログラムと、ＩＰヘッダ及び上位ヘッダなども解析するプログラムでは必要となるパケット解析エレメント数が変わるため、必ず決まったパケット解析エレメント１００から固定的に検索キーデータ１７１を出力するとは限らず、パケット解析による情報をもとに検索キーデータ１７１を生成するパケット解析プログラムを実装しているパケット解析エレメント１００からの検索キーデータ１７１を選択して検索テーブル４０へ出力する。また、その検索キーデータ１７１に対応する検索結果データ３２を新ヘッダ生成のために使用するパケット解析エレメント１００へのみ出力する。
【００７８】
さらに、検索テーブル４０から出力された検索結果データ４１を検索結果受信ＦＩＦＯ３５に蓄積し、出力先となるパケット解析エレメント１００からの指示があるまで、検索結果データ３２を出力しない。例えばパケット解析エレメント１００ａ、１００ｂ、１００ｃにて更新ヘッダを生成する場合、パケット解析エレメント１００ｂから検索キーデータ１７１を送出し、エレメント１００ｃで検索結果データ３２を必要とする場合と、検索テーブル４０自身の処理時間遅延、複数検索キーデータ１７１による検索時間の違いにも対応できる。
【００７９】
＜＜更新パケット送信部６０の詳細な説明＞＞
図８に詳しく示すように更新パケット送信部６０は、ペイロード読み出し制御信号６２を生成する制御信号生成部６３とパケット生成部６４とを具備する。パケット生成部６４は１つ以上のパケット解析エレメント１００ａ、１００ｂ〜１００Ｎのうち最終段にあたるパケット解析エレメント１００Ｎ（１つのパケット解析エレメントの場合は、ａ＝Ｎ）から出力されるヘッダデータへの挿入指示信号１７２１Ｎと、ヘッダデータからの削除指示信号１７２２Ｎと、転送又は破棄指示信号１７２３Ｎを含むヘッダ制御データ１７２Ｎに従って、更新するヘッダ相当データ１５１Ｎと、ペイロード収容部２０から読み出した送信待ちパケットペイロードデータ２１をシリアルに結合する。
【００８０】
上述の構成により、更新パケット送信部６０は、パケット解析エレメント１００Ｎからパケット解析完了タイミング信号１５３に同期して、引継ぎヘッダデータ１５１Ｎとヘッダ編集記憶回路１７０Ｎからヘッダデータへの挿入指示信号１７２１Ｎと、ヘッダデータからの削除指示信号１７２２Ｎと、転送又は破棄指示信号１７２３Ｎを含むヘッダ制御データ１７２Ｎを受信する。各種指示信号により引継ぎヘッダデータ１５１Ｎは、新たなヘッダへ更新し、送信待ちパケットペイロードデータ２１が必要であれば結合を行い、送信パケット６１として出力する。
【００８１】
＜＜パケット解析エレメント１００の変形例＞＞
図９に示すパケット解析エレメント１００の変形例は、図１に示す構成に対してシーケンシャル番号比較回路（単に比較回路ともいう）１８０Ｎ、１８１Ｎが追加されている。
【００８２】
シーケンシャル番号比較部１８０Ｎ、１８１Ｎは、受信パケット１のヘッダの解析を行うために、ヘッダデータ記憶回路１５０と、ヘッダ解析結果記憶回路１６０とヘッダ編集記憶回路１７０経由でテーブル検索の検索キーデータ１７１を送出して検索結果を受け取るという３つの経路にて１つの受信パケット情報を伝達するので、いずれか１経路での不具合により同一受信パケットの情報が揃わないことを検出するため、初段のパケット解析エレメント１００ａのパケット解析プログラムよりシーケンシャルな番号を付与し、パケット解析エレメント１００の最終段に対して、ヘッダ解析結果記憶回路１６０経由で伝達されたシーケンシャル番号１６２Ｎとヘッダデータ記憶回路１５０経由で伝達されたシーケンシャル番号１５７１Ｎとの比較結果、及びヘッダ解析結果記憶回路１６０経由で伝達されたシーケンシャル番号１６２Ｎと検索テーブル４０で伝達されたシーケンシャル番号１７３Ｎとの比較結果の２種類の比較結果を出力する。
【００８３】
上述の構成よるシーケンシャル番号の転送イメージを図１０を用いて説明する。パケット解析エレメント１００が３段（＃ａ、＃ｂ、＃ｃ）の場合、検索データセレクタ３０は、エレメント１００ａが検索キーデータ１７１ａを出力し、エレメント１００ｃが検索結果３２ｃを受信する。パケット解析エレメント１００ａのパケット解析プログラムが、受信パケット１の解析結果をヘッダ解析結果記憶回路１６０ａにライトする際に、シーケンシャル番号＃Ａも同ヘッダ解析結果記憶回路１６０ａにライトする。この解析結果のもとになるヘッダ相当データを記憶しているヘッダデータ記憶回路１５０ａにも同様にシーケンシャル番号＃Ａをライトする。
【００８４】
そしてヘッダ相当データ１２から抽出した情報をもとに生成した検索キーデータ１７１にもシーケンシャル番号＃Ａをヘッダ編集記憶回路１７０ａ経由でライト、転送する。これらのシーケンシャル番号＃Ａは、パケット解析完了タイミング信号１５３ａに同期して、ヘッダデータ記憶回路１５０ａはヘッダ相当データ１１と合わせてヘッダデータ記憶回路１５０ｂへ、ヘッダ解析結果記憶回路１６０ａは解析結果情報の１つとして解析結果記憶回路１６０ｂへ転送し、ヘッダ編集記憶回路１７０ａは編集記憶回路１７０ｂへ直接転送はなく、検索テーブル４０への検索キーデータ１７１として転送する。検索キーデータ１７１に該当する検索結果データ３２には検索キーデータ１７１に多重されていたシーケンシャル番号＃Ａを検索結果データ３２にも多重されている値をパケット解析エレメント１００ｃのヘッダ編集記憶回路１７０ｃにて抽出し、テーブル経路シーケンシャル番号１７３ｃから＃Ａ値を出力する。
【００８５】
エレメント１００ａからエレメント１００ｂへ、エレメント１００ｂからエレメント１００ｃへも前述と同様にパケット解析完了タイミング信号１５３に同期してエレメント１００間で引き継ぎ、ヘッダデータ記憶回路１５０経路のシーケンシャル番号１５７１Ｎから＃Ａ値を出力する。ヘッダデータ解析結果記憶回路１６０経路のシーケンシャル番号１６２Ｎから＃Ａ値を出力する。これら各経路のシーケンシャル番号を比較し、すべて＃Ａ値であるために正常に３経路で１つのパケット情報を転送していることが検出できる。
【００８６】
【発明の効果】
以上説明したように請求項１、２に記載の構成によれば、受信パケットヘッダ内の各フィールドの識別や、検索キー情報の抽出や、検索結果受信後の送信パケットヘッダ生成などの処理を受信パケットの種類に応じて何個のパケット解析エレメントで処理するか、また、それぞれのパケット解析エレメントにどのような処理をさせるのかを選択できるため、高性能なＣＰＵを特に用意する必要がない。
請求項３に記載の構成によれば、パイプライン構成のパケット解析エレメント間の情報の引継ぎもあらかじめ決めたタイミング信号で行うことから特別なフラグ（レジスタ）及び処理を必要としないため、メモリサイズをすべて個別のパケット解析処理に割り当てることができる。
請求項４に記載の構成によれば、１つ以上のパケット解析エレメントにて構成した場合に、前段のパケット解析エレメントで抽出、解析した情報を重複して処理することがないので、プログラムの負荷分散が柔軟に対応でき、また、プログラム蓄積用メモリサイズをすべて個別のパケット解析処理に割り当てることができる。
請求項５に記載の構成によれば、次パケットの受信中でも、現パケットの解析結果情報を保持できるため、スループットが低下することなく、パケット解析結果情報を後段のパケット解析エレメントへ伝達できる。
請求項６に記載の構成によれば、特殊演算器がヘッダデータ記憶回路、ヘッダ解析結果記憶回路、ヘッダ編集記憶回路、比較情報記憶回路のデータを直接リード、ライトできることから、プログラムの変更つまり特殊演算命令の指示順序を変えることで、設計変更や機能追加を実現し、かつ高速なパケット処理を維持できる。
請求項７に記載の構成によれば、設計変更や機能追加を実現することができる。
請求項８に記載の構成によれば、特殊演算命令の実行に必要な情報をヘッダデータ記憶回路、ヘッダ解析結果記憶回路、ヘッダ編集記憶回路、比較情報記憶回路のデータを直接リード、ライトできるようにアドレスなどのアクセス制御信号を生成し、かつ命令実行時に必要な各種イネーブル信号を生成できる。
請求項９に記載の構成によれば、現パケットの解析中でも、次パケットの受信を開始できるため、ワイヤースピードを維持しながら、パケット解析エレメント内ＣＰＵ及び特殊演算器へヘッダ相当データを伝達し、かつ後段のパケット解析エレメント内のヘッダデータ記憶回路へデータを引き継ぐことができる。
請求項１０に記載の構成によれば、１つのメモリに対してパケット解析中のヘッダ相当データに対応する数分のポインタのみを管理しているため、複数の受信パケットの各ペイロードデータ収容用のメモリを必要とせずに低コストに装置を実現できる。
請求項１１に記載の構成によれば、複数のパケット解析エレメントで構成した場合に、検索データセレクタが、いずれのパケット解析エレメントからの検索キーでも受信でき、またいずれのパケット解析エレメントへも検索結果を送信できるので、複数のパケット解析エレメントでも検索テーブルとアクセスができ、プログラム処理の柔軟性が高くなる。
請求項１２に記載の構成によれば、検索データセレクタが検索テーブルからの検索結果データをＦＩＦＯで受信する場合に、検索テーブルの応答時間が変化してもパケット解析エレメントが必要なタイミングで検索結果データを受信できる。
請求項１３に記載の構成によれば、更新パケット送信部が、パケット解析エレメントでの解析結果に応じて、ヘッダデータ記憶回路を経由して記憶してきたヘッダ相当データから新たに生成されたヘッダとペイロード収容部とが記憶したペイロード相当データから新たな送信パケットを生成できる。
請求項１４に記載の構成によれば、パケット解析のために１つの受信パケットから抽出された情報は３経路を経由するが、各経路で共通なシーケンシャル番号を付与して伝達されるため、その整合性を最終的に検出する比較回路をパケット解析エレメント内に搭載することにより、パケット処理装置内での信頼性向上を図ることができる。
【図面の簡単な説明】
【図１】本発明によるパケット処理装置の基本構成を示すブロック図
【図２】図１のパケット解析エレメント内のバス構成を詳しく示すブロック図
【図３】図１中の特殊演算器を示すブロック図
【図４】図１中の特殊演算命令デコード回路を示すブロック図
【図５】図１中のヘッダデータ記憶回路を示すブロック図
【図６】図１中の受信パケットペイロード収容部を示すブロック図
【図７】図１中の検索データセレクタを示すブロック図
【図８】図１中の更新パケット送信部を示すブロック図
【図９】図１中のパケット解析エレメントにシーケンシャル番号比較回路を追加した変形例を示すブロック図
【図１０】図９のシーケンシャル番号比較を示すイメージ図
【図１１】本発明によるパケット解析エレメントを３個使用し、最小パケット長、かつ最小パケット間ギャップ時の処理タイミング図
【図１２】本発明によるパケット解析エレメントを３個使用し、任意パケット長、かつ任意パケット間ギャップ時の処理タイミング図
【図１３】従来のパケット処理装置を示すブロック図
【図１４】従来のパケットの下位レイヤヘッダの構成を示す図
【図１５】従来のＩＰｖ４ヘッダの構成を示す図
【符号の説明】
１受信パケット
１０受信パケット分離部
１１ヘッダ相当データ
１２ペイロード相当データ
２０受信パケットペイロード収容部
２１送信待ちパケットペイロードデータ
２２ペイロードデータ蓄積用メモリ
２３ペイロードデータ書き込み回路
２４ヘッダ対応ポインタ生成回路
２５ポインタ保持回路
２６リードポインタ生成回路
２７ペイロードデータ読み出し回路
３０検索データセレクタ
４０検索テーブル
５０比較情報記憶回路
６０更新パケット送信部
６１送信パケット
６２ペイロード読み出し制御信号
６３ペイロード読み出し制御信号生成部
６４パケット生成部
１００、１００ａ、ｂ、・・・、Ｎパケット解析エレメント
１１０ａ、ｂ、・・・、ＮＣＰＵ
１１１ａ、ｂ、・・・、Ｎ記憶回路１５０、５０からのＣＰＵリードデータ
１１２ａ、ｂ、・・・、ＮＣＰＵからの記憶回路１５０、５０アクセス制御信号
１１３ａ、ｂ、・・・、ＮＣＰＵからの記憶回路１５０、５０ライトデータ
１１５ａ、ｂ、・・・、Ｎ特殊演算命令指示信号
１２０ａ、ｂ、・・・、ＮＣＰＵのプログラム記憶メモリ
１３０ａ、ｂ、・・・、Ｎ特殊演算命令デコード回路（デコーダ）
１３１命令指示解析部
１３２ａ、ｂ、・・・、Ｎ特殊演算用データ抽出アクセス制御信号
１３３ａ、ｂ、・・・、Ｎ特殊演算命令デコード信号
１４０、１４０ａ、ｂ、・・・、Ｎ特殊演算器
１４１、１４１ａ、ｂ、・・・、Ｎ特殊演算用データ制御信号（特殊演算器のヘッダデータ記憶回路１５０、比較情報記憶回路５０からのリードデータ）
１４２ａ、ｂ、・・・、Ｎ状態通知信号
１４３、１４３ａ、ｂ、・・・、Ｎ特殊演算器の記憶回路１５０、５０へのライトデータ
１４５特殊演算制御部
１４６演算器群
１４７状態通知部
１４８特殊演算結果データ出力部
１５０、１５０ａ、ｂ、・・・、Ｎヘッダデータ記憶回路
１５１ａ、ｂ、・・・、Ｎエレメント間引継ヘッダデータ
１５２、１５２ａ、ｂ、・・・、Ｎパケット解析開始タイミング信号
１５３、１５３ａ、ｂ、・・・、Ｎパケット解析完了タイミング信号
１５４パケット解析タイミング生成回路
１５６ヘッダレジスタ書き込みセレクト回路
１５７ヘッダレジスタ
１５８ヘッダレジスタ読み出しセレクト回路
１５９ヘッダレジスタポインタ選択部
１６０、１６０ａ、ｂ、・・・、Ｎ解析結果記憶回路
１６１ａ、ｂ、・・・、Ｎエレメント間引継解析結果データ
１６２Ｎヘッダ解析結果記憶回路経路シーケンシャル番号
１７０、１７０ａ、ｂ、・・・、Ｎヘッダ編集記憶回路
１７１、１７１ａ、ｂ、・・・、Ｎ検索キーデータ
１７２ａ、ｂ、・・・、Ｎヘッダ制御データ
１３３１命令毎のイネーブル指示信号
１３３２ビットマスク信号
１３３３ビットシフト方向指示信号
１３３４大小比較方向指示信号
１３３５即値データ
１３２１（特殊演算用）第１アドレス
１３２２（特殊演算用）第１ライト又はリードイネーブル
１３２３（特殊演算用）第２アドレス
１３２４（特殊演算用）第２ライト又はリードイネーブル
１３２５（特殊演算用）第３アドレス
１３２６（特殊演算用）第３ライト又はリードイネーブル
１４６１１対多種一致比較部
１４６２大小比較部
１４６３データ転送部
１４６４一部データ転送部
１４６５論理積部
１４６６論理和部
１４６７加算部
１４６８ビットシフト部
１４６９ビットシフト後論理和部
１４７０チェックサム演算部
１４７１間接アドレスデータ転送部
１５４１パケット解析面選択信号
１５６１ヘッダレジスタ書き込みポインタ
１５７１ヘッダデータ記憶回路経路シーケンシャル番号
１５８１ヘッダレジスタ読み出しポインタ
１７２１ヘッダ挿入指示データ
１７２２ヘッダ削除指示データ
１７２３パケット転送破棄指示信号
１７３Ｎ検索テーブル経路シーケンシャル番号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a packet processing method and apparatus for mounting a newly generated header on a transmission packet in accordance with a header mounted on a received packet, and more particularly to a network for processing header analysis of packets corresponding to a plurality of protocols at high speed. The present invention relates to a packet processing method and apparatus suitable for use in a LAN switch.
[0002]
[Prior art]
In the field of digital communication, packet communication is widely used for transferring information. At the head of the packet, a header indicating information on the transmission destination, the type of information, and the like is mounted, and has a different header for each type of packet (protocol).
[0003]
Examples of packets that have been widely used recently are shown in FIGS. Packets by type
(A) DIX packet described in RFC194,
(B) RAW packet as described in IEEE 802.3,
(C) an LLC packet carrying LLC information 405 described in IEEE 802.2;
(D) LLC + SNAP packet
And VLAN information 407 described in IEEE 802.1Q is mounted on the above four types of packets.
(E) DIX + VLAN packet,
(F) RAW + VLAN packet,
(G) LLC + VLAN packet,
(H) LLC + SNAP + VLAN packet
There are a total of eight types, and packet processing apparatuses are required to process these eight types of packets accurately and promptly.
[0004]
The Layer 2 header (hereinafter referred to as L2 header) of each packet is MAC-DA information (destination MAC address) 401, MAC-SA information (source MAC address) 402, Type information 403, Length information 404, LLC information 405, SNAP. The information 406 and the VLAN information 407 are mounted, and the L2 header is configured by a combination of each information. Therefore, the length of the L2 header is different for each packet type. In FIG. 14, these pieces of information are simply displayed as “MAC-DA”, “Type”, or the like.
[0005]
The packet has an L2 header followed by a payload 408. In the case of an IPv4 packet, as shown in FIG. 15, the version information 701, the header length information 702, the TOS information 703, the total length information 704, the identification number in order from the top. Layer 3 header (hereinafter referred to as L3 header) including information 705, fragment information 706, TTL information 707, protocol number information 708, header checksum information 709, transmission source IP address information 710, transmission destination IP address information 711, and option information 712 is included. It is installed.
[0006]
In the case of a packet processing device having an IPv4 routing function, it is necessary to newly generate a transmission packet header in which the above-described MAC-DA information 401, MAC-SA information 402, TTL information 707, and header checksum information 709 are rewritten. The newly generated MAC-DA information 401 needs to have a value corresponding to the destination IP address information 711.
[0007]
Conventionally, as this type of device, a device such as a packet processing device described in Japanese Patent Application Laid-Open No. 11-317783 shown in FIG. 13 has been used. In the figure, a register 350 is a memory for storing information on the head portion of a packet including a lower layer header and an upper layer header of the packet. The CPU 354 analyzes the received packet header stored in the register 350 and receives the received packet. Information necessary for transmission packet header generation included in the header is extracted and stored in the register 351, and the CPU 355 refers to the table 357 and stores a value corresponding to the information stored in the register 351 in the register 352. The CPU 356 newly generates a transmission packet header according to the value stored in 352 and stores it in the register 353. In order to transfer data between the registers 350, 351, and 352, the start of each program is determined while checking a flag register indicating whether data can be written or read.
[0008]
[Problems to be solved by the invention]
As described above, since the lengths of the L2 header and the upper layer header differ depending on the type of each packet, the conventional packet processing apparatus extracts the destination IP address information 711 from the received packet and stores it in the register 351. The CPU 354
A processing step for reading the L2 header;
A processing step for determining the length of the read L2 header;
A processing step of detecting the position of the destination IP address information 711 according to the obtained length of the L2 header;
A processing step of reading destination IP address information 711 from the detected position;
A processing step of storing the read destination IP address information 711 in the register 351;
Need to run. Further, in the processing step of reading the L2 header, it is necessary to divide the L2 header into the amount of data that the CPU 354 can read at one time, and repeatedly read it in several times.
[0009]
That is, the time taken to detect the position of the destination IP address information 711 on the received packet depends on the amount of data that the CPU 354 can read at one time and the number of times it can be read per unit time. Since a packet processing device requires a CPU 354 with higher performance, the cost of the product is increased. Similarly, the time taken to write the transmission packet header to the register 353 depends on the amount of data that the CPU 356 can write at a time and the number of times that the data can be written per unit time. Since the CPU 356 is required, the cost of the product is also increased (first problem).
[0010]
In addition, between the CPUs 354, 355, and 356, notification and detection of whether or not the flag register information mounted for each of the registers 350, 351, 352, and 353 can be used has a fixed period. For this reason, it is determined that the registers 350, 351, 352, and 353 are read and an extra processing step other than the packet analysis is required, and the program size including the packet analysis is increased, that is, the program storage memory is also increased. Incurs high costs (second problem).
[0011]
In the conventional apparatus, the register 351 and 352 that can be connected to the table 357 is changed by the processing load, for example, because the register 351 and 352 that can be connected to the table 350 and the register 353 that is used at the time of transmission are fixed. You can't change it if you want. Therefore, there is a need for a packet processing apparatus that can process not only the IPv4 header described above but also various types of headers typified by IPv6 header and MPLS, and new protocols are defined every day. Therefore, a packet processing device that can be easily modified and changed in the future and has a high degree of flexibility in design change is desired (third problem).
[0012]
Therefore, in view of the first problem described above, the present invention particularly provides a high-performance CPU for each of the extraction processing of information necessary for generating a new transmission packet header and the generation processing of the transmission packet header. An object of the present invention is to provide a packet processing apparatus that is not necessary.
Another object of the present invention is to provide a packet processing apparatus having a memory size necessary only for received packet analysis in view of the second problem described above.
In addition, in view of the third problem described above, the present invention makes it easy to make corrections and future function changes not only for IPv4 headers but also for received packets equipped with various types of headers typified by IPv6 headers and MPLS. An object of the present invention is to provide a packet processing apparatus that is flexible in design change.
[0013]
[Means for Solving the Problems]
  Claim1The described invention
  Stores search data for converting received packet headers to transmitted packet headers in a search tableSearch data storage step to,
  Stores comparison information for determining the type of the received packetComparison information storage step to,
  Detects data breaks in the received packet and separates the header-equivalent data part and the payload-equivalent data partReceive packet separation step,
  Number according to the type of the received packet and / or the packet analysis content assigned in advancesoPipeline configurationIs, With a fixed periodReceiveThe header equivalent data portion separated in the packet separation step and the comparison information stored in the comparison information storage step are compared to determine the type of the received packet, and the search table is searched as necessary. The header equivalent data is updated and output to the next stage, and the analysis result is passed to the next stage when the next stage uses it.One or more packet analysis steps,
  Header equivalent data from the last stage of the one or more packet analysis steps, andReceiveData portion corresponding to the payload separated by the packet separation stepTieOutput as a send packetAn update packet transmission step,
Prepared,
Each of the packet analysis steps includes:
  A header data storage step of storing the header equivalent data portion separated by the received packet separation step and outputting a packet analysis start timing signal after completion of the storage;
  A header editing storage step for extracting and storing different information in the header data storage step according to a packet analysis program, and for storing the comparison information and temporary data generated during execution of the packet analysis program; ,
  A header analysis result storage step for storing a packet analysis result obtained by executing the packet analysis program;
  Using a general-purpose register, a general-purpose calculation step for starting execution of a packet analysis program triggered by a packet analysis start timing signal output from the header data storage unit;
  Based on a special operation instruction included in the packet analysis program, the data of the result of the header data storage step, the header edit storage step, the header analysis result storage step or the comparison information storage step is directly read and read. A logical operation for packet analysis is performed on the data, and the result is stored as the result data of the header data storage step, the header edit storage step, the header analysis result storage step or the comparison information storage step. A calculation step,
  A packet processing method.
The invention according to claim 2
A search table for storing search data for converting the header of the received packet into the header of the transmitted packet;
A comparison information storage unit for storing comparison information for determining the type of the received packet;
A received packet separator that detects a data delimiter of the received packet and separates a header equivalent data portion and a payload equivalent data portion;
The pipeline is configured with a number corresponding to the type of the received packet and / or the packet analysis content allocated in advance, and is received by the received packet separation unit at a fixed period.
The separated header equivalent data part and the comparison information stored in the comparison information storage unit are compared to determine the type of the received packet, and the search table is searched for the header equivalent data as necessary. One or more packet analysis elements that are passed on to the next stage when the next stage uses the analysis result,
Header equivalent data from the last stage of the one or more packet analysis elements and the reception parameter. An update packet transmitter that combines the payload-corresponding data parts separated by the packet separator and outputs them as transmission packets,
  Each of the packet analysis elements includes:
  A header data storage unit that stores a header equivalent data portion sent from the received packet separation unit and outputs a packet analysis start timing signal after the storage is completed;
  A header editing storage unit for extracting and storing different information from the header data storage unit according to a packet analysis program, and for storing the comparison information and temporary data generated during execution of the packet analysis program; ,
  A header analysis result storage unit for storing a packet analysis result obtained by executing the packet analysis program;
  A general-purpose arithmetic unit having a general-purpose register and starting execution of a packet analysis program triggered by a packet analysis start timing signal output from the header data storage unit;
  Based on a special operation instruction included in the packet analysis program, the header data storage unit, the header edit storage unit, the header analysis result storage unit, or the comparison information storage unit is directly read and read. A special operation that performs a logical operation for packet analysis on data and directly writes a result to the header data storage unit, the header edit storage unit, the header analysis result storage unit, or the comparison information storage unit With the calculator
  A packet processing apparatus.
  According to the first and second aspects of the invention, processing such as identification of each field in the received packet header, extraction of search key information, and generation of a transmission packet header after receiving the search result is performed according to the type of received packet. Therefore, it is not necessary to prepare a high-performance CPU because it is possible to select the number of packet analysis elements to be processed and the type of processing to be performed by each packet analysis element.
[0014]
  In the packet processing device according to claim 3, each of the packet analysis elements includes,
ThisA memo that stores a packet analysis program executed by the packet analysis elementLiPrepared,
  After the fixed period, the execution of the packet analysis program is completed, and a packet analysis completion timing signal is output to the next stage element or update packet transmitter.
  According to the configuration of claim 3, since the transfer of information between the packet analysis elements of the pipeline configuration is also performed with a predetermined timing signal, no special flag (register) and processing are required. All can be assigned to individual packet analysis processing.
[0015]
  According to a fourth aspect of the present invention, each of the packet analysis elements further includes,
in frontThe header analysis result is stored in synchronization with the packet analysis completion timing signal.PartStores the header analysis result of the packet analysis element in the subsequent stage of the data stored inPartOutput.
  According to the configuration of claim 4, when configured with one or more packet analysis elements, the information extracted and analyzed by the packet analysis element in the previous stage is not processed redundantly. Distribution can be flexibly handled, and all memory sizes for storing programs can be assigned to individual packet analysis processes.
[0016]
According to a fifth aspect of the present invention, the header analysis result storage circuit comprises:
While analyzing the current header, the next packet is received and the analysis result of the current header is not overwritten with the analysis result of the next header, and each surface is provided for each packet analysis completion timing signal. It was set as the structure which switches to and memorize | stores alternately.
According to the configuration of the fifth aspect, since the analysis result information of the current packet can be held even during reception of the next packet, the packet analysis result information can be transmitted to the subsequent packet analysis element without lowering the throughput.
[0018]
  Claim6According to the invention described in (1), the special arithmetic unit further performs an immediate logical operation included in the packet analysis program.
  Claim6According to the configuration described in (1), design change and function addition can be realized.
[0019]
  Claim7In the invention described in (2), the special operation instruction is stored in the header data storage.PartAnd the header analysis result storagePartAnd the header editing memoryPartAnd the comparison information storagePartIn this configuration, an access control signal for directly reading or writing any one of the above data and various enable signals required at the time of instruction execution are used.
  Claim7According to the configuration described in the above, the header data is stored in the information necessary for executing the special operation instruction.Part, Header analysis result storagePart, Header editing memoryPartComparison information storagePartIt is possible to generate an access control signal such as an address so that the data can be directly read and written, and to generate various enable signals necessary for executing the instruction.
[0020]
  Claim8The invention described in (2), the header data storagePartThe surface written during packet reception, andGeneral-purpose computing unitAnd a header register that alternately stores the header equivalent data of each packet in a two-plane configuration of the plane being analyzed by the special arithmetic unit.
  Claim8According to the configuration described above, since the reception of the next packet can be started even during the analysis of the current packet, the header equivalent data is transmitted to the CPU in the packet analysis element and the special arithmetic unit while maintaining the wire speed. Data can be transferred to the header data storage circuit in the packet analysis element.
[0021]
  Claim9The invention described in the aboveReceiveA payload accommodating unit that accommodates each payload-corresponding data portion of the plurality of received packets separated by the packet separating unit until the processing of the last-stage element is completed, and the payload accommodating unit includes the plurality of packets. Payload equivalent data is stored in one payload data storage memory and managed by a pointer.
  Claim9According to the configuration described in FIG. 1, since only a number of pointers corresponding to the header-corresponding data under packet analysis are managed for one memory, a memory for accommodating each payload data of a plurality of received packets is required. The device can be realized at low cost.
[0022]
  Claim10According to the invention described in the above, the search key output from the one or more packet analysis elements is selected and output to the search table in order to search the search table, and output from the search table based on the search key And a search data selector for outputting the search result to the packet analysis element that has output the search key.
  Claim10According to the configuration described in, when configured with a plurality of packet analysis elements, the search data selector can receive a search key from any packet analysis element, and can transmit a search result to any packet analysis element. Therefore, even a plurality of packet analysis elements can access the search table, increasing the flexibility of program processing.
[0023]
  Claim11In the invention described in the above, the search data selector includes:
  A queue for responding to a difference in search time of each element with respect to the search table is provided, search result data output from the search table is stored in the queue, and output according to an instruction from a packet analysis element as an output destination The configuration is as follows.
  Claim11When the search data selector receives the search result data from the search table with the FIFO, the search result data is received at a timing when the packet analysis element is required even if the response time of the search table changes. it can.
[0024]
  Claim12In the invention described in the above, the update packet transmitter
  When a transmission instruction is output from the packet analysis element at the final stage, after updating the header equivalent data according to the rewrite / insertion / deletion instruction to the header data, Send it as a packet,
  When a discard instruction is output from the packet analysis element in the final stage, it is not a pointer to be read that was scheduled to be combined with the payload equivalent data instructed to be discarded via the payload read control signal to the payload accommodating unit, The pointer to be read next is selected and held until the next read instruction.
  Claim12According to the configuration described in the above, the update packet transmission unit newly generates a header and a payload accommodating unit from the header equivalent data stored via the header data storage circuit according to the analysis result in the packet analysis element. Can generate a new transmission packet from the payload equivalent data stored.
[0025]
  Claim13According to the invention described in the above, the header equivalent data stored in the header data storage circuit in the first stage element, the temporary data stored in the header edit storage circuit, and the packet stored in the header analysis result storage circuit A common sequential number is assigned to each packet of the three systems of analysis results and transferred to the last stage element, and the three systems of data of the same packet are transferred by the sequential number in the last stage element. Consistent configuration.
  Claim13According to the configuration described in the above, information extracted from one received packet for packet analysis passes through three routes, but is transmitted with a common sequential number assigned to each route. By mounting the comparison circuit to be finally detected in the packet analysis element, it is possible to improve the reliability in the packet processing device.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. 1 schematically shows a received packet separator 10 and one or more packet analysis elements (hereinafter also simply referred to as elements) 100 (100a, 100b to 100N) configured by pipelines. A received packet payload storage unit (also simply referred to as a payload storage unit) 20, a search table 40, a search data selector 30, a comparison information storage circuit 50, and an update packet transmission unit 60. Details are shown in FIGS.
[0027]
For example, as shown in FIGS. 14A to 14H, the reception packet separation unit 10 detects a data delimiter of the reception packet 1 having a different format, separates the header equivalent data 11 and the payload equivalent data 12, and each of them is the first stage. To the packet analysis element 100a and the payload accommodating unit 20.
[0028]
Each packet analysis element 100 stores the header equivalent data 11 separated by the packet separation unit 10 and the data from the previous element 100, analyzes the packet type, and updates the header. For example, when the eight types of packets shown in FIGS. 14A to 14H are determined, the first element 100a can be divided into two groups by determining the presence or absence of the VLAN information 407, etc. Next, it can be further divided into two groups by determining the presence / absence of Length information 404 and the like in the second element 100b. Next, one element is determined by determining the presence / absence of SNAP information 406 and the like in the third element 100c. Since the packet type can be specified, the element 100 may be composed of three elements. In addition, if the number of packet types to be determined increases in the future, the amount may be added to the subsequent stage of the third element 100c. Here, each element 100 is configured to execute packet analysis and header conversion processing at a fixed period, and is configured to pass the analysis result to the subsequent element 100 when the next stage uses it.
[0029]
The search table 40 stores search data for converting the header of the received packet 1 into the header of the transmission packet. For example, the correspondence between the MAC-DA information 401 and the destination IP address information 711 is stored. The search data selector 30 outputs the search key data 171a and 171b to 171N extracted from any one or more of the packet analysis elements 100a and 100b to 100N as the search key data 31 to the search table 40. Packet analysis elements 100a and 100b in which any one of the search result data 32a and 32b to 32N selected from the search result data 41 corresponding to the search key data 31 sent from the table 40 by the search data selector 30 is determined. Output to ~ 100.
[0030]
Here, FIG. 2 shows the bus configuration in each element 100 in detail, and reference numerals 111, 112, 113, 141, 142, and 132 indicate that they are transmitted on the bus. The comparison information storage circuit 50 stores, for example, comparison information for determining the packet type as shown in FIGS. 14A to 14H in advance, and the comparison information is stored in the CPUs 110a and 110b to 110N in each element 100. CPU 110a, as read data (111a, 111b-111N), (141a, 141b-141N), respectively, in accordance with access control signals 112a, 112b-112N from decoder 130 and access control signals 132a, 132b-132N from decoders 130a, 130b-130N. 110b to 110N and special arithmetic units 140a and 140b to 140N.
[0031]
The update packet transmission unit 60 includes a header-equivalent data 11 to be updated in accordance with an instruction from the packet analysis element 100N corresponding to the final stage among the one or more packet analysis elements 100a and 100b to 100N, and a transmission waiting packet output from the payload storage unit 20. Payload data 21 is sequentially combined and output.
[0032]
<Received packet separator 10>
The packet processing apparatus shown in FIG. 1 receives a variable-length received packet 1 as shown in FIG. 14, and the received packet separator 10 converts the received packet 1 into a predetermined bit width such as 8 bits (16 bits), 32 bits, or the like. It is presumed that the L2 header and the upper header as shown in FIGS. 14 and 15 are included by taking in and rearranging the data into the data delimiter units starting from the transmission destination MAC address (MAC-DA) 401 as shown in FIG. The header equivalent data 11 corresponding to a predetermined data length and the other payload equivalent data 12 are separated into two data. The header equivalent data 11 is sent to the packet analysis element 100a, and the payload equivalent data 12 is received packet payload accommodating portion. Output to 20 respectively.
[0033]
<Packet analysis element 100>
The header equivalent data 11 separated by the received packet separation unit 10 is stored in the first-stage packet analysis element 100a. The packet analysis element 100 is composed of one or more pipelines. When the packet analysis element 100 is composed of one, the packet analysis element 100a = 100N, and in the case of two or more, the header equivalent data 11 stored in each packet analysis element 100 is obtained. Is output to the subsequent packet analysis elements 100b, 100c to 100N or the update packet transmitter 60 after a predetermined fixed period.
[0034]
When the packet analysis elements 100a, 100b to 100N store the header equivalent data 11, the packet analysis start timing signal for notifying that the bit string that can be analyzed by the packet analysis program is stored in the element 100 within the header equivalent data 11. 152a and 152b to 152N are generated, and the packet analysis program is started to be executed by using the packet analysis start timing signals 152a and 152b to 152N as a trigger.
[0035]
In accordance with the access control signal from each packet analysis program, all packet analysis elements 100 are common to identify whether or not the information is required by the packet analysis program in comparison with the information extracted from the header equivalent data 11 of the received packet 1. Then, the comparison information storage circuit 50 generates comparison information necessary for the packet analysis program from the stored information, so that the data is sequentially identified and extracted from the head of the data. The analysis is advanced, the format is clarified, the execution of the packet analysis program for each packet analysis element 100 such as information extraction from the search key data 31 and the search result data 41 as will be described later is finished, and the subsequent stage is performed after a predetermined fixed period. Packet analysis elements 100a, 100b to 100N (in the case of one, the same packet analysis element 100), the analysis result and the header equivalent data 11 are taken over.
[0036]
The received packet payload accommodating unit 20 stores the payload equivalent data 12 from the received packet separating unit 10, and the header equivalent data 11 that is the other data separated from the received packet separating unit 10 is one or more pipelines The payload equivalent data 12 is held until the update packet transmission unit 60 reads through the packet analysis elements 100a and 100b to 100N having the structure.
[0037]
The transmission packet 61 loaded with a new header determines the transmission destination based on the analysis result by the packet analysis elements 100a and 100b to 100N and the search of the search table 40 as described above. At that time, the search data selector 30 outputs the search key data 31 extracted from the header equivalent data 11 by any of the packet analysis elements 100a, 100b to 100N, and outputs it to the search table 40. An entry (search result data) 41 corresponding to the key data 31 is sent to predetermined packet analysis elements 100a and 100b to 100N.
[0038]
<Update packet transmitter 60>
The update packet transmission unit 60 reads the header equivalent data 11 to be updated according to the instruction from the packet analysis element 100N corresponding to the final stage among the packet analysis elements 100a and 100b to 100N under the control of the payload accommodating unit 20, and the header equivalent data 11 When the final data is detected, the transmission waiting packet payload data 21 corresponding to the header equivalent data 11 is read so as to be sequentially combined, and the transmission packet 61 is output.
With the above-described configuration, one or more packet analysis elements 100 process various processes such as identification of each field in the header equivalent data 11, extraction of search key information, and generation of a new header after receiving a search result. In other words, each packet analysis element 100 can select what kind of processing, that is, a packet analysis program to be executed.
[0039]
<< Detailed Description of Element 100 >>
The packet analysis elements 100a and 100b to 100N shown in FIG.
Received packet separation unit 10, header data storage circuits (also simply referred to as header storage circuits) 150 a, 150 b to 150 N (shown in detail in FIG. 5) that store header equivalent data 11 sent from the preceding element 100,
-Memories 120a, 120b to 120N storing packet analysis programs;
CPU 110a which fetches, decodes and executes each instruction of the packet analysis program stored in each of the memories 120a and 120b to 120N, and outputs special operation instruction instruction signals 115a and 115b to 115N from the fetched results, 110b-110N,
Special operation instruction decode circuits (decoders) 130a and 130b to 130N (shown in detail in FIG. 4) for decoding the special operation instruction instruction signals 115a and 115b to 115N output from the CPUs 110a and 110b to 110N,
Special arithmetic units 140a and 140b to 140N (shown in detail in FIG. 3) that execute special arithmetic instructions 133a and 133b to 133N decoded by the decoders 130a and 130b to 130N, respectively.
It has.
[0040]
In the above configuration, the header data storage circuits 150a, 150b to 150N receive the packet analysis start timing signals 152a, 152b to 152N as special arithmetic units 140a, 140b when they can store a predetermined number of bits of the header equivalent data 11, respectively. Output to ~ 140N. With this as a trigger, the CPUs 110a, 110b to 110N start executing the packet analysis program, and the special arithmetic units 140a, 140b to 140N execute special arithmetic instructions (special arithmetic instruction decode signals 133a, 133b to 133N) in parallel. .
[0041]
At this time, the CPUs 110a, 110b to 110N respectively read the read data 111a, 111b to 111N, and write data 113a by the access control signals 112a, 112b to 112N output to the header data storage circuits 150a, 150b to 150N. 113b to 113N are written, and the CPU 110a and 110b to 110N repeatedly perform transfer with general purpose registers to execute various general purpose operations. The decoders 130a and 130b to 130N decode the special operation instruction instruction signals 115a and 115b to 115N output from the CPUs 110a and 110b to 110N, respectively, and convert the special operation instructions 133a and 133b to 133N into the special operation units 140a, 140b to 140N. Are output to the header data storage circuits 150a and 150b to 150N and the comparison information storage circuit 50 via the bus.
[0042]
Each of the header data storage circuits 150a and 150b to 150N extracts the header extraction information from the stored header of the received packet 1, and outputs it to the special arithmetic units 140a and 140b to 140N as read data 141a and 141b to 141N via the bus. . The comparison information storage circuit 50 extracts comparison information for comparison with the read data 141a, 141b to 141N (header extraction information), and outputs it as read data 141a, b,. The special arithmetic units 140a and 140b to 140N respectively compare the header extraction information and the comparison information, and output the status notification signals 142a and 142b to 142N, which are comparison result information, to the CPUs 110a and 110b to 110N. A packet to be transmitted to the subsequent packet analysis element 100 is determined according to the state notification signals 142a and 142b to 142N.
[0043]
Here, as shown in FIG. 14, the 19th and 20th bytes of the received packet 1 are any of the first 2 bytes of Type information, Length information, or VLAN information. As the header extraction information, the access control signal 132a is output so as to extract the 19th and 20th bytes of the received packet 1 to the header data storage circuit 150a, and the comparison information storage circuit generates 0800h indicating IPv4 as the comparison information. 50 is also output from the header data storage circuit 150a from the access control signal 132a from the decoder 130a, so that the match comparison result signal included in the status notification signal 142 indicates a match between the header extraction information and the comparison information. The received packet 1 is determined to be a DIX packet, and the subsequent packet When the DIX packet processing is started from the packet analysis element 100 and a mismatch is indicated, the 19th and 20th bytes of the received packet 1 from the next time are either Length information or the first 2 bytes of VLAN information. Therefore, a plurality of formats of the received packet 1 can be determined, and a packet process corresponding to the determined format of the received packet 1 can be performed.
[0044]
Each packet analysis element 100 has a pipeline configuration, but each has the same configuration and the same function. Therefore, by changing the packet analysis program installed in each element 100, the configuration is the same without changing hardware. Protocol header analysis can also be performed.
[0045]
Compared to the configuration of the general-purpose CPU 110 alone, each packet analysis element 100 is simply combined with the CPU 110 and the special arithmetic unit 140 to extract information from the header equivalent data 11 and transfer it to the general-purpose register built in the CPU. Since the necessary information can be directly extracted from the header data storage circuit 150 instead of the header analysis after that, the header analysis can be performed at a high speed.
[0046]
Further, each packet analysis element 100 needs to extract different information for each header data storage circuit 150 in accordance with the packet analysis program, and a location for storing comparison information for identifying information by comparison in advance and a packet analysis program Header editing storage circuits 170a and 170b to 170N are provided as locations for storing temporary data generated during execution, and header analysis result storage circuits 160a and 160b to 160N for storing packet analysis results obtained by executing the packet analysis program. To do.
[0047]
For example, when the packet analysis element 100a analyzes the L2 header and the packet analysis element 100b analyzes the IP header, the packet analysis program confirms the normality of the MAC-DA 401 and MAC-SA 402 shown in FIG. Depending on the value of the field, it is possible to identify whether the received packet 1 is in DIX format or LLC + SNAP format.
[0048]
Therefore, a value “05DC” is stored in advance in the header edit storage circuit (also simply referred to as an edit storage circuit) 170a, and a value “4” is stored in advance in the header edit storage circuit 170b. When the value “0800” is extracted from the header data storage circuit 150a, the packet analysis element 100a is compared with “05DC” stored in the header edit storage circuit 170a by a size comparison instruction described later of the special arithmetic unit 140a. If it is determined that the value of “0800” extracted from the header data storage circuit 140a is large, it can be specified that the format is the DIX format. Therefore, the header analysis result storage circuit (also simply referred to as an analysis result storage circuit) 160a is stored in the header analysis result storage circuit 160a. A value indicating that the format is “DIX” is written.
[0049]
Then, in synchronization with the packet analysis completion timing signal 153a, the information in the header analysis result storage circuit 160a is written to the header analysis result storage circuit 160b in the packet analysis element 100b in the subsequent stage. “05DC” of the header edit storage circuit 170a is used only by the packet analysis program of the packet analysis element 100a, and the special arithmetic unit 140b of the packet analysis element 100b uses “DIX” written to the header analysis result storage circuit 160b. From the format information, it is assumed that the IP header is mounted after the 15th byte, and the field of the 15th byte stores “4” stored in the header edit storage circuit 170b in order to identify some values of the version information. ”And“ Match comparison ”.
[0050]
With the above-described configuration, the information extracted and analyzed by the packet analysis element 100N-1 in the preceding stage is duplicated and the analysis processing is not performed in the packet analysis element 100N in the subsequent stage. Therefore, each packet analysis element 100 has an individual packet analysis program. System can be configured efficiently.
[0051]
Each of the header data storage circuits 150a and 150b to 150N of each element 100 shown in FIG. 1 stores the header equivalent data 11 for a predetermined fixed period, and packet analysis start timing signals 152a and 152b for the next fixed period. The CPU 110a, 110b-110N and the special arithmetic units 140a, 140b-140N execute packet analysis processing according to the respective packet analysis programs with each of .about.152N as a base point. It becomes processing.
[0052]
However, if packets can be received during the time during which packet analysis processing is performed, the number of packets that can be processed per unit time increases, resulting in improved throughput. Therefore, even when there is a possibility of receiving a packet while analyzing the header, the header data storage circuits 150a and 150b to 150N are respectively connected to the CPUs 110a and 110b to 110N and the special arithmetic units 140a and 140b to 140N. Packet analysis is received for each packet analysis completion timing signal 153a, 153b to 153N as a two-sided configuration in order not to overwrite the next analysis result newly analyzed for the received packet 1 with the current analysis result that has been analyzed or has been analyzed Switch between the plane and the packet analysis plane and select them alternately.
[0053]
With the above configuration, the header data storage circuits 150a, 150b to 150N are selected in a predetermined order for each of the packet analysis completion timing signals 153a, 153b to 153N, and the information is held. Even when the special arithmetic units 140a and 140b to 140N extract information necessary for packet analysis, the newly received information is stored without losing information including the header of the previous received packet 1 that has already been stored. Can do.
[0054]
<Detailed description of special arithmetic unit 140>
As shown in detail in FIG. 3, the special arithmetic unit 140 (140a to 140N) directly follows the special arithmetic control unit 145, the special arithmetic data control signal 141 and the special arithmetic instruction decode signal 133 from the special arithmetic instruction decode circuit 130. Arithmetic unit group 146 that performs various processes on data 141 read from the header data storage circuit 150, the header analysis result storage circuit 160, the header edit storage circuit 170, and the comparison information storage circuit 50 in a predetermined bit width unit. And a state notification unit 147 and a special calculation result data output unit 148. The arithmetic unit group 146 is an enable instruction signal 1331 for each instruction, and a one-to-many match comparison unit 1461, a magnitude comparison unit 1462, a data transfer unit 1463, a partial data transfer unit 1464, A product unit 1465, a logical sum unit 1466, an adder unit 1467, a bit shift unit 1468, a post-bit shift logical sum unit 1469, a checksum operation unit 1470, and an indirect address data transfer unit 1471 are provided.
[0055]
The one-to-many match comparison unit 1461 includes first data and second data (a header data storage circuit 150, a comparison information storage circuit 50, an analysis result storage circuit 160, a first calculation data control signal 141 (141a to 141N), Read data of the edit memory circuit 170), and the first data and the second data are headed and the continuous data are simultaneously compared. The magnitude comparison unit 1462 determines whether the first data is large or the second data is large with respect to the bit widths specified by the bit mask signal 1332 for the first data and the second data, respectively. Compare according to 1334. The data transfer unit 1463 transfers the first data extracted from any one of the storage circuits 150, 50 to the different storage circuits 50, 150, and the partial data transfer unit 1464 uses the bit mask signal 1332 of the first data. Only the designated bit width is transferred to the different storage circuits 50 and 150.
[0056]
A logical product unit 1465, a logical sum unit 1466, and an adder unit 1467 respectively perform logical sum, logical product, and addition of the first data and the second data. The bit shift unit 1468 shifts the first data by the number of bits indicated by the second data to the right or left indicated by the bit shift direction instruction signal 1333. The post-bit-shift logical sum unit 1469 performs a logical sum of the second data and the data shifted by the number of bits designated by the immediate data 1335 in the direction indicated by the bit shift direction instruction signal 1333 by the combination operation. In the checksum calculation unit 1470, the first data (first operand) represents the head pointer (starting point), and the data length specified by the second data (second operand) is added over a plurality of clocks. The indirect address data transfer unit 1471 transfers the data at the address indicated by the data output from any one of the storage circuits 150 and 50 designated with the second data as an address to the storage circuits 50 and 150 indicated by the first data.
[0057]
The status notification unit 147 notifies the CPU 110 of the comparison result executed by any one of the comparison instructions (1461, 1462) in the computing unit group 146 and the packet analysis start timing signal 152 output from the header data storage circuit 150. Generated as signal 142. The special operation result data output unit 143 generates write data 143 to be written to an address designated via the decode circuit 130 by an instruction (1463 to 1471) other than comparison in the arithmetic unit group 146, and writes this to the header storage circuit 150. .
[0058]
With the above-described configuration, the special arithmetic unit 140 is not the arithmetic unit group 146 that merely analyzes the header shown in FIG. 14 or FIG. Can be used by changing the program, and data can be extracted directly from the header data storage circuit 150, the header analysis result storage circuit 160, the header edit storage circuit 170, and the comparison information storage circuit 50 without fetching the data into the CPU 110. The program can be executed while maintaining packet processing. Further, by outputting the status notification signal 142 to the CPU 110, packet analysis can be performed by a program to be executed next using program branching or comparison result determination.
[0059]
<Detailed Description of Special Operation Instruction Decode Circuit 130>
As shown in detail in FIG. 4, in the special arithmetic instruction decoding circuit 130 constituting the decoder 130 of FIG. 1, the instruction instruction analysis unit 131 includes header data to be read access included in the special arithmetic instruction instruction signal 115 from the CPU 110. Read address generation of information to be extracted from the storage circuit 150, the header editing storage circuit 170, or the comparison information storage circuit 50, and a special operation execution result (write data) 143 are sent to the header data storage circuit 150, the header analysis result storage circuit 160, the header As write destination addresses of any one of the edit memory circuits 170, three addresses of a first address 1321, a second address 1323, and a third address 1325, and first and second addresses corresponding to the addresses 1321, 1323, and 1325, respectively. , Third write or read enable signal 13 2, 1324, 1326 including special operation data extraction access control signal 132, enable instruction signal 1331 for each instruction required when executing the special operation instruction, bit mask signal 1332, and bit shift direction instruction signal 1333 A special operation instruction decode signal 133 including a direction instruction signal 1334 and immediate data 1335 of an operand of an instruction described in the program can be output.
[0060]
With the above-described configuration, the special arithmetic unit 140 includes a plurality of arithmetic unit groups 146, but can perform a plurality of arithmetic operations using a common interface.
[0061]
<Detailed Description of Header Data Storage Circuit 150>
As shown in detail in FIG. 5, the header data storage circuit 150 includes a header register write select circuit 156, a two-sided header register 157, a packet analysis timing generation circuit 154, a header register read select circuit 158, and a header register pointer. A selection unit 159.
[0062]
The header register write select circuit 156 detects that the header equivalent data 11, the write data 113 from the packet analysis CPU 110 or the write data 143 (143 a to 143 N) from the special arithmetic unit 140 is input, and has a two-plane configuration. The write pointer 1561 is generated by selecting the write destination register side of the header register 157, and this is output to the header register 157. The header register 157 has a two-surface configuration, that is, a surface written during packet reception and a surface analyzed by the CPU 110 or the special arithmetic unit 140, and alternately stores the header equivalent data 11 by a packet analysis surface selection signal 1541 described later. .
[0063]
The packet analysis timing generation circuit 154
Only when the header equivalent data 11 is detected, the header equivalent data 11 having a predetermined number of bits is written to the header register 157 using the input data detection notification signal 1562 generated from the header register write select circuit 156 as a trigger. A packet analysis start timing signal 152 to be notified to the computing unit 140;
A packet analysis plane selection signal 1541 for selecting the plane of the received packet write side and the packet analysis (read) side of the header register 157;
A packet analysis completion timing signal 153 indicating the data takeover timing of the storage circuit 150 to the subsequent packet analysis element 100;
Generate.
[0064]
The header register read select circuit 158 generates the head register read pointer 1581 from the packet analysis completion timing signal 153 from the packet analysis timing generation circuit 154 and reads the data stored in the header register 157. . The header register pointer selection unit 159 generates pointer information and a read or write enable signal 112 for accessing the header register 157 output to generate header extraction information from the CPU 110, or header extraction information from the special arithmetic unit 140. To the header register write select circuit 156 or the header register read select circuit 158 for determining whether or not the packet analysis is in progress, the pointer information for accessing the header register 157 and the read or write enable signal 132 to be selected are selected. Output.
[0065]
The header data storage circuit 150 configured as described above will be described with reference to FIG. FIG. 11 shows an example in which there are three packet analysis elements 100 (#a, #b, #c) with respect to the packet length that can be stored only in the header data storage circuit 150. When the header equivalent data H of the received packet 1 is detected, the header register 157 is selected in order from the pointer 0 in accordance with the write pointer 1561 from the header register write select circuit 156 for the header register 157 in a predetermined bit width unit. The first header equivalent data H is stored in plane-1.
Here, in FIG. 11, only “H” is shown as the header equivalent data, but actually “H + P # x” is the header equivalent data, which is the “predetermined bit width”. Also, the fixed time (fixed period) shown in FIG. 11 is “H + P # x” + α (α: Ethernet (R) standard minimum gap between packets). In FIG. 12, the header equivalent data is “H + P # x (part)” and the payload equivalent data is “P # x (remaining)”.
[0066]
When the packet data storage in the header register 157 is completed, a packet analysis start timing signal 152 is output from the packet analysis timing generation circuit 154 to the special arithmetic unit 140, and this timing generation also indicates that a fixed time has elapsed. Thereafter, when a new packet can be received and the header register write selection circuit 156 detects the new header equivalent data H, the selection plane-2 of the header register 157 that has completed packet storage is selected first, and the second Header equivalent data H can be stored.
[0067]
Using the packet analysis start timing signal 152 for the first header equivalent data H + P # x as a trigger, the CPU 110 and the special arithmetic unit 140 in the packet analysis element perform analysis. By outputting a packet analysis completion timing signal 153 indicating that the analysis has been completed to the analysis result storage circuit 160, the packet analysis element 100 at the next stage is notified that transfer preparation has been completed. By generating the packet analysis completion timing signal 153 (153a to 153N) within a fixed time, a fixed time triggered by the packet analysis start timing signal 152 generated from the packet analysis timing generation circuit 154 is periodically repeated. Pipeline order can be properly followed.
From the packet reception to the packet analysis completion, the processing of the first header equivalent data H has selected the selection plane -1 with the packet analysis plane selection signal 1541, and the generation of the packet analysis completion timing signal 153 generates the header register selection plane. The first header equivalent data H that has been analyzed in −1 is transferred to the subsequent packet analysis element 100 as takeover data 151. At this time, the second header equivalent data H stored in the selection plane-2 is also stored, the packet analysis start timing signal 152 is output, and the above-described operation is repeated every fixed time.
[0068]
In addition, it is possible to achieve both packet reception and packet analysis while arbitrating write / read contention from the CPU 110 and the special arithmetic unit 140 during header analysis and the header equivalent data H from the received packet separation unit 10.
Although not shown in the figure, a flag indicating the end of the packet is written in the header storage circuit 150 when the header equivalent data and the payload equivalent data are stored. Thus, it is determined whether or not the payload equivalent data is read after the header equivalent data depending on whether or not the packet end flag is detected.
[0069]
<< Detailed Description of Payload Storage Unit 20 >>
As shown in detail in FIG. 6, the payload storage unit 20 includes a payload data storage memory (also simply referred to as a memory) 22 for storing payload equivalent data 12, a payload data write circuit 23, a header corresponding pointer generation circuit 24, a pointer A holding circuit 25, a read pointer generation circuit 26, and a payload data read circuit 27 are provided. The payload data writing circuit 23 generates an address and a write enable signal for writing data to the payload data storage memory 22. The header corresponding pointer generation circuit 24 generates a write end pointer for each received packet in order to store (write) the payload equivalent data 12 corresponding to the header equivalent data 11 analyzed by the packet analysis element 100 when the transmission packet is generated. .
[0070]
The pointer holding circuit 25 includes a plurality of registers (for received packets # 1 and # 2 to #Y in the figure) in order to hold pointer values for each received packet on one payload data storage memory 22. ing. Based on the payload read control signal 62 from the update packet transmission unit 60, the read pointer generation circuit 26 generates a pointer value from the pointer that has just been read from the pointer holding circuit 25 to the write end pointer. The payload data read circuit 27 generates an address and a read enable signal for reading the payload equivalent data 12 from the payload data storage memory 22 using the payload read control signal 62 from the update packet transmitter 60 as a trigger.
[0071]
The payload accommodating unit 20 having the above-described configuration will be described with reference to FIG. FIG. 12 shows an example in which there are three packet analysis elements 100 (#a, #b, #c) with respect to the packet length stored separately in the header data storage circuit 150 and the payload accommodating unit 20. Received packet 1 is separated into header-equivalent data H (actually “H + P # x (part)”) and payload-equivalent data P (actually “P # x (remaining)”) by received packet separator 10. When the payload data writing circuit 23 detects the payload equivalent data P, an address and a write enable signal are generated and written in order from address 0 in order to write to the payload data storage memory 22 in a predetermined bit width unit.
[0072]
When the payload data P # 1 has been written to the payload data storage memory 22, the header corresponding pointer generation circuit 24 extracts the address value at the end of the writing in order to store that the payload data is the first header equivalent data H. Then, it is stored (written) in the first header equivalent data register of the pointer holding circuit 25. The subsequent payload equivalent data P # 2 of the second header equivalent data is written from the address value +1 at the end of the writing of the first payload equivalent data P # 1, and the address value at the end of the writing is used for the second header equivalent data. Store in the register of the pointer holding circuit 25. Similarly, the third payload equivalent data P # 3 is stored.
[0073]
When the analysis of the first header equivalent data H by the packet analysis elements #a, #b, and #c is completed, the packet analysis element #c transfers the packet to the destination of the result obtained from the table search to the header edit storage circuit 170c. Or an instruction to insert or delete VLAN, for example, and write the header control data 172N together with the header data 151N that became a new header in synchronization with the packet analysis completion timing signal 153c. Output to.
[0074]
The update packet transmission unit 60 performs packet update processing such as insertion or deletion into new header data. If the flag indicating the end of the packet cannot be detected when the update header data has been processed to the end, the subsequent payload-corresponding data exists and is combined into one packet. A payload read control signal 62 is output.
[0075]
The first header stored in the pointer holding circuit 25 from the pointer 0 via the payload data read circuit 27 by the read pointer generation circuit 26 so that the first payload equivalent data following the first header equivalent data can be read according to the control signal 62. The address up to the write end pointer value of the corresponding data is instructed to the payload data storage memory 22 to read the data. When reading to the write end pointer value stored in the pointer holding circuit 25 is completed, the read pointer generation circuit 26 stores the address at that time and holds it until the next payload read control signal 62 is received.
When the packet discard instruction is included in the header control data 172N, the read pointer generation circuit 26 shown in FIG. 6 selects the pointer holding value to be read next without reading the payload equivalent data 12 as the control signal 62. .
[0076]
<< Detailed Description of Search Data Selector 30 >>
As shown in detail in FIG. 7, the search data selector 30 includes a search key selection unit 33, a search result transmission unit 34, and a search result reception FIFO (queue) 35. The search key selection unit 33 receives the search key data 171 output from any one of the packet analysis elements 100a, 100b to 100N, and sends the search key data 171a, 171b to 171N (any one) to the search table 40. Output. The search result sending unit 34 receives the search result 41 from the search table 40 via the FIFO 35, and designates the search results 32a, 32b to N corresponding to the search key data 171 as the designated packet analysis elements 100a, 100b to 100N. Output to.
[0077]
With the above-described configuration, the search data selector 30 is necessary for a program that only analyzes a MAC address and a program that also analyzes an IP header, an upper header, and the like, for example, when performing individual analysis for each packet analysis element 100. Since the number of packet analysis elements changes, the search key data 171 is not necessarily output from the fixed packet analysis element 100, but a packet analysis program for generating the search key data 171 based on information by packet analysis is implemented. The search key data 171 from the packet analysis element 100 being selected is selected and output to the search table 40. Further, the search result data 32 corresponding to the search key data 171 is output only to the packet analysis element 100 used for generating a new header.
[0078]
Further, the search result data 41 output from the search table 40 is accumulated in the search result reception FIFO 35, and the search result data 32 is not output until there is an instruction from the packet analysis element 100 as the output destination. For example, when an update header is generated by the packet analysis elements 100a, 100b, and 100c, the search key data 171 is transmitted from the packet analysis element 100b and the search result data 32 is required by the element 100c, and the search table 40 itself It is possible to cope with a processing time delay and a difference in search time by the plural search key data 171.
[0079]
<< Detailed Description of Update Packet Transmitter 60 >>
As shown in detail in FIG. 8, the update packet transmission unit 60 includes a control signal generation unit 63 that generates a payload read control signal 62 and a packet generation unit 64. The packet generation unit 64 inserts instructions into the header data output from the packet analysis element 100N (a = N in the case of one packet analysis element) corresponding to the final stage among the one or more packet analysis elements 100a and 100b to 100N. In accordance with the header control data 172N including the signal 1721N, the deletion instruction signal 1722N from the header data, and the transfer or discard instruction signal 1723N, the header equivalent data 151N to be updated, and the transmission waiting packet payload data 21 read from the payload accommodating unit 20 Combine serially.
[0080]
With the above-described configuration, the update packet transmission unit 60 synchronizes with the packet analysis completion timing signal 153 from the packet analysis element 100N, the takeover header data 151N, the insertion instruction signal 1721N into the header data from the header edit storage circuit 170N, and the header. The header control data 172N including the deletion instruction signal 1722N from the data and the transfer or discard instruction signal 1723N is received. The takeover header data 151N is updated to a new header by various instruction signals, combined if necessary, and output as a transmission packet 61.
[0081]
<< Modification of Packet Analysis Element 100 >>
In the modified example of the packet analysis element 100 shown in FIG. 9, sequential number comparison circuits (also simply referred to as comparison circuits) 180N and 181N are added to the configuration shown in FIG.
[0082]
Sequential number comparison units 180N and 181N receive search key data 171 for table search via header data storage circuit 150, header analysis result storage circuit 160, and header edit storage circuit 170 in order to analyze the header of received packet 1. Since one received packet information is transmitted through three routes of sending and receiving a search result, the packet analysis element in the first stage is used to detect that the information of the same received packet is not prepared due to a failure in one of the routes. A sequential number is assigned by the packet analysis program 100a, and the sequential number 162N transmitted via the header analysis result storage circuit 160 and the sequential number transmitted via the header data storage circuit 150 are given to the final stage of the packet analysis element 100. With the number 1571N Compare results, and outputs two kinds of comparison result of the header analysis result storage circuit 160 compares the sequential number 173N transmitted in sequential number 162N and the search table 40 which is transmitted via the result.
[0083]
The transfer image of the sequential number with the above configuration will be described with reference to FIG. When the packet analysis element 100 has three stages (#a, #b, #c), the search data selector 30 outputs the search key data 171a and the element 100c receives the search result 32c. When the packet analysis program of the packet analysis element 100a writes the analysis result of the received packet 1 to the header analysis result storage circuit 160a, the sequential number #A is also written to the header analysis result storage circuit 160a. Similarly, the sequential number #A is written to the header data storage circuit 150a that stores the header equivalent data that is the basis of this analysis result.
[0084]
The sequential number #A is also written and transferred to the search key data 171 generated based on the information extracted from the header equivalent data 12 via the header edit storage circuit 170a. These sequential numbers #A are synchronized with the packet analysis completion timing signal 153a, the header data storage circuit 150a is sent to the header data storage circuit 150b together with the header equivalent data 11, and the header analysis result storage circuit 160a is the analysis result information. One is transferred to the analysis result storage circuit 160b, and the header edit storage circuit 170a is not directly transferred to the edit storage circuit 170b, but transferred as search key data 171 to the search table 40. In the search result data 32 corresponding to the search key data 171, the sequential number #A multiplexed in the search key data 171 is stored in the header editing storage circuit 170c of the packet analysis element 100c. And the #A value is output from the table path sequential number 173c.
[0085]
In the same manner as described above, the elements 100a to 100b and the elements 100b to 100c are also transferred between the elements 100 in synchronization with the packet analysis completion timing signal 153, and the #A value is output from the sequential number 1571N of the header data storage circuit 150 path. To do. The #A value is output from the sequential number 162N of the header data analysis result storage circuit 160 path. The sequential numbers of these routes are compared, and since all are #A values, it can be detected that one packet information is normally transferred through three routes.
[0086]
【The invention's effect】
As described above, according to the configuration described in claims 1 and 2, processing such as identification of each field in the received packet header, extraction of search key information, and generation of a transmission packet header after receiving the search result is received. Since it is possible to select the number of packet analysis elements to be processed according to the type of packet and the type of processing to be performed by each packet analysis element, it is not necessary to prepare a high-performance CPU.
According to the configuration of claim 3, since the transfer of information between the packet analysis elements of the pipeline configuration is also performed with a predetermined timing signal, no special flag (register) and processing are required. All can be assigned to individual packet analysis processing.
According to the configuration of claim 4, when configured with one or more packet analysis elements, the information extracted and analyzed by the packet analysis element in the previous stage is not processed redundantly. Distribution can be flexibly handled, and all memory sizes for storing programs can be assigned to individual packet analysis processes.
According to the configuration of the fifth aspect, since the analysis result information of the current packet can be held even during reception of the next packet, the packet analysis result information can be transmitted to the subsequent packet analysis element without lowering the throughput.
According to the configuration of the sixth aspect, since the special arithmetic unit can directly read and write data in the header data storage circuit, the header analysis result storage circuit, the header edit storage circuit, and the comparison information storage circuit, By changing the instruction order of operation instructions, design changes and function additions can be realized, and high-speed packet processing can be maintained.
According to the structure of Claim 7, a design change and a function addition are realizable.
According to the configuration of the eighth aspect, information necessary for executing the special operation instruction can be directly read and written from the header data storage circuit, the header analysis result storage circuit, the header edit storage circuit, and the comparison information storage circuit. In addition, an access control signal such as an address can be generated, and various enable signals necessary for executing instructions can be generated.
According to the configuration of claim 9, since the reception of the next packet can be started even during analysis of the current packet, the header equivalent data is transmitted to the CPU and special arithmetic unit in the packet analysis element while maintaining the wire speed, In addition, data can be taken over to the header data storage circuit in the packet analysis element at the subsequent stage.
According to the configuration of the tenth aspect, since only a number of pointers corresponding to the header-corresponding data under packet analysis are managed for one memory, each payload data for receiving a plurality of received packets is stored. A device can be realized at low cost without the need for a memory.
According to the configuration of claim 11, when configured with a plurality of packet analysis elements, the search data selector can receive a search key from any packet analysis element, and the search result is sent to any packet analysis element. Therefore, even a plurality of packet analysis elements can access the search table, which increases the flexibility of program processing.
According to the configuration of claim 12, when the search data selector receives the search result data from the search table by the FIFO, the search result is obtained at a timing when the packet analysis element is necessary even if the response time of the search table changes. Can receive data.
According to the configuration of claim 13, the update packet transmission unit is configured to generate a header newly generated from the header equivalent data stored via the header data storage circuit according to the analysis result of the packet analysis element. A new transmission packet can be generated from the payload equivalent data stored in the payload storage unit.
According to the configuration of claim 14, information extracted from one received packet for packet analysis passes through three paths, but is transmitted with a common sequential number assigned to each path. By mounting a comparison circuit for finally detecting consistency in the packet analysis element, it is possible to improve the reliability in the packet processing apparatus.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a basic configuration of a packet processing apparatus according to the present invention.
FIG. 2 is a block diagram showing in detail the bus configuration in the packet analysis element of FIG.
FIG. 3 is a block diagram showing a special arithmetic unit in FIG.
4 is a block diagram showing a special operation instruction decode circuit in FIG. 1. FIG.
FIG. 5 is a block diagram showing a header data storage circuit in FIG.
6 is a block diagram showing a received packet payload accommodating unit in FIG. 1;
7 is a block diagram showing a search data selector in FIG. 1. FIG.
FIG. 8 is a block diagram showing an update packet transmission unit in FIG.
FIG. 9 is a block diagram showing a modification in which a sequential number comparison circuit is added to the packet analysis element in FIG.
FIG. 10 is an image diagram showing the sequential number comparison of FIG. 9;
FIG. 11 is a processing timing chart when three packet analysis elements according to the present invention are used, the minimum packet length, and the minimum inter-packet gap.
FIG. 12 is a processing timing chart when three packet analysis elements according to the present invention are used, an arbitrary packet length, and an arbitrary inter-packet gap.
FIG. 13 is a block diagram showing a conventional packet processing apparatus.
FIG. 14 is a diagram illustrating a configuration of a lower layer header of a conventional packet
FIG. 15 is a diagram showing the configuration of a conventional IPv4 header
[Explanation of symbols]
1 Received packet
10 Received packet separator
11 Header equivalent data
12 Payload equivalent data
20 Received packet payload storage
21 Waiting packet payload data
22 Payload data storage memory
23 Payload data writing circuit
24 Header compatible pointer generation circuit
25 Pointer holding circuit
26 Read pointer generation circuit
27 Payload data reading circuit
30 Search data selector
40 Search table
50 Comparison information storage circuit
60 Update packet transmitter
61 Transmitted packets
62 Payload read control signal
63 Payload read control signal generator
64 packet generator
100, 100a, b, ..., N Packet analysis element
110a, b, ..., N CPU
111a, b,..., N CPU read data from storage circuits 150, 50
112a, b,..., N Memory circuit 150, 50 access control signal from CPU
113a, b,..., N Memory circuit 150, 50 write data from CPU
115a, b, ..., N Special operation instruction instruction signal
120a, b, ..., N CPU program storage memory
130a, b, ..., N Special operation instruction decode circuit (decoder)
131 Instruction instruction analysis unit
132a, b, ..., N Special operation data extraction access control signal
133a, b, ..., N Special operation instruction decode signal
140, 140a, b, ..., N Special arithmetic unit
141, 141a, b,..., N Special operation data control signal (read data from header data storage circuit 150 and comparison information storage circuit 50 of special operation unit)
142a, b, ..., N state notification signal
143, 143a, b, ..., N Write data to the storage circuits 150, 50 of the special arithmetic unit
145 Special calculation control unit
146 arithmetic unit group
147 Status notification part
148 Special operation result data output part
150, 150a, b,..., N header data storage circuit
151a, b, ..., N Inter-element takeover header data
152, 152a, b, ..., N Packet analysis start timing signal
153, 153a, b, ..., N Packet analysis completion timing signal
154 packet analysis timing generation circuit
156 Header register write select circuit
157 Header register
158 Header register read select circuit
159 Header register pointer selector
160, 160a, b,..., N analysis result storage circuit
161a, b, ..., N Inter-element takeover analysis result data
162N Header analysis result storage circuit path sequential number
170, 170a, b,..., N header edit memory circuit
171, 171 a, b,..., N Search key data
172a, b, ..., N Header control data
1331 Enable instruction signal for each instruction
1332 bit mask signal
1333 bit shift direction indication signal
1334 Large / small comparison direction indication signal
1335 immediate data
1321 First address for special operation
1322 (For special operation) First write or read enable
1323 Second address (for special operation)
1324 (For special operation) Second write or read enable
1325 (for special operation) 3rd address
1326 (for special operation) 3rd write or read enable
1461 One-to-Many Match Comparison Unit
1462 Comparison section
1463 data transfer unit
1464 Partial data transfer unit
1465 AND
1466 OR part
1467 Adder
1468 bit shift section
1469 Bitwise OR part
1470 Checksum calculation unit
1471 Indirect address data transfer unit
1541 Packet analysis plane selection signal
1561 Header register write pointer
1571 header data storage circuit path sequential number
1581 Header register read pointer
1721 Header insertion instruction data
1722 Header deletion instruction data
1723 Packet transfer discard instruction signal
173N Search table route sequential number

Claims

受信パケットのヘッダを送信パケットのヘッダに変換するための検索データを検索テーブルに記憶する検索データ記憶ステップと、
前記受信パケットの種類を判定するための比較情報を記憶する比較情報記憶ステップと、
前記受信パケットのデータ区切りを検出し、ヘッダ相当データ部分とペイロード相当データ部分を分離する受信パケット分離ステップと、
前記受信パケットの種類及び／又はあらかじめ割り当てたパケット解析内容に応じた数でパイプライン構成され、固定周期で前記受信パケット分離ステップにより分離された前記ヘッダ相当データ部分と前記比較情報記憶ステップにより記憶されている比較情報を比較して前記受信パケットの種類を判定するとともに、前記検索テーブルを検索して必要に応じて前記ヘッダ相当データを更新して次段に出力するとともに、当該解析結果を次段が使用する場合に次段に引き継ぐ１つ以上のパケット解析ステップと、
前記１つ以上のパケット解析ステップの最終段からのヘッダ相当データと前記受信パケット分離ステップにより分離された前記ペイロード相当データ部分を結合して送信パケットとして出力する更新パケット送信ステップとを、
備え、
前記パケット解析ステップの各々は、
前記受信パケット分離ステップにより分離されたヘッダ相当データ部分を格納して格納完了後にパケット解析開始タイミング信号を出力するヘッダデータ記憶ステップと、
パケット解析プログラムに応じて前記ヘッダデータ記憶ステップにより異なる情報を抽出して記憶するため、及び前記比較情報と前記パケット解析プログラム実行中に生成した一時的なデータを記憶するためのヘッダ編集記憶ステップと、
前記パケット解析プログラムを実行したパケット解析結果を記憶するヘッダ解析結果記憶ステップと、
汎用レジスタを用いて、前記ヘッダデータ記憶部から出力されたパケット解析開始タイミング信号をトリガとしてパケット解析プログラムの実行を開始する汎用演算ステップと、
前記パケット解析プログラムに含まれる特殊演算命令に基づいて、前記ヘッダデータ記憶ステップ、前記ヘッダ編集記憶ステップ、前記ヘッダ解析結果記憶ステップ又は前記比較情報記憶ステップの結果のデータを、直接、読み出し、読み出したデータに対してパケット解析のための論理演算を実行し、結果を前記ヘッダデータ記憶ステップ、前記ヘッダ編集記憶ステップ、前記ヘッダ解析結果記憶ステップ又は前記比較情報記憶ステップの結果のデータとして記憶する、特殊演算ステップとを、
有する、パケット処理方法。A search data storage step for storing search data for converting a header of a received packet into a header of a transmitted packet in a search table;
A comparison information storing step for storing comparison information for determining the type of the received packet;
A received packet separating step for detecting a data delimiter of the received packet and separating a header equivalent data portion and a payload equivalent data portion;
The pipeline is configured by the number according to the type of the received packet and / or the packet analysis content assigned in advance, and is stored by the comparison information storage step and the header equivalent data portion separated by the received packet separation step at a fixed period. Comparing the received comparison information to determine the type of the received packet, searching the search table, updating the header-corresponding data as necessary, and outputting to the next stage. One or more packet analysis steps to take over to the next stage when
An update packet transmission step for outputting the payload corresponding data portions separated by the reception packet separation steps header corresponding data from the last stage of the one or more packet analysis step as forming combined and transmitted packets,
Prepared ,
Each of the packet analysis steps includes:
A header data storage step of storing the header equivalent data portion separated by the received packet separation step and outputting a packet analysis start timing signal after completion of the storage;
A header editing storage step for extracting and storing different information in the header data storage step according to a packet analysis program, and for storing the comparison information and temporary data generated during execution of the packet analysis program; ,
A header analysis result storage step for storing a packet analysis result obtained by executing the packet analysis program;
Using a general-purpose register, a general-purpose calculation step for starting execution of a packet analysis program triggered by a packet analysis start timing signal output from the header data storage unit;
Based on a special operation instruction included in the packet analysis program, the data of the result of the header data storage step, the header edit storage step, the header analysis result storage step or the comparison information storage step is directly read and read. A logical operation for packet analysis is performed on the data, and the result is stored as the result data of the header data storage step, the header edit storage step, the header analysis result storage step or the comparison information storage step. A calculation step,
A packet processing method.

受信パケットのヘッダを送信パケットのヘッダに変換するための検索データを記憶する検索テーブルと、
前記受信パケットの種類を判定するための比較情報を記憶する比較情報記憶部と、
前記受信パケットのデータ区切りを検出し、ヘッダ相当データ部分とペイロード相当データ部分を分離する受信パケット分離部と、
前記受信パケットの種類及び／又はあらかじめ割り当てたパケット解析内容に応じた数でパイプライン構成され、固定周期で前記受信パケット分離部により分離された前記ヘッダ相当データ部分と前記比較情報記憶部により記憶されている比較情報を比較して前記受信パケットの種類を判定するとともに、前記検索テーブルを検索して必要に応じて前記ヘッダ相当データを更新して次段に出力するとともに、当該解析結果を次段が使用する場合に次段に引き継ぐ１つ以上のパケット解析エレメントと、
前記１つ以上のパケット解析エレメントの最終段からのヘッダ相当データと前記受信パケット分離部により分離された前記ペイロード相当データ部分を結合して送信パケットとして出力する更新パケット送信部とを、備え、
前記パケット解析エレメントの各々は、
前記受信パケット分離部から送出されたヘッダ相当データ部分を格納して格納完了後にパケット解析開始タイミング信号を出力するヘッダデータ記憶部と、
パケット解析プログラムに応じて前記ヘッダデータ記憶部から異なる情報を抽出して記憶するため、及び前記比較情報と前記パケット解析プログラム実行中に生成した一時的なデータを記憶するためのヘッダ編集記憶部と、
前記パケット解析プログラムを実行したパケット解析結果を記憶するヘッダ解析結果記憶部と、
汎用レジスタを有し、前記ヘッダデータ記憶部から出力されたパケット解析開始タイミング信号をトリガとしてパケット解析プログラムの実行を開始する汎用演算器と、
前記パケット解析プログラムに含まれる特殊演算命令に基づいて、前記ヘッダデータ記憶部、前記ヘッダ編集記憶部、前記ヘッダ解析結果記憶部又は前記比較情報記憶部に対して、直接、データを読み出し、読み出したデータに対してパケット解析のための論理演算を実行し、結果を前記ヘッダデータ記憶部、前記ヘッダ編集記憶部、前記ヘッダ解析結果記憶部又は前記比較情報記憶部に対して、直接、書き込みする特殊演算器とを、
有する、パケット処理装置。A search table for storing search data for converting the header of the received packet into the header of the transmitted packet;
A comparison information storage unit for storing comparison information for determining the type of the received packet;
A received packet separator that detects a data delimiter of the received packet and separates a header equivalent data portion and a payload equivalent data portion;
A pipeline is configured with a number corresponding to the type of the received packet and / or the packet analysis content allocated in advance, and is stored in the header equivalent data portion separated by the received packet separation unit at a fixed period and the comparison information storage unit. Comparing the received comparison information to determine the type of the received packet, searching the search table, updating the header-corresponding data as necessary, and outputting to the next stage. One or more packet analysis elements to take over to the next stage when
And an update packet transmission unit which outputs the payload corresponding data portions separated by the header corresponding data and the received packet separation section from the final stage of the one or more packet analysis element as sintering combined and transmitted packets, comprising,
Each of the packet analysis elements includes:
A header data storage unit that stores a header equivalent data portion sent from the received packet separation unit and outputs a packet analysis start timing signal after the storage is completed;
A header editing storage unit for extracting and storing different information from the header data storage unit according to a packet analysis program, and for storing the comparison information and temporary data generated during execution of the packet analysis program; ,
A header analysis result storage unit for storing a packet analysis result obtained by executing the packet analysis program;
A general-purpose arithmetic unit having a general-purpose register and starting execution of a packet analysis program triggered by a packet analysis start timing signal output from the header data storage unit;
Based on a special operation instruction included in the packet analysis program, the header data storage unit, the header edit storage unit, the header analysis result storage unit, or the comparison information storage unit is directly read and read. A special operation that performs a logical operation for packet analysis on data and directly writes a result to the header data storage unit, the header edit storage unit, the header analysis result storage unit, or the comparison information storage unit With the calculator
A packet processing apparatus.

前記パケット解析エレメントの各々は、
当該パケット解析エレメントが実行するパケット解析プログラムを記憶するメモリを備え、
前記固定周期の後に前記パケット解析プログラムの実行を完了してパケット解析完了タイミング信号を次段のエレメント又は更新パケット送信部に出力することを特徴とする請求項２に記載のパケット処理装置。Each of the packet analysis elements includes :
Comprising a memory for storing the packet analysis program skilled the packet analysis element is executed,
3. The packet processing apparatus according to claim 2, wherein execution of the packet analysis program is completed after the fixed period, and a packet analysis completion timing signal is output to a next-stage element or an update packet transmission unit.

前記パケット解析エレメントの各々はさらに、
前記パケット解析完了タイミング信号に同期して前記ヘッダ解析結果記憶部で記憶したデータを後段のパケット解析エレメントのヘッダ解析結果記憶部へ出力することを特徴とする請求項３に記載のパケット処理装置。Each of the packet analysis elements further includes:
Packet processing apparatus according to claim 3, characterized in that for outputting data stored in synchronization with the prior SL packet analysis completion timing signal at the header analysis result storage unit to the header analysis result storage unit of the subsequent packet analysis element .

前記ヘッダ解析結果記憶部は、
現ヘッダの解析をしている間に次のパケットを受信して前記現ヘッダの解析結果に次ヘッダの解析結果を上書きしないように２面で構成され、各面を前記パケット解析完了タイミング信号毎に切り替えて交互に記憶することを特徴とする請求項４に記載のパケット処理装置。The header analysis result storage unit
While analyzing the current header, the next packet is received and the analysis result of the current header is not overwritten with the analysis result of the next header. The packet processing device according to claim 4, wherein the packet processing device stores the information alternately.

前記特殊演算器はさらに、前記パケット解析プログラムに含まれる即値の論理演算を行うことを特徴とする請求項３から５のいずれか１つに記載のパケット処理装置。The special arithmetic unit further packet processing apparatus according to claims 3 to any one of the 5, characterized in that for performing a logical operation of immediate data included in the packet analysis program.

前記特殊演算命令は、
前記ヘッダデータ記憶部と、前記ヘッダ解析結果記憶部と、前記ヘッダ編集記憶部と前記比較情報記憶部のいずれかのデータを直接リード、ライトするためのアクセス制御信号と、命令実行時に必要な各種イネーブル信号を含むことを特徴とする請求項２に記載のパケット処理装置。The special operation instruction is
The header data storage unit , the header analysis result storage unit , the access control signal for directly reading and writing data in any one of the header edit storage unit and the comparison information storage unit , and various types necessary for instruction execution The packet processing apparatus according to claim 2 , further comprising an enable signal.

前記ヘッダデータ記憶部は、パケット受信中に書き込まれる面と、前記汎用演算器及び特殊演算器により解析されている面の２面構成で各パケットの前記ヘッダ相当データを交互に格納するヘッダレジスタを備えたことを特徴とする請求項３から６のいずれか１つに記載のパケット処理装置。The header data storage unit has a header register that alternately stores the header equivalent data of each packet in a two-plane configuration of a plane that is written during packet reception and a plane that is analyzed by the general-purpose arithmetic unit and the special arithmetic unit. packet processing apparatus according to any one of claims 3, characterized in that it comprises 6.

前記受信パケット分離部により分離された複数の受信パケットの各ペイロード相当データ部分を、前記最終段のエレメントの処理が終了するまで収容するペイロード収容部をさらに備え、前記ペイロード収容部は、前記複数のパケットのペイロード相当データを１つのペイロードデータ蓄積用メモリに格納してポインタにより管理することを特徴とする請求項２から８のいずれか１つに記載のパケット処理装置。A payload accommodating unit that accommodates each payload-corresponding data portion of the plurality of received packets separated by the received packet separating unit until the processing of the final stage element is completed, and the payload accommodating unit includes the plurality of payload accommodating units packet processing apparatus according to any one of claims 2 to 8, characterized in that managed by the pointer contains the payload corresponding data packets into one payload data storage memory.

前記検索テーブルを検索するために前記１つ以上のパケット解析エレメントが出力した検索キーを選択して前記検索テーブルに出力するとともに、前記検索キーに基づいて前記検索テーブルから出力された検索結果を前記検索キーを出力した前記パケット解析エレメントに出力する検索データセレクタをさらに有することを特徴とする請求項２から９のいずれか１つに記載のパケット処理装置。The search key output from the one or more packet analysis elements is selected to search the search table, and the search key is output to the search table. The search result output from the search table based on the search key is packet processing apparatus according to any one of further comprising a retrieval data selector for outputting the packet analysis element search outputting the key claim 2, wherein the 9.

前記検索データセレクタは、
前記検索テーブルに対する各エレメントの検索時間の違いに対応するためのキューを具備し、前記検索テーブルから出力された検索結果データを前記キューに蓄積し、出力先となるパケット解析エレメントからの指示により出力することを特徴とする請求項９に記載のパケット処理装置。The search data selector is
A queue for responding to a difference in search time of each element with respect to the search table is provided, search result data output from the search table is stored in the queue, and output according to an instruction from a packet analysis element as an output destination The packet processing device according to claim 9 .

前記更新パケット送信部は、
前記最終段のパケット解析エレメントから送信指示が出力される場合に、ヘッダデータへの書換・挿入・削除指示に従ってヘッダ相当データの更新を行った上でペイロード収容部から続くペイロード相当データと結合してパケットとして送信し、
前記最終段のパケット解析エレメントから破棄指示が出力される場合に、ペイロード収容部へのペイロード読み出し制御信号を経由して破棄指示されたペイロード相当データと結合する予定であった読み出すべきポインタではなく、次に読み出すべきポインタを選択して次の読み出し指示まで保持することを特徴とする請求項２から１１のいずれか１つに記載のパケット処理装置。The update packet transmitter is
When a transmission instruction is output from the packet analysis element at the final stage, after updating the header equivalent data according to the rewrite / insertion / deletion instruction to the header data, Send it as a packet,
When a discard instruction is output from the packet analysis element in the final stage, it is not a pointer to be read that was scheduled to be combined with the payload equivalent data instructed to be discarded via the payload read control signal to the payload accommodating unit, select the pointer to read next packet processing apparatus according to any one of claims 2 to 11, characterized in that hold up the next read instruction.

初段のエレメントにおいて前記ヘッダデータ記憶部に記憶されたヘッダ相当データと、前記ヘッダ編集記憶部に記憶された一時的なデータと、前記ヘッダ解析結果記憶部に記憶されたパケット解析結果の３系統のデータに対してパケット毎に同じシーケンシャルな番号を付与して次段のエレメントに転送し、最終段のエレメントにおいて前記シーケンシャルな番号により同じパケットの前記３系統のデータを整合することを特徴とする請求項２から１１のいずれか１つに記載のパケット処理装置。Three systems of header equivalent data stored in the header data storage unit , temporary data stored in the header edit storage unit , and packet analysis results stored in the header analysis result storage unit in the first stage element The same sequential number is assigned to each data packet and transferred to the next stage element, and the three systems of data of the same packet are matched by the sequential number in the last stage element. Item 12. The packet processing device according to any one of Items 2 to 11 .