JP3934366B2

JP3934366B2 - Method for manufacturing thin film capacitor element

Info

Publication number: JP3934366B2
Application number: JP2001201036A
Authority: JP
Inventors: 清佐藤
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2001-07-02
Filing date: 2001-07-02
Publication date: 2007-06-20
Anticipated expiration: 2021-07-02
Also published as: JP2003017366A

Description

【０００１】
【発明の属する技術分野】
本発明は、各種の小型電子回路に用いられる薄膜キャパシタ素子の製造方法に関する。
【０００２】
【従来の技術】
図５は従来より知られている薄膜キャパシタ素子の断面図であり、この薄膜キャパシタ素子は基板１００上に順次形成された下部電極１０１と誘電体層１０２および上部電極１０３の積層構造となっている。
【０００３】
基板１００はアルミナ１００ａの表面全体にガラス膜１００ｂをコーティングしたグレーズドアルミナ基板で、その表面はガラス膜１００ｂによって平滑化されている。下部電極１０１は基板１００上にスパッタ法やめっき法を用いて形成したＣｕ等を所望のパターン形状にエッチングしたものであり、この下部電極１０１の端部にはテーパが形成されている。誘電体層１０２は基板１００と下部電極１０１上にスパッタ法やＣＶＤ法を用いて形成したＳｉＯ_２を所望のパターン形状にエッチングしたものであり、パターニング後の誘電体層１０２は下部電極１０１の表面と端部のテーパ面を通って基板１００上まで延びている。上部電極１０３は基板１００と誘電体層１０２上にスパッタ法やめっき法を用いて形成したＣｕ等を所望のパターン形状にエッチングしたものであり、パターニング後の上部電極１０３は誘電体層１０２の表面と端部のテーパ面を通って基板１００上まで延びている。
【０００４】
このように構成された薄膜キャパシタ素子にあっては、下部電極１０１の端部がテーパ面となっているため、誘電体層１０２を下部電極１０１の表面から基板１００上にかけて均一膜厚に形成することができ、下部電極１０１と上部電極１０３の短絡を防止することができる。
【０００５】
【発明が解決しようとする課題】
前述の如く構成された従来の薄膜キャパシタ素子では、下部電極１０１の端部がテーパ面となっているため、誘電体層１０２を下部電極１０１の表面から基板１００上にかけて均一膜厚に形成することができ、下部電極１０１と上部電極１０３の短絡を防止することができる。しかしながら、誘電体層１０２の膜厚を均一化するためには、下部電極１０１のテーパ角度をできるだけ緩やかにする必要があり、かかるテーパ処理は製造工程の困難性を伴うという問題があった。また、このように傾斜角度の緩やかなテーパを形成するためには、下部電極１０１の膜厚を薄く設定しなければならず、その結果、キャパシタのＱ値が低下するという問題があった。さらに、下部電極１０１の膜厚を薄くしなければならないため、基板１００として表面が平滑化されたグレーズドアルミナ基板を使用する必要があり、安価なアルミナ基板を使用できないという制約もあった。
【０００６】
本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、電極の短絡を確実に防止できると共に高Ｑ値化を実現でき、かつ、使用可能な基板の制限が少ない薄膜キャパシタ素子の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明による薄膜キャパシタ素子の製造方法では、基板上にギャップによって分離された一対の下部電極をめっき形成する下部電極形成工程と、絶縁材料を前記基板の全面に前記下部電極の厚さより厚く成膜する工程と、前記両下部電極および前記絶縁材料からなる層の上面を同一平面になるように研磨することにより上面を同一平面とした前記両下部電極および絶縁体層とする研磨工程と、前記一方の下部電極の上面から少なくとも前記絶縁体層の上面にかけて誘電体層を形成する誘電体層形成工程と、前記誘電体層の上面から前記他方の下部電極の上面にかけて上部電極をめっき形成する上部電極形成工程とを具備することを特徴としている。
【００１１】
このような構成によれば、絶縁材料を基板の全面に下部電極の厚さより厚く成膜した上で、前記両下部電極および前記絶縁材料からなる層の上面を同一平面になるように研磨することにより上面を同一平面とした前記両下部電極および絶縁体層とする研磨工程を行うことにより、一対の下部電極と絶縁体層の上面が極めて高い精度で同一平面とすることができ、また、めっきを用いて厚膜の下部電極を形成することにより、電極の低抵抗化や高Ｑ値化を実現することができ、この平坦面に誘電体層と上部電極が順次積層されると共に、この上部電極に接続する下部電極と誘電体層の真下に位置する下部電極とが絶縁体層を介して絶縁されているため、電極間の短絡を確実に防止することができる。
【００１２】
上記の構成において、上部電極形成工程として、誘電体層上に積層される上部電極とは別に誘電体層の真下の下部電極上にも別の上部電極を同時にめっき形成することが好ましい。
【００１３】
また、上記の構成において、下部電極形成工程として、基板上に下地層を形成した後、この下地層の表面にレジストパターンを形成して金属材料をめっきし、しかる後、レジストパターンを剥離して露出した下地層を除去する工程を採用すると、所望形状の下部電極と絶縁体層を簡単に形成することができるので好ましい。
【００１４】
【発明の実施の形態】
以下、発明の実施の形態について図面を参照して説明すると、図１は本発明の実施形態例に係る薄膜キャパシタ素子の断面図、図２と図３は該薄膜キャパシタ素子の製造工程を示す説明図である。
【００１５】
図１に示すように、本実施形態例に係る薄膜キャパシタ素子は、基板１上に形成された第１の電極部２と第２の電極部３および絶縁体層４と、これらの平坦な上面に形成された誘電体層５と第１の上部電極６および第２の上部電極７とで構成されており、第１および第２の電極部２，３は下地層８を介して基板１上に形成されている。第１の電極部２と第２の電極部３とは絶縁体層４によって分離されており、第１の上部電極６は第１の電極部２からその左隣の絶縁体層４の上面にかけて形成されている。誘電体層５は第１の電極部２からその右隣の絶縁体層４の上面にかけて形成されており、第２の上部電極７は誘電体層５から第２の電極部３の上面にかけて形成されている。第１の電極部２と第１の上部電極６は薄膜キャパシタ素子の下部電極として機能し、第２の電極部３と第２の上部電極７は薄膜キャパシタ素子の上部電極として機能するものであり、この薄膜キャパシタ素子の容量値は誘電体層５を介して対向する第１の電極部２と第２の上部電極７の重なり部分で規定される。
【００１６】
基板１にはグレーズドアルミナ基板やグレーズの無いアルミナ基板が用いられ、本実施形態例では純度９９．５％のアルミナ基板を使用しているため、基板１の表面の面粗度（Ｒａ）は３０〜１００ｎｍ程度の凹凸面となっている。下地層８としてはＣｒ／Ｃｕ、Ｔｉ／Ｃｕ、Ｃｒ／Ａｕ、Ｔｉ／Ａｕ等が用いられ、これらの材料を基板１の表面にスパッタ法や蒸着法あるいはイオンビームスパッタ等を用いて成膜することによって形成される。この場合、基板１への密着層となる下層のＣｒやＴｉの厚みは５〜５０ｎｍ、上層のＣｕやＡｕの厚みは５０〜２００ｎｍ程度が好ましい。
【００１７】
第１および第２の電極部２，３にはＣｕ、Ａｕ、Ｃｕ／Ｎｉ、Ｃｕ／Ｎｉ−Ｐ等の導体材料が用いられ、これらの導体材料を下地層８の表面に電解めっきすることによって形成される。下地層８と第１および第２の電極部２，３は同一形状に形成されており、この場合、基板１上に成膜した下地層８の表面に所望形状のレジストパターンを形成した後、上記した導体材料を下地層８の表面に電解めっきし、その後にレジストを剥離すれば所望形状の第１および第２の電極部２，３が形成される。そして、かかるレジスト剥離後、レジストパターンによって覆われていた下地層８をイオンミリング法を用いて除去すれば、第１および第２の電極部２，３と同一形状の下地層８が形成される。絶縁体層４にはＡｌ_２Ｏ_３等の絶縁材料が用いられ、この絶縁材料をスパッタ法やＣＶＤ法により第１および第２の電極部２，３を覆うように基板１上に成膜した後、第１および第２の電極部２，３と絶縁材料の表面をＣＭＰ（Chemical Mechanical Polish）法を用いて平坦化することによって形成される。
【００１８】
誘電体層５にはＳｉＯ_２、Ｔａ_２Ｏ_５、ＡｌＳｉＯ_２等の絶縁材料が用いられ、これらの絶縁材料をスパッタ法やＣＶＤ法により成膜した後、これを所望形状にパターニングすることによって形成される。より具体的には、まず、第１および第２の電極部２，３と絶縁体層４の表面にＳｉＯ_２、Ｔａ_２Ｏ_５、ＡｌＳｉＯ_２等の絶縁材料を成膜した後、この絶縁材料上にレジストを塗布し、このレジストを露光／現像することにより所望形状のレジストパターンを形成する。しかる後、このレジストパターンをマスクとして、ＲＩＥ法においてはＣＦ_４ガスまたはＣ_３Ｆ_８あるいはそれらにＯ_２を添加したガスを用いて絶縁材料をエッチングし、ＲＩＥ法以外ではＡｒガスを用いたイオンミリング法にて絶縁材料をエッチングし、その後にレジストパターンを剥離すれば所望形状の誘電体層５が形成される。
【００１９】
第１および第２の上部電極６，７は第１および第２の電極部２，３と同様の手法によって形成される。すなわち、誘電体層５を含む第１および第２の電極部２，３と絶縁体層４の表面に下地層を形成し、この下地層の表面に両上部電極６，７に対応した形状のレジストパターンを形成した後、Ｃｕ、Ａｕ、Ｃｕ／Ｎｉ、Ｃｕ／Ｎｉ−Ｐ等の導体材料を下地層の表面に電解めっきし、その後にレジストを剥離して不要な下地層をイオンミリング法にて除去すれば、所望形状の第１および第２の上部電極６，７が形成される。
【００２０】
次に、このように構成された薄膜キャパシタ素子の製造工程について主として図２と図３を用いて説明する。
【００２１】
まず、下部電極形成工程として、図２（ａ）に示すように、基板（アルミナ基板またはグレーズドアルミナ基板）１の表面にＣｒ／Ｃｕ、Ｔｉ／Ｃｕ、Ｃｒ／Ａｕ、Ｔｉ／Ａｕ等の下地材料９をスパッタ法や蒸着法あるいはイオンビームスパッタ等により成膜した後、図２（ｂ）に示すように、この下地材料９上に塗布したフォトレジストを所望のパターン形状に露光・現像してレジストパターン１０を形成する。次に、図２（ｃ）に示すように、レジストパターン１０が形成された下地材料９の表面にＣｕ、Ａｕ、Ｃｕ／Ｎｉ、Ｃｕ／Ｎｉ−Ｐ等の導体材料１１を電解めっきする。この導体材料１１は第１および第２の電極部２，３を形成するもので、その膜厚は回路設計によって決定されるが、１．５〜５．０μｍ程度の膜厚が好ましい。次に、図２（ｄ）に示すように、レジストパターン１０を剥離した後、図２（ｅ）に示すように、イオンミリング法にてＡｒイオンを０〜３０度の角度で入射し、レジストパターン１０の剥離によって露出した下地材料９を除去すると、第１および第２の電極部２，３と同一形状の下地層８が形成される。
【００２２】
次に、絶縁体層形成工程として、図３（ａ）に示すように、Ａｌ２Ｏ３等の絶縁材料１２をスパッタ法やＣＶＤ法により基板１上に成膜し、この絶縁材料１２によって導体材料１１を完全に覆った後、平坦化処理工程として、導体材料１１と絶縁材料１２をＣＭＰ法により同図の破線位置まで研磨する（研磨工程）。その結果、導体材料１１と絶縁材料１２の上面が同一平面に平坦化され、図３（ｂ）に示すように、基板１上に上面が平坦化された第１および第２の電極部２，３と絶縁体層４が形成される。
【００２３】
次に、誘電体層形成工程として、平坦化された第１および第２の電極部２，３と絶縁体層４の表面にＳｉＯ_２、Ｔａ_２Ｏ_５、ＡｌＳｉＯ_２等の絶縁材料をスパッタ法等により成膜した後、これをフォトリソ技術を用いて所望形状にパターニングすることにより、図３（ｃ）に示すように、第１の電極部２と絶縁体層４の上面に誘電体層５を形成する。なお、この誘電体層５は少なくとも第１の電極部２の上面から絶縁体層４の上面にかけて形成する必要があるが、絶縁体層４を越えて第２の電極部３の上面まで延ばしても良い。
【００２４】
次に、上部電極形成工程として、図３（ｄ）に示すように、第１の電極部２の上面に接続する第１の上部電極６と、誘電体層５の表面を通って第２の電極部３の上面に接続する第２の上部電極７とを形成する。かかる上部電極形成工程は、前述した下部電極形成工程と同じプロセスであるため、ここでは詳細な説明を省略する。
【００２５】
このように本実施形態例に係る薄膜キャパシタ素子では、めっきを用いて厚膜の第１の電極部２と第２の電極部３を形成すると共に、薄膜キャパシタ素子の下部電極が第１の電極部２と第１の上部電極６の２層構造で、薄膜キャパシタ素子の上部電極も第２の電極部３と第２の上部電極７の２層構造であるため、電極の低抵抗化や高Ｑ値化を実現することができる。また、第１および第２の電極部２，３と絶縁体層４の上面が同一平面に平坦化処理され、この平坦面に誘電体層５と第２の上部電極７が順次積層されると共に、誘電体層５の真下に位置する第１の電極部２と第２の上部電極７に接続する第２の電極部３とが絶縁体層４を介して絶縁されているため、薄膜キャパシタ素子の上部電極と下部電極間の短絡を確実に防止することができる。
【００２６】
なお、上記実施形態例では、第１の上部電極６が第１の電極部２の引き出し部分に部分的にオーバーラップするように形成されているが、第２の電極部３と第２の上部電極７の接続構造と同様に、第１の上部電極６を第１の電極部２に完全にオーバーラップするように形成しても良く、このように構成すると、電極の低抵抗化や高Ｑ値化をさらに推進することができる。
【００２７】
図４は電子回路基板への適用例を示す断面図であり、この電子回路基板は各種の高周波デバイスとして使用されるものである。同図に示すように、この電子回路基板の基板１上には、薄膜キャパシタ素子２０と薄膜抵抗素子３０および薄膜インダクタ素子４０等の薄膜回路素子が形成されており、これらの薄膜回路素子２０，３０，４０は必要とされる回路構成に応じて基板１上の有効エリア内に多数形成されている。なお、薄膜キャパシタ素子２０は前述した実施形態例と同様に構成されているため、ここでは重複する説明を省略することとする。
【００２８】
薄膜抵抗素子３０は、基板１上に形成されたヒートシンク部３１と一対の電極部３２および絶縁体層３３、これらの平坦な上面に順次積層された絶縁膜３４と抵抗膜３５および保護膜３６とで構成されており、ヒートシンク部３１と一対の電極部３２は絶縁体層３３によって分離されている。ヒートシンク部３１と一対の電極部３２は薄膜キャパシタ素子２０の第１および第２の電極部２，３と同一材料からなり、これらは同一工程で形成される。また、絶縁体層３３は薄膜キャパシタ素子２０の絶縁体層４と同一材料からなり、これらも同一工程で形成される。絶縁膜３４はヒートシンク部３１の上面を覆ってその両側の絶縁体層３３まで延びており、この絶縁膜３４はＡｌＳｉＯ，ＡｌＳｉＮ，ＡｌＳｉＯＮ，ＡｌＮ，Ａｌ_２Ｏ_３，ＳｉＯ_２等の絶縁材料をスパッタ法やＣＶＤ法等により成膜した後、これを所望形状にパターニングすることによって形成される。抵抗膜３５は絶縁膜３４を覆って一対の電極部３２の上面まで延びており、この抵抗膜３５はＴａＮやＴａＳｉＯ等の抵抗材料をスパッタ法等により成膜した後、これを所望形状にパターニングすることによって形成される。保護膜３６は抵抗膜３５を覆っており、この保護膜３６はポリイミドやレジスト等の有機系絶縁材料またはＳｉＯ_２，Ａｌ_２Ｏ_３等の無機系絶縁材料をスパッタ法等により成膜した後、これを所望形状にパターニングすることによって形成される。
【００２９】
薄膜インダクタ素子４０は、基板１上に形成された導体層４１および絶縁体層４２と、これらの導体層４１と絶縁体層４２の平坦な上面に形成された絶縁層４３と、導体層４１の内端部上面から絶縁層４３上を通って外側へ導出する内側電極４４、および導体層４１の外端部上面から絶縁層４３上を通って引き回された外側電極４５とで構成されており、導体層４１は平面視渦巻き状に形成されている。導体層４１は薄膜キャパシタ素子２０の両電極部２，３や薄膜抵抗素子３０のヒートシンク部３１および両電極部３２と同一材料からなり、これらは同一工程で形成される。絶縁体層４２は薄膜キャパシタ素子２０の絶縁体層４や薄膜抵抗素子３０の絶縁体層３３と同一材料からなり、これらも同一工程で形成される。絶縁層４３は、ＡｌＳｉＯ_２、ＳｉＯ_２、Ｔａ_２Ｏ_５等の無機系絶縁材料を導体層４１と絶縁体層４２上にスパッタ法等により成膜した後、これを所望形状にパターニングしたもの、またはレジスト等の有機系絶縁材料をフォトリソ技術により形成して高温で硬化させたもので、パターニング後の絶縁層４３は導体層４１の内端部上面と外端部上面を露出する形状となっている。内側電極４４と外側電極４５はＣｕ、Ｃｕ／Ｎｉ、Ｃｕ／Ｎｉ−Ｐ、Ｃｕ／Ｎｉ／Ａｕ、Ｃｕ／Ｎｉ−Ｐ／Ａｕ、Ａｕ等の導体材料からなり、これらの導体材料を導体層４１と同一プロセスで絶縁層４３の表面に電解めっきすることによって形成される。
【００３０】
このように構成された電子回路基板においては、薄膜キャパシタ素子２０の第１および第２の電極部２，３と、薄膜抵抗素子３０のヒートシンク部３１と両電極部３２および絶縁体層３３と、薄膜インダクタ素子４０の導体層４１および絶縁体層４２とを、前述した図２（ａ）〜図２（ｅ）に示す下部電極形成工程と図３（ａ）に示す絶縁体層形成工程および図３（ｂ）に示す平坦化処理工程によって同一プロセスで形成できるため、電子回路基板の製造工程を簡略化することができる。また、薄膜抵抗素子３０の抵抗膜３５がヒートシンク部３１と両電極部３２および絶縁体層３３の平坦面に絶縁膜３４を介して形成されているため、めっきを用いて厚膜のヒートシンク部３１と両電極部３２を形成することにより電極の低抵抗化を実現することができると共に、抵抗膜形成面の凹凸に起因する抵抗値のばらつきを低減でき、しかも、抵抗膜３５からの発熱をその真下のヒートシンク部３１によって効率良く放熱できる。さらに、薄膜インダクタ素子４０の絶縁層４３と内側電極４４は、平坦化処理された導体層４１と絶縁体層４２の上面に積層形成されているため、めっきを用いて厚膜の導体層４１を形成することにより高Ｑ値化を実現することができると共に、絶縁層４３と内側電極４４および外側電極４５の製造工程を簡略化することができる。
【００３１】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
【００３２】
絶縁材料を基板の全面に下部電極の厚さより厚く成膜した上で、前記両下部電極および前記絶縁材料からなる層の上面を同一平面になるように研磨することにより上面を同一平面とした前記両下部電極および絶縁体層とする研磨工程を行うことにより、一対の下部電極と絶縁体層の上面が極めて高い精度で同一平面とすることができ、また、めっきを用いて厚膜の下部電極を形成することにより、電極の低抵抗化や高Ｑ値化を実現することができ、この平坦面に誘電体層と上部電極が順次積層されると共に、この上部電極に接続する下部電極と誘電体層の真下に位置する下部電極とが絶縁体層を介して絶縁されているため、電極間の短絡を確実に防止することができるばかりでなく、安価なアルミナ基板の使用も可能となる。
又、ＣＭＰ法によって、下部電極及び絶縁体層の上面を同時に研磨することにより、下部電極及び絶縁体層とを高い精度で同一平面にすることができる。
【図面の簡単な説明】
【図１】本発明の実施形態例に係る薄膜キャパシタ素子の断面図である。
【図２】該薄膜キャパシタ素子の製造工程を示す説明図である。
【図３】該薄膜キャパシタ素子の製造工程を示す説明図である。
【図４】本発明を適用した電子回路基板の断面図である。
【図５】従来例に係る薄膜キャパシタ素子の断面図である。
【符号の説明】
１基板
２第１の電極部
３第２の電極部３
４絶縁体層
５誘電体層
６第１の上部電極
７第２の上部電極
８下地層
９下地材料
１０レジストパターン
１１導体材料
１２絶縁材料
２０薄膜キャパシタ素子
３０薄膜抵抗素子
４０薄膜インダクタ素子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a thin film capacitor element for use in a variety of small electronic circuit.
[0002]
[Prior art]
FIG. 5 is a cross-sectional view of a conventionally known thin film capacitor element. This thin film capacitor element has a laminated structure of a lower electrode 101, a dielectric layer 102, and an upper electrode 103 sequentially formed on a substrate 100. .
[0003]
The substrate 100 is a glazed alumina substrate in which the entire surface of the alumina 100a is coated with a glass film 100b, and the surface thereof is smoothed by the glass film 100b. The lower electrode 101 is obtained by etching Cu or the like formed on the substrate 100 using a sputtering method or a plating method into a desired pattern shape, and a taper is formed at the end of the lower electrode 101. The dielectric layer 102 is formed by etching SiO ₂ formed on the substrate 100 and the lower electrode 101 by sputtering or CVD into a desired pattern shape. The patterned dielectric layer 102 is the surface of the lower electrode 101. And extends to the top of the substrate 100 through the tapered surface at the end. The upper electrode 103 is obtained by etching Cu or the like formed on the substrate 100 and the dielectric layer 102 using a sputtering method or a plating method into a desired pattern shape. The patterned upper electrode 103 is a surface of the dielectric layer 102. And extends to the top of the substrate 100 through the tapered surface at the end.
[0004]
In the thin film capacitor element configured as described above, since the end portion of the lower electrode 101 has a tapered surface, the dielectric layer 102 is formed with a uniform thickness from the surface of the lower electrode 101 to the substrate 100. Therefore, short circuit between the lower electrode 101 and the upper electrode 103 can be prevented.
[0005]
[Problems to be solved by the invention]
In the conventional thin film capacitor element configured as described above, since the end portion of the lower electrode 101 has a tapered surface, the dielectric layer 102 is formed to have a uniform thickness from the surface of the lower electrode 101 to the substrate 100. Thus, a short circuit between the lower electrode 101 and the upper electrode 103 can be prevented. However, in order to make the film thickness of the dielectric layer 102 uniform, it is necessary to make the taper angle of the lower electrode 101 as gentle as possible, and this taper processing has a problem that it involves difficulty in the manufacturing process. Further, in order to form a taper with a gentle inclination angle as described above, the film thickness of the lower electrode 101 must be set thin, resulting in a problem that the Q value of the capacitor is lowered. Furthermore, since the thickness of the lower electrode 101 must be reduced, it is necessary to use a glazed alumina substrate having a smooth surface as the substrate 100, and there is a restriction that an inexpensive alumina substrate cannot be used.
[0006]
The present invention has been made in view of the actual situation of the prior art as described above, and its object is to reliably prevent short-circuiting of electrodes, to realize a high Q value, and to limit the number of usable substrates. An object of the present invention is to provide a method for manufacturing a thin film capacitor element.
[0007]
[Means for Solving the Problems]
In order to achieve the above object, in a method of manufacturing a thin film capacitor element according to the present invention, a lower electrode forming step of plating a pair of lower electrodes separated by a gap on a substrate, and an insulating material on the entire surface of the substrate. The step of forming a film thicker than the thickness of the lower electrode, and the lower electrode and the insulator layer having the upper surfaces on the same plane by polishing the upper surfaces of the lower electrode and the layer made of the insulating material so as to be in the same plane Polishing step, forming a dielectric layer from the upper surface of the one lower electrode to at least the upper surface of the insulator layer, and extending from the upper surface of the dielectric layer to the upper surface of the other lower electrode And an upper electrode forming step of plating the upper electrode .
[0011]
According to such a configuration, the insulating material is deposited on the entire surface of the substrate to be thicker than the thickness of the lower electrode, and then the upper surfaces of the lower electrode and the layer made of the insulating material are polished to be in the same plane. By performing the polishing step to form both the lower electrode and the insulator layer with the upper surfaces on the same plane, the upper surfaces of the pair of lower electrodes and the insulator layer can be made the same plane with extremely high accuracy. using by forming a lower electrode of a thick film, it is possible to realize a low resistance and high Q-value conversion electrode, along with the flat surface of this dielectric layer and an upper electrode are sequentially laminated, the Since the lower electrode connected to the upper electrode and the lower electrode located directly below the dielectric layer are insulated via the insulator layer, a short circuit between the electrodes can be reliably prevented.
[0012]
In the above configuration, as the upper electrode forming step, it is preferable that another upper electrode is simultaneously formed on the lower electrode directly below the dielectric layer separately from the upper electrode laminated on the dielectric layer.
[0013]
In the above configuration, as the lower electrode forming step, after forming a base layer on the substrate, a resist pattern is formed on the surface of the base layer and a metal material is plated, and then the resist pattern is peeled off. Adopting the step of removing the exposed underlayer is preferable because a lower electrode and an insulator layer having a desired shape can be easily formed.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a cross-sectional view of a thin film capacitor element according to an embodiment of the present invention, and FIGS. FIG.
[0015]
As shown in FIG. 1, the thin film capacitor element according to the present embodiment includes a first electrode portion 2, a second electrode portion 3, an insulator layer 4 formed on a substrate 1, and a flat upper surface thereof. And the first upper electrode 6 and the second upper electrode 7, and the first and second electrode portions 2 and 3 are formed on the substrate 1 through the base layer 8. Is formed. The first electrode portion 2 and the second electrode portion 3 are separated by the insulator layer 4, and the first upper electrode 6 extends from the first electrode portion 2 to the upper surface of the insulator layer 4 adjacent to the left side. Is formed. The dielectric layer 5 is formed from the first electrode portion 2 to the upper surface of the insulating layer 4 adjacent to the right, and the second upper electrode 7 is formed from the dielectric layer 5 to the upper surface of the second electrode portion 3. Has been. The first electrode portion 2 and the first upper electrode 6 function as a lower electrode of the thin film capacitor element, and the second electrode portion 3 and the second upper electrode 7 function as an upper electrode of the thin film capacitor element. The capacitance value of the thin film capacitor element is defined by the overlapping portion of the first electrode portion 2 and the second upper electrode 7 facing each other through the dielectric layer 5.
[0016]
The substrate 1 is a glazed alumina substrate or a non-glazed alumina substrate. In this embodiment, an alumina substrate having a purity of 99.5% is used. Therefore, the surface roughness (Ra) of the surface of the substrate 1 is 30. It has an uneven surface of about ~ 100 nm. As the underlayer 8, Cr / Cu, Ti / Cu, Cr / Au, Ti / Au, or the like is used, and these materials are formed on the surface of the substrate 1 by sputtering, vapor deposition, ion beam sputtering, or the like. Formed by. In this case, it is preferable that the thickness of Cr or Ti in the lower layer serving as an adhesion layer to the substrate 1 is about 5 to 50 nm, and the thickness of Cu or Au in the upper layer is about 50 to 200 nm.
[0017]
Conductive materials such as Cu, Au, Cu / Ni, and Cu / Ni-P are used for the first and second electrode portions 2 and 3, and by electroplating these conductive materials on the surface of the base layer 8 It is formed. The underlayer 8 and the first and second electrode portions 2 and 3 are formed in the same shape. In this case, after forming a resist pattern having a desired shape on the surface of the underlayer 8 formed on the substrate 1, If the above-described conductor material is electroplated on the surface of the underlayer 8 and then the resist is peeled off, the first and second electrode portions 2 and 3 having a desired shape are formed. Then, after the resist is stripped, if the base layer 8 covered with the resist pattern is removed using an ion milling method, the base layer 8 having the same shape as the first and second electrode portions 2 and 3 is formed. . An insulating material such as Al ₂ O ₃ is used for the insulator layer 4, and this insulating material is formed on the substrate 1 so as to cover the first and second electrode portions 2 and 3 by sputtering or CVD. Thereafter, the first and second electrode portions 2 and 3 and the surface of the insulating material are planarized using a CMP (Chemical Mechanical Polish) method.
[0018]
Insulating materials such as SiO ₂ , Ta ₂ O ₅ and AlSiO ₂ are used for the dielectric layer 5, and these insulating materials are formed by sputtering or CVD, and then patterned into a desired shape. Is done. More specifically, an insulating material such as SiO ₂ , Ta ₂ O ₅ , and AlSiO ₂ is first formed on the surfaces of the first and second electrode portions 2 and 3 and the insulator layer 4, and then the insulating material A resist is coated on the resist, and this resist is exposed / developed to form a resist pattern having a desired shape. Thereafter, using this resist pattern as a mask, the insulating material is etched using CF ₄ gas, C ₃ F ₈ or a gas obtained by adding O ₂ to them in the RIE method, and ions other than the RIE method using Ar gas. If the insulating material is etched by the milling method and then the resist pattern is peeled off, the dielectric layer 5 having a desired shape is formed.
[0019]
The first and second upper electrodes 6 and 7 are formed in the same manner as the first and second electrode portions 2 and 3. That is, a base layer is formed on the surfaces of the first and second electrode portions 2 and 3 including the dielectric layer 5 and the insulator layer 4, and a shape corresponding to the upper electrodes 6 and 7 is formed on the surface of the base layer. After the resist pattern is formed, a conductive material such as Cu, Au, Cu / Ni, or Cu / Ni-P is electroplated on the surface of the underlayer, and then the resist is removed to remove the unnecessary underlayer using an ion milling method. As a result, the first and second upper electrodes 6 and 7 having a desired shape are formed.
[0020]
Next, the manufacturing process of the thin film capacitor element configured as described above will be described mainly with reference to FIGS.
[0021]
First, as a lower electrode forming step, as shown in FIG. 2A, a base material such as Cr / Cu, Ti / Cu, Cr / Au, or Ti / Au is formed on the surface of a substrate (alumina substrate or glazed alumina substrate) 1. After the film 9 is formed by sputtering, vapor deposition, ion beam sputtering, or the like, as shown in FIG. 2B, the photoresist coated on the base material 9 is exposed and developed into a desired pattern shape to form a resist. A pattern 10 is formed. Next, as shown in FIG. 2C, a conductive material 11 such as Cu, Au, Cu / Ni, Cu / Ni-P or the like is electroplated on the surface of the base material 9 on which the resist pattern 10 is formed. The conductor material 11 forms the first and second electrode portions 2 and 3, and the film thickness is determined by circuit design, but a film thickness of about 1.5 to 5.0 μm is preferable. Next, after removing the resist pattern 10 as shown in FIG. 2D, Ar ions are incident at an angle of 0 to 30 degrees by ion milling as shown in FIG. When the underlying material 9 exposed by peeling off the pattern 10 is removed, the underlying layer 8 having the same shape as the first and second electrode portions 2 and 3 is formed.
[0022]
Next, as an insulator layer forming step, as shown in FIG. 3A, an insulating material 12 such as Al 2 O 3 is formed on the substrate 1 by sputtering or CVD, and the conductor material 11 is formed by this insulating material 12. After completely covering, as a planarization process, the conductor material 11 and the insulating material 12 are polished to the position of the broken line in the figure by the CMP method (polishing process) . As a result, the upper surfaces of the conductor material 11 and the insulating material 12 are flattened in the same plane, and as shown in FIG. 3 and the insulator layer 4 are formed.
[0023]
Next, as a dielectric layer forming step, an insulating material such as SiO ₂ , Ta ₂ O ₅ , AlSiO ₂ or the like is sputtered on the planarized first and second electrode portions 2 and 3 and the surface of the insulator layer 4. After forming the film by, for example, patterning to a desired shape using a photolithographic technique, the dielectric layer 5 is formed on the upper surfaces of the first electrode portion 2 and the insulator layer 4 as shown in FIG. Form. The dielectric layer 5 needs to be formed at least from the upper surface of the first electrode portion 2 to the upper surface of the insulator layer 4, but extends beyond the insulator layer 4 to the upper surface of the second electrode portion 3. Also good.
[0024]
Next, as an upper electrode forming step, as shown in FIG. 3D, a second upper electrode 6 connected to the upper surface of the first electrode portion 2 and the surface of the dielectric layer 5 are passed through the second upper electrode 6. A second upper electrode 7 connected to the upper surface of the electrode portion 3 is formed. Since the upper electrode formation step is the same process as the lower electrode formation step described above, detailed description thereof is omitted here.
[0025]
As described above, in the thin film capacitor element according to the present embodiment, the thick first electrode portion 2 and the second electrode portion 3 are formed by plating, and the lower electrode of the thin film capacitor element is the first electrode. Since the two-layer structure of the portion 2 and the first upper electrode 6 and the upper electrode of the thin film capacitor element also has the two-layer structure of the second electrode portion 3 and the second upper electrode 7, it is possible to reduce the resistance and increase the electrode. Q-factorization can be realized. The top surfaces of the first and second electrode portions 2 and 3 and the insulator layer 4 are flattened on the same plane, and the dielectric layer 5 and the second upper electrode 7 are sequentially laminated on the flat surface. Since the first electrode portion 2 located immediately below the dielectric layer 5 and the second electrode portion 3 connected to the second upper electrode 7 are insulated via the insulator layer 4, the thin film capacitor element A short circuit between the upper electrode and the lower electrode can be reliably prevented.
[0026]
In the above embodiment, the first upper electrode 6 is formed so as to partially overlap the lead portion of the first electrode portion 2, but the second electrode portion 3 and the second upper portion are formed. Similar to the connection structure of the electrode 7, the first upper electrode 6 may be formed so as to completely overlap the first electrode portion 2. With this configuration, the resistance of the electrode is reduced and the high Q is increased. Pricing can be further promoted.
[0027]
FIG. 4 is a cross-sectional view showing an application example to an electronic circuit board, and this electronic circuit board is used as various high-frequency devices. As shown in the figure, thin film circuit elements such as a thin film capacitor element 20, a thin film resistance element 30, and a thin film inductor element 40 are formed on the substrate 1 of the electronic circuit board. A large number 30 and 40 are formed in the effective area on the substrate 1 according to the required circuit configuration. Note that the thin film capacitor element 20 is configured in the same manner as the above-described embodiment, and therefore redundant description is omitted here.
[0028]
The thin film resistance element 30 includes a heat sink portion 31 formed on the substrate 1, a pair of electrode portions 32 and an insulator layer 33, an insulating film 34, a resistance film 35, and a protective film 36 sequentially stacked on the flat upper surface thereof. The heat sink part 31 and the pair of electrode parts 32 are separated by an insulator layer 33. The heat sink portion 31 and the pair of electrode portions 32 are made of the same material as the first and second electrode portions 2 and 3 of the thin film capacitor element 20 and are formed in the same process. The insulator layer 33 is made of the same material as the insulator layer 4 of the thin film capacitor element 20 and is also formed in the same process. The insulating film 34 covers the upper surface of the heat sink portion 31 and extends to the insulating layers 33 on both sides thereof. The insulating film 34 is formed by sputtering an insulating material such as AlSiO, AlSiN, AlSiON, AlN, Al ₂ O ₃ , SiO ₂ or the like. The film is formed by a method, a CVD method or the like and then patterned into a desired shape. The resistance film 35 covers the insulating film 34 and extends to the upper surfaces of the pair of electrode portions 32. The resistance film 35 is formed by depositing a resistance material such as TaN or TaSiO by a sputtering method or the like and then patterning it into a desired shape. It is formed by doing. The protective film 36 covers the resistance film 35. The protective film 36 is formed by depositing an organic insulating material such as polyimide or resist or an inorganic insulating material such as SiO ₂ or Al ₂ O ₃ by sputtering or the like. It is formed by patterning this into a desired shape.
[0029]
The thin film inductor element 40 includes a conductor layer 41 and an insulator layer 42 formed on the substrate 1, an insulating layer 43 formed on a flat upper surface of the conductor layer 41 and the insulator layer 42, and the conductor layer 41. The inner electrode 44 is led out from the upper surface of the inner end portion through the insulating layer 43 to the outside, and the outer electrode 45 is routed from the upper surface of the outer end portion of the conductor layer 41 through the insulating layer 43. The conductor layer 41 is formed in a spiral shape in plan view. The conductor layer 41 is made of the same material as both the electrode portions 2 and 3 of the thin film capacitor element 20 and the heat sink portion 31 and both electrode portions 32 of the thin film resistor element 30, and these are formed in the same process. The insulator layer 42 is made of the same material as the insulator layer 4 of the thin film capacitor element 20 and the insulator layer 33 of the thin film resistor element 30, and these are also formed in the same process. The insulating layer 43 is formed by depositing an inorganic insulating material such as AlSiO ₂ , SiO ₂ , Ta ₂ O ₅ on the conductor layer 41 and the insulator layer 42 by sputtering or the like and then patterning the film into a desired shape, Alternatively, an organic insulating material such as a resist is formed by a photolithography technique and cured at a high temperature, and the patterned insulating layer 43 has a shape exposing the upper surface of the inner end and the upper surface of the outer end of the conductor layer 41. Yes. The inner electrode 44 and the outer electrode 45 are made of a conductive material such as Cu, Cu / Ni, Cu / Ni-P, Cu / Ni / Au, Cu / Ni-P / Au, Au, and the like. The surface of the insulating layer 43 is formed by electrolytic plating in the same process.
[0030]
In the electronic circuit board configured as described above, the first and second electrode portions 2 and 3 of the thin film capacitor element 20, the heat sink portion 31 and both electrode portions 32 and the insulator layer 33 of the thin film resistor element 30, The conductor layer 41 and the insulator layer 42 of the thin-film inductor element 40 are formed on the lower electrode forming step shown in FIGS. 2A to 2E and the insulator layer forming step shown in FIG. Since the planarization process shown in FIG. 3B can be formed by the same process, the manufacturing process of the electronic circuit board can be simplified. Further, since the resistance film 35 of the thin film resistance element 30 is formed on the flat surface of the heat sink portion 31, both the electrode portions 32 and the insulator layer 33 via the insulating film 34, the thick heat sink portion 31 is formed by plating. By forming both the electrode portions 32, the resistance of the electrodes can be reduced, variation in resistance value due to the unevenness of the resistance film forming surface can be reduced, and the heat generated from the resistance film 35 can be reduced. Heat can be efficiently radiated by the heat sink portion 31 directly below. Furthermore, since the insulating layer 43 and the inner electrode 44 of the thin film inductor element 40 are laminated on the top surfaces of the planarized conductor layer 41 and the insulator layer 42, the thick conductor layer 41 is formed by plating. By forming it, it is possible to realize a high Q value, and it is possible to simplify the manufacturing process of the insulating layer 43, the inner electrode 44, and the outer electrode 45.
[0031]
【The invention's effect】
The present invention is implemented in the form as described above, and has the following effects.
[0032]
The insulating material is formed on the entire surface of the substrate thicker than the thickness of the lower electrode, and the upper surfaces of the lower electrodes and the layer made of the insulating material are polished to be in the same plane, thereby making the upper surface the same plane. By performing the polishing process for both the lower electrode and the insulator layer, the upper surfaces of the pair of lower electrodes and the insulator layer can be made flush with extremely high accuracy, and the thick bottom electrode can be formed by plating. by forming, it is possible to realize a low resistance and high Q-value conversion electrode, along with the flat surface of this dielectric layer and an upper electrode are sequentially stacked, and a lower electrode connected to the upper electrode Since the lower electrode located directly below the dielectric layer is insulated via the insulator layer, not only can the short circuit between the electrodes be surely prevented, but also an inexpensive alumina substrate can be used. .
Further, by simultaneously polishing the upper surfaces of the lower electrode and the insulator layer by CMP, the lower electrode and the insulator layer can be flush with each other with high accuracy.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a thin film capacitor element according to an embodiment of the present invention.
FIG. 2 is an explanatory view showing a manufacturing process of the thin film capacitor element.
FIG. 3 is an explanatory view showing a manufacturing process of the thin film capacitor element.
FIG. 4 is a cross-sectional view of an electronic circuit board to which the present invention is applied.
FIG. 5 is a cross-sectional view of a conventional thin film capacitor element.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Board | substrate 2 1st electrode part 3 2nd electrode part 3
4 Insulator layer 5 Dielectric layer 6 First upper electrode 7 Second upper electrode 8 Underlayer 9 Underlayer material 10 Resist pattern 11 Conductive material 12 Insulating material 20 Thin film capacitor element 30 Thin film resistor element 40 Thin film inductor element

Claims

基板上にギャップによって分離された一対の下部電極をめっき形成する下部電極形成工程と、絶縁材料を前記基板の全面に前記下部電極の厚さより厚く成膜する工程と、前記両下部電極および前記絶縁材料からなる層の上面を同一平面になるように研磨することにより上面を同一平面とした前記両下部電極および絶縁体層とする研磨工程と、前記一方の下部電極の上面から少なくとも前記絶縁体層の上面にかけて誘電体層を形成する誘電体層形成工程と、前記誘電体層の上面から前記他方の下部電極の上面にかけて上部電極をめっき形成する上部電極形成工程とを具備することを特徴とする薄膜キャパシタ素子の製造方法。A lower electrode forming step of plating a pair of lower electrodes separated by a gap on the substrate, and as engineering you formed thicker than a thickness of the lower electrode insulating material on the entire surface of the substrate, wherein both the lower electrode and A polishing step of polishing the lower electrode and the insulator layer so that the upper surfaces are coplanar by polishing the upper surface of the layer made of the insulating material to the same plane, and at least the insulation from the upper surface of the one lower electrode A dielectric layer forming step of forming a dielectric layer over the upper surface of the body layer; and an upper electrode forming step of plating the upper electrode from the upper surface of the dielectric layer to the upper surface of the other lower electrode. A method for manufacturing a thin film capacitor element.

請求項１の記載において、前記上部電極形成工程が、前記上部電極と前記一方の下部電極の上面に積層された別の上部電極とを同時にめっき形成する工程を含むことを特徴とする薄膜キャパシタ素子の製造方法。2. The thin film capacitor element according to claim 1 , wherein the upper electrode forming step includes a step of simultaneously plating and forming the upper electrode and another upper electrode laminated on the upper surface of the one lower electrode. Manufacturing method.

請求項１または２の記載において、前記下部電極形成工程が、前記基板上に下地層を形成した後、この下地層の表面にレジストパターンを形成して金属材料をめっきし、しかる後、前記レジストパターンを剥離して露出した前記下地層を除去する工程を含むことを特徴とする薄膜キャパシタ素子の製造方法。 3. The lower electrode forming step according to claim 1 , wherein the lower electrode forming step forms an underlayer on the substrate, forms a resist pattern on the surface of the underlayer, and deposits a metal material. A method of manufacturing a thin film capacitor element, comprising a step of removing the underlying layer exposed by peeling a pattern.

請求項１乃至３のいずれか１つに記載において、前記下部電極及び前記絶縁体層の上面を同一平面にする前記研磨工程が、ＣＭＰ法による研磨であることを特徴とする薄膜キャパシタ素子の製造方法。 4. The method of manufacturing a thin film capacitor element according to claim 1, wherein the polishing step in which the upper surfaces of the lower electrode and the insulator layer are flush with each other is polishing by a CMP method. Method.