JP2009099755A - Thin-film resistor, and its manufacturing method - Google Patents
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Abstract
Description
本発明は、集積回路装置などに用いる薄膜抵抗体及びその製造方法に関する。 The present invention relates to a thin film resistor used in an integrated circuit device or the like and a method for manufacturing the same.
従来の薄膜抵抗体の製造においては、薄膜抵抗層上の層間絶縁膜に前記薄膜抵抗層に達する開口部（コンタクトホール）をドライエッチングで形成する際に、前記薄膜抵抗層は通常１０〜２０ｎｍ程度と薄いため、開口部の下部に対応する薄膜抵抗層もエッチングされてしまい、製造された薄膜抵抗体に、抵抗精度の悪化や、コンタクト不良による信頼性の悪化が生じるという不都合があった。この不都合を回避するために、ドライエッチングに換えてウェットエッチングで形成することも行われているが、これによると、開口部の穴径の精度を出すことが困難で、穴径が大きくなりがちであり、近年のタングステンプラグに対応できないほか、穴径のバラツキが大きいので、抵抗値を規定する２つの開口部間の距離が不均一になるため、抵抗値の個々の精度バラツキが大きいという新たな不都合を生じていた。 In the manufacture of a conventional thin film resistor, when an opening (contact hole) reaching the thin film resistor layer is formed in the interlayer insulating film on the thin film resistor layer by dry etching, the thin film resistor layer is usually about 10 to 20 nm. Therefore, the thin film resistor layer corresponding to the lower portion of the opening is also etched, and the manufactured thin film resistor has a disadvantage that the resistance accuracy is deteriorated and the reliability is deteriorated due to contact failure. In order to avoid this inconvenience, wet etching is also used instead of dry etching. However, according to this, it is difficult to obtain the accuracy of the hole diameter of the opening, and the hole diameter tends to be large. In addition to being compatible with recent tungsten plugs, the variation in the hole diameter is large, so the distance between the two openings that define the resistance value is non-uniform, so the individual accuracy variation in resistance value is large. Caused inconvenience.
従来、上記各不都合を解消するものとして、半導体基板の主面側に形成された下層絶縁層上に、高融点金属層をパターニングして第１導電層を形成し、この第１導電層上に薄膜抵抗層の端部が重なるよう形成し、前記第１導電層と前記薄膜抵抗層との上に形成した層間絶縁層に、前記第１導電層に達する開口部（コンタクトホール）を形成し、この開口部に対応して前記第１導電層と接続する第２導電層を形成してなる薄膜抵抗体及びその製造方法が知られている（特許文献１）。 Conventionally, in order to solve the above problems, a refractory metal layer is patterned on a lower insulating layer formed on the main surface side of a semiconductor substrate to form a first conductive layer, and the first conductive layer is formed on the first conductive layer. Forming an opening (contact hole) reaching the first conductive layer in an interlayer insulating layer formed on the first conductive layer and the thin film resistive layer, and forming an end portion of the thin film resistive layer overlapping; A thin film resistor formed by forming a second conductive layer connected to the first conductive layer corresponding to the opening and a manufacturing method thereof are known (Patent Document 1).
この特許文献１に記載の薄膜抵抗体及びその製造方法は、開口部を薄膜抵抗層ではなく、第１導電層に達するよう形成することにより、ドライエッチングで開口部を形成する際の薄膜抵抗層に対する悪影響を回避している。しかし、この製造方法による薄膜抵抗体は、第１導電層上に薄膜抵抗層の端部が重なるよう形成するので、前記第１導電層は、開口部に対応するのみならず薄膜抵抗層の端部を接続しうる大きさを有する必要があり、薄膜抵抗体の微細化、ひいてはこの薄膜抵抗体を組み込む装置の小型化には十分に対応できないという不都合がある。本発明は、この不都合を解消した薄膜抵抗体及びその製造方法を提供することを目的とする。
In the thin film resistor and the manufacturing method thereof described in
本発明に係る薄膜抵抗体は、薄膜抵抗層のパターンと、前記薄膜抵抗層上に設定した配線接続領域に積層された金属層と、前記薄膜抵抗層全体を覆うように形成された層間絶縁膜と、この層間絶縁膜に形成された開口部を介して前記金属層と接続する配線層とを有するものである。 A thin film resistor according to the present invention includes a pattern of a thin film resistor layer, a metal layer laminated in a wiring connection region set on the thin film resistor layer, and an interlayer insulating film formed so as to cover the entire thin film resistor layer And a wiring layer connected to the metal layer through an opening formed in the interlayer insulating film.
上記開口部は、層間絶縁膜にレジストのパターンを用いて前記開口部に対応する開口を形成した後、ドライエッチングにより形成したものである。 The opening is formed by dry etching after forming an opening corresponding to the opening using a resist pattern in the interlayer insulating film.
本発明に係る薄膜抵抗体の製造方法は、半導体基板上に設けた絶縁層上に薄膜抵抗層のパターンを形成する工程と、レジストのパターンを用いて前記薄膜抵抗層の配線接続領域に金属層を形成する工程と、前記レジストを除去した後に前記金属層を含む薄膜抵抗層全体を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜に前記金属層に達する開口部（コンタクトホール）を形成する工程と、少なくとも前記開口部を含む領域に前記金属層と接続される配線層を形成する工程とを、順次施すものである。 The thin film resistor manufacturing method according to the present invention includes a step of forming a thin film resistor layer pattern on an insulating layer provided on a semiconductor substrate, and a metal layer in a wiring connection region of the thin film resistor layer using a resist pattern. Forming an interlayer insulating film so as to cover the entire thin film resistor layer including the metal layer after removing the resist, and an opening (contact hole) reaching the metal layer in the interlayer insulating film And a step of forming a wiring layer connected to the metal layer in a region including at least the opening.
上記金属層を形成する工程は、レジストのパターニングにより開口を形成した後、例えば、全面にモリブデン、タングステン、チタンなどの高融点金属をスパッタリングしたうえ、レジストを除去して、前記開口に対応して金属層を形成したり、また、例えば、前記開口内に銅などの金属をメッキして金属層を形成するものである。 In the step of forming the metal layer, after an opening is formed by patterning a resist, for example, a refractory metal such as molybdenum, tungsten, or titanium is sputtered on the entire surface, and then the resist is removed to correspond to the opening. A metal layer is formed, or a metal layer is formed by, for example, plating a metal such as copper in the opening.
また、上記開口部（コンタクトホール）を形成する工程は、層間絶縁膜にレジストのパターンを用いて開口部に対応する開口を形成した後、ドライエッチングで開口に対応する開口部を形成し、次いで、レジストを除去すると好適である。 In the step of forming the opening (contact hole), an opening corresponding to the opening is formed in the interlayer insulating film using a resist pattern, and then an opening corresponding to the opening is formed by dry etching. It is preferable to remove the resist.
本発明の薄膜抵抗体によれば、薄膜抵抗層上に金属層を設けるので微細に形成できるという効果を奏する。また、本発明の薄膜抵抗体の製造方法によれば、次のような効果を奏する。抵抗の実効部分となる配線接続領域の金属層間の距離の精度は、レジストのパターニング精度で決まるので、極めて高精度に金属層間の距離を設定でき、抵抗値の制御性が向上する。また、層間絶縁膜に形成する開口部を、ドライエッチングで形成しても、金属層により薄膜抵抗層が保護されるので、薄膜抵抗層が損傷する虞がない。さらに、薄膜抵抗体の周辺に形成されたトランジスタにおけるコンタクト形成工程と同様に、前記開口部の形成にはドライエッチングを利用でき、前記金属層の形成にはタングステンプラグが利用できるので、薄膜抵抗体の微細化に有利である。 According to the thin film resistor of the present invention, since the metal layer is provided on the thin film resistor layer, there is an effect that it can be formed finely. Moreover, according to the manufacturing method of the thin film resistor of this invention, there exist the following effects. Since the accuracy of the distance between the metal layers in the wiring connection region, which is the effective part of the resistance, is determined by the resist patterning accuracy, the distance between the metal layers can be set with extremely high accuracy, and the controllability of the resistance value is improved. Further, even if the opening formed in the interlayer insulating film is formed by dry etching, the thin film resistance layer is protected by the metal layer, so that the thin film resistance layer is not damaged. Furthermore, as in the contact formation step in the transistor formed around the thin film resistor, dry etching can be used to form the opening, and a tungsten plug can be used to form the metal layer. This is advantageous for miniaturization.
以下、本発明の好適な実施形態を添付図面の図１〜図１９に基づいて説明する。ここにおいて、図１〜図９は第１実施形態の製造方法における各製造工程を示す概略的な断面図であり、図１０〜図１９は第２実施形態の製造方法における各製造工程を示す概略的な断面図である。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, preferred embodiments of the invention will be described with reference to FIGS. Here, FIGS. 1 to 9 are schematic cross-sectional views showing the respective manufacturing steps in the manufacturing method of the first embodiment, and FIGS. 10 to 19 are schematic views showing the respective manufacturing steps in the manufacturing method of the second embodiment. FIG.
まず、本発明に係る薄膜抵抗体の構成を説明するが、図９及び図１９に示す各実施形態で製造された薄膜抵抗体の構成は同一であるから、図９に示す薄膜抵抗体についてのみ説明する。図９に示すように、薄膜抵抗体は、半導体基板１に形成された絶縁層２上に、薄膜抵抗材料をパターニングして薄膜抵抗層３を形成し、前記薄膜抵抗層３上に設定した配線接続領域に金属層６を積層し、この金属層６及び前記薄膜抵抗層３全体を覆うように層間絶縁膜７を形成し、この層間絶縁膜７にレジストのパターンを用いて開口を形成した後（図５参照）、ドライエッチングにより形成された開口部（コンタクトホール）１０内に金属層１１を堆積し、この金属層１１を介して前記金属層６と接続する金属配線層１２を形成してなる。
First, the configuration of the thin film resistor according to the present invention will be described. Since the configuration of the thin film resistor manufactured in each embodiment shown in FIGS. 9 and 19 is the same, only the thin film resistor shown in FIG. explain. As shown in FIG. 9, the thin film resistor is formed by patterning a thin film resistor material on the
ここで、図１〜図９に基づいて上述した薄膜抵抗体の製造方法に関する第１実施形態を説明する。はじめに、図１に示すように、半導体基板１の表面全面に公知のＣＶＤ法などで絶縁層２を形成し、この絶縁層２上にシリコンクロム（ＳｉＣｒ）系やニッケルクロム（ＮｉＣｒ）系の薄膜抵抗材料を所定形状にパターニングして、層厚が１０〜２０ｎｍ程度の薄膜抵抗層３を形成する。
Here, a first embodiment relating to the above-described method for manufacturing a thin film resistor will be described with reference to FIGS. First, as shown in FIG. 1, an
次に、図２に示すように、レジスト４を塗布してパターニングし、薄膜抵抗層３の配線接続領域に形成する金属層に対応する部分に開口５を形成する。
Next, as shown in FIG. 2, a
続いて、図３に示すように、公知のスパッタ法などで、モリブデン、タングステン、チタンなどの高融点金属を１００〜２００ｎｍの層厚に堆積して、レジスト４上と開口５に対応する薄膜抵抗層３上とに、金属層６，６ａを形成する。
Subsequently, as shown in FIG. 3, a refractory metal such as molybdenum, tungsten, or titanium is deposited to a layer thickness of 100 to 200 nm by a known sputtering method or the like, and a thin film resistor corresponding to the
次いで、図４に示すように、レジスト４を剥離して、このレジスト４上の金属層６ａを除去し、薄膜抵抗層３上の配線接続領域である所定位置に金属層６を形成する。
Next, as shown in FIG. 4, the
続いて、図５に示すように、金属層６及び薄膜抵抗層３を全面的に覆うように、ホウ素−リンケイ酸ガラス（ＢＰＳＧ）系や酸化シリコン（ＳｉＯ２）系の層間絶縁膜７を形成した後、レジスト８を塗布してパターニングし、層間絶縁膜７に形成する開口部（コンタクトホール）に対応する開口９を形成する。
Subsequently, as shown in FIG. 5, a boron-phosphosilicate glass (BPSG) -based or silicon oxide (SiO 2 ) -based
次に、図６に示すように、ドライエッチングで層間絶縁膜７に、開口９に対応する開口部（コンタクトホール）１０を形成した後、レジスト８を除去する。この開口部１０を形成する際のドライエッチングにおいては、金属層６で保護されるので、薄膜抵抗層３が損傷する虞はない。
Next, as shown in FIG. 6, after forming an opening (contact hole) 10 corresponding to the opening 9 in the
次いで、図７に示すように、公知のＣＶＤ法により全面にタングステンなどの金属を堆積し、金属層１１を形成する。なお、場合によっては、この金属層１１の形成に先立って、密着性をよくするための密着層としてチタンや窒化チタンの薄い層を形成することもある。
Next, as shown in FIG. 7, a metal such as tungsten is deposited on the entire surface by a known CVD method to form a
次に、図８に示すように、通常のドライエッチングまたはＣＭＰなどの公知の方法で、開口部（コンタクトホール）１０内にだけ残るように、層間絶縁膜７上の金属層１１を除去するとともに、層間絶縁膜７及び開口部１０部分に残った金属層１１の各表面を平坦化する。
Next, as shown in FIG. 8, the
続いて、図９に示すように、アルミニウムなどで金属配線層１２を金属層１１と接続するよう形成して薄膜抵抗体とする。これによって、前記金属配線層１２は、前記金属層１１を介して金属層６に接続される。
Subsequently, as shown in FIG. 9, the
このようにして製造した薄膜抵抗体は、抵抗の実効部分となる各金属層６，６間に対応する薄膜抵抗層３の長さが、上記図２に示す工程におけるレジスト４のパターニング精度で決まるので、前記長さを高精度に設定可能である。したがって、抵抗値の制御性が向上し、所望抵抗値の薄膜抵抗体を得ることができる。
In the thin film resistor manufactured as described above, the length of the thin
次に、本発明の製造方法に関する第２実施形態を図１０〜図１９に基づいて説明する。はじめに、図１０に示すように、半導体基板２１の表面全面に公知のＣＶＤ法などで絶縁層２２を形成し、この絶縁層２２上にシリコンクロム（ＳｉＣｒ）系やニッケルクロム（ＮｉＣｒ）系の薄膜抵抗材料を所定形状にパターニングして、層厚が１０〜２０ｎｍ程度の薄膜抵抗層２３を形成する。
Next, 2nd Embodiment regarding the manufacturing method of this invention is described based on FIGS. First, as shown in FIG. 10, an
次に、図１１に示すように、レジスト２４を塗布してパターニングし、薄膜抵抗層２３の配線接続領域に形成する金属層に対応する部分に開口２５を形成する。
Next, as shown in FIG. 11, a
続いて、図１２に示すように、薄膜抵抗層２３を陰極として、開口２５内に、銅などの金属を１００〜２００ｎｍの層厚に無電解メッキで堆積して、金属層２６を形成する。
Subsequently, as shown in FIG. 12, a
次いで、図１３に示すように、レジスト２４を除去して、薄膜抵抗層２３上の配線接続領域である所定位置に金属層２６を残存させる。
Next, as shown in FIG. 13, the
続いて、図１４に示すように、薄膜抵抗層２３上にこの薄膜抵抗層２３の長さを決定するレジスト３４を塗布してパターニングし、前記薄膜抵抗層２３を所定の長さに形成する。
Subsequently, as shown in FIG. 14, a resist 34 for determining the length of the thin
次いで、図１５に示すように、レジスト３４を除去し、ホウ素−リンケイ酸ガラス（ＢＰＳＧ）系や酸化シリコン（ＳｉＯ２）系の層間絶縁膜２７を形成した後、レジスト２８を塗布してパターニングし、層間絶縁膜２７に形成する開口部（コンタクトホール）に対応する開口２９を形成する。
Next, as shown in FIG. 15, after removing the resist 34 and forming a boron-phosphosilicate glass (BPSG) -based or silicon oxide (SiO 2 ) -based
次に、図１６に示すように、ドライエッチングで層間絶縁膜２７に、開口２９に対応する開口部（コンタクトホール）３０を形成した後、レジスト２８を除去する。この開口部３０を形成する際のドライエッチングにおいては、金属層２６で保護されるので、薄膜抵抗層２３が損傷する虞はない。
Next, as shown in FIG. 16, after forming an opening (contact hole) 30 corresponding to the
次いで、図１７に示すように、公知のＣＶＤ法により全面にタングステンなどの金属を堆積し、金属層３１を形成する。なお、場合によっては、この金属層３１の形成に先立って、密着性をよくするための密着層としてチタンや窒化チタンの薄い層を形成することもある。
Next, as shown in FIG. 17, a metal such as tungsten is deposited on the entire surface by a known CVD method to form a
次に、図１８に示すように、通常のドライエッチングまたはＣＭＰなどの公知の方法で、開口部（コンタクトホール）３０内にだけ残るように、層間絶縁膜２７上の金属層３１を除去するとともに、層間絶縁膜２７及び開口部３０内に残った金属層３１の各表面を平坦化する。
Next, as shown in FIG. 18, the
続いて、図１９に示すように、アルミニウムなどで金属配線層３２を金属層３１と接続するよう形成して薄膜抵抗体とする。これによって、前記金属配線層３２は、前記金属層３１を介して金属層２６に接続される。
Subsequently, as shown in FIG. 19, a
本実施形態においても、薄膜抵抗体における抵抗の実効部分となる各金属層２６，２６間に対応する薄膜抵抗層２３の長さが、上記図１１に示す工程におけるレジスト２４のパターニング精度で決まるので、前記長さを高精度に設定可能である。したがって、抵抗値の制御性が向上し、所望抵抗値の薄膜抵抗体を得ることができる。
Also in the present embodiment, the length of the thin
なお、本発明は、上述した各実施形態に限定されるものではなく、例えば、薄膜抵抗層３，２３は、その上面、あるいは上下面にシリコン層を有する、２層あるいは３層構造に形成してもよい。 The present invention is not limited to the above-described embodiments. For example, the thin-film resistance layers 3 and 23 are formed in a two-layer or three-layer structure having silicon layers on the upper surface or upper and lower surfaces. May be.
１，２１ 半導体基板
２，２２ 絶縁層
３，２３ 薄膜抵抗層
４，８，２４，２８ レジスト
５，２５ 開口
６，６ａ，２６ 金属層
７，２７ 層間絶縁膜
９，２９ 開口
１０，３０ 開口部（コンタクトホール）
１１，３１ 金属層
１２，３２ 金属配線層
DESCRIPTION OF
11,31
Claims (4)
ことを特徴とする薄膜抵抗体。 A pattern of the thin film resistance layer, a metal layer stacked in a wiring connection region set on the thin film resistance layer, an interlayer insulating film formed so as to cover the entire thin film resistance layer, and formed on the interlayer insulating film And a wiring layer connected to the metal layer through the opening.
ことを特徴とする薄膜抵抗体の製造方法。 Forming a thin film resistive layer pattern on an insulating layer provided on a semiconductor substrate; forming a metal layer in a wiring connection region of the thin film resistive layer using a resist pattern; and after removing the resist Forming an interlayer insulating film so as to cover the entire thin-film resistance layer including the metal layer; forming an opening reaching the metal layer in the interlayer insulating film; and at least the metal in a region including the opening And a step of forming a wiring layer connected to the layer sequentially.
The step of forming the opening includes forming an opening corresponding to the opening by using a resist pattern in the interlayer insulating film, forming an opening corresponding to the opening by dry etching, and then removing the resist. 2. The method of manufacturing a thin film resistor according to claim 1, wherein
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|---|---|---|---|---|
| JP2013038195A (en) * | 2011-08-07 | 2013-02-21 | Denso Corp | Method of manufacturing semiconductor device |
| WO2017034555A1 (en) * | 2015-08-26 | 2017-03-02 | Intel Corporation | Compound lateral resistor structures for integrated circuitry |
| CN111613726A (en) * | 2020-06-28 | 2020-09-01 | 上海华虹宏力半导体制造有限公司 | Thin film metal resistor and method for manufacturing the same |
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2007
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