JPH02115957A - 相対アドレスアクセス方式 - Google Patents
相対アドレスアクセス方式Info
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- JPH02115957A JPH02115957A JP26804888A JP26804888A JPH02115957A JP H02115957 A JPH02115957 A JP H02115957A JP 26804888 A JP26804888 A JP 26804888A JP 26804888 A JP26804888 A JP 26804888A JP H02115957 A JPH02115957 A JP H02115957A
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- JP
- Japan
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- address
- processor
- memory
- circuit
- signal
- Prior art date
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- 238000000034 method Methods 0.000 claims description 17
- 238000006243 chemical reaction Methods 0.000 abstract description 21
- 230000000694 effects Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、相対アドレスアクセス方式に関し、例えば
アドレス空間の大きなマイクロコンピュータシステムに
利用して有効な技術に関するものである。
アドレス空間の大きなマイクロコンピュータシステムに
利用して有効な技術に関するものである。
マイクロプロセッサの制御に基づいて特定のメモリ等の
モジュールをアクセスするアドレス指定方式は、各モジ
ュール及びモジュール内の各デバイスに対し、アクセス
する個所を示すアドレス信号を送出する方法を採る。通
常そのアドレス信号の上位ビットにてモジュール及びモ
ジュール内のデバイスの選択を行い、アドレス信号の下
位ビットにて上記デバイス内のバイト又はワードの選択
を行う、。
モジュールをアクセスするアドレス指定方式は、各モジ
ュール及びモジュール内の各デバイスに対し、アクセス
する個所を示すアドレス信号を送出する方法を採る。通
常そのアドレス信号の上位ビットにてモジュール及びモ
ジュール内のデバイスの選択を行い、アドレス信号の下
位ビットにて上記デバイス内のバイト又はワードの選択
を行う、。
このようなマイクロプロセッサによるアクセスについて
記載された文献の例としては、ＣＱ出版社１９８７年４
月発行「トランジスタ技術」頁３３６〜真３４３がある
。
記載された文献の例としては、ＣＱ出版社１９８７年４
月発行「トランジスタ技術」頁３３６〜真３４３がある
。
マイクロプロセッサがモジュールをアクセスする場合、
メモリなどのデバイスが絶対アドレス指定方式であるた
め、マイクロプロセッサを含めたシステム全体もこの絶
対アドレス方式を採るものである。この方式は、システ
ムが大きくなるにつれて各デバイス内のバイト及びワー
ドを指定するアドレスの本数が増加するため、モジュー
ルｆＪｉ続コネクタのピン数の増加及び実装ボード内配
線パターンが増加するという問題が生じる。すなわち、
メモリを含めた各ＬＳＩの高集積化に伴いアドレス線数
も増加する傾向にあるが、その反面部品の高実装密度の
要求は不可欠であるため、上記による接続コネクタのピ
ン数増加及び実装ボード内配線パターンの増加が大きな
問題となる。
メモリなどのデバイスが絶対アドレス指定方式であるた
め、マイクロプロセッサを含めたシステム全体もこの絶
対アドレス方式を採るものである。この方式は、システ
ムが大きくなるにつれて各デバイス内のバイト及びワー
ドを指定するアドレスの本数が増加するため、モジュー
ルｆＪｉ続コネクタのピン数の増加及び実装ボード内配
線パターンが増加するという問題が生じる。すなわち、
メモリを含めた各ＬＳＩの高集積化に伴いアドレス線数
も増加する傾向にあるが、その反面部品の高実装密度の
要求は不可欠であるため、上記による接続コネクタのピ
ン数増加及び実装ボード内配線パターンの増加が大きな
問題となる。
この発明の目的は、実装ボード内及びシステム全体の配
線数を削減できる相対アドレスアクセス方式を提供する
ことにある。
線数を削減できる相対アドレスアクセス方式を提供する
ことにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、特定のモジュールをアクセスするためのアド
レス信号を特定のアドレスを基準にした相対値に変換し
てプロセッサが送出するようにするとともに、モジュー
ル側において上記基準とした特定のアドレスを用いても
とのアドレス信号に変換して指定されたデバイスをアク
セスする。
レス信号を特定のアドレスを基準にした相対値に変換し
てプロセッサが送出するようにするとともに、モジュー
ル側において上記基準とした特定のアドレスを用いても
とのアドレス信号に変換して指定されたデバイスをアク
セスする。
上記した手段によれば、基準アドレスを用いた相対アド
レスのみを送出するものであるためビット数を低減でき
るから、プロセッサとそれによりアクセスされるモジュ
ール及びデバイスのアドレス線数及びこれに対応した接
続コネクタピンを削減できる。
レスのみを送出するものであるためビット数を低減でき
るから、プロセッサとそれによりアクセスされるモジュ
ール及びデバイスのアドレス線数及びこれに対応した接
続コネクタピンを削減できる。
第１図には、この発明が適用されたマイクロコンピュー
タシステムの一実施例のブロック図が示されている。同
図においては、この発明に係るそ相対アドレスアクセス
方式の理解を容易にするために、マイクロプロセッサと
１つのメモリ装置からなるような最も基本的な小規模な
マイクロコンピュータシステムが例として示されている
。
タシステムの一実施例のブロック図が示されている。同
図においては、この発明に係るそ相対アドレスアクセス
方式の理解を容易にするために、マイクロプロセッサと
１つのメモリ装置からなるような最も基本的な小規模な
マイクロコンピュータシステムが例として示されている
。
プロセッサＣＰＵは、それ自身従来のマイクロプロセッ
サと同様な構成及び機能を持っている。
サと同様な構成及び機能を持っている。
二のようなプロセッサＣＰＵに対して、次のような回路
が打力■される。
が打力■される。
この実施例では、同図に破線で示したようにプロセッサ
ＣＰＵが搭載された実装ボードからメモリ装置等のモジ
ュールとの接続を行うアドレス線の本数及びそれに対応
した接続コネクタビンの本数を減らすために、アドレス
の基準値を発生させるプロセッサ基準アドレス回路ＰＢ
Ａと、このプロセッサ基準アドレス回路ＰＢＡにより形
成された基準アドレスＰＢＡＤとプロセッサＣＰＵから
出力されるアドレス信号ＰＡＤを受けて相対アドレス信
号ＡＤ及びＢＡに変換するプロセッサアドレス変換回路
ＰＡＣとが設けられる。
ＣＰＵが搭載された実装ボードからメモリ装置等のモジ
ュールとの接続を行うアドレス線の本数及びそれに対応
した接続コネクタビンの本数を減らすために、アドレス
の基準値を発生させるプロセッサ基準アドレス回路ＰＢ
Ａと、このプロセッサ基準アドレス回路ＰＢＡにより形
成された基準アドレスＰＢＡＤとプロセッサＣＰＵから
出力されるアドレス信号ＰＡＤを受けて相対アドレス信
号ＡＤ及びＢＡに変換するプロセッサアドレス変換回路
ＰＡＣとが設けられる。
特に制限されないが、プロセッサＣＰＵから出力される
アドレス信号ＰＡＤが３２ビツトからなる場合、プロセ
ッサ基準アドレス回路ＰＢＡは、３２ビツトからなる基
準アドレスＰＢＡＤを形成する。そして、プロセッサア
ドレス変換回路ＰＡＣは、上記２つのアドレス信号を受
け、それを減算する等の演算処理を行い、８ビツトから
なるアドレス信号ＡＤと４ビツトからなるバンク信号Ｂ
Ａに変換する。これにより、マイクロプロセッサから出
力される実質的なアドレス信号の数は、上記プロセッサ
が３２ビツトものアドレス信号を送出するにも係わらず
、信号ＡＤとＢＡの１２本（８＋４）に減らすことがで
きる。
アドレス信号ＰＡＤが３２ビツトからなる場合、プロセ
ッサ基準アドレス回路ＰＢＡは、３２ビツトからなる基
準アドレスＰＢＡＤを形成する。そして、プロセッサア
ドレス変換回路ＰＡＣは、上記２つのアドレス信号を受
け、それを減算する等の演算処理を行い、８ビツトから
なるアドレス信号ＡＤと４ビツトからなるバンク信号Ｂ
Ａに変換する。これにより、マイクロプロセッサから出
力される実質的なアドレス信号の数は、上記プロセッサ
が３２ビツトものアドレス信号を送出するにも係わらず
、信号ＡＤとＢＡの１２本（８＋４）に減らすことがで
きる。
メモリ装置側においては、上記のような相対アドレスに
対応してものと絶対アドレスに変換するメモリアドレス
変換回路ＭＡＣとメモリ基準アドレス回路ＭＢＡとが設
けられる。すなわち、メモリアドレス変換回路ＭＡＣは
、上記アドレス信号ＡＤとＢＡに対して、メモリ基準ア
ドレス回路ＭＢＡにより形成され、メモリ装置に割り当
てられた基準アドレスＭＢＡＤを上記と加算等の逆演算
して上記プロセッサＣＰＵにより形成されたアドレスＰ
ＡＤに対応したメモリアドレスＭＡＤに変換する。これ
により、メモリ装置を構成するデバイス（メモリ）ＭＭ
には、３２ビツトからなる絶対アドレスが供給されるこ
とになる。
対応してものと絶対アドレスに変換するメモリアドレス
変換回路ＭＡＣとメモリ基準アドレス回路ＭＢＡとが設
けられる。すなわち、メモリアドレス変換回路ＭＡＣは
、上記アドレス信号ＡＤとＢＡに対して、メモリ基準ア
ドレス回路ＭＢＡにより形成され、メモリ装置に割り当
てられた基準アドレスＭＢＡＤを上記と加算等の逆演算
して上記プロセッサＣＰＵにより形成されたアドレスＰ
ＡＤに対応したメモリアドレスＭＡＤに変換する。これ
により、メモリ装置を構成するデバイス（メモリ）ＭＭ
には、３２ビツトからなる絶対アドレスが供給されるこ
とになる。
この実施例では、システムが３２ビツトものアドレス空
間を持つにも係わらず、上記のように実質的には１２ビ
ツトのアドレス空間に減らしてマイクロプロセッサから
各モジュールをアクセスする。そのため、みかけ上同じ
アドレス信号ＡＤ及びＢＡであっても、各モジュールに
対して割り当てられる基準アドレスが異なるため、モジ
ュール側のアドレス変換回路により変換されたアドレス
が異なる。それ故、３２ビツトのアドレス空間にそれぞ
れ割り当てられてモジュールを重複して指定することは
ない。このため、マイクロプロセッサのプロセッサ基準
アドレス回路ＰＡＢは、モジュールが複数個からなる場
合、各モジュールに対応した複数の基準アドレスＰＢＡ
Ｄを発生させるものである。したがって、プロセッサＣ
ＰＵから出力されるアドレス信号ＰＡＤのうち、モジュ
ールの指定に対応した特定の上位ビット等のアドレス信
号ＨＡがプロセッサ基準アドレス回路ＰＢＡに供給され
る。プロセッサ基準アドレス回路ＰＢＡは、上記アドレ
ス信号ＨＡを受けてそれに対応したモジュールの基準ア
ドレスＰＢＡＤをプロセッサアドレス変換回路ＰＡＣに
送出するものである。
間を持つにも係わらず、上記のように実質的には１２ビ
ツトのアドレス空間に減らしてマイクロプロセッサから
各モジュールをアクセスする。そのため、みかけ上同じ
アドレス信号ＡＤ及びＢＡであっても、各モジュールに
対して割り当てられる基準アドレスが異なるため、モジ
ュール側のアドレス変換回路により変換されたアドレス
が異なる。それ故、３２ビツトのアドレス空間にそれぞ
れ割り当てられてモジュールを重複して指定することは
ない。このため、マイクロプロセッサのプロセッサ基準
アドレス回路ＰＡＢは、モジュールが複数個からなる場
合、各モジュールに対応した複数の基準アドレスＰＢＡ
Ｄを発生させるものである。したがって、プロセッサＣ
ＰＵから出力されるアドレス信号ＰＡＤのうち、モジュ
ールの指定に対応した特定の上位ビット等のアドレス信
号ＨＡがプロセッサ基準アドレス回路ＰＢＡに供給され
る。プロセッサ基準アドレス回路ＰＢＡは、上記アドレ
ス信号ＨＡを受けてそれに対応したモジュールの基準ア
ドレスＰＢＡＤをプロセッサアドレス変換回路ＰＡＣに
送出するものである。
なお、プロセッサＣＰＵは、出力されるアドレスＰＡＤ
が有効であることを示すアドレスストローブ信号ＡＳが
プロセッサ側及びメモリ装置側のアドレス変換回路ＰＡ
Ｃ，ＭＡＣとメモリＭＭに供給される。また、実際のマ
イクロコンピュータシステムでは、データの授受を行う
データバスや、上記アドレスストローブ信号Ａｓの以外
の制御信号やタイミング信号線が存在するが、この発明
に係る相対アドレスアクセス方式には用いられないので
同図では省略されている。
が有効であることを示すアドレスストローブ信号ＡＳが
プロセッサ側及びメモリ装置側のアドレス変換回路ＰＡ
Ｃ，ＭＡＣとメモリＭＭに供給される。また、実際のマ
イクロコンピュータシステムでは、データの授受を行う
データバスや、上記アドレスストローブ信号Ａｓの以外
の制御信号やタイミング信号線が存在するが、この発明
に係る相対アドレスアクセス方式には用いられないので
同図では省略されている。
この実施例の相対アドレスアクセス方式によるメモリ装
置のアクセスは、次のようにして行われる。
置のアクセスは、次のようにして行われる。
マイクロプロセッサがメモリ装置をアクセスするとき、
プロセッサＣＰＵから絶対アドレス形式によるアドレス
信号ＰＡＤがプロセッサアドレス変換回路ＰＡＣに供給
される。これとほとんど同時にプロセッサＣＰＬＪから
はそのアドレス信号ＰＡＤが有効であることを示すアド
レスストローブ信号ＡＳを出力される。このアドレスス
トローブ（８号ＡＳは、プロセッサアドレス変換口１Ｗ
ＰＡｃにも供給され、上記アドレスストローブ信号ＡＳ
を利用して絶対形式によるアドレス信号ＰＡＤから基準
アドレスＰＢＡＤを用いた相対アドレス形式によるアド
レス信号ＡＤ及びＢＡに変換するためのタイミング信号
として利用される。プロセッサアドレス変換回路ＰＡＣ
は、プロセッサ基準アドレス回路ＰＢＡからの相対アド
レスへの変換の基準となるプロセッサ基準アドレスＰＢ
ＡＤを受けて、メモリ装置に対して相対アドレス形式に
よるアドレス信号ＡＤ及びＢＡを送出する。
プロセッサＣＰＵから絶対アドレス形式によるアドレス
信号ＰＡＤがプロセッサアドレス変換回路ＰＡＣに供給
される。これとほとんど同時にプロセッサＣＰＬＪから
はそのアドレス信号ＰＡＤが有効であることを示すアド
レスストローブ信号ＡＳを出力される。このアドレスス
トローブ（８号ＡＳは、プロセッサアドレス変換口１Ｗ
ＰＡｃにも供給され、上記アドレスストローブ信号ＡＳ
を利用して絶対形式によるアドレス信号ＰＡＤから基準
アドレスＰＢＡＤを用いた相対アドレス形式によるアド
レス信号ＡＤ及びＢＡに変換するためのタイミング信号
として利用される。プロセッサアドレス変換回路ＰＡＣ
は、プロセッサ基準アドレス回路ＰＢＡからの相対アド
レスへの変換の基準となるプロセッサ基準アドレスＰＢ
ＡＤを受けて、メモリ装置に対して相対アドレス形式に
よるアドレス信号ＡＤ及びＢＡを送出する。
メモリ装置側では、プロセッサＣＰＵからのアドレスス
トローブ信号ＡＳにより、上記変換された相対アドレス
形式によるアドレス信号ＡＤ及びＢＡをメモリアドレス
変換回路ＭＡＣに取り込む。
トローブ信号ＡＳにより、上記変換された相対アドレス
形式によるアドレス信号ＡＤ及びＢＡをメモリアドレス
変換回路ＭＡＣに取り込む。
メモリアドレス変換回路ＭＡＣでは、もとの絶対アドレ
スに変換するための基準値であるメモリ基準アドレスＭ
ＢＡＤをメモリ基準アドレス回路ＭＢＡから受けて、ア
ドレスストローブ信号ＡＳのタイミングを利用して上記
取り込まれた相対アドレスＡＤ及びＢＡからもとの絶対
アドレスＰＡＤに対応した絶対アドレスＭＡＤに変換す
る。この絶対アドレスＭＡＤは、メモリＭＭに供給され
る。
スに変換するための基準値であるメモリ基準アドレスＭ
ＢＡＤをメモリ基準アドレス回路ＭＢＡから受けて、ア
ドレスストローブ信号ＡＳのタイミングを利用して上記
取り込まれた相対アドレスＡＤ及びＢＡからもとの絶対
アドレスＰＡＤに対応した絶対アドレスＭＡＤに変換す
る。この絶対アドレスＭＡＤは、メモリＭＭに供給され
る。
メモリＭＭは、上記アドレスＭＡＤをアドレスストロー
ブ信号Ａｓにより受は取り、そのモジュール内の特定の
デバイス及びデバイスの中の特定のバイト又はワードを
指定し、書き込み動作なら図示しないデータバスを通し
て送られた書き込みデータを指定されたバイト間はワー
ドに書き込む。
ブ信号Ａｓにより受は取り、そのモジュール内の特定の
デバイス及びデバイスの中の特定のバイト又はワードを
指定し、書き込み動作なら図示しないデータバスを通し
て送られた書き込みデータを指定されたバイト間はワー
ドに書き込む。
読み出し動作なら、メモリ装置は指定されたバイトない
しワードのデータをデータバスに送出するので、プロサ
ッサＣＰＵがそれを受は取るになる。
しワードのデータをデータバスに送出するので、プロサ
ッサＣＰＵがそれを受は取るになる。
上記のような相対アドレスＡＤとＢＡでは、１つのバン
クに対して２５６バイトないしワードのアドレス指定が
可能であり、全体で１６バンクを持つため、１つの基準
アドレスにより１６Ｘ２５６＝４０９６バイトないしワ
ードのアドレス空間が指定できる。１つのメモリ装置の
アドレス空間が、上記４０９６より大きいときには、み
かけ上腹数のモジュールとみなされて複数のメモリブロ
ックに分割され、それぞれに基準アドレスが割り当てら
れることになる。
クに対して２５６バイトないしワードのアドレス指定が
可能であり、全体で１６バンクを持つため、１つの基準
アドレスにより１６Ｘ２５６＝４０９６バイトないしワ
ードのアドレス空間が指定できる。１つのメモリ装置の
アドレス空間が、上記４０９６より大きいときには、み
かけ上腹数のモジュールとみなされて複数のメモリブロ
ックに分割され、それぞれに基準アドレスが割り当てら
れることになる。
この実施例では、上記変換された１２ビツトからなる相
対アドレスを上記のようにアドレス信号ＡＤとバンク信
号ＢＡに分けたが、全ビットをアドレス信号ＡＤのみと
してもよい。
対アドレスを上記のようにアドレス信号ＡＤとバンク信
号ＢＡに分けたが、全ビットをアドレス信号ＡＤのみと
してもよい。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）特定のモジュールをアクセスするためのアドレス
信号を特定のアドレスを基準にした相対値に変換してプ
ロセッサが送出するようにするとともに、モジュール側
において上記基準とした特定のアドレスを用いてもとの
アドレス信号に変換して指定されたデバイスをアクセス
することにより、プロセッサとそれによりアクセスされ
るモジュール及びデバイスのアドレス線数及びこれに対
応した接続コネクタビンを削減できるという効果が得ら
れる。
る。すなわち、 （１）特定のモジュールをアクセスするためのアドレス
信号を特定のアドレスを基準にした相対値に変換してプ
ロセッサが送出するようにするとともに、モジュール側
において上記基準とした特定のアドレスを用いてもとの
アドレス信号に変換して指定されたデバイスをアクセス
することにより、プロセッサとそれによりアクセスされ
るモジュール及びデバイスのアドレス線数及びこれに対
応した接続コネクタビンを削減できるという効果が得ら
れる。
（２）上記（１１により、送出されるアドレス信号の数
が減るから、実装基板の小型化が可能になるとともに、
それに形成される配線パターンの数の削減ができるから
その分デバイスの高密度実装が可能になるという効果が
得られる。
が減るから、実装基板の小型化が可能になるとともに、
それに形成される配線パターンの数の削減ができるから
その分デバイスの高密度実装が可能になるという効果が
得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記アドレス
変換回路や基準アドレス回路を１チツプの半導体集積回
路装置により構成されるマイクロプロセッサに内蔵させ
るものであってもよい。また、１チツプの半導体集積回
路装置により構成される周辺デバイス等においても、上
記メモリ装置のようなアドレス変換回路と基準アドレス
回路を内蔵させる構成としてもよい。
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記アドレス
変換回路や基準アドレス回路を１チツプの半導体集積回
路装置により構成されるマイクロプロセッサに内蔵させ
るものであってもよい。また、１チツプの半導体集積回
路装置により構成される周辺デバイス等においても、上
記メモリ装置のようなアドレス変換回路と基準アドレス
回路を内蔵させる構成としてもよい。
あるいは、マイクロプロセッサやモジュール用としてア
ドレス変換回路と基準アドレス回路とを１チツプの半導
体集積回路装置により構成するものとしてもよい。
ドレス変換回路と基準アドレス回路とを１チツプの半導
体集積回路装置により構成するものとしてもよい。
上記プロセッサ及びモジュールに設けられる基準アドレ
ス回路は、電気的に書き込みが可能にされたプ［ｌグラ
マプルＲＯＭ （リード・オンリー・メモリ）のように
固定的なものとすることの他、ＲＡＭやレジスタ等のよ
うに書き換え可能な回路としてもよい。この場合には、
システム起動時にその都度基準アドレスの設定が必要に
なるので、ＥＥＦＲＯＭのような不揮発性の記憶素子を
利用するものとしてよい。この場合には、基準アドレス
の変更がソフトウェアにより可能になるとともに、電源
遮断後の再投入の際にその都度各モジュールに対して基
準アドレスを書き込むことが不要になるものである。
ス回路は、電気的に書き込みが可能にされたプ［ｌグラ
マプルＲＯＭ （リード・オンリー・メモリ）のように
固定的なものとすることの他、ＲＡＭやレジスタ等のよ
うに書き換え可能な回路としてもよい。この場合には、
システム起動時にその都度基準アドレスの設定が必要に
なるので、ＥＥＦＲＯＭのような不揮発性の記憶素子を
利用するものとしてよい。この場合には、基準アドレス
の変更がソフトウェアにより可能になるとともに、電源
遮断後の再投入の際にその都度各モジュールに対して基
準アドレスを書き込むことが不要になるものである。
また、ボード構成のマイクロコンピュータシステムの場
合、ボード毎に上記アドレス変換回路と基準アドレス回
路を設ける構成とし、ボード内では絶対アドレスを供給
する構成としてもよい。例えば、マイクロプロセッサが
搭載されたボードに設けられるメモリ装置等は、マイク
ロプロセッサから絶対アドレスが供給されるものとして
もよい。
合、ボード毎に上記アドレス変換回路と基準アドレス回
路を設ける構成とし、ボード内では絶対アドレスを供給
する構成としてもよい。例えば、マイクロプロセッサが
搭載されたボードに設けられるメモリ装置等は、マイク
ロプロセッサから絶対アドレスが供給されるものとして
もよい。
また、同じボード内において、ＲＡＭとＲＯＭが搭載さ
れる場合、共通のアドレス変換回路により形成された絶
対形式によるアドレス信号を供給するものとしてもよい
。この場合には、ボート間のアドレス線や接続コネクタ
ピンの数を減らすことができる。このように、システム
全体からみたとき、相対アドレス形式によるアドレス指
定と絶対アドレス形式によるアドレス指定とを併用する
ものとしてもよい。
れる場合、共通のアドレス変換回路により形成された絶
対形式によるアドレス信号を供給するものとしてもよい
。この場合には、ボート間のアドレス線や接続コネクタ
ピンの数を減らすことができる。このように、システム
全体からみたとき、相対アドレス形式によるアドレス指
定と絶対アドレス形式によるアドレス指定とを併用する
ものとしてもよい。
また、プロセッサＣＰＵから出力されるプロセッサ絶対
アドレスＰＡＤや、相対アドレスＡＤ、ＢＡ等のビット
数は、そのシステムを構成するプロセッサに応じて種々
の実施形態を採ることができるものである。
アドレスＰＡＤや、相対アドレスＡＤ、ＢＡ等のビット
数は、そのシステムを構成するプロセッサに応じて種々
の実施形態を採ることができるものである。
この発明は、相対アドレス方式として各種マイクロコン
ピュータシステム等に広く利用できるものである。
ピュータシステム等に広く利用できるものである。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、特定のモジュールをアクセスするためのアド
レス信号を特定のアドレスを基準にした相対値に変換し
てプロセッサが送出するようにするとともに、モジュー
ル側において上記基準とした特定のアドレスを用いても
とのアドレス信号に変換して指定されたデバイスをアク
セスすることにより、プロセッサとそれによりアクセス
されるモジュール及びデバイスのアドレス線数及びこれ
に対応した接続コネクタピンを削減できる。
レス信号を特定のアドレスを基準にした相対値に変換し
てプロセッサが送出するようにするとともに、モジュー
ル側において上記基準とした特定のアドレスを用いても
とのアドレス信号に変換して指定されたデバイスをアク
セスすることにより、プロセッサとそれによりアクセス
されるモジュール及びデバイスのアドレス線数及びこれ
に対応した接続コネクタピンを削減できる。
第１図は、この発明の一実施例を示すブロック図である
。 ＣＰＵ・・プロセッサ、ＰＡＣ・・プロセッサアドレス
変換回路、ＰＢＡ・・プロセッサ基準アドレス回路、Ｐ
ＡＤ・・プロセッサ絶対アドレス、ＭＰＢＡＤ・・プロ
セッサ基準アドレス、ＡＤ・・相対アドレス、ＢＡ・・
バンク（ｉ、ＭＡＣ・・メモリアドレス変換回路、ＭＢ
Ａ・・メモリ基準アドレス回路、ＭＢＡＤ・・メモリ基
準アドレス、ＭＡＤ・・メモリ絶対アドレス、ＭＭ・・
メモリ （デバイス）
。 ＣＰＵ・・プロセッサ、ＰＡＣ・・プロセッサアドレス
変換回路、ＰＢＡ・・プロセッサ基準アドレス回路、Ｐ
ＡＤ・・プロセッサ絶対アドレス、ＭＰＢＡＤ・・プロ
セッサ基準アドレス、ＡＤ・・相対アドレス、ＢＡ・・
バンク（ｉ、ＭＡＣ・・メモリアドレス変換回路、ＭＢ
Ａ・・メモリ基準アドレス回路、ＭＢＡＤ・・メモリ基
準アドレス、ＭＡＤ・・メモリ絶対アドレス、ＭＭ・・
メモリ （デバイス）
Claims (1)
- 【特許請求の範囲】 １、プロセッサ側においてモジュールないしデバイスを
アクセスするためのアドレス信号を特定のアドレスを基
準にした相対アドレスに変換して送出するとともに、モ
ジュールないしデバイス側において上記基準とした特定
のアドレスを用いてもとのアドレス信号に変換すること
を特徴とする相対アドレスアクセス方式。 ２、上記基準とされる特定のアドレスは、システム起動
時にモジュールに応じてその都度設定されるものである
ことを特徴とする特許請求の範囲第１項記載の相対アド
レスアクセス方式。 ３、上記相対アドレスアクセス方式は、アクセスされる
モジュールにより絶対アドレス方式と併用されるもので
あることを特徴とする特許請求の範囲第１又は第２項記
載の相対アドレスアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26804888A JPH02115957A (ja) | 1988-10-26 | 1988-10-26 | 相対アドレスアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26804888A JPH02115957A (ja) | 1988-10-26 | 1988-10-26 | 相対アドレスアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02115957A true JPH02115957A (ja) | 1990-04-27 |
Family
ID=17453158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26804888A Pending JPH02115957A (ja) | 1988-10-26 | 1988-10-26 | 相対アドレスアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02115957A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7260451B2 (en) * | 2000-09-06 | 2007-08-21 | Hitachi, Ltd., Tokyo, Japan, As Trustee For The Benefit Of Hitachi Air Conditioning Systems Co., Ltd., Tokyo, Japan, Beneficiary | Air conditioner management system and converter unit therefor |
| US7363465B2 (en) | 2004-06-25 | 2008-04-22 | Seiko Epson Corporation | Semiconductor device, microcomputer, and electronic equipment |
| JP2012023750A (ja) * | 2000-10-02 | 2012-02-02 | Altera Corp | 専用プロセッサ装置を含むプログラマブルロジック集積回路装置 |
| US9553590B1 (en) | 2012-10-29 | 2017-01-24 | Altera Corporation | Configuring programmable integrated circuit device resources as processing elements |
| US10452392B1 (en) | 2015-01-20 | 2019-10-22 | Altera Corporation | Configuring programmable integrated circuit device resources as processors |
-
1988
- 1988-10-26 JP JP26804888A patent/JPH02115957A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7260451B2 (en) * | 2000-09-06 | 2007-08-21 | Hitachi, Ltd., Tokyo, Japan, As Trustee For The Benefit Of Hitachi Air Conditioning Systems Co., Ltd., Tokyo, Japan, Beneficiary | Air conditioner management system and converter unit therefor |
| JP2012023750A (ja) * | 2000-10-02 | 2012-02-02 | Altera Corp | 専用プロセッサ装置を含むプログラマブルロジック集積回路装置 |
| US7363465B2 (en) | 2004-06-25 | 2008-04-22 | Seiko Epson Corporation | Semiconductor device, microcomputer, and electronic equipment |
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