JP3927778B2

JP3927778B2 - Epitaxial wafer and manufacturing method thereof

Info

Publication number: JP3927778B2
Application number: JP2001207954A
Authority: JP
Inventors: 聡田中; 勝史秋田
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2001-07-09
Filing date: 2001-07-09
Publication date: 2007-06-13
Anticipated expiration: 2021-07-09
Also published as: JP2003022975A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＧａＡｓまたはＩｎＰなどのＩＩＩ−Ｖ族化合物半導体基板とその上にエピタキシャル成長させられたＩＩＩ−Ｖ族化合物半導体層とを含むエピタキシャルウエハに関するものである。
【０００２】
【従来の技術】
現在実用化されている主なエピタキシャルウエハの製造方法としては、ＶＰＥ（気相成長法）、ＯＭＶＰＥ（有機金属気相成長法）、およびＭＢＥ（分子線成長法）などが存在する。通常は、要求されるデバイス特性や生産性などの観点から、これらのエピウエハ成長方法の使い分けが行なわれている。たとえば、ＶＰＥ法では、高純度の薄膜結晶を高速で成長させ得る利点がある（１０μｍ／ｈｒ以上の成長速度が可能）。また、ＭＢＥ法は、ローノイズ用途の電界効果トランジスタ（ＦＥＴ）構造の積層成長に適している。さらに、ＯＭＶＰＥ法は、ハイパワー用途のＦＥＴ構造やヘテロバイポーラトランジスタ（ＨＢＴ）構造の積層成長に適し、ＩｎＧａＰなどのようにリンを含む結晶膜の成長に適している。
【０００３】
このような技術動向については、沢田真一、上田登志雄、田中聡、および中井龍資による「電子材料」工業調査会２０００年１１月号ｐｐ１８−２６において詳しく述べられている。
【０００４】
ところで、ＩＩＩ−Ｖ族化合物半導体層を含むエピタキシャルウエハは、種々の光学素子や電子デバイス素子などの製造に利用され得る。それらの光学素子には、半導体レーザ、発光ダイオード、受光ダイオード、および太陽電池などが含まれる。また、電子デバイスとしては、ＦＥＴやＨＢＴのような種々のトランジスタの他にホール素子なども含まれる。
【０００５】
近年では、データ通信の高速化と大容量化の要望や携帯電話を始めとする無線通信技術の普及に伴って、ＩＩＩ−Ｖ族化合物を含むエピタキシャルウエハの需要が急増している。また、表示用などに利用される発光ダイオードやクリーンなエネルギ源として利用される太陽電池などの需要も増加する傾向にある。
【０００６】
そして、これらの電子デバイス素子や光学素子などの低価格化と量産化の要望に応えるために、ウエハサイズの大口径化が進んでいる。例えば、ＧａＡｓ基板では４インチ径から５インチ径さらには６インチ径ヘ移行し、ＩｎＰ基板では２インチ径から３インチ径さらには４インチ径への移行が進んでいる（ＧａＡｓ基板に比べて、ＩｎＰ基板の大口径化は困難である）。
【０００７】
【発明が解決しようとする課題】
しかし、ＧａＡｓまたはＩｎＰのＩＩＩ−Ｖ族半導体ウエハでは、ＩＶ族半導体であるシリコンウエハにくらべてスリップラインまたはクロスハッチが入りやすく、正常な素子を作り込んで取り出せる面積の低下、またはウエハの割れの発生による素子歩留まりの低下を生じ易い。これらのスリップラインやクロスハッチは、通常はウエハの周辺部に現れて中心部に向かうほど少なくなる。
【０００８】
特開平６−１３２２２９においては、口径５０ｍｍのＩｎＰ基板上でクロスハッチの発生を抑制するために、エピタキシャル層を成長させる条件の改善について述べられている。特開平６−１３２２２９が公開された時点では、利用可能なＩｎＰ基板の径は最大で５０ｍｍであったが、現在では７５ｍｍ（３インチ）径または１００ｍｍ（４インチ）の径のウエハが入手可能となっている。
【０００９】
ここで特に留意すべきことは、ウエハサイズが大きくなるにしたがって、スリップラインやクロスハッチの生じ易さが加速度的に増大することである。したがって、従来に比べてウエハサイズが大きくなった場合に、そのように大きなウエハ上でスリップラインやクロスハッチの発生を従来技術では抑制ができないという問題が生じ得る。たとえば、特開平６−１３２２２９に開示された技術は、口径５０ｍｍのＩｎＰ基板上のエピタキシャル層においてはクロスハッチの発生を抑制するために有効であるが、口径が大型化した場合にはスリップラインやクロスハッチを十分に抑制することはできない。
【００１０】
このような従来技術における状況に鑑み、本発明は、ＧａＡｓまたはＩｎＰの基板上にＩＩＩ−Ｖ族化合物半導体エピタキシャル層を成長させる場合に、エピタキシャルウエハ上でスリップラインやクロスハッチの発生を抑制することを目的としている。特に、ＩｎＰ基板に関しては、５０ｍｍより大口径のウエハにおいてスリップラインやクロスハッチの発生を抑制することを目的としている。
【００１１】
なお、本発明は、エピタキシャルウエハの製造方法に関しては特にＯＭＶＰＥ法（有機金属気相成長法）を用いた場合にスリップラインやクロスハッチの発生を抑制することを目的としているが、その抑制効果はＶＰＥ法（気相成長法）やＭＢＥ法（分子線成長法）においても得られるものである。
【００１２】
【課題を解決するための手段】
本発明によるエピタキシャルウエハの製造方法においては、１００ｍｍより大きく１５０ｍｍ以下の範囲内の径を有するＧａＡｓ半導体基板上にＩＩＩ−Ｖ族化合物半導体層をエピタキシャル成長させるに際して、クロスハッチまたはスリップラインの発生を防止するために、そのエピタキシャル層成長開始前の基板昇温途中の３５０℃以上で６００℃以下の温度範囲内において所定時間だけ昇温レートを少なくとも１回以上低減させ、その低減された昇温レートは０℃／分より大きくて１０℃／分以下であり、その昇温レートが低減される所定期間は１０秒以上で５分以下であることを特徴としている。
なお、ＧａＡｓ半導体基板の代わりにＩｎＰ基板が用いられる場合には、本発明の効果を確認し得る基板径は７５ｍｍより大きくて１００ｍｍ以下の範囲内に限定され、また昇温レートを少なくとも１回以上低減させる加熱工程が基板昇温途中の４５０℃以上で６５０℃以下に変更された温度範囲内で行わなければならない。
【００１４】
昇温レートの低減された加熱工程は、２回行われることがさらに好ましい。そして、エピタキシャル層はＯＭＶＰＥ法によって成長させられることが好ましい。
【００１５】
７５ｍｍより大きく１００ｍｍ以下の直径を有するＩｎＰ基板上に本発明の製造方法によってエピタキシャル成長させられたＩＩＩ−Ｖ族化合物半導体を含むエピタキシャルウエハにおいては、その周縁から５ｍｍ以上内側の領域にクロスハッチとスリップラインを含むことが防止され得る。
【００１６】
【発明の実施の形態】
基板ウエハ上にエピタキシャル層を成長させる場合、通常は、室温から１５０℃の範囲内の温度にあるＯＭＶＰＥ炉内に基板をセットし、その温度から４００−７００℃の範囲内のエピタキシャル成長温度まで基板が加熱される。加熱方法としては、抵抗加熱、ランプ加熱、高周波加熱、または輻射加熱などの種々の方法のいずれが用いられてもよい。なお、基板温度は、エピタキシャル成長温度以上である７００−８５０℃の範囲内に一旦上昇させられた後に、エピタキシャル成長温度まで降下させられてもよい。
【００１７】
本発明者らは、このような基板ウエハの昇温過程においてスリップラインやクロスハッチが発生することを数多くの実験から見出した。特に、スリップラインやクロスハッチの発生は基板ウエハの昇温レートに大きく依存することが見出された。
【００１８】
この場合に、スリップラインやクロスハッチを抑制するためには、遅い昇温レートで十分に時間をかけて基板ウエハを昇温することも可能である。しかし、そのように遅い昇温レートでは、エピタキシャル層を成長させるための全体時間が長くなるので、必要な原料費や動力費が上昇し、得られるエピタキシャルウエハの価格上昇の原因となる。
【００１９】
この問題を解決するために本発明者らは数多くの実験を行い、基板ウエハの昇温過程においてその昇温レートを少なくとも１回以上低減させることによって、スリップラインやクロスハッチの発生を抑制し得ることを確認した。
【００２０】
図１は、本発明に関連する基板ウエハの種々の昇温過程を示すグラフである。すなわち、図１のグラフにおいて横軸は時間を表し、縦軸は基板温度を表している。図１（ａ）は従来技術による基板ウエハ昇温過程を表し、基板温度はその初期温度からエピタキシャル成長温度までほぼ一定の昇温レートで加熱される。図１（ｂ）と（ｃ）は本発明による基板ウエハ昇温過程を表し、その昇温過程において昇温レートが少なくとも１回以上低減させられている。
【００２１】
本発明者らが図１に示されているような種々の基板ウエハ昇温過程についてさらに詳細に検討したところ、以下の４点についても確認された。すなわち、（１）昇温レートの低減開始時の基板温度は、３５０℃以上であることが好ましい。（２）昇温レートを低減させる期間は、１０秒以上であることが好ましい。（３）低減された昇温レートは、１０℃／分以下であることが好ましく、極限の０℃／分まで低減されてもよい。（４）昇温レートを低減させる回数は、２回以上にすることも好ましい（図１（ｃ）参照）。これらの確認された特徴をさらに導入することによって、得られるエピタキシャルウエハ上のスリップラインやクロスハッチの発生抑制効果をさらに高めることができる。
【００２２】
なお、基板温度は、パイロメータまたは基板近傍に配置した熱電対などの汎用の温度計を用いて検知することができる。また、加熱装置はその温度計の指示値をモニターし、その加熱装置へ導入される電力を制御することによって、昇降温レートを変化させることができる。本発明では、この昇温レートを変化させることにより、ＧａＡｓやＩｎＰの基板ウエハに発生するクロスハッチやスリップの発生を低減させ得るという特別顕著な効果を奏することができるのである。
【００２３】
特開平６−１３２２２９に開示された技術は、５０ｍｍ（２インチ）径のＩｎＰ基板に関するものであり、その公開時点では、５０ｍｍ（２インチ）径より大きなＩｎＰ基板は実用化されていなかった。前述のように、基板ウエハの口径の増大に伴って、スリップラインやクロスハッチの発生しやすさの度合いが急激に増大する。しかし、本発明による技術を用いることにより、直径５０ｍｍより大きなＩｎＰ基板においても、スリップラインやクロスハッチの少ないエピタキシャルウエハを作製することが可能となる。なお、本発明による上述の基板昇温方法を用いることに加えて、基板降温時に降温レートを十分遅くすることを併用することも好ましい。
【００２４】
本発明の方法により、スリップラインやクロスハッチの少ないエピタキシャルウエハが製造可能であり、そのようなウエハを用いることによって、電子デバイスや光学素子などの作製の歩留まり向上や低価格化が可能となる。特に、５０ｍｍ（２インチ）径より大きなＩｎＰ基板においても、スリップラインやクロスハッチの低減が可能である。
【００２５】
（実施形態１）
実施形態１としては、ＧａＡｓ基板上に成長させられたＧａＡｓとＡｌＧａＡｓの多層構造を含むエピタキシャルウエハの製造例が、図２の模式的な断面図を参照しつつ説明される。ＧａＡｓ基板の大きさは直径１００ｍｍまたは１５０ｍｍであり、その導電タイプは半絶縁性であった。ＧａＡｓエピタキシャル層成長の原料としては、トリメチルガリウムとアルシンが用いられた。ＡｌＧａＡｓエピタキシャル層の成長原料としては、トリメチルガリウム、トリメチルアルミニウム、およびアルシンが用いられた。
【００２６】
基板加熱は、基板裏面に配置されたカーボンヒータによって行われた。温度測定に関しては、赤外線量および波長を測定するパイロメータと基板近傍に配置された熱電対との双方を用いることによって、温度測定の精度向上が図られた。キャリアガスとしては、水素が用いられた。エピタキシャル成長炉内の圧力は、３３３３Ｐａ（２５Ｔｏｒｒ）であった。
【００２７】
まず、５０℃以下の温度状態でＧａＡｓ基板がＯＭＶＰＥ炉内にセットされた。その後、通常の昇温レート３０℃／分で基板温度が上昇させられた。基板温度が４５０℃に達したときに、昇温レートが１０℃／分に低減された。この低減された昇温レートを５分間継続して、基板が５００℃まで加熱された。その後、５００℃から５６０℃まで、再び通常の昇温レート３０℃／分で基板が加熱された。この後に２回目の昇温レート低減処置として、５６０℃から６００℃までは１０℃／分の昇温レートで基板が加熱され、その６００℃に達するまでの間にアルシンが供給された。
【００２８】
基板温度が６００℃に達して５分間経過以後に、その温度において厚さ０．６μｍのＧａＡｓ層、厚さ０．２μｍのＡｌＧａＡｓ層、および厚さ０．４μｍのｎ−ＧａＡｓ層がこの順に成長させられた（図２参照）。最上層のｎ−ＧａＡｓ層には、シランを用いてシリコンが２．３Ｅ１７ｃｍ^-3だけドープされた。なお、それぞれの層を堆積する際に基板上に導入されるＩＩＩ族元素用原料ガスに対するＶ族元素用原料ガスのモル比（以下、Ｖ／ＩＩＩ比と称す）は、３０〜１００の範囲内で制御された。また、それぞれの層の成長レートは、約１〜２μｍ／時の範囲内にあった。前述のように、ＧａＡｓ層を成長させるにはトリメチルガリウムとアルシンを同時に供給し、ＡｌＧａＡｓ層を成長するにはトリメチルガリウム、トリメチルアルミニウム、およびアルシンが同時に供給された。
【００２９】
エピタキシャル層の成長終了後には、２０℃／分の降温レートでエピタキシャルウエハを冷却し、ウエハ温度が２００℃以下になってからエピタキシャル成長炉からそのウエハが取り出された。
【００３０】
エピタキシャル成長後のウエハは光学顕微鏡で観察され、その表面の凹凸状態が評価された。特に、ウエハの周縁から内側１０ｍｍの範囲については、全周観察された。これは、前述のように、ウエハの外周部に近いほどスリップやクロスハッチが生じ易いからである。本実施形態１の成長方法により製造されたウエハについては、スリップラインとクロスハッチはウエハ周縁から５ｍｍ以上内側の範囲で観察されなかった。他方、従来技術におけるように基板を通常の昇温レート３０℃／分で６００℃まで加熱した場合には、得られたエピタキシャルウエハ周縁から５ｍｍ以上内側においてもスリップラインが１本以上観察された。なお、本実施態様１で製造されたエピ構造は、電子デバイスに用いられるＭＥＳ（ｍｅｔａｌｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ構造に利用されるものである。
【００３１】
（実施形態２）
図２のエピタキシャルウエハ構造を成長させるに際し、どのような基板温度の時点で昇温レートを低減させればスリップラインやクロスハッチの低減効果が大きいかを明確にするために、種々の異なる基板温度で昇温レートを低減させた後にエピウエハを成長させ、それらのウエハ表面の変化について観察した。しかし、いずれの場合においても、通常の昇温レートは３０℃／分であって、低減後の昇温レートは１０℃／分であり、その低減昇温レートでは５分間の昇温が行なわれた。
【００３２】
表１に示されているように、昇温レート低減開始時の基板温度が２５０℃から３００℃の範囲にある場合には、その昇温レート低減の効果は確認できず、ウエハ周縁から５ｍｍ以上内側の範囲内でスリップラインまたはクロスハッチの発生が観察された。しかし、昇温レート低減開始時の基板温度が３５０℃以上である場合には、明らかにスリップラインやクロスハッチの発生が抑制されていた。昇温レート低減開始時の基板温度を上げて行っても、その抑制効果が維持されていた。しかし、基板温度６００℃までに昇温レートを低減させなければ、上述のような従来技術と同様の条件になって、スリップラインまたはクロスハッチがウエハ周縁から５ｍｍ以上内側の領域において観察された。
【００３３】
【表１】

【００３４】
（実施形態３）
図２のエピタキシャルウエハ構造を成長させるに際し、どのような昇温レート低減期間がスリップラインやクロスハッチの低減に効果が大きいかを明確にするために、種々の異なる期間だけ昇温レートを低減させたあとにエピウエハを成長させ、それらのウエハ表面の変化について観察した。しかし、いずれの場合においても、通常の昇温レートは３０℃／分であって、昇温レートの低減は基板温度４５０℃から開始させ、その低減後の昇温レートは１０℃／分であった。
【００３５】
表２に示されているように、昇温レート低減期間が４秒から８秒の範囲内である場合には、ウエハ周縁から５ｍｍ以上内側の範囲でスリップラインまたはクロスハッチの発生が確認され、昇温レート低減の効果が確認されなかった。しかし、昇温レート低減期間が１０秒以上である場合には、スリップラインやクロスハッチの発生が明らかに抑制され、その低減期間を相当時間まで伸ばしてもその抑制効果が維持されることが確認された。
【００３６】
【表２】

【００３７】
このほかに、３５０℃から６００℃までの範囲内の基板温度から種々の昇温レート低減期間を開始する多くの実験をも行ったところ、昇温レート低減期間の効果はどの基板温度から開始しても同様であった。
【００３８】
（実施形態４）
図２のエピタキシャルウエハ構造を成長させるに際し、どのような低減昇温レートがスリップラインやクロスハッチの低減に効果が大きいかを明確にするために、種々の異なる低減昇温レートを経たあとにエピウエハを成長させ、それらのウエハ表面の変化について観察した。しかし、いずれの場合においても、通常の昇温レートは３０℃／分であって、昇温レートの低減は基板温度４５０℃から開始させ、低減昇温レートの維持期間は５分間であった。
【００３９】
表３に示されているように、低減昇温レートが１５℃／分から３０℃／分までの範囲内である場合には、ウエハ周縁から５ｍｍ以上内側の範囲でスリップラインまたはクロスハッチの発生が確認され、昇温レート低減の効果が確認されなかった。
【００４０】
【表３】

【００４１】
（実施形態５）
図２のエピタキシャルウエハに関して、本発明による効果をより詳細に確認するために、通常の光学顕微鏡に加えてノマルスキ光学顕微鏡によってもエピタキシャルウエハの表面を拡大観察し、ウエハ面上におけるスリップ分布を確認するスリップマッピングを行なった。なお、本実施形態では、ウエハ径が１００ｍｍであった。
【００４２】
図３は、比較のために、従来技術によって処理されたエピタキシャルウエハの表面観察を示している。すなわち、図３においては、基板ウエハが３０℃／分の通常昇温レートで６００℃まで加熱された。図３の上段はウエハ上におけるスリップマップの概略図を表し、下段はノマルスキ光学顕微鏡写真を表している。
【００４３】
他方、図４は、本発明によって処理されたエピタキシャルウエハの表面観察を示している。すなわち、図４においては、３０℃／分の通常昇温レートで４５０℃まで基板を加熱し、基板温度４５０℃から５００℃までは低減昇温レート１０℃／分で５分間加熱し、その後に通常昇温レート３０℃／分に戻して５５０℃まで加熱し、５５０℃から６００℃までは再度１０℃／分の低減昇温レートで５分間加熱された。すなわち、昇温レートの低減が２回行われている。図３の場合と同様に、図４の上段はウエハ上におけるスリップマップの概略図を表し、下段はノマルスキ光学顕微鏡写真を表している。
【００４４】
図３のスリップマッピングによれば、従来技術によって得られたエピタキシャルウエハでは、その周縁から最大で１０ｍｍ以上内側の範囲でもクロスハッチが観察された。しかし、図４のスリップマッピングによれば、本発明によって２回の昇温レート低減を経て得られたエピタキシャルウエハでは、その周縁から１ｍｍ以内の狭い範囲内までクロスハッチの発生を抑制できていた。
【００４５】
（実施形態６）
実施形態６としては、ＩｎＰ基板上に成長させられたＩｎＰとＩｎＧａＡｓの多層構造を含むエピタキシャルウエハの製造例が、図５の模式的な断面図を参照しつつ説明される。ＩｎＰ基板の大きさは直径７６ｍｍであり、その導電タイプはｎ型であった。ＩｎＰエピタキシャル層成長の原料としては、トリメチルインジウムとフォスフィンが用いられた。ＩｎＧａＡｓエピタキシャル層成長の原料としては、トリメチルインジウム、トリメチルガリウム、およびアルシンが用いられた。
【００４６】
実施形態１の場合と同様に、基板加熱は、基板裏面に配置されたカーボンヒータによって行われた。温度測定に関しては、赤外線量および波長を測定するパイロメータと基板近傍に配置された熱電対との双方を用いることによって、温度測定の精度向上が図られた。キャリアガスとしては、水素が用いられた。エピタキシャル成長炉内の圧力は、３３３３Ｐａ（２５Ｔｏｒｒ）であった。
【００４７】
まず、５０℃以下の温度状態でＩｎＰ基板がＯＭＶＰＥ炉内にセットされた。その後、通常の昇温レート３０℃／分で基板温度が上昇させられた。基板温度が４５０℃に達したときに、昇温レートが１０℃／分に低減された。この低減された昇温レートを５分間継続して、基板が５００℃まで加熱された。その後、５００℃から６２０℃まで、再び通常の昇温レート３０℃／分で基板が加熱された。この後に２回目の昇温レート低減処置として、６２０℃から６５０℃までは再度１０℃／分の低減昇温レートで基板が加熱され、その６５０℃に達するまでの間にフォスフィンが供給された。
【００４８】
基板温度が６５０℃に達して５分間経過以後に、その温度において厚さ０．７μｍのｎ−ＩｎＰ層、厚さ２．５μｍのｎ−ＩｎＧａＡｓ層、および厚さ１μｍのｎ−ＩｎＰ層がこの順に成長させられた（図５参照）。各層には、シランを用いてシリコンがそれぞれ３．０Ｅ１７ｃｍ^-3、３．０Ｅ１５ｃｍ^-3、および３．０Ｅ１６ｃｍ^-3だけドープされた。なお、ＩｎＰ層とＩｎＧａＡｓ層の堆積に用いられる原料ガスにおけるＶ／ＩＩＩ比は、それぞれ２００と２０であった。また、それぞれの層の成長レートは、約２μｍ／時であった。前述の様に、ＩｎＧａＡｓ層を成長させるには、トリメチルインジウム、トリメチルガリウム、およびアルシンを同時に供給し、ＩｎＰ層を成長させるには、トリメチルインジウムとフォスフィンが同時に供給された。
【００４９】
エピタキシャル層の成長終了後には、２℃／分の降温レートでエピタキシャルウエハを冷却し、ウエハ温度が２００℃以下になってからエピタキシャル成長炉からそのウエハが取り出された。
【００５０】
エピタキシャル成長後のウエハは光学顕微鏡で観察され、その表面の凹凸状態が評価された。特に、ウエハの周縁から内側１０ｍｍの範囲については、全周観察された。本実施形態６の成長方法により製造されたウエハでは、スリップラインとクロスハッチはウエハ周縁から５ｍｍ以上内側の範囲で観察されなかった。他方、従来技術におけるように基板を通常の昇温レート３０℃／分で６５０℃まで加熱した場合には、得られたエピタキシャルウエハの周縁から５ｍｍ以上内側においてもクロスハッチが多数観察された。そのクロスハッチの最大面積領域は７ｍｍ×１０ｍｍであった。なお、本実施態様６で製造されたエピ構造は、光学素子として用いられる赤外用フォトダイオードに利用されるものである。
【００５１】
（実施形態７）
図５のエピタキシャルウエハ構造を成長させる際し、種々に径の異なる基板ウエハに対して、昇温レート低減の効果がどのように異なるかについて明確にするために、種々に異なる径のＩｎＰウエハを用いてエピウエハを成長させ、そのウエハ表面の変化いについて観察された。なお、本実施形態７では、実施形態６の場合と同様な基板昇温過程が採用された。
【００５２】
表４に示されているように、３０℃／分の通常昇温レートのみが用いられた場合であっても、径５０ｍｍのウエハではスリップラインやクロスハッチが観察されないが、７５ｍｍまたは１００ｍｍの径のウエハではウエハ周縁から５ｍｍ以上内側の範囲でスリップラインまたはクロスハッチの発生が確認された。
【００５３】
【表４】

【００５４】
他方、本実施形態７におけるように２回の低減昇温レートを含む基板加熱方法を用いれば、径が５０ｍｍ、７５ｍｍ、および１００ｍｍのいずれのウエハにおいても、スリップラインやクロスハッチの発生をウエハ周縁から５ｍｍ以内の範囲に抑制できることが確認された（表４参照）。
【００５５】
【発明の効果】
以上の用に、本方法によれば、スリップラインやクロスハッチの少ないエピタキシャルウエハが製造可能となり、そのウエハを用いた電子デバイスや光学素子の作製歩留まり向上と低価格化が可能となる。
【図面の簡単な説明】
【図１】本発明に関連する基板ウエハの昇温過程を示すグラフである。
【図２】本発明の実施形態の一例において成長させられたエピタキシャルウエハの積層構造を示す模式的な断面図である。
【図３】従来技術によって成長させられたエピタキシャルウエハ面におけるスリップとクロスハッチの分布を示す図である。
【図４】本発明によって成長させられたエピタキシャルウエハ面におけるクロスハッチの分布を示す図である。
【図５】本発明の実施形態の他の例において成長させられたエピタキシャルウエハの積層構造を示す模式的な断面図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an epitaxial wafer including a group III-V compound semiconductor substrate such as GaAs or InP and a group III-V compound semiconductor layer epitaxially grown thereon.
[0002]
[Prior art]
There are VPE (vapor phase epitaxy), OMVPE (organometallic vapor phase epitaxy), MBE (molecular beam epitaxy), etc. as the main epitaxial wafer manufacturing methods currently in practical use. Usually, these epi-wafer growth methods are selectively used from the viewpoints of required device characteristics and productivity. For example, the VPE method has an advantage that a high-purity thin film crystal can be grown at a high speed (a growth rate of 10 μm / hr or more is possible). The MBE method is suitable for the stacked growth of a field effect transistor (FET) structure for low noise applications. Furthermore, the OMVPE method is suitable for the stacked growth of FET structures and heterobipolar transistor (HBT) structures for high power applications, and is suitable for the growth of crystal films containing phosphorus such as InGaP.
[0003]
Such technical trends are described in detail in the “Electronic Materials” Industry Research Committee November 2000 issue pp18-26 by Shinichi Sawada, Toshio Ueda, Kei Tanaka, and Ryusuke Nakai.
[0004]
By the way, an epitaxial wafer including a III-V group compound semiconductor layer can be used for manufacturing various optical elements and electronic device elements. These optical elements include semiconductor lasers, light emitting diodes, light receiving diodes, solar cells, and the like. Electronic devices include Hall elements in addition to various transistors such as FETs and HBTs.
[0005]
In recent years, the demand for epitaxial wafers containing III-V compounds has increased rapidly with the demand for higher speed and higher capacity of data communication and the spread of wireless communication technology including mobile phones. In addition, demand for light emitting diodes used for display and solar cells used as clean energy sources tends to increase.
[0006]
In order to meet the demand for lower prices and mass production of these electronic device elements and optical elements, the wafer size has been increased. For example, a GaAs substrate shifts from a 4 inch diameter to a 5 inch diameter or even a 6 inch diameter, and an InP substrate shifts from a 2 inch diameter to a 3 inch diameter or a 4 inch diameter (compared to a GaAs substrate, It is difficult to increase the diameter of the InP substrate).
[0007]
[Problems to be solved by the invention]
However, GaAs or InP group III-V semiconductor wafers are more prone to slip lines or cross hatches than silicon wafers that are group IV semiconductors. The device yield tends to decrease due to the occurrence. These slip lines and cross hatches usually appear at the peripheral part of the wafer and become smaller toward the central part.
[0008]
Japanese Patent Laid-Open No. 6-132229 describes improvement of conditions for growing an epitaxial layer in order to suppress the occurrence of cross hatching on an InP substrate having a diameter of 50 mm. At the time of the publication of Japanese Patent Laid-Open No. 6-132229, the maximum diameter of the InP substrate that can be used was 50 mm. Currently, wafers with a diameter of 75 mm (3 inches) or 100 mm (4 inches) are available. It has become.
[0009]
In particular, it should be noted that the likelihood of occurrence of slip lines and cross hatches increases at an accelerated rate as the wafer size increases. Therefore, when the wafer size is increased as compared with the conventional case, there is a problem that the occurrence of slip lines and cross hatches on such a large wafer cannot be suppressed by the conventional technology. For example, the technique disclosed in JP-A-6-132229 is effective for suppressing the occurrence of cross hatching in an epitaxial layer on an InP substrate having a diameter of 50 mm, but when the diameter is increased, slip lines and The crosshatch cannot be suppressed sufficiently.
[0010]
In view of such a situation in the prior art, the present invention suppresses the occurrence of slip lines and cross hatches on an epitaxial wafer when a III-V compound semiconductor epitaxial layer is grown on a GaAs or InP substrate. It is an object. In particular, the purpose of the InP substrate is to suppress the generation of slip lines and cross hatches in a wafer having a diameter larger than 50 mm.
[0011]
The present invention aims to suppress the generation of slip lines and cross hatches particularly when an OMVPE method (metal organic vapor phase epitaxy) is used with respect to a method for producing an epitaxial wafer. It can also be obtained by the VPE method (vapor phase growth method) or the MBE method (molecular beam growth method).
[0012]
[Means for Solving the Problems]
In In the method for manufacturing an epitaxial wafer according to the present onset bright, epitaxially growing a group III-V compound semiconductor layer on a GaAs semiconductor base board having a size in the range greater than or less of 150 mm 100 mm, the cross-hatch or slip line generation In order to prevent this, the temperature increase rate is reduced at least once for a predetermined time within a temperature range of 350 ° C. or more and 600 ° C. or less during the temperature increase of the substrate before the epitaxial layer growth starts, and the reduced temperature increase The rate is greater than 0 ° C./min and less than or equal to 10 ° C./min, and the predetermined period during which the temperature increase rate is reduced is 10 seconds or more and 5 minutes or less.
When an InP substrate is used instead of the GaAs semiconductor substrate, the substrate diameter capable of confirming the effects of the present invention is limited to a range of more than 75 mm and not more than 100 mm, and the temperature rising rate is at least once or more. The heating process to be reduced must be performed within a temperature range in which the temperature is changed from 450 ° C. to 650 ° C. in the middle of the substrate temperature increase.
[0014]
Reduced heating step Atsushi Nobori rate is more preferably carried out twice. The epitaxial layer is preferably grown by the OMVPE method.
[0015]
In an epitaxial wafer including a group III-V compound semiconductor epitaxially grown by the manufacturing method of the present invention on an InP substrate having a diameter of greater than 75 mm and less than or equal to 100 mm , a cross hatch and a slip line are formed in an inner region of 5 mm or more from the periphery Can be prevented.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
When growing an epitaxial layer on a substrate wafer, the substrate is usually set in an OMVPE furnace at a temperature in the range of room temperature to 150 ° C., and the substrate is grown from that temperature to an epitaxial growth temperature in the range of 400-700 ° C. Heated. As the heating method, any of various methods such as resistance heating, lamp heating, high-frequency heating, or radiation heating may be used. The substrate temperature may be lowered to the epitaxial growth temperature after being once raised within the range of 700 to 850 ° C. which is equal to or higher than the epitaxial growth temperature.
[0017]
The present inventors have found from a number of experiments that slip lines and cross hatching occur in the process of raising the temperature of the substrate wafer. In particular, it has been found that the occurrence of slip lines and cross hatches greatly depends on the temperature rise rate of the substrate wafer.
[0018]
In this case, in order to suppress the slip line and the cross hatch, it is possible to raise the temperature of the substrate wafer over a sufficiently long time at a slow temperature rise rate. However, at such a slow temperature increase rate, the total time for growing the epitaxial layer becomes long, so that necessary raw material costs and power costs increase, which causes an increase in the price of the resulting epitaxial wafer.
[0019]
In order to solve this problem, the present inventors have conducted numerous experiments, and can reduce the occurrence of slip lines and cross hatches by reducing the temperature rising rate at least once during the temperature rising process of the substrate wafer. It was confirmed.
[0020]
FIG. 1 is a graph showing various temperature rising processes of a substrate wafer related to the present invention. That is, in the graph of FIG. 1, the horizontal axis represents time, and the vertical axis represents the substrate temperature. FIG. 1A shows a substrate wafer heating process according to the prior art, and the substrate temperature is heated from the initial temperature to the epitaxial growth temperature at a substantially constant heating rate. FIGS. 1B and 1C show a substrate wafer temperature rising process according to the present invention, in which the temperature rising rate is reduced at least once.
[0021]
When the present inventors examined the various substrate wafer temperature rising processes as shown in FIG. 1 in more detail, the following four points were also confirmed. That is, (1) it is preferable that the substrate temperature at the start of temperature increase rate reduction be 350 ° C. or higher. (2) The period during which the rate of temperature increase is reduced is preferably 10 seconds or longer. (3) The reduced rate of temperature rise is preferably 10 ° C./min or less, and may be reduced to the ultimate 0 ° C./min. (4) It is also preferable that the number of times of decreasing the temperature increase rate be two or more (see FIG. 1C). By further introducing these confirmed features, the effect of suppressing the occurrence of slip lines and cross hatches on the resulting epitaxial wafer can be further enhanced.
[0022]
The substrate temperature can be detected using a general-purpose thermometer such as a pyrometer or a thermocouple disposed near the substrate. In addition, the heating device can change the heating / cooling rate by monitoring the indicated value of the thermometer and controlling the electric power introduced to the heating device. In the present invention, by changing the temperature rising rate, it is possible to obtain a particularly remarkable effect that the occurrence of cross hatching and slip occurring on a GaAs or InP substrate wafer can be reduced.
[0023]
The technique disclosed in JP-A-6-132229 relates to an InP substrate having a diameter of 50 mm (2 inches), and an InP substrate having a diameter larger than 50 mm (2 inches) has not been put into practical use at the time of publication. As described above, as the diameter of the substrate wafer increases, the degree of ease of occurrence of slip lines and cross hatches increases rapidly. However, by using the technique according to the present invention, it is possible to produce an epitaxial wafer with few slip lines and cross hatches even on an InP substrate having a diameter larger than 50 mm. In addition to using the above-described substrate temperature increasing method according to the present invention, it is also preferable to use a combination of sufficiently slowing the temperature decreasing rate when the substrate temperature decreases.
[0024]
By the method of the present invention, an epitaxial wafer with few slip lines and cross hatches can be manufactured. By using such a wafer, it is possible to improve the production yield and reduce the cost of manufacturing electronic devices and optical elements. In particular, even with an InP substrate having a diameter larger than 50 mm (2 inches), slip lines and cross hatching can be reduced.
[0025]
(Embodiment 1)
As Embodiment 1, an example of manufacturing an epitaxial wafer including a multilayer structure of GaAs and AlGaAs grown on a GaAs substrate will be described with reference to the schematic cross-sectional view of FIG. The size of the GaAs substrate was 100 mm or 150 mm in diameter, and its conductivity type was semi-insulating. Trimethylgallium and arsine were used as raw materials for GaAs epitaxial layer growth. Trimethyl gallium, trimethyl aluminum, and arsine were used as the growth raw material for the AlGaAs epitaxial layer.
[0026]
Substrate heating was performed by a carbon heater disposed on the back surface of the substrate. Regarding temperature measurement, the accuracy of temperature measurement was improved by using both a pyrometer for measuring the amount and wavelength of infrared rays and a thermocouple arranged in the vicinity of the substrate. Hydrogen was used as the carrier gas. The pressure in the epitaxial growth furnace was 3333 Pa (25 Torr).
[0027]
First, a GaAs substrate was set in an OMVPE furnace at a temperature of 50 ° C. or lower. Thereafter, the substrate temperature was raised at a normal temperature increase rate of 30 ° C./min. When the substrate temperature reached 450 ° C., the rate of temperature increase was reduced to 10 ° C./min. The reduced temperature increase rate was continued for 5 minutes, and the substrate was heated to 500 ° C. Thereafter, the substrate was heated again from 500 ° C. to 560 ° C. at a normal temperature increase rate of 30 ° C./min. Thereafter, as a second temperature increase rate reduction treatment, the substrate was heated at a temperature increase rate of 10 ° C./min from 560 ° C. to 600 ° C., and arsine was supplied until the substrate reached 600 ° C.
[0028]
After 5 minutes have passed since the substrate temperature reached 600 ° C., a 0.6 μm thick GaAs layer, a 0.2 μm thick AlGaAs layer, and a 0.4 μm thick n-GaAs layer grew in this order. (See FIG. 2). The uppermost n-GaAs layer was doped with silicon by 2.3E17 cm ⁻³ using silane. The molar ratio of the group V element source gas to the group III element source gas introduced on the substrate when depositing each layer (hereinafter referred to as the V / III ratio) is in the range of 30-100. Controlled by. The growth rate of each layer was in the range of about 1 to 2 μm / hour. As described above, trimethylgallium and arsine were simultaneously supplied to grow the GaAs layer, and trimethylgallium, trimethylaluminum, and arsine were simultaneously supplied to grow the AlGaAs layer.
[0029]
After the growth of the epitaxial layer was completed, the epitaxial wafer was cooled at a temperature falling rate of 20 ° C./min, and the wafer was taken out from the epitaxial growth furnace after the wafer temperature became 200 ° C. or lower.
[0030]
The wafer after the epitaxial growth was observed with an optical microscope, and the surface roughness was evaluated. In particular, the entire circumference of the range of 10 mm from the periphery of the wafer was observed. This is because, as described above, the closer to the outer peripheral portion of the wafer, the easier the slip or cross hatch occurs. With respect to the wafer manufactured by the growth method of the first embodiment, no slip line and cross hatch were observed within a range of 5 mm or more from the wafer periphery. On the other hand, when the substrate was heated to 600 ° C. at a normal temperature increase rate of 30 ° C./min as in the prior art, one or more slip lines were observed even 5 mm or more inside from the periphery of the obtained epitaxial wafer. The epi structure manufactured in the first embodiment is used for a MES (metal semiconductor) FET structure used in an electronic device.
[0031]
(Embodiment 2)
When the epitaxial wafer structure of FIG. 2 is grown, various substrate temperatures are used in order to clarify at what substrate temperature point the temperature increase rate can reduce slip lines and cross hatching. Epi wafers were grown after the temperature increase rate was reduced by, and changes in the wafer surface were observed. However, in any case, the normal temperature increase rate is 30 ° C./min, and the temperature increase rate after reduction is 10 ° C./min. The temperature increase for 5 minutes is performed at the reduced temperature increase rate. It was.
[0032]
As shown in Table 1, when the substrate temperature at the start of temperature rise rate reduction is in the range of 250 ° C. to 300 ° C., the effect of the temperature rise rate reduction cannot be confirmed, and it is 5 mm or more from the wafer periphery. The occurrence of slip lines or cross hatches was observed within the inner area. However, when the substrate temperature at the start of temperature increase rate reduction is 350 ° C. or higher, the occurrence of slip lines and cross hatches was clearly suppressed. Even if the substrate temperature was raised at the start of temperature increase rate reduction, the suppression effect was maintained. However, unless the temperature rising rate is reduced to a substrate temperature of 600 ° C., slip lines or cross hatches were observed in a region 5 mm or more inside from the wafer periphery under the same conditions as in the prior art.
[0033]
[Table 1]

[0034]
(Embodiment 3)
When the epitaxial wafer structure of FIG. 2 is grown, the temperature increase rate is reduced for various different periods in order to clarify what temperature increase rate reduction period is effective in reducing slip lines and cross hatches. After that, epiwafers were grown and observed for changes in the wafer surface. However, in any case, the normal temperature increase rate is 30 ° C./min, and the temperature increase rate reduction starts from the substrate temperature of 450 ° C., and the temperature increase rate after the decrease is 10 ° C./min. It was.
[0035]
As shown in Table 2, when the temperature increase rate reduction period is in the range of 4 to 8 seconds, the occurrence of slip lines or cross hatches is confirmed in the range 5 mm or more from the wafer periphery, The effect of reducing the heating rate was not confirmed. However, when the temperature increase rate reduction period is 10 seconds or more, it is confirmed that the occurrence of slip lines and cross hatches is clearly suppressed, and that the suppression effect is maintained even if the reduction period is extended to a considerable time. It was done.
[0036]
[Table 2]

[0037]
In addition, when many experiments were started to start various temperature increase rate reduction periods from a substrate temperature in the range of 350 ° C. to 600 ° C., the effect of the temperature increase rate reduction period started from which substrate temperature. But it was the same.
[0038]
(Embodiment 4)
In order to clarify what reduced heating rate is effective in reducing slip lines and cross hatches when growing the epitaxial wafer structure of FIG. 2, the epitaxial wafer is subjected to various different reduced heating rates. And observed for changes in the wafer surface. However, in any case, the normal temperature increase rate was 30 ° C./min, and the decrease in the temperature increase rate was started from the substrate temperature of 450 ° C., and the maintenance period of the reduced temperature increase rate was 5 minutes.
[0039]
As shown in Table 3, when the reduced temperature increase rate is in the range from 15 ° C./min to 30 ° C./min, the occurrence of slip lines or cross hatches occurs in the range 5 mm or more from the wafer edge. As a result, the effect of reducing the heating rate was not confirmed.
[0040]
[Table 3]

[0041]
(Embodiment 5)
In order to confirm the effect of the present invention in more detail with respect to the epitaxial wafer of FIG. 2, the surface of the epitaxial wafer is enlarged and observed with a Nomarski optical microscope in addition to a normal optical microscope, and the slip distribution on the wafer surface is confirmed. Slip mapping was performed. In this embodiment, the wafer diameter is 100 mm.
[0042]
FIG. 3 shows a surface observation of an epitaxial wafer processed by the prior art for comparison. That is, in FIG. 3, the substrate wafer was heated to 600 ° C. at a normal temperature increase rate of 30 ° C./min. The upper part of FIG. 3 represents a schematic diagram of a slip map on the wafer, and the lower part represents a Nomarski optical micrograph.
[0043]
On the other hand, FIG. 4 shows a surface observation of an epitaxial wafer processed according to the present invention. That is, in FIG. 4, the substrate is heated to 450 ° C. at a normal temperature increase rate of 30 ° C./min, and is heated for 5 minutes at a reduced temperature increase rate of 10 ° C./min from the substrate temperature 450 ° C. to 500 ° C. The temperature was returned to the normal temperature increase rate of 30 ° C./min and heated to 550 ° C., and the temperature was increased from 550 ° C. to 600 ° C. at a reduced temperature increase rate of 10 ° C./min for 5 minutes. That is, the temperature increase rate is reduced twice. As in the case of FIG. 3, the upper part of FIG. 4 represents a schematic diagram of a slip map on the wafer, and the lower part represents a Nomarski optical micrograph.
[0044]
According to the slip mapping of FIG. 3, in the epitaxial wafer obtained by the conventional technique, a cross hatch was observed even in a range of 10 mm or more inside from the periphery. However, according to the slip mapping of FIG. 4, in the epitaxial wafer obtained through the two temperature rise rate reductions according to the present invention, the occurrence of cross hatching can be suppressed to a narrow range within 1 mm from the periphery.
[0045]
(Embodiment 6)
In the sixth embodiment, an example of manufacturing an epitaxial wafer including a multi-layer structure of InP and InGaAs grown on an InP substrate will be described with reference to the schematic cross-sectional view of FIG. The size of the InP substrate was 76 mm in diameter, and its conductivity type was n-type. Trimethylindium and phosphine were used as raw materials for InP epitaxial layer growth. Trimethylindium, trimethylgallium, and arsine were used as raw materials for InGaAs epitaxial layer growth.
[0046]
As in the case of Embodiment 1, substrate heating was performed by a carbon heater disposed on the back surface of the substrate. Regarding temperature measurement, the accuracy of temperature measurement was improved by using both a pyrometer for measuring the amount and wavelength of infrared rays and a thermocouple arranged in the vicinity of the substrate. Hydrogen was used as the carrier gas. The pressure in the epitaxial growth furnace was 3333 Pa (25 Torr).
[0047]
First, an InP substrate was set in an OMVPE furnace at a temperature of 50 ° C. or lower. Thereafter, the substrate temperature was raised at a normal temperature increase rate of 30 ° C./min. When the substrate temperature reached 450 ° C., the rate of temperature increase was reduced to 10 ° C./min. The reduced temperature increase rate was continued for 5 minutes, and the substrate was heated to 500 ° C. Thereafter, the substrate was heated again from 500 ° C. to 620 ° C. at a normal temperature increase rate of 30 ° C./min. Thereafter, as a second temperature increase rate reduction treatment, the substrate was heated again at a reduced temperature increase rate of 10 ° C./min from 620 ° C. to 650 ° C., and phosphine was supplied until the substrate reached 650 ° C.
[0048]
After 5 minutes have passed since the substrate temperature reached 650 ° C., an n-InP layer having a thickness of 0.7 μm, an n-InGaAs layer having a thickness of 2.5 μm, and an n-InP layer having a thickness of 1 μm were formed at that temperature. They were grown in order (see FIG. 5). Each layer silicon respectively by using a silane 3.0E17cm ^{^-3,} 3.0E15cm ^-3, and only 3.0E16cm ^-3 doped. The V / III ratio in the source gas used for depositing the InP layer and InGaAs layer was 200 and 20, respectively. The growth rate of each layer was about 2 μm / hour. As described above, trimethylindium, trimethylgallium, and arsine were simultaneously supplied to grow the InGaAs layer, and trimethylindium and phosphine were simultaneously supplied to grow the InP layer.
[0049]
After the growth of the epitaxial layer was completed, the epitaxial wafer was cooled at a temperature drop rate of 2 ° C./min, and the wafer was taken out from the epitaxial growth furnace after the wafer temperature became 200 ° C. or lower.
[0050]
The wafer after the epitaxial growth was observed with an optical microscope, and the surface roughness was evaluated. In particular, the entire circumference of the range of 10 mm from the periphery of the wafer was observed. In the wafer manufactured by the growth method of the sixth embodiment, slip lines and cross hatches were not observed in the range 5 mm or more inside from the wafer periphery. On the other hand, when the substrate was heated to 650 ° C. at a normal temperature increase rate of 30 ° C./min as in the prior art, many cross hatches were observed even 5 mm or more from the periphery of the obtained epitaxial wafer. The maximum area of the cross hatch was 7 mm × 10 mm. The epi structure manufactured in the sixth embodiment is used for an infrared photodiode used as an optical element.
[0051]
(Embodiment 7)
When the epitaxial wafer structure of FIG. 5 is grown, in order to clarify how the effect of reducing the temperature rise rate differs for substrate wafers having different diameters, InP wafers having different diameters are used. The epiwafer was grown and observed for changes in the wafer surface. In the seventh embodiment, a substrate heating process similar to that in the sixth embodiment is employed.
[0052]
As shown in Table 4, even when only a normal temperature increase rate of 30 ° C./min is used, slip lines and cross hatches are not observed on a wafer with a diameter of 50 mm, but a diameter of 75 mm or 100 mm. In the wafer No. 1, the occurrence of slip lines or cross hatches was confirmed within a range of 5 mm or more from the wafer periphery.
[0053]
[Table 4]

[0054]
On the other hand, if the substrate heating method including two reduced temperature increase rates as in the seventh embodiment is used, slip lines and cross hatches are generated in the wafer peripheral edge in any of wafers having a diameter of 50 mm, 75 mm, and 100 mm. It was confirmed that it can be suppressed within a range of 5 mm or less (see Table 4).
[0055]
【The invention's effect】
For the above, according to this method, an epitaxial wafer with few slip lines and cross hatches can be manufactured, and the production yield and cost reduction of electronic devices and optical elements using the wafer can be improved.
[Brief description of the drawings]
FIG. 1 is a graph showing a temperature rising process of a substrate wafer related to the present invention.
FIG. 2 is a schematic cross-sectional view showing a laminated structure of an epitaxial wafer grown in an example of an embodiment of the present invention.
FIG. 3 is a diagram showing slip and cross hatch distributions on an epitaxial wafer surface grown by a conventional technique.
FIG. 4 is a diagram showing a cross hatch distribution on the surface of an epitaxial wafer grown by the present invention.
FIG. 5 is a schematic cross-sectional view showing a laminated structure of an epitaxial wafer grown in another example of the embodiment of the present invention.

Claims

１００ｍｍより大きく１５０ｍｍ以下の範囲内の径を有するＧａＡｓ半導体基板上にＩＩＩ−Ｖ族化合物半導体層をエピタキシャル成長させるに際して、クロスハッチまたはスリップラインの発生を防止するために、そのエピタキシャル層成長開始前の基板昇温途中の３５０℃以上で６００℃以下の温度範囲内において所定時間だけ昇温レートを少なくとも１回以上低減させ、
前記低減される昇温レートは０℃／分より大きくて１０℃／分以下であり、
前記昇温レートが低減される前記所定期間は１０秒以上で５分以下である
ことを特徴とするエピタキシャルウエハの製造方法。In epitaxially growing a group III-V compound semiconductor layer on a GaAs semiconductor base board having a size in the range greater than or less of 150 mm 100 mm, in order to prevent the occurrence of cross-hatch or slip lines, the epitaxial layer grown before the start Decreasing the temperature rising rate at least once for a predetermined time within a temperature range of 350 ° C. or more and 600 ° C. or less during substrate temperature increase
The reduced Ru heating rate is less than 0 ° C. / large 10 ° C. / min from min,
The method for producing an epitaxial wafer, wherein the predetermined period during which the temperature rising rate is reduced is 10 seconds or more and 5 minutes or less.

７５ｍｍより大きく１００ｍｍ以下の範囲内の径を有するＩｎＰ半導体基板上にＩＩＩ−Ｖ族化合物半導体層をエピタキシャル成長させるに際して、クロスハッチまたはスリップラインの発生を防止するために、そのエピタキシャル層成長開始前の基板昇温途中の４５０℃以上で６５０℃以下の温度範囲内において所定時間だけ昇温レートを少なくとも１回以上低減させ、
前記低減される昇温レートは０℃／分より大きくて１０℃／分以下であり、
前記昇温レートが低減される前記所定期間は１０秒以上で５分以下である
ことを特徴とするエピタキシャルウエハの製造方法。 When an III-V compound semiconductor layer is epitaxially grown on an InP semiconductor substrate having a diameter in the range of more than 75 mm and not more than 100 mm, the substrate before the growth of the epitaxial layer is prevented in order to prevent the occurrence of cross hatching or slip lines. Reducing the temperature increase rate at least once in a temperature range of 450 ° C. or higher and 650 ° C. or lower during the temperature increase,
The reduced temperature rising rate is greater than 0 ° C./min and less than or equal to 10 ° C./min ,
The predetermined period during which the temperature rising rate is reduced is 10 seconds or more and 5 minutes or less.
An epitaxial wafer manufacturing method characterized by the above.

前記昇温レートの低減された加熱工程が２回行われることを特徴とする請求項１または２に記載のエピタキシャルウエハの製造方法。The method for manufacturing an epitaxial wafer according to claim 1, wherein the heating step with a reduced temperature increase rate is performed twice.

前記エピタキシャル層はＯＭＶＰＥ法によって成長させられることを特徴とする請求項１から３のいずれかの項に記載のエピタキシャルウエハの製造方法。 The epitaxial wafer manufacturing method according to claim 1, wherein the epitaxial layer is grown by an OMVPE method.

請求項１から４のいずれかの項に記載の製造方法によって製造されたことを特徴とするエピタキシャルウエハ。 An epitaxial wafer manufactured by the manufacturing method according to claim 1.

前記ＩｎＰ半導体基板とその上にエピタキシャル成長させられた前記ＩＩＩ−Ｖ族化合物半導体層とを含むエピタキシャルウエハであって、その周縁から５ｍｍ以上内側の領域にクロスハッチまたはスリップラインを有しないことを特徴とする請求項５に記載のエピタキシャルウエハ。 An epitaxial wafer including the InP semiconductor substrate and the III-V group compound semiconductor layer epitaxially grown thereon, and having no cross hatch or slip line in a region 5 mm or more from the periphery thereof The epitaxial wafer according to claim 5.