JP3926083B2 - 半導体装置、液晶表示装置、半導体装置の製造方法、液晶表示装置の製造方法 - Google Patents
半導体装置、液晶表示装置、半導体装置の製造方法、液晶表示装置の製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法、液晶表示装置およびその製造方法に関し、より特定的には、層間絶縁膜における絶縁破壊の発生を防止することが可能な半導体装置およびその製造方法、液晶表示装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、液晶表示装置の一種として、ポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置の開発が進んできている。このポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置は、従来のアモルファスシリコン薄膜電界効果トランジスタを用いた液晶表示装置に比べて、以下のような利点を有している。すなわち、第１の利点として、ポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置は高精細な表示画面を実現できる。また、第２の利点として、基板上に駆動回路と表示画素とを一体形成できるので、駆動回路を別の回路基板上などに準備して後から液晶の表示部と駆動回路とを接続する場合より、液晶表示装置の製造工程を簡略化できる。さらに、このように製造工程が簡略化できるので、結果的に液晶表示装置の低コスト化が可能である。また、レーザ結晶化技術を応用した低温ポリシリコン技術は低コスト化に有利であるとともに、基板として大型化が容易なガラス基板を使用することができるので、このレーザ結晶化技術を利用したポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置の開発も盛んに行なわれている。
【０００３】
上記のようなポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置としては、たとえば図８に示すような構造のものが挙げられる。図８は、従来の液晶表示装置を示す断面模式図であり、液晶表示装置の一部である薄膜電界効果トランジスタが形成されたガラス基板を示している。図８を参照して、従来の液晶表示装置を説明する。
【０００４】
図８を参照して、液晶表示装置は、駆動回路領域と表示画素領域とを有する。ガラス基板１０１上において、それぞれ駆動回路領域ではｐ型薄膜電界効果トランジスタ１１７が形成され、表示画素領域ではｎ型薄膜電界効果トランジスタ１１８および蓄積容量１１９が形成されている。
【０００５】
駆動回路領域においては、ガラス基板１０１上に下地膜１０２が形成されている。下地膜１０２上にはｐ型薄膜電界効果トランジスタ１１７のソース／ドレイン領域１０６ａ、１０６ｂとチャネル領域１０７とが同一レイヤの半導体膜としてのポリシリコン膜により形成されている。このソース／ドレイン領域１０６ａ、１０６ｂには、ｐ型の導電性不純物が注入されている。ソース／ドレイン領域１０６ａ、１０６ｂとチャネル領域１０７との上には、ゲート絶縁膜として作用する絶縁膜１０８が形成されている。チャネル領域１０７上の領域において、絶縁膜１０８上にはゲート電極１０９ａが形成されている。ゲート電極１０９ａ上には、保護膜１１１が形成されている。ソース／ドレイン領域１０６ａ、１０６ｂ上において、保護膜１１１と絶縁膜１０８との一部をエッチングにより除去することによりコンタクトホール１１２ａ、１１２ｂが形成されている。コンタクトホール１１２ａ、１１２ｂの内部から保護膜１１１の上部表面上にまで延在するように電極１１３ａ、１１３ｂが形成されている。電極１１３ａ、１１３ｂと保護膜１１１との上には絶縁膜１１４が形成されている。
【０００６】
液晶表示装置の表示画素領域においては、ガラス基板１０１上に下地膜１０２が形成されている。この下地膜１０２上には、ｎ型薄膜電界効果トランジスタ１１８のソース／ドレイン領域１０４ａ、１０４ｂとチャネル領域１０５とが同一レイヤの半導体膜としてのポリシリコン膜により形成されている。また、下地膜１０２上には、ソース／ドレイン領域１０４ａ、１０４ｂおよびチャネル領域１０５を形成する半導体膜と同一レイヤの半導体膜を用いて蓄積容量１１９の下部電極１０３が形成されている。ソース／ドレイン領域１０４ａ、１０４ｂとチャネル領域１０５と下部電極１０３との上には、絶縁膜１０８が形成されている。この絶縁膜１０８はｎ型薄膜電界効果トランジスタ１１８のゲート絶縁膜として作用する部分および蓄積容量１１９の誘電体膜として作用する部分を含む。すなわち、チャネル領域１０５上に位置する絶縁膜１０８はゲート絶縁膜として作用し、下部電極１０３上に位置する絶縁膜１１８は誘電体膜として作用する。チャネル領域１０５上に位置する領域においては、絶縁膜１０８上にゲート電極１０９ｂが形成されている。また、下部電極１０３上に位置する領域においては、誘電体膜としての絶縁膜１０８上に共通電極１１０が形成されている。ゲート電極１０９ｂと共通電極１１０との上には保護膜１１１が形成されている。保護膜１１１と絶縁膜１０８との一部をエッチングにより除去することにより、コンタクトホール１１２ｃ〜１１２ｅが形成されている。このコンタクトホール１１２ｃ〜１１２ｅの内部から保護膜１１１の上部表面上にまで延在するように、それぞれ電極１１３ｃ〜１１３ｅが形成されている。電極１１３ｃ〜１１３ｅと保護膜１１１との上には絶縁膜１１４が形成されている。この後、表示画素領域では、通常の工程に従って透明電極などを形成し液晶表示装置を製造する。
【０００７】
次に、図８に示した液晶表示装置の製造方法を簡単に説明する。図８を参照して、まずガラス基板１０１上にＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）によって下地膜１０２を形成する。下地膜１０２としてはシリコン窒化膜およびシリコン酸化膜の２層膜を用いることができる。この下地膜１０２上にアモルファスシリコン膜を形成する。エキシマレーザを用いてアモルファスシリコン膜をアニールすることにより、ｐ型薄膜電界効果トランジスタ１１７およびｎ型薄膜電界効果トランジスタ１１８のチャネル領域となるべきポリシリコン膜を形成する。この後、形成されたポリシリコン膜上にレジスト膜を形成する。このレジスト膜をマスクとして用いてドライエッチングによりチャネル領域１０７、１０５となるべき領域を含むポリシリコン膜および下部電極１０３となるべきポリシリコン膜を形成する。その後レジスト膜を除去する。
【０００８】
次に、蓄積容量１１９の下部電極１０３となるべきポリシリコン膜にｎ型の導電性不純物を注入する。このようにして、下部電極１０３が形成される。次に、ゲート絶縁膜および容量電極１１９の誘電体膜となる絶縁膜１０８を形成する。この絶縁膜１０８としては、たとえばＴＥＯＳ（Tetra Etyle Ortho Silicate）を原料ガスとして用いたＰＥＣＶＤ（以下、ＴＥＯＳ ＰＥＣＶＤという）を用いて形成したシリコン酸化膜を用いることができる。この絶縁膜１０８上にスパッタリング法を用いてクロム膜を形成する。このクロム膜上にレジスト膜を形成する。このレジスト膜をマスクとして用いて、エッチングによりクロム膜の一部を除去することにより、ゲート電極１０９ａ、１０９ｂおよび共通電極１１０を形成する。その後、ｎ型の導電性不純物を所定の領域に注入することにより、ソース／ドレイン領域１０４ａ、１０４ｂを形成する。また、所定の領域にｐ型の導電性不純物を注入することにより、ソース／ドレイン領域１０６ａ、１０６ｂを形成する。ｎ型の導電性不純物としては、たとえばリンイオンを用いることができ、ｐ型の導電性不純物としては、たとえばボロンイオンを用いることができる。このようにして、ｐ型薄膜電界効果トランジスタ１１７とｎ型薄膜電界効果トランジスタ１１８とが形成される。
【０００９】
次に、ゲート電極１０９ａ、１０９ｂおよび共通電極１１０の上に層間絶縁膜としての保護膜１１１を形成する。この保護膜１１１として、ＴＥＯＳ ＰＥＣＶＤを用いて形成されたシリコン酸化膜を用いることができる。この後、加熱温度を４００℃とした活性化アニールを行なう。保護膜１１１上にレジスト膜を形成する。このレジスト膜をマスクとして、保護膜１１１と絶縁膜１０８との一部を除去することにより、コンタクトホール１１２ａ〜１１２ｅを形成する。その後レジスト膜を除去する。コンタクトホール１１２ａ〜１１２ｅの内部と保護膜１１１の上部表面上とにクロム膜を形成する。このクロム膜の膜厚は１００ｎｍとする。クロム膜上にスパッタリング法を用いてアルミニウム系の合金膜を形成する。このアルミニウム系の合金膜の膜厚は４００ｎｍとする。このアルミニウム系の合金膜上にレジスト膜を形成する。このレジスト膜をマスクとして、アルミニウム系の合金膜とクロム膜とをエッチングにより除去することにより、電極１１３ａ〜１１３ｅを形成する。その後レジスト膜を除去する。この電極１１３ａ〜１１３ｅは、上述のクロム膜とアルミニウム系の合金膜とからなる。
【００１０】
その後、水素プラズマを用いてチャネル領域１０５、１０７の水素化を行なうことにより、薄膜電界効果トランジスタの特性の向上および安定化を図る。そして、電極１１３ａ〜１１３ｅ上に絶縁膜１１４を形成する。このようにして、図８に示すような構造を得ることができる。
【００１１】
駆動回路領域においては、図示したｐ型薄膜電界効果トランジスタ１１７以外にもｎ型薄膜電界効果トランジスタを上述の手法を用いて同時に形成する。そして、これらを組合せて駆動回路を構成する。また、表示画素領域においては、ｎ型薄膜電界効果トランジスタ１１８と別途形成される透明電極とを電気的に接続することにより表示画素を形成する。さらに、これらの素子が形成されたガラス基板１０１を、カラーフィルタや対向電極が形成されたもう一方のガラス基板と貼り合わせる。そして、これらのガラス基板の間に形成された間隙に液晶を注入、封止するなどの所定の工程を実施することにより、液晶表示装置を得ることができる。
【００１２】
ここで、保護膜１１１に用いたＴＥＯＳ ＰＥＣＶＤによって形成されたシリコン酸化膜は欠陥密度や界面準位が少ない。このため、ゲート絶縁膜としてこのＴＥＯＳ ＰＥＣＶＤによるシリコン酸化膜を使用する場合、トランジスタの電気的特性が向上する。また、図８に示した液晶表示装置のように、保護膜１１１としてＴＥＯＳ ＰＥＣＶＤによるシリコン酸化膜を使用した場合、上述のようにＴＥＯＳ ＰＥＣＶＤによるシリコン酸化膜は欠陥密度が低く、不要な電荷の蓄積などが少ないことから、薄膜電界効果トランジスタの電気的特性がこのような電荷の蓄積によって劣化することを防止できる。また、このＴＥＯＳ ＰＥＣＶＤによるシリコン酸化膜のカバレッジは非常に良好であり、薄膜電界効果トランジスタによって形成された段差部などを容易に平坦化できる。このため、保護膜１１１の上部表面に段差部はほとんど形成されないため、保護膜１１１上に形成される配線や電極などにおいてこの段差部の存在に起因する断線や短絡などが発生することを防止できる。
【００１３】
【発明が解決しようとする課題】
このように、ＴＥＯＳ ＰＥＣＶＤにるシリコン酸化膜を層間絶縁膜やゲート絶縁膜として用いた半導体装置またはそのような半導体装置を用いた液晶表示装置には、上述のような利点がある。しかし、このＴＥＯＳ ＰＥＣＶＤによるシリコン酸化膜を半導体装置に適用することにより以下に述べるような問題が発生していた。
【００１４】
すなわち、ＴＥＯＳ ＰＥＣＶＤを用いてシリコン酸化膜を形成する場合、ＴＥＯＳ ＰＥＣＶＤを行なった成膜装置の反応室について、形成されるシリコン酸化膜の膜質を維持するために定期的にクリーニング処理を行なう必要がある。そして、このクリーニング処理では、比較的単価の高いＮＦ3ガスを多量に消費していた。この結果、ＴＥＯＳ ＰＥＣＶＤによって形成されるシリコン酸化膜の成膜コストは、このようなクリーニング処理に伴って発生する費用などを考慮すると非常に高くなっていた。特に、ＴＥＯＳ ＰＥＣＶＤによって形成されるシリコン酸化膜を層間絶縁膜として用いる場合には、層間絶縁膜としてのある程度の膜厚が要求される。そして、上記のクリーニング処理は、累積成膜膜厚が所定の値となった場合に行われるため、反応室内のクリーニング処理を行なう頻度が高くなる。この結果、クリーニング処理に伴う費用が高くなるため、最終的な液晶表示装置の製造コストが上昇することになっていた。
【００１５】
また、図９を参照して、液晶表示装置の表示画素領域では、ｎ型薄膜電界効果トランジスタ１１８と透明なＩＴＯ画素電極１１６とからなる表示画素がマトリックス状に配置されている。図９は、図８に示した液晶表示装置の表示画素領域の部分回路図である。このｎ型薄膜電界効果トランジスタ１１８のソース領域はソース線１２８と電気的に接続されている。ｎ型薄膜電界効果トランジスタ１１８のゲート電極はゲート線１２９と電気的に接続されている。また、ゲート線１２９とほぼ平行に延びるように共通配線１２６が形成されている。このように、ソース線１２８と共通配線１２６およびゲート線１２９とはそれぞれ異なる方向に延びるように形成されている。このため、たとえば、ソース線１２８と共通配線１２６とがオーバーラップする領域１３１、またはソース線１２８とゲート線１２９とがオーバーラップする領域１３０が形成される。このようなオーバーラップする領域１３１は、図１０に示すように、共通配線１２６とソース線１２８（図９参照）に対応する電極１１３ｃの延在部１２７とが保護膜１１１を介して重なる（オーバーラップする）領域である。ここで、図１０は、図８に示した液晶表示装置の他の領域における断面模式図である。図１０を参照して、共通配線１２６は、ゲート電極１０９ｂと同一レイヤの導電体膜により形成されている。
【００１６】
そして、延在部１２７と共通配線１２６とが保護膜１１１を介して重なる領域１３１では、保護膜１１１において塵などの異物の存在が原因となった欠陥が発生した場合、電極１１３ｃの延在部１２７と共通配線１２６とが短絡するなどのトラブルが発生する場合がある。
【００１７】
従来のアモルファスシリコン薄膜電界効果トランジスタを用いた液晶表示装置では、表示画素領域が形成された基板とは別の回路基板上に駆動回路が形成されていた。このため、この表示画素領域が形成された基板上の表示画素と回路基板上の駆動回路とを接続する工程を実施する必要があった。そして、表示画素領域において上記のような短絡などの不良が発生した場合、たとえば領域１３１において短絡が発生した場合、以下のような手法で不良の発生した液晶表示装置を救済していた。すなわち、まず、短絡の発生したソース線１２８をカットすることにより短絡部を孤立させる。そして、冗長回路を駆動回路側で準備しておき、この冗長回路により新たにこの短絡部が切り離されたソース線１２８へ信号を送ることが可能なように配線する。この結果、短絡部以外の部分に画素に信号を送ることができる。
【００１８】
しかし、上述のように、ポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置では、駆動回路が表示画素の形成されたガラス基板上に一体形成されている。そのため、ポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置において、上記の冗長回路を介して信号を伝送する際の配線容量の増加に対応可能なように、表示画素領域へ供給される信号の駆動能力を大きくすることは実質上困難であった。この結果、上述のように表示画素領域の外側に冗長回路（リペア配線）を形成して短絡の発生した液晶表示装置を救済するという手法は、ポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置では採用することが難しかった。その結果、上記のように保護膜１１１における欠陥などによって短絡が起こると、その短絡が起こった液晶表示装置はほとんど救済されることなく不良品となるため、液晶表示装置の製造工程における歩留りが低下することになっていた。
【００１９】
つまり、従来のポリシリコン薄膜電界効果トランジスタを用いた駆動回路一体型の液晶表示装置では、駆動回路をガラス基板上に一体的に形成することによる低コスト化は実現可能であるが、一方、層間絶縁膜の欠陥などに起因する短絡などの不良の救済が難しいため、歩留りが低下することによって製造コストが上昇するという問題が発生していた。また、層間絶縁膜の欠陥を低減するために上述のＴＥＯＳ ＰＥＣＶＤによるシリコン酸化膜を層間絶縁膜として用いる場合、やはり製造コストが上昇していた。
【００２０】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、製造コストを低減することが可能な半導体装置およびその製造方法を提供することである。
【００２１】
この発明のもう１つの目的は、製造コストを低減することが可能な液晶表示装置およびその製造方法を提供することである。
【００２２】
【課題を解決するための手段】
この発明の１の局面における半導体装置は、基板と薄膜電界効果トランジスタと下層層間絶縁膜と上層層間絶縁膜と下層導電体膜と上層導電体膜とを備える。薄膜電界効果トランジスタは基板上に形成され、ソースおよびドレイン領域とゲート電極とを含む。下層層間絶縁膜は、薄膜電界効果トランジスタのゲート電極に接触するように薄膜電界効果トランジスタ上に形成され、ＴＥＯＳを原料ガスとして用いるプラズマ化学気相成長法により形成されたシリコン酸化膜からなる。上層層間絶縁膜は下層層間絶縁膜の上部表面の全面に接するように形成され、下層層間絶縁膜と異なる種類の絶縁膜からなり、プラズマ化学気相成長法を用いて形成されるシリコン窒化膜を含む。下層間絶縁膜と上層層間絶縁膜とにはソースおよびドレイン領域の少なくともいずれか一方の表面を露出させるコンタクトホールが形成される。下層導電体膜は下層層間絶縁膜下に位置する領域に形成され、下層層間絶縁膜と接触する。上層導電体膜は、コンタクトホールの内部から上層層間絶縁膜の上部表面上において下層導電体膜上に位置する領域まで延在するように形成され、ソースおよびドレイン領域の少なくともいずれか一方と接続されている。
【００２３】
このようにすれば、薄膜電界効果トランジスタのゲート電極および下層導電体膜と、上層層間絶縁膜の上部表面上にまで延在する上層導電体膜との間には、下層層間絶縁膜と上層層間絶縁膜という少なくとも２層の絶縁膜が存在する。そして、下層層間絶縁膜に局所的に亀裂などの損傷が発生した場合、上層層間絶縁膜と下層層間絶縁膜との間には境界面が存在するため、この下層層間絶縁膜に発生した亀裂の伝播は一旦この境界面で停止する。これにより、上層層間絶縁膜にまで上記亀裂が伝播することを防止できる。この結果、下層層間絶縁膜と上層層間絶縁膜との２層を貫通するような欠陥が発生する確率は、ゲート電極および下層導電体膜上に層間絶縁膜を１層だけ形成する場合よりもより小さくなる。このため、上記のような欠陥の発生による半導体装置の歩留りの低下を抑制できるので、半導体装置の製造コストを低減できる。
【００２４】
また、層間絶縁膜を形成する際に、層間絶縁膜を形成した当初から層間絶縁膜に欠陥が発生している場合がある。ゲート電極と上層導電体膜との間に層間絶縁膜を１層だけ形成する場合、このような欠陥の存在は、直ちに層間絶縁膜の上部表面上に形成された上層導電体膜とゲート電極や下層導電体膜との間の短絡といった欠陥の原因となる。しかし、本発明のように下層層間絶縁膜と上層層間絶縁膜という２層以上の膜により上記絶縁膜を構成すれば、たとえ下層層間絶縁膜を形成する際に、異物などに起因する欠陥が下層層間絶縁膜に発生しても、このような欠陥が発生した領域とほぼ同じ領域上に重なるように上層層間絶縁膜においても欠陥が発生する確率は非常に低いため、下層および上層層間絶縁膜を貫通するような欠陥の発生確率を低減できる。この結果、ゲート電極および下層導電体膜と上層層間絶縁膜の上部表面上に形成された配線などの上層導電体膜との間の短絡の発生を防止できる。
【００２６】
また、下層層間絶縁膜として用いる、ＴＥＯＳを原料ガスとして用いるプラズマ化学気相成長法（ＰＥＣＶＤ）によるシリコン酸化膜（ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜）は、欠陥密度が低く、また電荷の蓄積が少ないなど、特に膜質が優れている。このため、下層層間絶縁膜の直下部にある薄膜電界効果トランジスタの電気的特性がこのような電荷の蓄積によって劣化することを防止できる。さらに、下層層間絶縁膜下に位置する下層導電体膜と上層層間絶縁膜上に位置する上層導電体膜との間の絶縁を確実に行なうことができる。
【００２７】
また、このようなＴＥＯＳ ＰＥＣＶＤシリコン酸化膜は、カバレッジも非常に良好であるため、空隙などの欠陥部を形成することなく薄膜電界効果トランジスタを確実に埋込むことができる。また、薄膜電界効果トランジスタによる段差を、このＴＥＯＳ ＰＥＣＶＤシリコン酸化膜によって確実に平坦化することができるので、上層層間絶縁膜上に上記薄膜電界効果トランジスタに起因する段差部が形成されることを防止できる。このため、上層層間絶縁膜上に形成される配線などの導電層が薄膜電界効果トランジスタに起因する段差部の影響で断線したりすることを防止できる。
【００２８】
また、下層層間絶縁膜と上層層間絶縁膜との合計膜厚は、薄膜電界効果トランジスタと導電体膜との間の絶縁を確保すると同時に薄膜電界効果トランジスタによる段差部の影響を軽減するために一定以上の膜厚が必要である。この場合、従来のようにこの必要な膜厚を有するＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を層間絶縁膜として形成すると、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜の成膜処理を行なった成膜装置の反応室（チャンバ）の内部を高い頻度でクリーニング処理する必要があった。しかし、本発明では下層層間絶縁膜についてＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を適用し、上層層間絶縁膜についてより低コストな他の絶縁膜を適用することが可能である。このため、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜の膜厚を低減できるので、反応室のクリーニング処理の頻度を低減できる。この結果、半導体装置の製造コストを低減することができる。
【００３０】
また、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜の成膜コストと比べると、シリコン窒化膜の成膜コストは低い。これは、反応室のクリーニングコストがシリコン酸化膜の場合はＴＥＯＳ ＰＥＣＶＤシリコン酸化膜より低いことなどが原因である。このため、半導体装置の製造コストを確実に低減することができる。
【００３２】
また、たとえば下層層間絶縁膜のシリコン酸化膜をＰＥＣＶＤ装置を用いて形成する場合、同じ装置を用いてシリコン窒化膜を形成することができる。このため、本発明を実施するために新たな成膜装置などを準備する必要がないため、半導体装置の製造コストが増大することを防止できる。
【００３３】
また、下層層間絶縁膜のシリコン酸化膜と上層層間絶縁膜のシリコン窒化膜とを同じプラズマ化学気相成長法を用いて形成すれば、下層層間絶縁膜と上層層間絶縁膜とを連続して同一の装置を用いて形成することが可能となるので、半導体装置の製造工程の簡略化を図ることができる。
【００３４】
上記１の局面における半導体装置では、下層層間絶縁膜の膜厚に対する、上層層間絶縁膜の膜厚の比率が０．５以上６以下であることが好ましい。
【００３５】
この場合、上記比率が０．５未満になると、上層層間絶縁膜と下層層間絶縁膜との合計膜厚に対する、シリコン酸化膜を含む下層層間絶縁膜の膜厚の比率が相対的に大きくなるため、下層層間絶縁膜を形成するためにＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を用いた場合に、コスト削減効果が十分には得られなくなる。一方、上記比率が６を超えると、下層層間絶縁膜の膜厚が薄くなるため、ＴＥＯＳＰＥＣＶＤシリコン酸化膜を下層層間絶縁膜として用いた場合、このＴＥＯＳＰＥＣＶＤシリコン酸化膜による十分な絶縁効果などを得ることが困難になる。このため、上記のような比率であれば、確実に下層層間絶縁膜のシリコン酸化膜による絶縁効果などに起因する高い信頼性を得られると同時に、十分なコスト削減効果を得ることができる。
【００３６】
この発明の他の局面における液晶表示装置は、上記１の局面における半導体装置を備える。
【００３７】
このようにすれば、液晶表示装置の表示画素領域に形成される薄膜電界効果トランジスタおよびその周辺構造に、本発明による半導体装置を適用することによって、液晶表示装置の製造コストを低減すると同時に、液晶表示装置の信頼性を向上させることができる。
【００３８】
この発明の別の局面における半導体装置の製造方法では、基板上にソースおよびドレイン領域とゲート電極とを有する薄膜電界効果トランジスタと下層導電体膜とを形成する。薄膜電界効果トランジスタと下層導電体膜との上に、薄膜電界効果トランジスタのゲート電極と下層導電体膜とに接触するように、ＴＥＯＳを原料ガスとして用いたプラズマ化学気相成長法により、シリコン酸化膜からなる下層層間絶縁膜を形成する。下層層間絶縁膜の上部表面の全面に接するように、下層層間絶縁膜と異なる種類の絶縁膜からなる上層層間絶縁膜を形成する。下層層間絶縁膜と上層層間絶縁膜とを部分的にエッチングにより除去することにより、ソースおよびドレイン領域の少なくともいずれか一方の表面を露出させるようにコンタクトホールを形成する。コンタクトホールの内部から上層層間絶縁膜の上部表面上において下層導電体膜上に位置する領域まで延在するように、ソースおよびドレイン領域の少なくともいずれか一方と接続する導電体膜を形成する。上層層間絶縁膜を形成する工程はプラズマ化学気相成長法を用いてシリコン窒化膜を形成する工程を含む。
【００３９】
このようにすれば、本発明の上記１の局面における半導体装置を容易に形成することができる。
【００４１】
また、下層層間絶縁膜として、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を用いることができる。このＴＥＯＳ ＰＥＣＶＤシリコン酸化膜は、優れた膜質を有するため、確実に薄膜電界効果トランジスタが形成された層と上層層間絶縁膜上に形成される上層導電体膜との間の絶縁を維持できる。また、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜はカバレッジも良好であるため、薄膜電界効果トランジスタの存在に起因する上層層間絶縁膜上における段差部の発生を防止できる。この結果、半導体装置の信頼性を向上させることができる。
【００４３】
また、シリコン窒化膜の成膜コストは、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜より低いため、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜により上層層間絶縁膜および下層層間絶縁膜の両方を形成する場合より、半導体装置の製造コストを低減することができる。
【００４５】
また、下層層間絶縁膜として膜質の優れるＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を形成した場合に、このシリコン酸化膜を形成するために用いたＰＥＣＶＤ装置をそのままシリコン窒化膜の成膜に適用できる。このため、シリコン窒化膜を形成するために新たに成膜装置を準備する必要がない。この結果、膜質の良好なＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を下層層間絶縁膜として利用することにより半導体装置の信頼性を向上させると同時に、半導体装置の製造コストの上昇を抑制できる。
【００４６】
上記別の局面における半導体装置の製造方法では、上層層間絶縁膜を形成する工程において、下層層間絶縁膜の膜厚に対する上層層間絶縁膜の膜厚の比率が０．５以上６以下となるように上層層間絶縁膜を形成することが好ましい。
【００４７】
この場合、上記比率が０．５未満になると、上層層間絶縁膜と下層層間絶縁膜との合計膜厚に対する下層層間絶縁膜の膜厚の比率が相対的に大きくなる。このため、下層層間絶縁膜を形成するためにＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を用いた場合、コスト削減効果が十分には得られなくなる。一方、上記比率が６を超えると、下層層間絶縁膜の膜厚が薄くなるため、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を下層層間絶縁膜として用いた場合、このＴＥＯＳ ＰＥＣＶＤシリコン酸化膜による十分な絶縁効果や平坦化効果などを得ることが困難になる。この結果、上記のような比率であれば、確実に下層層間絶縁膜のシリコン酸化膜による高い信頼性を得られると同時に、十分なコスト削減効果を得ることができる。
【００４８】
上記別の局面における半導体装置の製造方法では、下層層間絶縁膜を形成する工程の後、上層層間絶縁膜を形成する工程に先立ち水素プラズマ処理を行なう工程をさらに備えることが好ましい。
【００４９】
この場合、下層層間絶縁膜が水素プラズマ処理を行なう際に薄膜電界効果トランジスタを保護する保護膜として作用する。このため、水素プラズマ処理により薄膜電界効果トランジスタが損傷を受けることを防止できる。
【００５０】
また、下層層間絶縁膜を形成した後水素プラズマ処理を行なっているので、上層層間絶縁膜として採用する材料については、水素プラズマ処理における水素プラズマの透過性について考慮する必要はない。このため上層層間絶縁膜の材料選択の自由度をより大きくすることができる。
【００５１】
また、従来のようにある程度の膜厚の層間絶縁膜を形成した後水素プラズマ処理を行なう場合には、水素プラズマがこの層間絶縁膜を透過して薄膜電界効果トランジスタのチャネル領域などへと到達する必要があるため、水素プラズマ処理の処理時間を層間絶縁膜の膜厚に比例してある程度長くする必要があった。しかし、本発明によれば、下層層間絶縁膜の膜厚を従来の層間絶縁膜の膜厚より十分薄くしておけば、水素プラズマ処理の処理時間を大幅に短縮することができる。この結果、半導体装置の製造工程に要する時間を短縮することができるので、半導体装置の製造コストを低減することができる。
【００５２】
上記別の局面における半導体装置の製造方法では、水素プラズマ処理を行なう工程に先立ち、アニール処理を行なう工程をさらに備えることが好ましい。
【００５３】
このように、水素プラズマ処理に先立ってソースおよびドレイン領域に注入した不純物の活性化を行なうためのアニール処理を行なっているので、水素プラズマ処理によってチャネル領域などへと注入された水素原子がこのアニール処理における熱などによってチャネル領域から他の領域へと拡散することを防止できる。この結果、高い信頼性を有する半導体装置を容易に得ることができる。
【００５４】
上記別の局面における半導体装置の製造方法では、水素プラズマ処理を行なう工程と連続して、上層層間絶縁膜を形成する工程を行なうことが好ましい。
【００５５】
この場合、プラズマ化学気相成長法を実施するためのＰＥＣＶＤ装置を流用して水素プラズマ処理を行なうようにすれば、水素プラズマ処理と上層層間絶縁膜の形成工程とを連続して行なうことができる。この結果、半導体装置の製造工程を簡略化することができるので、半導体装置の製造に要する時間を短縮することができる。
【００５８】
上記別の局面における半導体装置の製造方法では、下層層間絶縁膜を形成する工程の後、上層層間絶縁膜を形成する工程に先立ち下層層間絶縁膜の表面から異物を除去する洗浄工程をさらに備えることが好ましい。
【００５９】
このようにすれば、下層層間絶縁膜の表面に塵などの異物が付着しているような場合、この洗浄工程によってこれらの異物を確実に除去することができる。このため、このような異物に起因して上層層間絶縁膜に欠陥が発生することを防止できる。この結果、上層層間絶縁膜の欠陥に起因する絶縁不良といった問題の発生を確実に防止できるので、半導体装置の信頼性を向上させることができる。
【００６０】
上記別の局面における半導体装置の製造方法では洗浄工程において接触式洗浄法および非接触式洗浄法の少なくともいずれか一方を用いることが好ましい。
【００６１】
上記別の局面における半導体装置の製造方法では、洗浄工程がウェットエッチングを行なう工程をさらに含むことが好ましい。
【００６２】
この場合、ウェットエッチングによって下層層間絶縁膜表面に固着、あるいは下層層間絶縁膜にある程度埋没した状態となっているような異物を確実に除去することができる。この結果、下層層間絶縁膜の表面に存在する上記異物に起因する上層層間絶縁膜の欠陥の発生を確実に防止できる。
【００６３】
この発明のもう１つの局面における液晶表示装置の製造方法は、上記別の局面における半導体装置の製造方法を用いる。
【００６４】
このようにすれば、上記他の局面における液晶表示装置を容易に形成することができる。
【００６５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００６６】
図１は、本発明による液晶表示装置を示す断面模式図である。図１を参照して、液晶表示装置を説明する。
【００６７】
図１を参照して、液晶表示装置は、基板としてのガラス基板１と上ガラス基板２１と、このガラス基板１および上ガラス基板２１との間に保持される液晶２０とを備える。ガラス基板１上には下地膜２が形成されている。ガラス基板１の駆動回路領域において、この下地膜２上にｐ型薄膜電界効果トランジスタ１７が形成されている。ｐ型薄膜電界効果トランジスタ１７は、ソース／ドレイン領域６ａ、６ｂとチャネル領域７とゲート絶縁膜として作用する絶縁膜８とゲート電極９ａとを備える。
【００６８】
下地膜２上には、半導体膜を用いて形成されたソース／ドレイン領域６ａ、６ｂとチャネル領域７とが形成されている。ソース／ドレイン領域６ａ、６ｂにはボロン（Ｂ）などのｐ型の導電性不純物が注入されている。チャネル領域７上にはゲート絶縁膜として作用する絶縁膜８が形成されている。チャネル領域７上に位置する領域において、絶縁膜８上にはクロム膜からなるゲート電極９ａが形成されている。ゲート電極９ａと絶縁膜８との上にはＴＥＯＳ ＰＥＣＶＤシリコン酸化膜からなる下層層間絶縁膜１１が形成されている。下層層間絶縁膜１１上にはシリコン窒化膜からなる上層層間絶縁膜２４が形成されている。下層層間絶縁膜１１の膜厚Ｔ１は１００ｎｍであり、上層層間絶縁膜２４の膜厚Ｔ２は４００ｎｍである。ソース／ドレイン領域６ａ、６ｂ上に位置する領域においては、上層層間絶縁膜２４と下層層間絶縁膜１１と絶縁膜８との一部を除去することによりコンタクトホール１２ａ、１２ｂが形成されている。コンタクトホール１２ａ、１２ｂの内部から上層層間絶縁膜２４の上部表面上にまで延在するように、導電体膜としての電極１３ａ、１３ｂがそれぞれ形成されている。電極１３ａ、１３ｂはそれぞれソース／ドレイン領域６ａ、６ｂと接続されている。電極１３ａ、１３ｂ上には絶縁膜１４が形成されている。
【００６９】
ガラス基板１の表示画素領域においては、上述のようにガラス基板１上に下地膜２が形成され、この下地膜２上にｎ型薄膜電界効果トランジスタ１８と蓄積容量１９とが形成されている。ｎ型薄膜電界効果トランジスタ１８は、ソース領域４ａとドレイン領域４ｂとチャネル領域５とゲート絶縁膜として作用する絶縁膜８とゲート電極９ｂとを備える。下地膜２上には、ソース領域４ａとドレイン領域４ｂとチャネル領域５とが半導体膜を用いて形成されている。このソース領域４ａおよびドレイン領域４ｂには、リン（Ｐ）イオンなどのｎ型の導電性不純物が注入されている。チャネル領域５上には、ゲート絶縁膜として作用する絶縁膜８が形成されている。また、チャネル領域５上に位置する領域においては、絶縁膜８上にゲート電極９ｂが形成されている。ゲート電極９ｂと絶縁膜８との上には、駆動回路領域と同様に下層層間絶縁膜１１が形成されている。下層層間絶縁膜１１上には上層層間絶縁膜２４が形成されている。ソース領域４ａおよびドレイン領域４ｂの上に位置する領域においては、上層層間絶縁膜２４と下層層間絶縁膜１１と絶縁膜８との一部を除去することによりコンタクトホール１２ｃ、１２ｄが形成されている。コンタクトホール１２ｃ、１２ｄの内部から上層層間絶縁膜の上部表面上にまで延在し、それぞれソース領域４ａとドレイン領域４ｂとに接続する上層導電体膜としての電極１３ｃ、１３ｄが形成されている。
【００７０】
また、下地膜２上には、ソース領域４ａ、ドレイン領域４ｂおよびチャネル領域５を構成する半導体膜と同一レイヤにより構成される下部電極３が形成されている。この下部電極３上には、誘電体膜としての絶縁膜８が形成されている。この下部電極３上に位置する絶縁膜８の部分は蓄積容量１９の誘電体膜として作用する。そして、下部電極３上に位置する領域においては、絶縁膜８上に共通電極１０が形成されている。共通電極１０と絶縁膜８との上には下層層間絶縁膜１１が形成されている。下層層間絶縁膜１１上には上層層間絶縁膜２４が形成されている。上層層間絶縁膜２４と下層層間絶縁膜１１と絶縁膜８との一部を除去することによりコンタクトホール１２ｅが形成されている。コンタクトホール１２ｅの内部から上層層間絶縁膜２４の上部表面上にまで延在するように電極１３ｅが形成されている。上層層間絶縁膜２４と電極１３ｃ〜１３ｅとの上には絶縁膜１４が形成されている。
【００７１】
電極１３ｄ上に位置する領域には、絶縁膜１４にコンタクトホール１５が形成されている。コンタクトホール１５の内部から絶縁膜１４の上部表面上にまで延在するように、電極１３ａと電気的に接続されたＩＴＯ（錫添加酸化インジウム）画素電極１６が形成されている。ＩＴＯ画素電極１６と絶縁膜１４との上には、配向膜３６ａが形成されている。
【００７２】
このｐ型薄膜電界効果トランジスタ１７、ｎ型薄膜電界効果トランジスタ１８および蓄積容量１９が形成されたガラス基板１の面と対向するように、上ガラス基板２１が配置されている。上ガラス基板２１のガラス基板１に対向する面には、カラーフィルタ２３が形成されている。カラーフィルタ２３のガラス基板１に対向する面上には対向電極２２が形成されている。対向電極２２のガラス基板１に対向する面上には配向膜３６ｂが形成されている。そして、配向膜３６ａ、３６ｂの間には液晶２０が保持されている。
【００７３】
ここで、表示画素領域において、ｎ型薄膜電界効果トランジスタ１８のゲート電極９ｂ上には、下層層間絶縁膜１１と上層層間絶縁膜２４とが形成されている。そして、ソース領域４ａおよびドレイン領域４ｂと接続された電極１３ｃおよび１３ｄは、それぞれコンタクトホール１２ｃ、１２ｄの内部から上層層間絶縁膜２４の上部表面上にまで延在するように形成されている。図２に示すように、ソース領域４ａと接続された電極１３ｃは、ソース線（図９参照）へと接続するために延在部２７を含む。この延在部２７下にゲート電極９ｂと同一レイヤとして形成された下層導電体膜としての共通配線２６が形成されている。この共通配線２６と電極１３ｃの延在部２７との間には下層層間絶縁膜１１と上層層間絶縁膜２４との２つの層からなる層間絶縁膜が存在することになる。ここで、図２は、図１に示した液晶表示装置の他の領域における断面模式図である。このように、電極１３ｃと共通配線２６との間に２層からなる層間絶縁膜が存在することにより、共通配線２６と電極１３ｃとの間に１層のみからなる層間絶縁膜が形成されている場合よりも、絶縁破壊が発生する確率を低減することができる。つまり、下層層間絶縁膜１１において、不純物などの影響により局所的な亀裂などの欠陥が発生している場合を考えると、上層層間絶縁膜２４を形成する際、この下層層間絶縁膜１１において欠陥が発生した領域上に同様に亀裂などの欠陥が発生する確率は極めて低い。このため、下層層間絶縁膜１１と上層層間絶縁膜２２とを貫通するような欠陥の発生する確率を低減することができる。そのため、共通配線２６と電極１３ｃの延在部２７との間で絶縁破壊が起きるなどの不良の発生を防止できる。この結果、このような絶縁破壊に起因する液晶表示装置の動作不良の発生を防止できるので、高い信頼性を有する液晶表示装置を得ることができる。
【００７４】
また、図２においては、電極１３ｃをソース線へと接続するための延在部２７と共通配線２６とのオーバーラップする領域（ソース線／共通配線オーバーラップ部）が示されているが、図９において示したように、液晶表示装置では、ゲート電極９ｂと電気的に接続されたゲート線とソース線とが下層層間絶縁膜１１と上層層間絶縁膜２４との２つの層からなる層間絶縁膜を介してオーバーラップする領域（ソース線／ゲート線オーバーラップ部）も同様に形成される。これらのオーバーラップ部は、いずれも液晶表示装置の画素数と同数存在する。そして、これらのオーバーラップ部の合計面積は、薄膜電界効果トランジスタのゲート電極として作用する部分の面積より相対的に大きくなる。この相対的に大きな面積を有するオーバーラップ部の層間絶縁膜において、一箇所でも絶縁破壊が起きるとやはり液晶表示装置の誤動作などの不良が発生する。このため、オーバーラップ部の層間絶縁膜にはより高い信頼性が求められる。本発明では、この層間絶縁膜として下層層間絶縁膜１１および上層層間絶縁膜２４を用いるので、上述のように絶縁破壊の発生確率を低減できる。この結果、液晶表示装置における不良の発生を確実に防止できる。
【００７５】
また、後述する製造工程において説明するように、共通配線２６と電極１３ｃとの間に位置する層間絶縁膜をシリコン酸化膜の１層のみで形成する場合よりも、シリコン酸化膜からなる下層層間絶縁膜１１の膜厚を薄くすることができるので、上層層間絶縁膜２４について下層層間絶縁膜１１を形成するシリコン酸化膜よりも成膜コストの安い材料を用いれば、結果的に液晶表示装置の製造コストを低減することができる。
【００７６】
また、下層層間絶縁膜１１として、本発明による液晶表示装置においてはＴＥＯＳ ＰＥＣＶＤ法によるシリコン酸化膜を用いている。そして、この下層層間絶縁膜１１と上層層間絶縁膜２４との合計膜厚と等しい膜厚だけこのＴＥＯＳ ＰＥＣＶＤ法によってシリコン酸化膜を形成する場合、このＴＥＯＳ ＰＥＣＶＤを行なったＣＶＤ装置の反応室（チャンバ）内のクリーニングを頻繁に行なう必要があった。しかし、本発明による液晶表示装置では、このようなＴＥＯＳ ＰＥＣＶＤ法を用いたシリコン酸化膜の形成膜厚は、従来の膜厚（上層層間絶縁膜２４と下層層間絶縁膜１１との合計膜厚）の約５分の１程度となっているため、この反応室のクリーニングの頻度を低減できる。この結果、この反応室のクリーニングに必要な高価なＮＦ3ガスなどの使用量を低減することができる。このため、液晶表示装置の製造コストを低減することができる。
【００７７】
また、下層層間絶縁膜１１として、ＴＥＯＳ ＰＥＣＶＤ法によるシリコン酸化膜を用いているが、このＴＥＯＳ ＰＥＣＶＤ法によるシリコン酸化膜のカバレッジは非常に良好であるため、ｎ型薄膜電界効果トランジスタ１８などによって形成される段差部を空隙など形成することなく埋込むことができる。このため、下層層間絶縁膜１１とｎ型薄膜電界効果トランジスタ１８などとの間において空隙が発生することに起因してｎ型薄膜電界効果トランジスタ１８の電気的特性が劣化するといった問題の発生を防止できる。この結果、高い信頼性を有する液晶表示装置を得ることができる。
【００７８】
また、ＴＥＯＳ ＰＥＣＶＤ法によるシリコン酸化膜（ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜）よりも成膜コストの低いシリコン窒化膜を、上層層間絶縁膜２４として用いることにより、液晶表示装置の製造コストを確実に低減できる。
【００７９】
また、下層層間絶縁膜１１として、欠陥密度の低いＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を用いているので、ｎ型薄膜電界効果トランジスタ１８およびｐ型薄膜電界効果トランジスタ１７の電気的特性は非常に良好なものとなっている。
【００８０】
また、下層層間絶縁膜１１として用いたＴＥＯＳ ＰＥＣＶＤシリコン酸化膜のカバレッジは上述のように非常に良好であるので、上層層間絶縁膜２４の上部表面はゲート電極９ａ、９ｂなどによる段差を吸収して滑らかなものとなっている。そのため、上層層間絶縁膜２４の上部表面上に形成される電極１３ａ〜１３ｅが上層層間絶縁膜２４の上部表面における段差などの影響によって断線するといった問題の発生を防止することができる。ここで、下層層間絶縁膜１１を形成せず、シリコン窒化膜からなる上層層間絶縁膜２４のみを形成した場合、ゲート電極９ａ、９ｂによる段差の影響が上層層間絶縁膜２４の上部表面に強く現われる。この結果、上層層間絶縁膜２４の上部表面にはゲート電極９ａ、９ｂに対応する段差部が形成されるため、この段差部に起因して電極１３ａ〜１３ｅに断線が発生する場合があった。つまり、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜からなる下層層間絶縁膜１１は、平坦化膜としての高い機能を有していることがわかる。
【００８１】
また、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜の膜質は上述のように良好で欠陥密度も少ないので、このようなＴＥＯＳ ＰＥＣＶＤシリコン酸化膜からなる下層層間絶縁膜１１をｎ型薄膜電界効果トランジスタ１８などを覆うように形成することにより、ｎ型薄膜電界効果トランジスタ１８などを確実に絶縁することができる。この結果、高い信頼性を有する液晶表示装置を得ることができる。
【００８２】
また、上層層間絶縁膜２４をＰＥＣＶＤを用いたシリコン窒化膜によって形成すれば、下層層間絶縁膜１１を形成するために用いたＰＥＣＶＤ装置を流用することができる。このため、本発明を実施するために新たな製造装置を準備する必要がないため、半導体装置の製造コストが上昇することを抑制することができる。
【００８３】
また、ＴＥＯＳ ＰＥＣＶＤ法を用いて下層層間絶縁膜１１を形成した後、水素プラズマ処理などをこのＰＥＣＶＤ装置内で連続して行ない、さらに続けて上層層間絶縁膜２４を形成すれば、基板を別の製造装置へと移送するなどの工程を省略することができる。この結果、液晶表示装置の製造工程を簡略化することができる。
【００８４】
また、このような高い信頼性を有する薄膜電界効果トランジスタによって液晶表示装置の表示画素を構成することにより、液晶表示装置の表示部での欠陥の発生を防止できると同時に、欠陥の無い、均一な表示特性を示す液晶表示装置を得ることが可能となる。
【００８５】
図３〜７は、図１に示した液晶表示装置の製造方法を説明するための断面模式図である。図３〜７を参照して、液晶表示装置の製造方法を説明する。
【００８６】
まず、ガラス基板１（図３参照）上にたとえばＰＥＣＶＤを用いて下地膜２（図３参照）を形成する。下地膜としてはシリコン窒化膜およびシリコン酸化膜の２層膜を用いる。この下地膜２上にアモルファスシリコン膜を連続して形成する。このアモルファスシリコン膜を、エキシマレーザを用いてアニールすることによりポリシリコン膜を生成する。そして、このポリシリコン膜上にレジスト膜を形成する。このレジスト膜をマスクとして用いて、ポリシリコン膜をドライエッチングにより部分的に除去することにより、ソース／ドレイン領域６ａ、６ｂ、ソース領域４ａ、ドレイン領域４ｂ、チャネル領域７、５および下部電極３（図３参照）となるべきポリシリコン膜を形成する。その後レジスト膜を除去する。次に、下部電極３となるべき半導体膜が位置する領域以外の領域にレジスト膜を形成する。そして、下部電極３となるべきポリシリコン膜にリンイオンを注入する。このようにして下部電極３が形成される。そして、上述のレジスト膜を除去する。次に、ゲート絶縁膜および誘電体膜として作用するシリコン酸化膜からなる絶縁膜８（図３参照）を形成する。この絶縁膜８はＴＥＯＳ ＰＥＣＶＤ法を用いて形成される。絶縁膜８の膜厚は７０ｎｍである。この後、絶縁膜８上にクロム膜をスパッタリング法などを用いて形成する。クロム膜の膜厚は２００ｎｍ程度である。このクロム膜上にレジスト膜を形成する。このレジスト膜をマスクとして、クロム膜を部分的にエッチングにより除去することにより、ゲート電極９ａ、９ｂおよび共通電極１０（図３参照）を形成する。共通電極１０と下部電極３と絶縁膜８とから蓄積容量１９が形成される。その後、ゲート電極９ｂをマスクとして半導体膜の所定の領域にリンイオンを注入することにより、ソース領域４ａおよびドレイン領域４ｂ、チャネル領域５を形成する。また、ゲート電極９ａをマスクとしてボロンイオンを半導体膜の所定の領域に注入することにより、ソース／ドレイン領域６ａ、６ｂおよびチャネル領域７を形成する。このようにして図３に示すような構造を得る。
【００８７】
次に、図４に示すように、ゲート電極９ａ、９ｂおよび共通電極１０上に下層層間絶縁膜１１を形成する。この下層層間絶縁膜１１シリコン酸化膜であり、ＴＥＯＳ ＰＥＣＶＤ法を用いて形成される。この下層層間絶縁膜１１の膜厚Ｔ１は１００ｎｍである。
【００８８】
ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜はカバレッジが非常によくかつ欠陥密度も非常に少ない優れた膜質を有しているため、ｎ型薄膜電界効果トランジスタ１８およびｐ型薄膜電界効果トランジスタ１７などを確実に絶縁することができる。この結果、絶縁不良によってｎ型薄膜電界効果トランジスタ１８などが誤動作するといった問題の発生を確実に防止できるので、高い信頼性を有する液晶表示装置を得ることができる。
【００８９】
次に、活性化アニール処理を行なう。この活性化アニール処理における加熱温度は４００℃である。次に、下層層間絶縁膜１１から異物を除去するために、洗浄工程としてのブラシ洗浄または超音波洗浄等の物理洗浄を行なう。この物理洗浄によって下層層間絶縁膜１１上および下層層間絶縁膜の内部に存在する異物を除去する。また、この物理洗浄に先立ってフッ酸系のエッチング液を用いたウェットエッチングを行うことが好ましい。エッチング液として、たとえばＨＦ：ＮＨ4Ｆ＝１：１０のＢＨＦ溶液を用いることができる。このエッチング液に下層層間絶縁膜１１が形成された基板１を３０秒程度浸漬する。このようにすれば、下層層間絶縁膜１１に異物が埋込まれている場合、この異物のまわりの下層層間絶縁膜１１を選択的にエッチングできる。このため、下層層間絶縁膜１１に埋込まれているような異物を露出させることができるので、上述の物理洗浄によってこれらの異物を確実に除去することができる。
【００９０】
このような物理洗浄工程を実施することにより、下層層間絶縁膜１１の上部表面および内部から異物を確実に除去することができるので、上層層間絶縁膜２４がこれらの下層層間絶縁膜１１において存在する異物に起因して剥離するといったような問題の発生を防止できる。この結果、液晶表示装置の信頼性を高めることができる。
【００９１】
また、上述のように下層層間絶縁膜１１を形成した後洗浄工程を実施するため、上層層間絶縁膜２４を形成する際、下層層間絶縁膜１１上に存在する異物に起因して上層層間絶縁膜２４に欠陥が発生する確率を低減することができる。この結果、このような欠陥に起因する、上層層間絶縁膜２４と下層層間絶縁膜１１とを貫通するような欠陥の発生を防止できるので、上層層間絶縁膜２４と下層層間絶縁膜１１とを介した絶縁破壊あるいは短絡などの問題の発生を防止できる。そして、このように層間絶縁膜の信頼性を向上させることができるので、液晶表示装置の歩留りを向上させることができる。そして、特に図１および２に示したような、欠陥部の配線を冗長回路を用いてバイパスすることにより不良品の救済をすることが困難な駆動回路一体型の液晶表示装置において、特に歩留りを向上させる効果が顕著である。
【００９２】
また、上述のように洗浄工程に先立ってウェットエッチング工程を実施することにより、下層層間絶縁膜１１に埋設されているような不純物をも確実に除去することが可能となる。この結果、液晶表示装置の信頼性をより向上することができる。
【００９３】
次に、図５に示すように、基板１をＰＥＣＶＤ装置のチャンバ内に保持し、水素プラズマ２５をチャンバ内に発生させて基板１に対して水素プラズマ処理を行なう。水素プラズマ処理の時間は３０分程度である。この水素プラズマ処理によって、チャネル領域５、７のポリシリコンの水素化を行なう。この結果、ｐ型薄膜電界効果トランジスタ１７およびｎ型薄膜電界効果トランジスタ１８の電気的特性を安定化させると同時に向上させることができる。
【００９４】
なお、水素プラズマ処理に先立って活性化アニール処理を行なっているので、水素プラズマ処理されたチャネル領域５、７が活性化アニール処理により加熱されることはない。このため、チャネル領域５、７に注入された水素原子がこの活性化アニールの熱により拡散することによって、チャネル領域５、７の水素原子の濃度が低下するといった問題の発生を防止できる。
【００９５】
また、水素プラズマ処理の際に下層層間絶縁膜１１が形成されているが、この下層層間絶縁膜１１は水素プラズマ処理における薄膜電界効果トランジスタの保護膜として作用する。
【００９６】
また、シリコン窒化膜は水素プラズマをほとんど透過しない。そのため、シリコン窒化膜がｎ型薄膜電界効果トランジスタ１８などの上に形成された状態では、水素プラズマ処理を行なうことは実質的に不可能となる。このため、本発明のように上層層間絶縁膜２４を形成する前に、下層層間絶縁膜１１が形成された状態で水素プラズマ処理を行なえば、上層層間絶縁膜２４としてシリコン窒化膜などのように水素プラズマ処理を行なう際の障害となるような膜質の材料を用いることが可能となる。つまり、上層層間絶縁膜２４として用いる材料の選択の自由度を大きくすることができる。
【００９７】
また、従来、ｎ型薄膜電界効果トランジスタ１８の上にシリコン酸化膜などの層間絶縁膜を５００ｎｍ程度形成した後に水素プラズマ処理を行なっていた。そして、このような厚い層間絶縁膜を形成した状態で水素プラズマ処理を行うため、この水素プラズマ処理の処理時間は約１時間程度であった。しかし、本発明では１００ｎｍ程度という従来よりも薄い（従来の膜厚の約２０％）膜厚の下層層間絶縁膜１１が形成された状態で水素プラズマ処理を行なっている。このため、この水素プラズマ処理の処理時間を３０分程度とすることができる。つまり、水素プラズマ処理の処理時間を従来よりも大幅に短縮することが可能となった。このため、液晶表示装置の製造工程に要する時間を短縮することができる。
【００９８】
次に、水素プラズマ処理に引続き、反応室から基板１を取り出すことなく、連続して反応室内にシランガスとアンモニアガスとを導入する。このようにして、図６に示すように、下層層間絶縁膜１１上に上層層間絶縁膜２４としてのシリコン窒化膜を形成する。このシリコン窒化膜からなる上層層間絶縁膜２４の膜厚は４００ｎｍ程度とする。
【００９９】
このように、水素プラズマ処理と上層層間絶縁膜２４を形成する工程とを連続して行なうことにより、液晶表示装置の製造工程を簡略化することができる。
【０１００】
また、水素プラズマ処理と上層層間絶縁膜２４を形成する工程とを同一のＰＥＣＶＤ装置を用いて連続処理しているが、このシリコン窒化膜からなる上層層間絶縁膜２４を形成するための成膜時間は、上記のような水素プラズマ処理の処理時間の短縮分（３０分）よりもはるかに短時間である。このため、トータルとして液晶表示装置の製造工程に要する時間を短縮できる。また、このように水素プラズマ処理と上層層間絶縁膜２４を形成する工程とをＰＥＣＶＤ装置で連続して行なっても、上述のようにこの水素プラズマ処理と上層層間絶縁膜２４を形成する工程とに要する処理時間は従来よりも短縮されているので、１枚の基板１あたりにおけるＰＥＣＶＤ装置の占有時間を従来よりも短縮できる。
【０１０１】
また、下層層間絶縁膜１１の形成および水素プラズマ処理に用いていたＰＥＣＶＤ装置を用いて上層層間絶縁膜２４としてのシリコン窒化膜を形成しているので、この上層層間絶縁膜２４を形成するために新たな成膜装置を準備する必要がない。この結果、本発明を実施するための投資コストを削減できる。
【０１０２】
また、上述のようにＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を形成する場合と比べて、シリコン窒化膜をＰＥＣＶＤ装置で形成する場合、反応室内のクリーニング処理の頻度をＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を形成する場合に比べてはるかに低くできる。この結果、半導体装置の製造コストを低減できる。また、シリコン窒化膜をＰＥＣＶＤ装置で形成する場合には特に高価な材料は必要ないため、材料コストという面からも半導体装置の製造コストを低減することが可能である。
【０１０３】
また、下層層間絶縁膜１１上に別の層として上層層間絶縁膜２４を形成しているが、このような２つの膜において、同一の個所に欠陥が発生する確率は低い。このため、下層層間絶縁膜１１と上層層間絶縁膜２４とにおいて同一個所に亀裂などの欠陥が発生することに起因する絶縁破壊が起こる可能性を低減できる。
【０１０４】
次に、上層層間絶縁膜２４上にレジスト膜（図示せず）を形成する。このレジスト膜をマスクとしてドライエッチングにより上層層間絶縁膜２４と下層層間絶縁膜１１と絶縁膜８との一部を除去することによりコンタクトホール１２ａ〜１２ｅ（図７参照）を形成する。その後レジスト膜を除去する。上層層間絶縁膜２４の上部表面上とコンタクトホール１２ａ〜１２ｅの内部とにスパッタリング法を用いてクロム膜を形成する。このクロム膜の膜厚は１００ｎｍとする。このクロム膜上にスパッタリング法を用いて膜厚が４００ｎｍのアルミニウム系合金膜を形成する。このアルミニウム系合金膜上に膜厚が１００ｎｍの上層クロム膜を形成する。この上層クロム膜上にレジスト膜を形成する。このレジスト膜をマスクとしてウェットエッチングを順次行なうことにより、クロム膜、アルミニウム系合金膜および上層クロム膜の３層からなる電極１３ａ〜１３ｅ（図７参照）を形成する。電極１３ａ〜１３ｅ上に絶縁膜１４を形成する。この絶縁膜１４としてはシリコン窒化膜を用いる。
【０１０５】
このようにして、ガラス基板１の駆動回路領域にｐ型薄膜電界効果トランジスタ１７を形成する。また、表示画素領域にｎ型薄膜電界効果トランジスタ１８および蓄積容量１９を形成する。さらに、駆動回路領域においては、図示されていない他の領域にｎ型の薄膜電界効果トランジスタを形成してもよい。また、表示画素領域においてｐ型薄膜電界効果トランジスタを他の領域に形成してもよい。そして、駆動回路領域において、ｐ型薄膜電界効果トランジスタ１７と上記ｎ型薄膜電界効果トランジスタとを組合せることにより駆動回路を構成する。また、表示画素領域においては、ｎ型薄膜電界効果トランジスタ１８とＩＴＯ画素電極１６（図１参照）などの透明電極とを組合せることにより表示画素を形成する。
【０１０６】
すなわち、図７に示した工程の後、絶縁膜１４の上部表面を平坦化する。その後、電極１３ｄ上に位置する領域において、絶縁膜１４にコンタクトホール１５（図１参照）を形成する。そして、コンタクトホール１５の内部から絶縁膜１４の上部表面上にまで延在するようＩＴＯ画素電極１６を形成する。その後、ＩＴＯ画素電極１６上に配向膜３６ａを形成する。
【０１０７】
さらに、図１に示したように、カラーフィルタ２３、対向電極２２および配向膜３６ｂが形成された上ガラス基板２１を準備する。この上ガラス基板２１とガラス基板１とを対向するように配置し固定する。そして、このガラス基板１と上ガラス基板２１との間（配向膜３６ａ、３６ｂの間）に液晶２０を注入、封止することによって、図１に示すような液晶表示装置を得る。
【０１０８】
このようにして、容易に本発明による液晶表示装置を得ることができる。そして、本発明による液晶表示装置の製造方法では、電気的特性が良好であり、かつ信頼性の高い薄膜電界効果トランジスタを形成することができるので、高い耐久性を有する液晶表示装置を得ることができる。このように、本発明によれば、図１に示したような駆動回路一体型の液晶表示装置において、低コスト化と高歩留り化という２つの課題を同時に達成することができる。
【０１０９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１０】
【発明の効果】
本発明によれば、薄膜電界効果トランジスタ上に下層層間絶縁膜と上層層間絶縁膜とを形成することにより、上層層間絶縁膜上の導電体膜と下層層間絶縁膜下に位置するゲート電極や共通配線などの導電体膜との間の短絡を確実に防止することができるため高い信頼性を実現すると同時に、製造コストを低減することが可能な半導体装置および液晶表示装置を得ることができる。
【図面の簡単な説明】
【図１】 本発明による液晶表示装置を示す断面模式図である。
【図２】 図１に示した液晶表示装置の他の領域における断面模式図である。
【図３】 図１に示した液晶表示装置の製造方法の第１工程を説明するための断面模式図である。
【図４】 図１に示した液晶表示装置の製造方法の第２工程を説明するための断面模式図である。
【図５】 図１に示した液晶表示装置の製造方法の第３工程を説明するための断面模式図である。
【図６】 図１に示した液晶表示装置の製造方法の第４工程を説明するための断面模式図である。
【図７】 図１に示した液晶表示装置の製造方法の第５工程を説明するための断面模式図である。
【図８】 従来の液晶表示装置を示す断面模式図である。
【図９】 図８に示した液晶表示装置の表示画素領域の部分回路図である。
【図１０】 図８に示した液晶表示装置の他の領域における断面模式図である。
【符号の説明】
１ ガラス基板、２ 下地膜、３ 下部電極、４ａ ソース領域、４ｂ ドレイン領域、５，７ チャネル領域、６ａ，６ｂ ソース／ドレイン領域、８，１４ 絶縁膜、９ａ，９ｂ ゲート電極、１０ 共通電極、１１ 下層層間絶縁膜、１２ａ〜１２ｅ，１５ コンタクトホール、１３ａ〜１３ｅ 電極、１６ ＩＴＯ画素電極、１７ ｐ型薄膜電界効果トランジスタ、１８ ｎ型薄膜電界効果トランジスタ、１９ 蓄積容量、２０ 液晶、２１ 上ガラス基板、２２ 対向電極、２３ カラーフィルタ、２４ 上層層間絶縁膜、２５ 水素プラズマ、２６ 共通配線、２７ 延在部。
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法、液晶表示装置およびその製造方法に関し、より特定的には、層間絶縁膜における絶縁破壊の発生を防止することが可能な半導体装置およびその製造方法、液晶表示装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、液晶表示装置の一種として、ポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置の開発が進んできている。このポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置は、従来のアモルファスシリコン薄膜電界効果トランジスタを用いた液晶表示装置に比べて、以下のような利点を有している。すなわち、第１の利点として、ポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置は高精細な表示画面を実現できる。また、第２の利点として、基板上に駆動回路と表示画素とを一体形成できるので、駆動回路を別の回路基板上などに準備して後から液晶の表示部と駆動回路とを接続する場合より、液晶表示装置の製造工程を簡略化できる。さらに、このように製造工程が簡略化できるので、結果的に液晶表示装置の低コスト化が可能である。また、レーザ結晶化技術を応用した低温ポリシリコン技術は低コスト化に有利であるとともに、基板として大型化が容易なガラス基板を使用することができるので、このレーザ結晶化技術を利用したポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置の開発も盛んに行なわれている。
【０００３】
上記のようなポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置としては、たとえば図８に示すような構造のものが挙げられる。図８は、従来の液晶表示装置を示す断面模式図であり、液晶表示装置の一部である薄膜電界効果トランジスタが形成されたガラス基板を示している。図８を参照して、従来の液晶表示装置を説明する。
【０００４】
図８を参照して、液晶表示装置は、駆動回路領域と表示画素領域とを有する。ガラス基板１０１上において、それぞれ駆動回路領域ではｐ型薄膜電界効果トランジスタ１１７が形成され、表示画素領域ではｎ型薄膜電界効果トランジスタ１１８および蓄積容量１１９が形成されている。
【０００５】
駆動回路領域においては、ガラス基板１０１上に下地膜１０２が形成されている。下地膜１０２上にはｐ型薄膜電界効果トランジスタ１１７のソース／ドレイン領域１０６ａ、１０６ｂとチャネル領域１０７とが同一レイヤの半導体膜としてのポリシリコン膜により形成されている。このソース／ドレイン領域１０６ａ、１０６ｂには、ｐ型の導電性不純物が注入されている。ソース／ドレイン領域１０６ａ、１０６ｂとチャネル領域１０７との上には、ゲート絶縁膜として作用する絶縁膜１０８が形成されている。チャネル領域１０７上の領域において、絶縁膜１０８上にはゲート電極１０９ａが形成されている。ゲート電極１０９ａ上には、保護膜１１１が形成されている。ソース／ドレイン領域１０６ａ、１０６ｂ上において、保護膜１１１と絶縁膜１０８との一部をエッチングにより除去することによりコンタクトホール１１２ａ、１１２ｂが形成されている。コンタクトホール１１２ａ、１１２ｂの内部から保護膜１１１の上部表面上にまで延在するように電極１１３ａ、１１３ｂが形成されている。電極１１３ａ、１１３ｂと保護膜１１１との上には絶縁膜１１４が形成されている。
【０００６】
液晶表示装置の表示画素領域においては、ガラス基板１０１上に下地膜１０２が形成されている。この下地膜１０２上には、ｎ型薄膜電界効果トランジスタ１１８のソース／ドレイン領域１０４ａ、１０４ｂとチャネル領域１０５とが同一レイヤの半導体膜としてのポリシリコン膜により形成されている。また、下地膜１０２上には、ソース／ドレイン領域１０４ａ、１０４ｂおよびチャネル領域１０５を形成する半導体膜と同一レイヤの半導体膜を用いて蓄積容量１１９の下部電極１０３が形成されている。ソース／ドレイン領域１０４ａ、１０４ｂとチャネル領域１０５と下部電極１０３との上には、絶縁膜１０８が形成されている。この絶縁膜１０８はｎ型薄膜電界効果トランジスタ１１８のゲート絶縁膜として作用する部分および蓄積容量１１９の誘電体膜として作用する部分を含む。すなわち、チャネル領域１０５上に位置する絶縁膜１０８はゲート絶縁膜として作用し、下部電極１０３上に位置する絶縁膜１１８は誘電体膜として作用する。チャネル領域１０５上に位置する領域においては、絶縁膜１０８上にゲート電極１０９ｂが形成されている。また、下部電極１０３上に位置する領域においては、誘電体膜としての絶縁膜１０８上に共通電極１１０が形成されている。ゲート電極１０９ｂと共通電極１１０との上には保護膜１１１が形成されている。保護膜１１１と絶縁膜１０８との一部をエッチングにより除去することにより、コンタクトホール１１２ｃ〜１１２ｅが形成されている。このコンタクトホール１１２ｃ〜１１２ｅの内部から保護膜１１１の上部表面上にまで延在するように、それぞれ電極１１３ｃ〜１１３ｅが形成されている。電極１１３ｃ〜１１３ｅと保護膜１１１との上には絶縁膜１１４が形成されている。この後、表示画素領域では、通常の工程に従って透明電極などを形成し液晶表示装置を製造する。
【０００７】
次に、図８に示した液晶表示装置の製造方法を簡単に説明する。図８を参照して、まずガラス基板１０１上にＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）によって下地膜１０２を形成する。下地膜１０２としてはシリコン窒化膜およびシリコン酸化膜の２層膜を用いることができる。この下地膜１０２上にアモルファスシリコン膜を形成する。エキシマレーザを用いてアモルファスシリコン膜をアニールすることにより、ｐ型薄膜電界効果トランジスタ１１７およびｎ型薄膜電界効果トランジスタ１１８のチャネル領域となるべきポリシリコン膜を形成する。この後、形成されたポリシリコン膜上にレジスト膜を形成する。このレジスト膜をマスクとして用いてドライエッチングによりチャネル領域１０７、１０５となるべき領域を含むポリシリコン膜および下部電極１０３となるべきポリシリコン膜を形成する。その後レジスト膜を除去する。
【０００８】
次に、蓄積容量１１９の下部電極１０３となるべきポリシリコン膜にｎ型の導電性不純物を注入する。このようにして、下部電極１０３が形成される。次に、ゲート絶縁膜および容量電極１１９の誘電体膜となる絶縁膜１０８を形成する。この絶縁膜１０８としては、たとえばＴＥＯＳ（Tetra Etyle Ortho Silicate）を原料ガスとして用いたＰＥＣＶＤ（以下、ＴＥＯＳ ＰＥＣＶＤという）を用いて形成したシリコン酸化膜を用いることができる。この絶縁膜１０８上にスパッタリング法を用いてクロム膜を形成する。このクロム膜上にレジスト膜を形成する。このレジスト膜をマスクとして用いて、エッチングによりクロム膜の一部を除去することにより、ゲート電極１０９ａ、１０９ｂおよび共通電極１１０を形成する。その後、ｎ型の導電性不純物を所定の領域に注入することにより、ソース／ドレイン領域１０４ａ、１０４ｂを形成する。また、所定の領域にｐ型の導電性不純物を注入することにより、ソース／ドレイン領域１０６ａ、１０６ｂを形成する。ｎ型の導電性不純物としては、たとえばリンイオンを用いることができ、ｐ型の導電性不純物としては、たとえばボロンイオンを用いることができる。このようにして、ｐ型薄膜電界効果トランジスタ１１７とｎ型薄膜電界効果トランジスタ１１８とが形成される。
【０００９】
次に、ゲート電極１０９ａ、１０９ｂおよび共通電極１１０の上に層間絶縁膜としての保護膜１１１を形成する。この保護膜１１１として、ＴＥＯＳ ＰＥＣＶＤを用いて形成されたシリコン酸化膜を用いることができる。この後、加熱温度を４００℃とした活性化アニールを行なう。保護膜１１１上にレジスト膜を形成する。このレジスト膜をマスクとして、保護膜１１１と絶縁膜１０８との一部を除去することにより、コンタクトホール１１２ａ〜１１２ｅを形成する。その後レジスト膜を除去する。コンタクトホール１１２ａ〜１１２ｅの内部と保護膜１１１の上部表面上とにクロム膜を形成する。このクロム膜の膜厚は１００ｎｍとする。クロム膜上にスパッタリング法を用いてアルミニウム系の合金膜を形成する。このアルミニウム系の合金膜の膜厚は４００ｎｍとする。このアルミニウム系の合金膜上にレジスト膜を形成する。このレジスト膜をマスクとして、アルミニウム系の合金膜とクロム膜とをエッチングにより除去することにより、電極１１３ａ〜１１３ｅを形成する。その後レジスト膜を除去する。この電極１１３ａ〜１１３ｅは、上述のクロム膜とアルミニウム系の合金膜とからなる。
【００１０】
その後、水素プラズマを用いてチャネル領域１０５、１０７の水素化を行なうことにより、薄膜電界効果トランジスタの特性の向上および安定化を図る。そして、電極１１３ａ〜１１３ｅ上に絶縁膜１１４を形成する。このようにして、図８に示すような構造を得ることができる。
【００１１】
駆動回路領域においては、図示したｐ型薄膜電界効果トランジスタ１１７以外にもｎ型薄膜電界効果トランジスタを上述の手法を用いて同時に形成する。そして、これらを組合せて駆動回路を構成する。また、表示画素領域においては、ｎ型薄膜電界効果トランジスタ１１８と別途形成される透明電極とを電気的に接続することにより表示画素を形成する。さらに、これらの素子が形成されたガラス基板１０１を、カラーフィルタや対向電極が形成されたもう一方のガラス基板と貼り合わせる。そして、これらのガラス基板の間に形成された間隙に液晶を注入、封止するなどの所定の工程を実施することにより、液晶表示装置を得ることができる。
【００１２】
ここで、保護膜１１１に用いたＴＥＯＳ ＰＥＣＶＤによって形成されたシリコン酸化膜は欠陥密度や界面準位が少ない。このため、ゲート絶縁膜としてこのＴＥＯＳ ＰＥＣＶＤによるシリコン酸化膜を使用する場合、トランジスタの電気的特性が向上する。また、図８に示した液晶表示装置のように、保護膜１１１としてＴＥＯＳ ＰＥＣＶＤによるシリコン酸化膜を使用した場合、上述のようにＴＥＯＳ ＰＥＣＶＤによるシリコン酸化膜は欠陥密度が低く、不要な電荷の蓄積などが少ないことから、薄膜電界効果トランジスタの電気的特性がこのような電荷の蓄積によって劣化することを防止できる。また、このＴＥＯＳ ＰＥＣＶＤによるシリコン酸化膜のカバレッジは非常に良好であり、薄膜電界効果トランジスタによって形成された段差部などを容易に平坦化できる。このため、保護膜１１１の上部表面に段差部はほとんど形成されないため、保護膜１１１上に形成される配線や電極などにおいてこの段差部の存在に起因する断線や短絡などが発生することを防止できる。
【００１３】
【発明が解決しようとする課題】
このように、ＴＥＯＳ ＰＥＣＶＤにるシリコン酸化膜を層間絶縁膜やゲート絶縁膜として用いた半導体装置またはそのような半導体装置を用いた液晶表示装置には、上述のような利点がある。しかし、このＴＥＯＳ ＰＥＣＶＤによるシリコン酸化膜を半導体装置に適用することにより以下に述べるような問題が発生していた。
【００１４】
すなわち、ＴＥＯＳ ＰＥＣＶＤを用いてシリコン酸化膜を形成する場合、ＴＥＯＳ ＰＥＣＶＤを行なった成膜装置の反応室について、形成されるシリコン酸化膜の膜質を維持するために定期的にクリーニング処理を行なう必要がある。そして、このクリーニング処理では、比較的単価の高いＮＦ3ガスを多量に消費していた。この結果、ＴＥＯＳ ＰＥＣＶＤによって形成されるシリコン酸化膜の成膜コストは、このようなクリーニング処理に伴って発生する費用などを考慮すると非常に高くなっていた。特に、ＴＥＯＳ ＰＥＣＶＤによって形成されるシリコン酸化膜を層間絶縁膜として用いる場合には、層間絶縁膜としてのある程度の膜厚が要求される。そして、上記のクリーニング処理は、累積成膜膜厚が所定の値となった場合に行われるため、反応室内のクリーニング処理を行なう頻度が高くなる。この結果、クリーニング処理に伴う費用が高くなるため、最終的な液晶表示装置の製造コストが上昇することになっていた。
【００１５】
また、図９を参照して、液晶表示装置の表示画素領域では、ｎ型薄膜電界効果トランジスタ１１８と透明なＩＴＯ画素電極１１６とからなる表示画素がマトリックス状に配置されている。図９は、図８に示した液晶表示装置の表示画素領域の部分回路図である。このｎ型薄膜電界効果トランジスタ１１８のソース領域はソース線１２８と電気的に接続されている。ｎ型薄膜電界効果トランジスタ１１８のゲート電極はゲート線１２９と電気的に接続されている。また、ゲート線１２９とほぼ平行に延びるように共通配線１２６が形成されている。このように、ソース線１２８と共通配線１２６およびゲート線１２９とはそれぞれ異なる方向に延びるように形成されている。このため、たとえば、ソース線１２８と共通配線１２６とがオーバーラップする領域１３１、またはソース線１２８とゲート線１２９とがオーバーラップする領域１３０が形成される。このようなオーバーラップする領域１３１は、図１０に示すように、共通配線１２６とソース線１２８（図９参照）に対応する電極１１３ｃの延在部１２７とが保護膜１１１を介して重なる（オーバーラップする）領域である。ここで、図１０は、図８に示した液晶表示装置の他の領域における断面模式図である。図１０を参照して、共通配線１２６は、ゲート電極１０９ｂと同一レイヤの導電体膜により形成されている。
【００１６】
そして、延在部１２７と共通配線１２６とが保護膜１１１を介して重なる領域１３１では、保護膜１１１において塵などの異物の存在が原因となった欠陥が発生した場合、電極１１３ｃの延在部１２７と共通配線１２６とが短絡するなどのトラブルが発生する場合がある。
【００１７】
従来のアモルファスシリコン薄膜電界効果トランジスタを用いた液晶表示装置では、表示画素領域が形成された基板とは別の回路基板上に駆動回路が形成されていた。このため、この表示画素領域が形成された基板上の表示画素と回路基板上の駆動回路とを接続する工程を実施する必要があった。そして、表示画素領域において上記のような短絡などの不良が発生した場合、たとえば領域１３１において短絡が発生した場合、以下のような手法で不良の発生した液晶表示装置を救済していた。すなわち、まず、短絡の発生したソース線１２８をカットすることにより短絡部を孤立させる。そして、冗長回路を駆動回路側で準備しておき、この冗長回路により新たにこの短絡部が切り離されたソース線１２８へ信号を送ることが可能なように配線する。この結果、短絡部以外の部分に画素に信号を送ることができる。
【００１８】
しかし、上述のように、ポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置では、駆動回路が表示画素の形成されたガラス基板上に一体形成されている。そのため、ポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置において、上記の冗長回路を介して信号を伝送する際の配線容量の増加に対応可能なように、表示画素領域へ供給される信号の駆動能力を大きくすることは実質上困難であった。この結果、上述のように表示画素領域の外側に冗長回路（リペア配線）を形成して短絡の発生した液晶表示装置を救済するという手法は、ポリシリコン薄膜電界効果トランジスタを用いた液晶表示装置では採用することが難しかった。その結果、上記のように保護膜１１１における欠陥などによって短絡が起こると、その短絡が起こった液晶表示装置はほとんど救済されることなく不良品となるため、液晶表示装置の製造工程における歩留りが低下することになっていた。
【００１９】
つまり、従来のポリシリコン薄膜電界効果トランジスタを用いた駆動回路一体型の液晶表示装置では、駆動回路をガラス基板上に一体的に形成することによる低コスト化は実現可能であるが、一方、層間絶縁膜の欠陥などに起因する短絡などの不良の救済が難しいため、歩留りが低下することによって製造コストが上昇するという問題が発生していた。また、層間絶縁膜の欠陥を低減するために上述のＴＥＯＳ ＰＥＣＶＤによるシリコン酸化膜を層間絶縁膜として用いる場合、やはり製造コストが上昇していた。
【００２０】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、製造コストを低減することが可能な半導体装置およびその製造方法を提供することである。
【００２１】
この発明のもう１つの目的は、製造コストを低減することが可能な液晶表示装置およびその製造方法を提供することである。
【００２２】
【課題を解決するための手段】
この発明の１の局面における半導体装置は、基板と薄膜電界効果トランジスタと下層層間絶縁膜と上層層間絶縁膜と下層導電体膜と上層導電体膜とを備える。薄膜電界効果トランジスタは基板上に形成され、ソースおよびドレイン領域とゲート電極とを含む。下層層間絶縁膜は、薄膜電界効果トランジスタのゲート電極に接触するように薄膜電界効果トランジスタ上に形成され、ＴＥＯＳを原料ガスとして用いるプラズマ化学気相成長法により形成されたシリコン酸化膜からなる。上層層間絶縁膜は下層層間絶縁膜の上部表面の全面に接するように形成され、下層層間絶縁膜と異なる種類の絶縁膜からなり、プラズマ化学気相成長法を用いて形成されるシリコン窒化膜を含む。下層間絶縁膜と上層層間絶縁膜とにはソースおよびドレイン領域の少なくともいずれか一方の表面を露出させるコンタクトホールが形成される。下層導電体膜は下層層間絶縁膜下に位置する領域に形成され、下層層間絶縁膜と接触する。上層導電体膜は、コンタクトホールの内部から上層層間絶縁膜の上部表面上において下層導電体膜上に位置する領域まで延在するように形成され、ソースおよびドレイン領域の少なくともいずれか一方と接続されている。
【００２３】
このようにすれば、薄膜電界効果トランジスタのゲート電極および下層導電体膜と、上層層間絶縁膜の上部表面上にまで延在する上層導電体膜との間には、下層層間絶縁膜と上層層間絶縁膜という少なくとも２層の絶縁膜が存在する。そして、下層層間絶縁膜に局所的に亀裂などの損傷が発生した場合、上層層間絶縁膜と下層層間絶縁膜との間には境界面が存在するため、この下層層間絶縁膜に発生した亀裂の伝播は一旦この境界面で停止する。これにより、上層層間絶縁膜にまで上記亀裂が伝播することを防止できる。この結果、下層層間絶縁膜と上層層間絶縁膜との２層を貫通するような欠陥が発生する確率は、ゲート電極および下層導電体膜上に層間絶縁膜を１層だけ形成する場合よりもより小さくなる。このため、上記のような欠陥の発生による半導体装置の歩留りの低下を抑制できるので、半導体装置の製造コストを低減できる。
【００２４】
また、層間絶縁膜を形成する際に、層間絶縁膜を形成した当初から層間絶縁膜に欠陥が発生している場合がある。ゲート電極と上層導電体膜との間に層間絶縁膜を１層だけ形成する場合、このような欠陥の存在は、直ちに層間絶縁膜の上部表面上に形成された上層導電体膜とゲート電極や下層導電体膜との間の短絡といった欠陥の原因となる。しかし、本発明のように下層層間絶縁膜と上層層間絶縁膜という２層以上の膜により上記絶縁膜を構成すれば、たとえ下層層間絶縁膜を形成する際に、異物などに起因する欠陥が下層層間絶縁膜に発生しても、このような欠陥が発生した領域とほぼ同じ領域上に重なるように上層層間絶縁膜においても欠陥が発生する確率は非常に低いため、下層および上層層間絶縁膜を貫通するような欠陥の発生確率を低減できる。この結果、ゲート電極および下層導電体膜と上層層間絶縁膜の上部表面上に形成された配線などの上層導電体膜との間の短絡の発生を防止できる。
【００２６】
また、下層層間絶縁膜として用いる、ＴＥＯＳを原料ガスとして用いるプラズマ化学気相成長法（ＰＥＣＶＤ）によるシリコン酸化膜（ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜）は、欠陥密度が低く、また電荷の蓄積が少ないなど、特に膜質が優れている。このため、下層層間絶縁膜の直下部にある薄膜電界効果トランジスタの電気的特性がこのような電荷の蓄積によって劣化することを防止できる。さらに、下層層間絶縁膜下に位置する下層導電体膜と上層層間絶縁膜上に位置する上層導電体膜との間の絶縁を確実に行なうことができる。
【００２７】
また、このようなＴＥＯＳ ＰＥＣＶＤシリコン酸化膜は、カバレッジも非常に良好であるため、空隙などの欠陥部を形成することなく薄膜電界効果トランジスタを確実に埋込むことができる。また、薄膜電界効果トランジスタによる段差を、このＴＥＯＳ ＰＥＣＶＤシリコン酸化膜によって確実に平坦化することができるので、上層層間絶縁膜上に上記薄膜電界効果トランジスタに起因する段差部が形成されることを防止できる。このため、上層層間絶縁膜上に形成される配線などの導電層が薄膜電界効果トランジスタに起因する段差部の影響で断線したりすることを防止できる。
【００２８】
また、下層層間絶縁膜と上層層間絶縁膜との合計膜厚は、薄膜電界効果トランジスタと導電体膜との間の絶縁を確保すると同時に薄膜電界効果トランジスタによる段差部の影響を軽減するために一定以上の膜厚が必要である。この場合、従来のようにこの必要な膜厚を有するＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を層間絶縁膜として形成すると、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜の成膜処理を行なった成膜装置の反応室（チャンバ）の内部を高い頻度でクリーニング処理する必要があった。しかし、本発明では下層層間絶縁膜についてＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を適用し、上層層間絶縁膜についてより低コストな他の絶縁膜を適用することが可能である。このため、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜の膜厚を低減できるので、反応室のクリーニング処理の頻度を低減できる。この結果、半導体装置の製造コストを低減することができる。
【００３０】
また、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜の成膜コストと比べると、シリコン窒化膜の成膜コストは低い。これは、反応室のクリーニングコストがシリコン酸化膜の場合はＴＥＯＳ ＰＥＣＶＤシリコン酸化膜より低いことなどが原因である。このため、半導体装置の製造コストを確実に低減することができる。
【００３２】
また、たとえば下層層間絶縁膜のシリコン酸化膜をＰＥＣＶＤ装置を用いて形成する場合、同じ装置を用いてシリコン窒化膜を形成することができる。このため、本発明を実施するために新たな成膜装置などを準備する必要がないため、半導体装置の製造コストが増大することを防止できる。
【００３３】
また、下層層間絶縁膜のシリコン酸化膜と上層層間絶縁膜のシリコン窒化膜とを同じプラズマ化学気相成長法を用いて形成すれば、下層層間絶縁膜と上層層間絶縁膜とを連続して同一の装置を用いて形成することが可能となるので、半導体装置の製造工程の簡略化を図ることができる。
【００３４】
上記１の局面における半導体装置では、下層層間絶縁膜の膜厚に対する、上層層間絶縁膜の膜厚の比率が０．５以上６以下であることが好ましい。
【００３５】
この場合、上記比率が０．５未満になると、上層層間絶縁膜と下層層間絶縁膜との合計膜厚に対する、シリコン酸化膜を含む下層層間絶縁膜の膜厚の比率が相対的に大きくなるため、下層層間絶縁膜を形成するためにＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を用いた場合に、コスト削減効果が十分には得られなくなる。一方、上記比率が６を超えると、下層層間絶縁膜の膜厚が薄くなるため、ＴＥＯＳＰＥＣＶＤシリコン酸化膜を下層層間絶縁膜として用いた場合、このＴＥＯＳＰＥＣＶＤシリコン酸化膜による十分な絶縁効果などを得ることが困難になる。このため、上記のような比率であれば、確実に下層層間絶縁膜のシリコン酸化膜による絶縁効果などに起因する高い信頼性を得られると同時に、十分なコスト削減効果を得ることができる。
【００３６】
この発明の他の局面における液晶表示装置は、上記１の局面における半導体装置を備える。
【００３７】
このようにすれば、液晶表示装置の表示画素領域に形成される薄膜電界効果トランジスタおよびその周辺構造に、本発明による半導体装置を適用することによって、液晶表示装置の製造コストを低減すると同時に、液晶表示装置の信頼性を向上させることができる。
【００３８】
この発明の別の局面における半導体装置の製造方法では、基板上にソースおよびドレイン領域とゲート電極とを有する薄膜電界効果トランジスタと下層導電体膜とを形成する。薄膜電界効果トランジスタと下層導電体膜との上に、薄膜電界効果トランジスタのゲート電極と下層導電体膜とに接触するように、ＴＥＯＳを原料ガスとして用いたプラズマ化学気相成長法により、シリコン酸化膜からなる下層層間絶縁膜を形成する。下層層間絶縁膜の上部表面の全面に接するように、下層層間絶縁膜と異なる種類の絶縁膜からなる上層層間絶縁膜を形成する。下層層間絶縁膜と上層層間絶縁膜とを部分的にエッチングにより除去することにより、ソースおよびドレイン領域の少なくともいずれか一方の表面を露出させるようにコンタクトホールを形成する。コンタクトホールの内部から上層層間絶縁膜の上部表面上において下層導電体膜上に位置する領域まで延在するように、ソースおよびドレイン領域の少なくともいずれか一方と接続する導電体膜を形成する。上層層間絶縁膜を形成する工程はプラズマ化学気相成長法を用いてシリコン窒化膜を形成する工程を含む。
【００３９】
このようにすれば、本発明の上記１の局面における半導体装置を容易に形成することができる。
【００４１】
また、下層層間絶縁膜として、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を用いることができる。このＴＥＯＳ ＰＥＣＶＤシリコン酸化膜は、優れた膜質を有するため、確実に薄膜電界効果トランジスタが形成された層と上層層間絶縁膜上に形成される上層導電体膜との間の絶縁を維持できる。また、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜はカバレッジも良好であるため、薄膜電界効果トランジスタの存在に起因する上層層間絶縁膜上における段差部の発生を防止できる。この結果、半導体装置の信頼性を向上させることができる。
【００４３】
また、シリコン窒化膜の成膜コストは、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜より低いため、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜により上層層間絶縁膜および下層層間絶縁膜の両方を形成する場合より、半導体装置の製造コストを低減することができる。
【００４５】
また、下層層間絶縁膜として膜質の優れるＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を形成した場合に、このシリコン酸化膜を形成するために用いたＰＥＣＶＤ装置をそのままシリコン窒化膜の成膜に適用できる。このため、シリコン窒化膜を形成するために新たに成膜装置を準備する必要がない。この結果、膜質の良好なＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を下層層間絶縁膜として利用することにより半導体装置の信頼性を向上させると同時に、半導体装置の製造コストの上昇を抑制できる。
【００４６】
上記別の局面における半導体装置の製造方法では、上層層間絶縁膜を形成する工程において、下層層間絶縁膜の膜厚に対する上層層間絶縁膜の膜厚の比率が０．５以上６以下となるように上層層間絶縁膜を形成することが好ましい。
【００４７】
この場合、上記比率が０．５未満になると、上層層間絶縁膜と下層層間絶縁膜との合計膜厚に対する下層層間絶縁膜の膜厚の比率が相対的に大きくなる。このため、下層層間絶縁膜を形成するためにＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を用いた場合、コスト削減効果が十分には得られなくなる。一方、上記比率が６を超えると、下層層間絶縁膜の膜厚が薄くなるため、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を下層層間絶縁膜として用いた場合、このＴＥＯＳ ＰＥＣＶＤシリコン酸化膜による十分な絶縁効果や平坦化効果などを得ることが困難になる。この結果、上記のような比率であれば、確実に下層層間絶縁膜のシリコン酸化膜による高い信頼性を得られると同時に、十分なコスト削減効果を得ることができる。
【００４８】
上記別の局面における半導体装置の製造方法では、下層層間絶縁膜を形成する工程の後、上層層間絶縁膜を形成する工程に先立ち水素プラズマ処理を行なう工程をさらに備えることが好ましい。
【００４９】
この場合、下層層間絶縁膜が水素プラズマ処理を行なう際に薄膜電界効果トランジスタを保護する保護膜として作用する。このため、水素プラズマ処理により薄膜電界効果トランジスタが損傷を受けることを防止できる。
【００５０】
また、下層層間絶縁膜を形成した後水素プラズマ処理を行なっているので、上層層間絶縁膜として採用する材料については、水素プラズマ処理における水素プラズマの透過性について考慮する必要はない。このため上層層間絶縁膜の材料選択の自由度をより大きくすることができる。
【００５１】
また、従来のようにある程度の膜厚の層間絶縁膜を形成した後水素プラズマ処理を行なう場合には、水素プラズマがこの層間絶縁膜を透過して薄膜電界効果トランジスタのチャネル領域などへと到達する必要があるため、水素プラズマ処理の処理時間を層間絶縁膜の膜厚に比例してある程度長くする必要があった。しかし、本発明によれば、下層層間絶縁膜の膜厚を従来の層間絶縁膜の膜厚より十分薄くしておけば、水素プラズマ処理の処理時間を大幅に短縮することができる。この結果、半導体装置の製造工程に要する時間を短縮することができるので、半導体装置の製造コストを低減することができる。
【００５２】
上記別の局面における半導体装置の製造方法では、水素プラズマ処理を行なう工程に先立ち、アニール処理を行なう工程をさらに備えることが好ましい。
【００５３】
このように、水素プラズマ処理に先立ってソースおよびドレイン領域に注入した不純物の活性化を行なうためのアニール処理を行なっているので、水素プラズマ処理によってチャネル領域などへと注入された水素原子がこのアニール処理における熱などによってチャネル領域から他の領域へと拡散することを防止できる。この結果、高い信頼性を有する半導体装置を容易に得ることができる。
【００５４】
上記別の局面における半導体装置の製造方法では、水素プラズマ処理を行なう工程と連続して、上層層間絶縁膜を形成する工程を行なうことが好ましい。
【００５５】
この場合、プラズマ化学気相成長法を実施するためのＰＥＣＶＤ装置を流用して水素プラズマ処理を行なうようにすれば、水素プラズマ処理と上層層間絶縁膜の形成工程とを連続して行なうことができる。この結果、半導体装置の製造工程を簡略化することができるので、半導体装置の製造に要する時間を短縮することができる。
【００５８】
上記別の局面における半導体装置の製造方法では、下層層間絶縁膜を形成する工程の後、上層層間絶縁膜を形成する工程に先立ち下層層間絶縁膜の表面から異物を除去する洗浄工程をさらに備えることが好ましい。
【００５９】
このようにすれば、下層層間絶縁膜の表面に塵などの異物が付着しているような場合、この洗浄工程によってこれらの異物を確実に除去することができる。このため、このような異物に起因して上層層間絶縁膜に欠陥が発生することを防止できる。この結果、上層層間絶縁膜の欠陥に起因する絶縁不良といった問題の発生を確実に防止できるので、半導体装置の信頼性を向上させることができる。
【００６０】
上記別の局面における半導体装置の製造方法では洗浄工程において接触式洗浄法および非接触式洗浄法の少なくともいずれか一方を用いることが好ましい。
【００６１】
上記別の局面における半導体装置の製造方法では、洗浄工程がウェットエッチングを行なう工程をさらに含むことが好ましい。
【００６２】
この場合、ウェットエッチングによって下層層間絶縁膜表面に固着、あるいは下層層間絶縁膜にある程度埋没した状態となっているような異物を確実に除去することができる。この結果、下層層間絶縁膜の表面に存在する上記異物に起因する上層層間絶縁膜の欠陥の発生を確実に防止できる。
【００６３】
この発明のもう１つの局面における液晶表示装置の製造方法は、上記別の局面における半導体装置の製造方法を用いる。
【００６４】
このようにすれば、上記他の局面における液晶表示装置を容易に形成することができる。
【００６５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００６６】
図１は、本発明による液晶表示装置を示す断面模式図である。図１を参照して、液晶表示装置を説明する。
【００６７】
図１を参照して、液晶表示装置は、基板としてのガラス基板１と上ガラス基板２１と、このガラス基板１および上ガラス基板２１との間に保持される液晶２０とを備える。ガラス基板１上には下地膜２が形成されている。ガラス基板１の駆動回路領域において、この下地膜２上にｐ型薄膜電界効果トランジスタ１７が形成されている。ｐ型薄膜電界効果トランジスタ１７は、ソース／ドレイン領域６ａ、６ｂとチャネル領域７とゲート絶縁膜として作用する絶縁膜８とゲート電極９ａとを備える。
【００６８】
下地膜２上には、半導体膜を用いて形成されたソース／ドレイン領域６ａ、６ｂとチャネル領域７とが形成されている。ソース／ドレイン領域６ａ、６ｂにはボロン（Ｂ）などのｐ型の導電性不純物が注入されている。チャネル領域７上にはゲート絶縁膜として作用する絶縁膜８が形成されている。チャネル領域７上に位置する領域において、絶縁膜８上にはクロム膜からなるゲート電極９ａが形成されている。ゲート電極９ａと絶縁膜８との上にはＴＥＯＳ ＰＥＣＶＤシリコン酸化膜からなる下層層間絶縁膜１１が形成されている。下層層間絶縁膜１１上にはシリコン窒化膜からなる上層層間絶縁膜２４が形成されている。下層層間絶縁膜１１の膜厚Ｔ１は１００ｎｍであり、上層層間絶縁膜２４の膜厚Ｔ２は４００ｎｍである。ソース／ドレイン領域６ａ、６ｂ上に位置する領域においては、上層層間絶縁膜２４と下層層間絶縁膜１１と絶縁膜８との一部を除去することによりコンタクトホール１２ａ、１２ｂが形成されている。コンタクトホール１２ａ、１２ｂの内部から上層層間絶縁膜２４の上部表面上にまで延在するように、導電体膜としての電極１３ａ、１３ｂがそれぞれ形成されている。電極１３ａ、１３ｂはそれぞれソース／ドレイン領域６ａ、６ｂと接続されている。電極１３ａ、１３ｂ上には絶縁膜１４が形成されている。
【００６９】
ガラス基板１の表示画素領域においては、上述のようにガラス基板１上に下地膜２が形成され、この下地膜２上にｎ型薄膜電界効果トランジスタ１８と蓄積容量１９とが形成されている。ｎ型薄膜電界効果トランジスタ１８は、ソース領域４ａとドレイン領域４ｂとチャネル領域５とゲート絶縁膜として作用する絶縁膜８とゲート電極９ｂとを備える。下地膜２上には、ソース領域４ａとドレイン領域４ｂとチャネル領域５とが半導体膜を用いて形成されている。このソース領域４ａおよびドレイン領域４ｂには、リン（Ｐ）イオンなどのｎ型の導電性不純物が注入されている。チャネル領域５上には、ゲート絶縁膜として作用する絶縁膜８が形成されている。また、チャネル領域５上に位置する領域においては、絶縁膜８上にゲート電極９ｂが形成されている。ゲート電極９ｂと絶縁膜８との上には、駆動回路領域と同様に下層層間絶縁膜１１が形成されている。下層層間絶縁膜１１上には上層層間絶縁膜２４が形成されている。ソース領域４ａおよびドレイン領域４ｂの上に位置する領域においては、上層層間絶縁膜２４と下層層間絶縁膜１１と絶縁膜８との一部を除去することによりコンタクトホール１２ｃ、１２ｄが形成されている。コンタクトホール１２ｃ、１２ｄの内部から上層層間絶縁膜の上部表面上にまで延在し、それぞれソース領域４ａとドレイン領域４ｂとに接続する上層導電体膜としての電極１３ｃ、１３ｄが形成されている。
【００７０】
また、下地膜２上には、ソース領域４ａ、ドレイン領域４ｂおよびチャネル領域５を構成する半導体膜と同一レイヤにより構成される下部電極３が形成されている。この下部電極３上には、誘電体膜としての絶縁膜８が形成されている。この下部電極３上に位置する絶縁膜８の部分は蓄積容量１９の誘電体膜として作用する。そして、下部電極３上に位置する領域においては、絶縁膜８上に共通電極１０が形成されている。共通電極１０と絶縁膜８との上には下層層間絶縁膜１１が形成されている。下層層間絶縁膜１１上には上層層間絶縁膜２４が形成されている。上層層間絶縁膜２４と下層層間絶縁膜１１と絶縁膜８との一部を除去することによりコンタクトホール１２ｅが形成されている。コンタクトホール１２ｅの内部から上層層間絶縁膜２４の上部表面上にまで延在するように電極１３ｅが形成されている。上層層間絶縁膜２４と電極１３ｃ〜１３ｅとの上には絶縁膜１４が形成されている。
【００７１】
電極１３ｄ上に位置する領域には、絶縁膜１４にコンタクトホール１５が形成されている。コンタクトホール１５の内部から絶縁膜１４の上部表面上にまで延在するように、電極１３ａと電気的に接続されたＩＴＯ（錫添加酸化インジウム）画素電極１６が形成されている。ＩＴＯ画素電極１６と絶縁膜１４との上には、配向膜３６ａが形成されている。
【００７２】
このｐ型薄膜電界効果トランジスタ１７、ｎ型薄膜電界効果トランジスタ１８および蓄積容量１９が形成されたガラス基板１の面と対向するように、上ガラス基板２１が配置されている。上ガラス基板２１のガラス基板１に対向する面には、カラーフィルタ２３が形成されている。カラーフィルタ２３のガラス基板１に対向する面上には対向電極２２が形成されている。対向電極２２のガラス基板１に対向する面上には配向膜３６ｂが形成されている。そして、配向膜３６ａ、３６ｂの間には液晶２０が保持されている。
【００７３】
ここで、表示画素領域において、ｎ型薄膜電界効果トランジスタ１８のゲート電極９ｂ上には、下層層間絶縁膜１１と上層層間絶縁膜２４とが形成されている。そして、ソース領域４ａおよびドレイン領域４ｂと接続された電極１３ｃおよび１３ｄは、それぞれコンタクトホール１２ｃ、１２ｄの内部から上層層間絶縁膜２４の上部表面上にまで延在するように形成されている。図２に示すように、ソース領域４ａと接続された電極１３ｃは、ソース線（図９参照）へと接続するために延在部２７を含む。この延在部２７下にゲート電極９ｂと同一レイヤとして形成された下層導電体膜としての共通配線２６が形成されている。この共通配線２６と電極１３ｃの延在部２７との間には下層層間絶縁膜１１と上層層間絶縁膜２４との２つの層からなる層間絶縁膜が存在することになる。ここで、図２は、図１に示した液晶表示装置の他の領域における断面模式図である。このように、電極１３ｃと共通配線２６との間に２層からなる層間絶縁膜が存在することにより、共通配線２６と電極１３ｃとの間に１層のみからなる層間絶縁膜が形成されている場合よりも、絶縁破壊が発生する確率を低減することができる。つまり、下層層間絶縁膜１１において、不純物などの影響により局所的な亀裂などの欠陥が発生している場合を考えると、上層層間絶縁膜２４を形成する際、この下層層間絶縁膜１１において欠陥が発生した領域上に同様に亀裂などの欠陥が発生する確率は極めて低い。このため、下層層間絶縁膜１１と上層層間絶縁膜２２とを貫通するような欠陥の発生する確率を低減することができる。そのため、共通配線２６と電極１３ｃの延在部２７との間で絶縁破壊が起きるなどの不良の発生を防止できる。この結果、このような絶縁破壊に起因する液晶表示装置の動作不良の発生を防止できるので、高い信頼性を有する液晶表示装置を得ることができる。
【００７４】
また、図２においては、電極１３ｃをソース線へと接続するための延在部２７と共通配線２６とのオーバーラップする領域（ソース線／共通配線オーバーラップ部）が示されているが、図９において示したように、液晶表示装置では、ゲート電極９ｂと電気的に接続されたゲート線とソース線とが下層層間絶縁膜１１と上層層間絶縁膜２４との２つの層からなる層間絶縁膜を介してオーバーラップする領域（ソース線／ゲート線オーバーラップ部）も同様に形成される。これらのオーバーラップ部は、いずれも液晶表示装置の画素数と同数存在する。そして、これらのオーバーラップ部の合計面積は、薄膜電界効果トランジスタのゲート電極として作用する部分の面積より相対的に大きくなる。この相対的に大きな面積を有するオーバーラップ部の層間絶縁膜において、一箇所でも絶縁破壊が起きるとやはり液晶表示装置の誤動作などの不良が発生する。このため、オーバーラップ部の層間絶縁膜にはより高い信頼性が求められる。本発明では、この層間絶縁膜として下層層間絶縁膜１１および上層層間絶縁膜２４を用いるので、上述のように絶縁破壊の発生確率を低減できる。この結果、液晶表示装置における不良の発生を確実に防止できる。
【００７５】
また、後述する製造工程において説明するように、共通配線２６と電極１３ｃとの間に位置する層間絶縁膜をシリコン酸化膜の１層のみで形成する場合よりも、シリコン酸化膜からなる下層層間絶縁膜１１の膜厚を薄くすることができるので、上層層間絶縁膜２４について下層層間絶縁膜１１を形成するシリコン酸化膜よりも成膜コストの安い材料を用いれば、結果的に液晶表示装置の製造コストを低減することができる。
【００７６】
また、下層層間絶縁膜１１として、本発明による液晶表示装置においてはＴＥＯＳ ＰＥＣＶＤ法によるシリコン酸化膜を用いている。そして、この下層層間絶縁膜１１と上層層間絶縁膜２４との合計膜厚と等しい膜厚だけこのＴＥＯＳ ＰＥＣＶＤ法によってシリコン酸化膜を形成する場合、このＴＥＯＳ ＰＥＣＶＤを行なったＣＶＤ装置の反応室（チャンバ）内のクリーニングを頻繁に行なう必要があった。しかし、本発明による液晶表示装置では、このようなＴＥＯＳ ＰＥＣＶＤ法を用いたシリコン酸化膜の形成膜厚は、従来の膜厚（上層層間絶縁膜２４と下層層間絶縁膜１１との合計膜厚）の約５分の１程度となっているため、この反応室のクリーニングの頻度を低減できる。この結果、この反応室のクリーニングに必要な高価なＮＦ3ガスなどの使用量を低減することができる。このため、液晶表示装置の製造コストを低減することができる。
【００７７】
また、下層層間絶縁膜１１として、ＴＥＯＳ ＰＥＣＶＤ法によるシリコン酸化膜を用いているが、このＴＥＯＳ ＰＥＣＶＤ法によるシリコン酸化膜のカバレッジは非常に良好であるため、ｎ型薄膜電界効果トランジスタ１８などによって形成される段差部を空隙など形成することなく埋込むことができる。このため、下層層間絶縁膜１１とｎ型薄膜電界効果トランジスタ１８などとの間において空隙が発生することに起因してｎ型薄膜電界効果トランジスタ１８の電気的特性が劣化するといった問題の発生を防止できる。この結果、高い信頼性を有する液晶表示装置を得ることができる。
【００７８】
また、ＴＥＯＳ ＰＥＣＶＤ法によるシリコン酸化膜（ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜）よりも成膜コストの低いシリコン窒化膜を、上層層間絶縁膜２４として用いることにより、液晶表示装置の製造コストを確実に低減できる。
【００７９】
また、下層層間絶縁膜１１として、欠陥密度の低いＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を用いているので、ｎ型薄膜電界効果トランジスタ１８およびｐ型薄膜電界効果トランジスタ１７の電気的特性は非常に良好なものとなっている。
【００８０】
また、下層層間絶縁膜１１として用いたＴＥＯＳ ＰＥＣＶＤシリコン酸化膜のカバレッジは上述のように非常に良好であるので、上層層間絶縁膜２４の上部表面はゲート電極９ａ、９ｂなどによる段差を吸収して滑らかなものとなっている。そのため、上層層間絶縁膜２４の上部表面上に形成される電極１３ａ〜１３ｅが上層層間絶縁膜２４の上部表面における段差などの影響によって断線するといった問題の発生を防止することができる。ここで、下層層間絶縁膜１１を形成せず、シリコン窒化膜からなる上層層間絶縁膜２４のみを形成した場合、ゲート電極９ａ、９ｂによる段差の影響が上層層間絶縁膜２４の上部表面に強く現われる。この結果、上層層間絶縁膜２４の上部表面にはゲート電極９ａ、９ｂに対応する段差部が形成されるため、この段差部に起因して電極１３ａ〜１３ｅに断線が発生する場合があった。つまり、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜からなる下層層間絶縁膜１１は、平坦化膜としての高い機能を有していることがわかる。
【００８１】
また、ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜の膜質は上述のように良好で欠陥密度も少ないので、このようなＴＥＯＳ ＰＥＣＶＤシリコン酸化膜からなる下層層間絶縁膜１１をｎ型薄膜電界効果トランジスタ１８などを覆うように形成することにより、ｎ型薄膜電界効果トランジスタ１８などを確実に絶縁することができる。この結果、高い信頼性を有する液晶表示装置を得ることができる。
【００８２】
また、上層層間絶縁膜２４をＰＥＣＶＤを用いたシリコン窒化膜によって形成すれば、下層層間絶縁膜１１を形成するために用いたＰＥＣＶＤ装置を流用することができる。このため、本発明を実施するために新たな製造装置を準備する必要がないため、半導体装置の製造コストが上昇することを抑制することができる。
【００８３】
また、ＴＥＯＳ ＰＥＣＶＤ法を用いて下層層間絶縁膜１１を形成した後、水素プラズマ処理などをこのＰＥＣＶＤ装置内で連続して行ない、さらに続けて上層層間絶縁膜２４を形成すれば、基板を別の製造装置へと移送するなどの工程を省略することができる。この結果、液晶表示装置の製造工程を簡略化することができる。
【００８４】
また、このような高い信頼性を有する薄膜電界効果トランジスタによって液晶表示装置の表示画素を構成することにより、液晶表示装置の表示部での欠陥の発生を防止できると同時に、欠陥の無い、均一な表示特性を示す液晶表示装置を得ることが可能となる。
【００８５】
図３〜７は、図１に示した液晶表示装置の製造方法を説明するための断面模式図である。図３〜７を参照して、液晶表示装置の製造方法を説明する。
【００８６】
まず、ガラス基板１（図３参照）上にたとえばＰＥＣＶＤを用いて下地膜２（図３参照）を形成する。下地膜としてはシリコン窒化膜およびシリコン酸化膜の２層膜を用いる。この下地膜２上にアモルファスシリコン膜を連続して形成する。このアモルファスシリコン膜を、エキシマレーザを用いてアニールすることによりポリシリコン膜を生成する。そして、このポリシリコン膜上にレジスト膜を形成する。このレジスト膜をマスクとして用いて、ポリシリコン膜をドライエッチングにより部分的に除去することにより、ソース／ドレイン領域６ａ、６ｂ、ソース領域４ａ、ドレイン領域４ｂ、チャネル領域７、５および下部電極３（図３参照）となるべきポリシリコン膜を形成する。その後レジスト膜を除去する。次に、下部電極３となるべき半導体膜が位置する領域以外の領域にレジスト膜を形成する。そして、下部電極３となるべきポリシリコン膜にリンイオンを注入する。このようにして下部電極３が形成される。そして、上述のレジスト膜を除去する。次に、ゲート絶縁膜および誘電体膜として作用するシリコン酸化膜からなる絶縁膜８（図３参照）を形成する。この絶縁膜８はＴＥＯＳ ＰＥＣＶＤ法を用いて形成される。絶縁膜８の膜厚は７０ｎｍである。この後、絶縁膜８上にクロム膜をスパッタリング法などを用いて形成する。クロム膜の膜厚は２００ｎｍ程度である。このクロム膜上にレジスト膜を形成する。このレジスト膜をマスクとして、クロム膜を部分的にエッチングにより除去することにより、ゲート電極９ａ、９ｂおよび共通電極１０（図３参照）を形成する。共通電極１０と下部電極３と絶縁膜８とから蓄積容量１９が形成される。その後、ゲート電極９ｂをマスクとして半導体膜の所定の領域にリンイオンを注入することにより、ソース領域４ａおよびドレイン領域４ｂ、チャネル領域５を形成する。また、ゲート電極９ａをマスクとしてボロンイオンを半導体膜の所定の領域に注入することにより、ソース／ドレイン領域６ａ、６ｂおよびチャネル領域７を形成する。このようにして図３に示すような構造を得る。
【００８７】
次に、図４に示すように、ゲート電極９ａ、９ｂおよび共通電極１０上に下層層間絶縁膜１１を形成する。この下層層間絶縁膜１１シリコン酸化膜であり、ＴＥＯＳ ＰＥＣＶＤ法を用いて形成される。この下層層間絶縁膜１１の膜厚Ｔ１は１００ｎｍである。
【００８８】
ＴＥＯＳ ＰＥＣＶＤシリコン酸化膜はカバレッジが非常によくかつ欠陥密度も非常に少ない優れた膜質を有しているため、ｎ型薄膜電界効果トランジスタ１８およびｐ型薄膜電界効果トランジスタ１７などを確実に絶縁することができる。この結果、絶縁不良によってｎ型薄膜電界効果トランジスタ１８などが誤動作するといった問題の発生を確実に防止できるので、高い信頼性を有する液晶表示装置を得ることができる。
【００８９】
次に、活性化アニール処理を行なう。この活性化アニール処理における加熱温度は４００℃である。次に、下層層間絶縁膜１１から異物を除去するために、洗浄工程としてのブラシ洗浄または超音波洗浄等の物理洗浄を行なう。この物理洗浄によって下層層間絶縁膜１１上および下層層間絶縁膜の内部に存在する異物を除去する。また、この物理洗浄に先立ってフッ酸系のエッチング液を用いたウェットエッチングを行うことが好ましい。エッチング液として、たとえばＨＦ：ＮＨ4Ｆ＝１：１０のＢＨＦ溶液を用いることができる。このエッチング液に下層層間絶縁膜１１が形成された基板１を３０秒程度浸漬する。このようにすれば、下層層間絶縁膜１１に異物が埋込まれている場合、この異物のまわりの下層層間絶縁膜１１を選択的にエッチングできる。このため、下層層間絶縁膜１１に埋込まれているような異物を露出させることができるので、上述の物理洗浄によってこれらの異物を確実に除去することができる。
【００９０】
このような物理洗浄工程を実施することにより、下層層間絶縁膜１１の上部表面および内部から異物を確実に除去することができるので、上層層間絶縁膜２４がこれらの下層層間絶縁膜１１において存在する異物に起因して剥離するといったような問題の発生を防止できる。この結果、液晶表示装置の信頼性を高めることができる。
【００９１】
また、上述のように下層層間絶縁膜１１を形成した後洗浄工程を実施するため、上層層間絶縁膜２４を形成する際、下層層間絶縁膜１１上に存在する異物に起因して上層層間絶縁膜２４に欠陥が発生する確率を低減することができる。この結果、このような欠陥に起因する、上層層間絶縁膜２４と下層層間絶縁膜１１とを貫通するような欠陥の発生を防止できるので、上層層間絶縁膜２４と下層層間絶縁膜１１とを介した絶縁破壊あるいは短絡などの問題の発生を防止できる。そして、このように層間絶縁膜の信頼性を向上させることができるので、液晶表示装置の歩留りを向上させることができる。そして、特に図１および２に示したような、欠陥部の配線を冗長回路を用いてバイパスすることにより不良品の救済をすることが困難な駆動回路一体型の液晶表示装置において、特に歩留りを向上させる効果が顕著である。
【００９２】
また、上述のように洗浄工程に先立ってウェットエッチング工程を実施することにより、下層層間絶縁膜１１に埋設されているような不純物をも確実に除去することが可能となる。この結果、液晶表示装置の信頼性をより向上することができる。
【００９３】
次に、図５に示すように、基板１をＰＥＣＶＤ装置のチャンバ内に保持し、水素プラズマ２５をチャンバ内に発生させて基板１に対して水素プラズマ処理を行なう。水素プラズマ処理の時間は３０分程度である。この水素プラズマ処理によって、チャネル領域５、７のポリシリコンの水素化を行なう。この結果、ｐ型薄膜電界効果トランジスタ１７およびｎ型薄膜電界効果トランジスタ１８の電気的特性を安定化させると同時に向上させることができる。
【００９４】
なお、水素プラズマ処理に先立って活性化アニール処理を行なっているので、水素プラズマ処理されたチャネル領域５、７が活性化アニール処理により加熱されることはない。このため、チャネル領域５、７に注入された水素原子がこの活性化アニールの熱により拡散することによって、チャネル領域５、７の水素原子の濃度が低下するといった問題の発生を防止できる。
【００９５】
また、水素プラズマ処理の際に下層層間絶縁膜１１が形成されているが、この下層層間絶縁膜１１は水素プラズマ処理における薄膜電界効果トランジスタの保護膜として作用する。
【００９６】
また、シリコン窒化膜は水素プラズマをほとんど透過しない。そのため、シリコン窒化膜がｎ型薄膜電界効果トランジスタ１８などの上に形成された状態では、水素プラズマ処理を行なうことは実質的に不可能となる。このため、本発明のように上層層間絶縁膜２４を形成する前に、下層層間絶縁膜１１が形成された状態で水素プラズマ処理を行なえば、上層層間絶縁膜２４としてシリコン窒化膜などのように水素プラズマ処理を行なう際の障害となるような膜質の材料を用いることが可能となる。つまり、上層層間絶縁膜２４として用いる材料の選択の自由度を大きくすることができる。
【００９７】
また、従来、ｎ型薄膜電界効果トランジスタ１８の上にシリコン酸化膜などの層間絶縁膜を５００ｎｍ程度形成した後に水素プラズマ処理を行なっていた。そして、このような厚い層間絶縁膜を形成した状態で水素プラズマ処理を行うため、この水素プラズマ処理の処理時間は約１時間程度であった。しかし、本発明では１００ｎｍ程度という従来よりも薄い（従来の膜厚の約２０％）膜厚の下層層間絶縁膜１１が形成された状態で水素プラズマ処理を行なっている。このため、この水素プラズマ処理の処理時間を３０分程度とすることができる。つまり、水素プラズマ処理の処理時間を従来よりも大幅に短縮することが可能となった。このため、液晶表示装置の製造工程に要する時間を短縮することができる。
【００９８】
次に、水素プラズマ処理に引続き、反応室から基板１を取り出すことなく、連続して反応室内にシランガスとアンモニアガスとを導入する。このようにして、図６に示すように、下層層間絶縁膜１１上に上層層間絶縁膜２４としてのシリコン窒化膜を形成する。このシリコン窒化膜からなる上層層間絶縁膜２４の膜厚は４００ｎｍ程度とする。
【００９９】
このように、水素プラズマ処理と上層層間絶縁膜２４を形成する工程とを連続して行なうことにより、液晶表示装置の製造工程を簡略化することができる。
【０１００】
また、水素プラズマ処理と上層層間絶縁膜２４を形成する工程とを同一のＰＥＣＶＤ装置を用いて連続処理しているが、このシリコン窒化膜からなる上層層間絶縁膜２４を形成するための成膜時間は、上記のような水素プラズマ処理の処理時間の短縮分（３０分）よりもはるかに短時間である。このため、トータルとして液晶表示装置の製造工程に要する時間を短縮できる。また、このように水素プラズマ処理と上層層間絶縁膜２４を形成する工程とをＰＥＣＶＤ装置で連続して行なっても、上述のようにこの水素プラズマ処理と上層層間絶縁膜２４を形成する工程とに要する処理時間は従来よりも短縮されているので、１枚の基板１あたりにおけるＰＥＣＶＤ装置の占有時間を従来よりも短縮できる。
【０１０１】
また、下層層間絶縁膜１１の形成および水素プラズマ処理に用いていたＰＥＣＶＤ装置を用いて上層層間絶縁膜２４としてのシリコン窒化膜を形成しているので、この上層層間絶縁膜２４を形成するために新たな成膜装置を準備する必要がない。この結果、本発明を実施するための投資コストを削減できる。
【０１０２】
また、上述のようにＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を形成する場合と比べて、シリコン窒化膜をＰＥＣＶＤ装置で形成する場合、反応室内のクリーニング処理の頻度をＴＥＯＳ ＰＥＣＶＤシリコン酸化膜を形成する場合に比べてはるかに低くできる。この結果、半導体装置の製造コストを低減できる。また、シリコン窒化膜をＰＥＣＶＤ装置で形成する場合には特に高価な材料は必要ないため、材料コストという面からも半導体装置の製造コストを低減することが可能である。
【０１０３】
また、下層層間絶縁膜１１上に別の層として上層層間絶縁膜２４を形成しているが、このような２つの膜において、同一の個所に欠陥が発生する確率は低い。このため、下層層間絶縁膜１１と上層層間絶縁膜２４とにおいて同一個所に亀裂などの欠陥が発生することに起因する絶縁破壊が起こる可能性を低減できる。
【０１０４】
次に、上層層間絶縁膜２４上にレジスト膜（図示せず）を形成する。このレジスト膜をマスクとしてドライエッチングにより上層層間絶縁膜２４と下層層間絶縁膜１１と絶縁膜８との一部を除去することによりコンタクトホール１２ａ〜１２ｅ（図７参照）を形成する。その後レジスト膜を除去する。上層層間絶縁膜２４の上部表面上とコンタクトホール１２ａ〜１２ｅの内部とにスパッタリング法を用いてクロム膜を形成する。このクロム膜の膜厚は１００ｎｍとする。このクロム膜上にスパッタリング法を用いて膜厚が４００ｎｍのアルミニウム系合金膜を形成する。このアルミニウム系合金膜上に膜厚が１００ｎｍの上層クロム膜を形成する。この上層クロム膜上にレジスト膜を形成する。このレジスト膜をマスクとしてウェットエッチングを順次行なうことにより、クロム膜、アルミニウム系合金膜および上層クロム膜の３層からなる電極１３ａ〜１３ｅ（図７参照）を形成する。電極１３ａ〜１３ｅ上に絶縁膜１４を形成する。この絶縁膜１４としてはシリコン窒化膜を用いる。
【０１０５】
このようにして、ガラス基板１の駆動回路領域にｐ型薄膜電界効果トランジスタ１７を形成する。また、表示画素領域にｎ型薄膜電界効果トランジスタ１８および蓄積容量１９を形成する。さらに、駆動回路領域においては、図示されていない他の領域にｎ型の薄膜電界効果トランジスタを形成してもよい。また、表示画素領域においてｐ型薄膜電界効果トランジスタを他の領域に形成してもよい。そして、駆動回路領域において、ｐ型薄膜電界効果トランジスタ１７と上記ｎ型薄膜電界効果トランジスタとを組合せることにより駆動回路を構成する。また、表示画素領域においては、ｎ型薄膜電界効果トランジスタ１８とＩＴＯ画素電極１６（図１参照）などの透明電極とを組合せることにより表示画素を形成する。
【０１０６】
すなわち、図７に示した工程の後、絶縁膜１４の上部表面を平坦化する。その後、電極１３ｄ上に位置する領域において、絶縁膜１４にコンタクトホール１５（図１参照）を形成する。そして、コンタクトホール１５の内部から絶縁膜１４の上部表面上にまで延在するようＩＴＯ画素電極１６を形成する。その後、ＩＴＯ画素電極１６上に配向膜３６ａを形成する。
【０１０７】
さらに、図１に示したように、カラーフィルタ２３、対向電極２２および配向膜３６ｂが形成された上ガラス基板２１を準備する。この上ガラス基板２１とガラス基板１とを対向するように配置し固定する。そして、このガラス基板１と上ガラス基板２１との間（配向膜３６ａ、３６ｂの間）に液晶２０を注入、封止することによって、図１に示すような液晶表示装置を得る。
【０１０８】
このようにして、容易に本発明による液晶表示装置を得ることができる。そして、本発明による液晶表示装置の製造方法では、電気的特性が良好であり、かつ信頼性の高い薄膜電界効果トランジスタを形成することができるので、高い耐久性を有する液晶表示装置を得ることができる。このように、本発明によれば、図１に示したような駆動回路一体型の液晶表示装置において、低コスト化と高歩留り化という２つの課題を同時に達成することができる。
【０１０９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１０】
【発明の効果】
本発明によれば、薄膜電界効果トランジスタ上に下層層間絶縁膜と上層層間絶縁膜とを形成することにより、上層層間絶縁膜上の導電体膜と下層層間絶縁膜下に位置するゲート電極や共通配線などの導電体膜との間の短絡を確実に防止することができるため高い信頼性を実現すると同時に、製造コストを低減することが可能な半導体装置および液晶表示装置を得ることができる。
【図面の簡単な説明】
【図１】 本発明による液晶表示装置を示す断面模式図である。
【図２】 図１に示した液晶表示装置の他の領域における断面模式図である。
【図３】 図１に示した液晶表示装置の製造方法の第１工程を説明するための断面模式図である。
【図４】 図１に示した液晶表示装置の製造方法の第２工程を説明するための断面模式図である。
【図５】 図１に示した液晶表示装置の製造方法の第３工程を説明するための断面模式図である。
【図６】 図１に示した液晶表示装置の製造方法の第４工程を説明するための断面模式図である。
【図７】 図１に示した液晶表示装置の製造方法の第５工程を説明するための断面模式図である。
【図８】 従来の液晶表示装置を示す断面模式図である。
【図９】 図８に示した液晶表示装置の表示画素領域の部分回路図である。
【図１０】 図８に示した液晶表示装置の他の領域における断面模式図である。
【符号の説明】
１ ガラス基板、２ 下地膜、３ 下部電極、４ａ ソース領域、４ｂ ドレイン領域、５，７ チャネル領域、６ａ，６ｂ ソース／ドレイン領域、８，１４ 絶縁膜、９ａ，９ｂ ゲート電極、１０ 共通電極、１１ 下層層間絶縁膜、１２ａ〜１２ｅ，１５ コンタクトホール、１３ａ〜１３ｅ 電極、１６ ＩＴＯ画素電極、１７ ｐ型薄膜電界効果トランジスタ、１８ ｎ型薄膜電界効果トランジスタ、１９ 蓄積容量、２０ 液晶、２１ 上ガラス基板、２２ 対向電極、２３ カラーフィルタ、２４ 上層層間絶縁膜、２５ 水素プラズマ、２６ 共通配線、２７ 延在部。
Claims (10)
- 基板と、
前記基板上に形成され、ソースおよびドレイン領域とゲート電極とを含む薄膜電界効果トランジスタと、
前記薄膜電界効果トランジスタの前記ゲート電極に接触するように前記薄膜電界効果トランジスタ上に形成され、ＴＥＯＳを原料ガスとして用いるプラズマ化学気相成長法により形成されたシリコン酸化膜からなる下層層間絶縁膜と、
前記下層層間絶縁膜の上部表面の全面に接するように形成され、前記下層層間絶縁膜と異なる種類の絶縁膜からなり、プラズマ化学気相成長法を用いて形成されるシリコン窒化膜を含む上層層間絶縁膜とを備え、
前記下層層間絶縁膜と前記上層層間絶縁膜とには前記ソースおよびドレイン領域の少なくともいずれか一方の表面を露出させるコンタクトホールが形成され、さらに、
前記下層層間絶縁膜下に位置する領域に形成され、前記下層層間絶縁膜と接触する下層導電体膜と、
前記コンタクトホールの内部から前記上層層間絶縁膜の上部表面上において前記下層導電体膜上に位置する領域にまで延在するように形成され、前記ソースおよびドレイン領域の少なくともいずれか一方と接続された上層導電体膜とを備える、半導体装置。 - 前記下層層間絶縁膜の膜厚に対する、前記上層層間絶縁膜の膜厚の比率が０．５以上６以下である、請求項１に記載の半導体装置。
- 請求項１または２に記載の半導体装置を備える液晶表示装置。
- 基板上にソースおよびドレイン領域とゲート電極とを有する薄膜電界効果トランジスタと下層導電体膜とを形成する工程と、
前記薄膜電界効果トランジスタの前記ゲート電極と前記下層導電体膜とに接触するように、ＴＥＯＳを原料ガスとして用いたプラズマ化学気相成長法により、前記薄膜電界効果トランジスタと前記下層導電体膜との上にシリコン酸化膜からなる下層層間絶縁膜を形成する工程と、
前記下層層間絶縁膜の上部表面の全面に接するように、前記下層層間絶縁膜と異なる種類の絶縁膜からなる上層層間絶縁膜を形成する工程と、
前記下層層間絶縁膜と前記上層層間絶縁膜とを部分的にエッチングにより除去することにより、前記ソースおよびドレイン領域の少なくともいずれか一方の表面を露出させるようにコンタクトホールを形成する工程と、
前記コンタクトホールの内部から前記上層層間絶縁膜の上部表面上において前記下層導電体膜上に位置する領域まで延在するように、前記ソースおよびドレイン領域の少なくともいずれか一方と接続する導電体膜を形成する工程とを備え、
前記上層層間絶縁膜を形成する工程はプラズマ化学気相成長法を用いてシリコン窒化膜を形成する工程を含む、半導体装置の製造方法。 - 前記上層層間絶縁膜を形成する工程では、前記下層層間絶縁膜の膜厚に対する前記上層層間絶縁膜の膜厚の比率が０．５以上６以下となるように前記上層層間絶縁膜を形成する、請求項４に記載の半導体装置の製造方法。
- 前記下層層間絶縁膜を形成する工程の後、前記上層層間絶縁膜を形成する工程に先立ち水素プラズマ処理を行なう工程をさらに備える、請求項４に記載の半導体装置の製造方法。
- 前記水素プラズマ処理を行なう工程と連続して、前記上層層間絶縁膜を形成する工程を行なう、請求項６に記載の半導体装置の製造方法。
- 前記下層層間絶縁膜を形成する工程の後、前記上層層間絶縁膜を形成する工程に先立ち前記下層層間絶縁膜の表面から異物を除去する洗浄工程をさらに備える、請求項４〜７に記載の半導体装置の製造方法。
- 前記洗浄工程はウェットエッチングを行なう工程をさらに含む、請求項８に記載の半導体装置の製造方法。
- 請求項４〜９のいずれか１項に記載の半導体装置の製造方法を用いた液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000062065A JP3926083B2 (ja) | 2000-03-07 | 2000-03-07 | 半導体装置、液晶表示装置、半導体装置の製造方法、液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000062065A JP3926083B2 (ja) | 2000-03-07 | 2000-03-07 | 半導体装置、液晶表示装置、半導体装置の製造方法、液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001250954A JP2001250954A (ja) | 2001-09-14 |
| JP3926083B2 true JP3926083B2 (ja) | 2007-06-06 |
Family
ID=18582124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000062065A Expired - Lifetime JP3926083B2 (ja) | 2000-03-07 | 2000-03-07 | 半導体装置、液晶表示装置、半導体装置の製造方法、液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3926083B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014013959A1 (en) * | 2012-07-20 | 2014-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| JP6808460B2 (ja) * | 2016-11-29 | 2021-01-06 | キヤノン株式会社 | 半導体装置及びその製造方法 |
-
2000
- 2000-03-07 JP JP2000062065A patent/JP3926083B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001250954A (ja) | 2001-09-14 |
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|
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