JP3924529B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路として構成される半導体装置に関し、特にクロック信号生成回路を備える半導体装置に関する。
【0002】
【従来の技術】
従来、マイクロコンピュータシステムにクロック信号を生成するために例えば図7に示すクロック信号生成回路が用いられる。図7は従来例のクロック信号生成回路の構成図である。図7に示すように従来例のクロック信号生成回路は、高精度であるが発振安定時間が長い水晶発振器である発振器206と、低精度であるが発振安定時間が短いCR発振器である発振器207と、セレクタ208と、フリップフロップ209と、カウンタ210と、フリップフロップ211と、フリップフロップ212と、ORゲート213と、を備える。そして電源投入時或いはスタンバイモードからの復帰時にリセット信号301によりフリップフロップ209、カウンタ210、フリップフロップ211及びフリップフロップ212がリセットされると発振器206及び発振器207が発振を開始して発振器207の出力信号がセレクタ208からクロック信号として送出され、発振器206の発振安定に十分な所定時間が経過すると発振器206の出力信号をカウントしているカウンタ210のオーバーフロー信号によりフリップフロップ211及びフリップフロップ212がセットされて発振器206の出力信号がセレクタ208からクロック信号として送出されるとともに発振器207の発振が停止され、また電源切断時或いはスタンバイモード遷移時にはストップ信号302によりフリップフロップ209及びフリップフロップ212がセットされて発振器206及び発振器207の発振が停止されるようになっている(例えば特許文献1参照。)。
【0003】
【特許文献1】
特開平4−177516号公報(第1図)
【0004】
【発明が解決しようとする課題】
ところがCR発振器である発振器207は、例えば奇数段従属接続されたインバータ列の発振帰還ループに抵抗R及び容量Cによる遅延回路を必要とするため、図7に示す従来例のクロック信号生成回路をマイクロプロセッサやアナログディジタル変換器或いはディジタルアナログ変換器などの周辺機能ブロックとともに1チップの半導体集積回路として構成しようとすれば、発振器207の為だけに遅延用の抵抗R及び容量Cを設置しなければならず、半導体集積回路のレイアウト面積即ちチップサイズがその分大きくなってしまうという問題が発生する。
【0005】
本発明はかかる問題点に鑑みてなされたものであって、CR発振器を有するクロック信号生成回路を備えながらもチップサイズの増大を抑えることができる半導体装置を提供することを目的とする。
【0006】
【課題を解決するための手段】
本発明の半導体装置は、第1の発振器と、抵抗及び容量を発振帰還ループに含む第2の発振器と、を有し前記第1の発振器の発振開始時の前記発振が安定するまでの第1の期間に前記第2の発振器の出力信号がクロック信号として送出され前記発振が安定した後の第2の期間に前記第1の発振器の出力信号が前記クロック信号として送出されるクロック信号生成手段と、前記抵抗を共用して構成され、逐次比較電圧を生成する分圧手段を有するアナログディジタル変換手段と、前記第1の期間では前記抵抗を前記第2の発振器側に切替え前記第2の期間では前記抵抗を前記アナログディジタル変換手段側に切替えるスイッチ手段と、を備えることを特徴とする。
【0007】
また、本発明の半導体装置は、第1の発振器と、抵抗及び容量を発振帰還ループに含む第2の発振器と、を有し前記第1の発振器の発振開始時の前記発振が安定するまでの第1の期間に前記第2の発振器の出力信号がクロック信号として送出され前記発振が安定した後の第2の期間に前記第1の発振器の出力信号が前記クロック信号として送出されるクロック信号生成手段と、前記抵抗を共用してはしご形抵抗を構成するはしご形抵抗回路を有するディジタルアナログ変換手段と、前記第1の期間では前記抵抗を前記第2の発振器側に切替え前記第2の期間では前記抵抗を前記アナログディジタル変換手段側に切替えるスイッチ手段と、を備えることを特徴とする。
【0008】
また、本発明の半導体装置は、第1の出力信号を出力する第1の発振器及び発振帰還ループによって生成される第2の出力信号を出力する第2の発振器を有し、前記第1の発振器の発振開始時の前記発振が安定するまでの第1の期間に前記第2の出力信号をクロック信号として出力し、前記発振が安定した後の第2の期間に前記第1の出力信号を前記クロック信号として出力するクロック信号生成手段と、抵抗から構成される逐次比較電圧を生成する分圧手段を有するアナログディジタル変換手段と、前記第1の期間において、前記アナログディジタル変換手段から前記抵抗を切り離す第1のスイッチ手段と、前記切り離した抵抗を前記発振帰還ループに接続する第2のスイッチ手段と、を備えることを特徴とする。
【0009】
また、本発明の半導体装置は、第1の出力信号を出力する第1の発振器及び発振帰還ループによって生成される第2の出力信号を出力する第2の発振器を有し、前記第1の発振器の発振開始時の前記発振が安定するまでの第1の期間に前記第2の出力信号をクロック信号として出力し、前記発振が安定した後の第2の期間に前記第1の出力信号を前記クロック信号として出力するクロック信号生成手段と、抵抗から構成されるはしご形抵抗回路を有するディジタルアナログ変換手段と、前記第1の期間において、前記ディジタルアナログ変換手段から前記抵抗を切り離す第1のスイッチ手段と、前記切り離した抵抗を前記発振帰還ループに接続する第2のスイッチ手段と、を備えることを特徴とする。
【0014】
【発明の実施の形態】
次に本発明の実施の形態を図面を参照して説明する。先ず本発明の第1の実施の形態の半導体装置の構成について図1を参照して説明する。図1は本発明の第1の実施の形態の半導体装置のブロック図である。
【0015】
図1に示すように本発明の第1の実施の形態の半導体装置は半導体集積回路1として構成される。半導体集積回路1は、クロック信号生成回路2と、アナログディジタル変換器3と、マイクロプロセッサ4と、バス5と、を備える。クロック信号生成回路2には、リセット信号101及びストップ信号102が与えられる。リセット信号101は、電源投入時或いはスタンバイモードからの復帰時にクロック信号生成回路2を起動させるために図示されない内部回路から出力される。ストップ信号102は、電源切断時或いはスタンバイモード遷移時にクロック信号生成回路2を停止させるために図示されない内部回路から出力される。クロック信号生成回路2は、マイクロプロセッサ4にクロック信号109を供給する。アナログディジタル変換器3はバス5を介してマイクロプロセッサ4に接続される。
【0016】
クロック信号生成回路2は、高精度であるが発振安定時間が長い発振器6と、低精度であるが発振安定時間が短い発振器7と、セレクタ8と、フリップフロップ9と、カウンタ10と、フリップフロップ11と、フリップフロップ12と、ORゲート13と、を備える。水晶発振器である発振器6には水晶振動子14が外付けされる。発振器6は、フリップフロップ9がリセット信号101によりリセットされるとフリップフロップ9の出力信号103により発振を開始し、フリップフロップ9がストップ信号102によりセットされると出力信号103により発振を停止する。カウンタ10は、発振器6の出力信号104をカウントして所定のカウント値を過ぎるとオーバーフロー信号107を出力し、リセット信号101によりリセットされる。発振器7は、フリップフロップ12がリセット信号101によりリセットされるとフリップフロップ12の出力信号105が論理Hレベルとなって発振を開始し、フリップフロップ12がストップ信号102とオーバーフロー信号107との論理和であるORゲート13の出力信号によりセットされると出力信号105が論理Lとなって発振を停止する。セレクタ8は、フリップフロップ11がリセット信号101によりリセットされるとフリップフロップ11の出力信号108により発振器7の出力信号106をクロック信号109として送出し、フリップフロップ11がオーバーフロー信号107によりセットされると出力信号108により発振器6の出力信号104をクロック信号109として送出する。
【0017】
発振器7はCR発振器であって、奇数段従属接続されたインバータ列の発振帰還ループに抵抗R及び容量Cによる遅延回路を含む構成である。例えば抵抗Rとして40Kオーム、容量Cとして1.5PF程度が必要される。この抵抗R及び容量Cとしてアナログディジタル変換器3が含む抵抗R2及び容量Cを用いる。
【0018】
次にアナログディジタル変換器3及び発振器7の構成について図2を参照してさらに説明する。図2は本発明の第1の実施の形態の半導体装置の部分構成図である。図2に示すように逐次比較形であるアナログディジタル変換器3は、アナログ信号入力端子15と、サンプルホールド回路16と、比較器21と、制御回路22と、タップセレクタ23と、分圧回路24と、を備える。
【0019】
サンプルホールド回路16は、電圧バッファ17と、サンプリングスイッチ18と、Nチャネル形MOSトランジスタ19と、Nチャネル形MOSトランジスタ20と、容量Cと、を備える。アナログ信号入力端子15の電圧は、電圧バッファ17を介してサンプリングスイッチ18によりサンプリングされてNチャネル形MOSトランジスタ19のソースドレイン路を介して一端が低電位側電源VSSに接続された容量Cの他端に与えられ保持される。
【0020】
容量Cの保持電圧は、Nチャネル形MOSトランジスタ19のソースドレイン路を介して比較器21に入力され、タップセレクタ23から出力される逐次比較電圧と比較される。制御回路22は、その比較結果に基き内部の逐次比較レジスタを設定するとともに制御信号110によりタップセレクタ23を切替える。タップセレクタ23は、分圧回路24の各タップからの分圧電圧を選択して逐次比較電圧として出力する。逐次比較変換が終了すると、制御回路22はディジタルデータ111を出力する。
【0021】
分圧回路24は、抵抗R1から抵抗RN(例えば8ビット変換の場合はN=256。)までのN個の抵抗と、Nチャネル形MOSトランジスタ25と、Nチャネル形MOSトランジスタ26と、Nチャネル形MOSトランジスタ27と、Nチャネル形MOSトランジスタ28と、を備える。抵抗R1の一端は基準電圧源VREFに接続され、抵抗R1の他端はNチャネル形MOSトランジスタ25のソースドレイン路を介して抵抗R2の一端に接続されるとともに抵抗R1の他端から分圧電圧用のタップが引き出される。抵抗R2の他端はNチャネル形MOSトランジスタ26のソースドレイン路を介して抵抗R3の一端に接続されるとともに抵抗R3の一端から分圧電圧用のタップが引き出される。以下同様に抵抗R4から抵抗RNまでが直列に接続されて分圧電圧用のタップが引き出され、抵抗RNの一端は低電位側電源VSSに接続される。
【0022】
発振器7は、NANDゲート30と、インバータ31と、インバータ32と、分圧回路24に含まれる抵抗R2と、サンプルホールド回路16に含まれる容量Cと、を備える。NANDゲート30、インバータ31及びインバータ32は3段従属接続されたインバータ列を構成し、そのインバータ列の発振帰還ループに抵抗R2及び容量Cによる遅延回路が設置される。NANDゲート30の出力端はインバータ31の入力端に接続され、インバータ31の出力端はインバータ32の入力端に接続され、インバータ31の出力端から信号106が出力される。インバータ32の出力端はNチャネル形MOSトランジスタ28のソースドレイン路を介して抵抗R2とNチャネル形MOSトランジスタ26のソースドレイン路との接続点に接続される。NANDゲート30の第1入力端はNチャネル形MOSトランジスタ27のソースドレイン路を介して抵抗R2とNチャネル形MOSトランジスタ25のソースドレイン路との接続点に接続される。さらにNANDゲート30の第1入力端はNチャネル形MOSトランジスタ20のソースドレイン路を介して一端が低電位側電源VSSに接続された容量Cの他端に接続される。NANDゲート30の第2入力端には出力信号105が与えられる。
【0023】
Nチャネル形MOSトランジスタ25及びNチャネル形MOSトランジスタ26は、抵抗R2を分圧回路24側即ちアナログディジタル変換回路3側から切り離すためのスイッチ手段であり、Nチャネル形MOSトランジスタ27及びNチャネル形MOSトランジスタ28は、抵抗R2を発振器7側に接続するためのスイッチ手段である。フリップフロップ12の出力信号105はインバータ29により反転されて信号112となる。信号112は、Nチャネル形MOSトランジスタ25及びNチャネル形MOSトランジスタ26のゲートに与えられる。出力信号105は、Nチャネル形MOSトランジスタ27及びNチャネル形MOSトランジスタ28のゲートに与えられる。出力信号105が論理Hレベルのとき信号112が論理Lレベルとなり、Nチャネル形MOSトランジスタ25及びNチャネル形MOSトランジスタ26がオフしNチャネル形MOSトランジスタ27及びNチャネル形MOSトランジスタ28がオンする。出力信号105が論理Lレベルのとき信号112が論理Hレベルとなり、Nチャネル形MOSトランジスタ25及びNチャネル形MOSトランジスタ26がオンしNチャネル形MOSトランジスタ27及びNチャネル形MOSトランジスタ28がオフする。したがって、Nチャネル形MOSトランジスタ25、Nチャネル形MOSトランジスタ26、Nチャネル形MOSトランジスタ27及びNチャネル形MOSトランジスタ28は、出力信号105が論理Hレベルのとき抵抗R2を発振器7側に切替え、出力信号105が論理Lレベルのとき抵抗R2をアナログディジタル変換回路3側に切替えるスイッチ手段として機能する。
【0024】
Nチャネル形MOSトランジスタ19は、容量Cをサンプルホールド回路16側即ちアナログディジタル変換回路3側から切り離すためのスイッチ手段であり、Nチャネル形MOSトランジスタ20は、容量Cを発振器7側に接続するためのスイッチ手段である。信号112は、Nチャネル形MOSトランジスタ19のゲートに与えられる。出力信号105は、Nチャネル形MOSトランジスタ20のゲートに与えられる。出力信号105が論理Hレベルのとき信号112が論理Lレベルとなり、Nチャネル形MOSトランジスタ19がオフしNチャネル形MOSトランジスタ20がオンする。出力信号105が論理Lレベルのとき信号112が論理Hレベルとなり、Nチャネル形MOSトランジスタ19がオンしNチャネル形MOSトランジスタ20がオフする。したがって、Nチャネル形MOSトランジスタ19及びNチャネル形MOSトランジスタ20は、出力信号105が論理Hレベルのとき容量Cを発振器7側に切替え、出力信号105が論理Lレベルのとき容量Cをアナログディジタル変換回路3側に切替えるスイッチ手段として機能する。
【0025】
次に動作について図3を参照して説明する。図3は本発明の第1の実施の形態の半導体装置の動作説明図である。図3は電源投入時のクロック信号生成回路2の起動動作を示しているが、スタンバイモードからの復帰時についても同様である。先ず電源が投入されると電源電圧の立ち上がりに同期してリセット信号101が出力され、時刻t1に出力信号105が論理Hレベルとなって発振器6は徐々に発振を開始し、抵抗R2及び容量Cが発振器7側に切替えられて発振器7が直ちに発振を開始するので、出力信号106がクロック信号109として送出される。なお、抵抗R2及び容量Cが発振器7側に切替えられてもクロック信号生成回路2の起動時にはアナログディジタル変換回路3が動作することはないので不都合にはならない。次に発振開始時の時刻t1から発振器6の発振が安定する発振安定時間(例えば30ms程度)を過ぎ時刻t2に達するとオーバーフロー信号107が出力され、出力信号105が論理Lレベルとなって抵抗R2及び容量Cがアナログディジタル変換回路3側に切替えられ、出力信号104がクロック信号109として送出され、発振器7が発振を停止する。時刻t2以降の期間は、抵抗R2及び容量Cがアナログディジタル変換回路3側に切替えられるので、アナログディジタル変換回路3は動作可能状態となる。このように出力信号105が論理Hレベルとなる時刻t1から時刻t2までの期間のみ抵抗R2及び容量Cが発振器7側に切替えられ、かつ発振器7が発振を行う。また図示していないが、任意のときにストップ信号102が入力されると発振器6及び発振器7は発振を停止し、抵抗R2及び容量Cはアナログディジタル変換回路3側に切替えられる。
【0026】
以上説明したように、本発明の第1の実施の形態の半導体装置によれば、1チップの半導体集積回路1が備えるクロック信号生成回路2の発振器7とアナログディジタル変換回路3との間で時分割切替えにより抵抗R2及び容量Cを共用するようにしたので、発振器7の為だけに専用の遅延用抵抗及び容量を設置する必要がなくなり、CR発振器である発振器7を有するクロック信号生成回路2を備えながらもレイアウト面積即ちチップサイズの増大を抑えることができる。
【0027】
なお、本実施の形態において容量Cとしてアナログディジタル変換回路3のサンプリング用容量を用いたが、チップサイズ低減効果がやや薄れるものの、発振器7に専用の容量を備えるように変更することもでき、発振器7の帰還ループの配線パタンが有する寄生容量を利用するようにしてもよい。
【0028】
次に本発明の第2の実施の形態の半導体装置の構成について図4を参照して説明する。図4は本発明の第2の実施の形態の半導体装置の部分構成図である。
【0029】
図4に示す本発明の第2の実施の形態の半導体装置の構成と図2に示す本発明の第1の実施の形態の半導体装置の構成との相違部分は、図2に示す本発明の第1の実施の形態の半導体装置では抵抗R2のみが遅延用抵抗として用いられるのに対し、図4に示す本発明の第2の実施の形態の半導体装置では直列接続された4個の抵抗R2、抵抗R3、抵抗R4及び抵抗R5のうちから任意の段数を選択して遅延用抵抗値をステップ可変できるように、図2に示す分圧回路24を図4に示す分圧回路33に変更し、それにともない図2に示す発振器7を図4に示す発振器7aに変更した部分のみであり、他の構成部分は同一であるため図4に示す構成と図2に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【0030】
図4に示すように、分圧回路33は、抵抗R1から抵抗RN(例えば8ビット変換の場合はN=256。)までのN個の抵抗と、Nチャネル形MOSトランジスタ34と、Nチャネル形MOSトランジスタ35と、Nチャネル形MOSトランジスタ36と、Nチャネル形MOSトランジスタ37と、Nチャネル形MOSトランジスタ38と、Nチャネル形MOSトランジスタ39と、Nチャネル形MOSトランジスタ40と、セレクタ41と、を備える。セレクタ41は、トランスファゲートで構成され、選択信号113により4つの入力端のうちの1つと出力端との間が導通する。抵抗R1の一端は基準電圧源VREFに接続され、抵抗R1の他端はNチャネル形MOSトランジスタ34のソースドレイン路を介して抵抗R2の一端に接続されるとともに抵抗R1の他端から分圧電圧用のタップが引き出される。抵抗R2の一端はNチャネル形MOSトランジスタ36のソースドレイン路を介してセレクタ41に入力される。抵抗R2の他端は抵抗R3の一端に接続されるとともに抵抗R3の一端から分圧電圧用のタップが引き出される。抵抗R3の一端はNチャネル形MOSトランジスタ37のソースドレイン路を介してセレクタ41に入力される。抵抗R3の他端は抵抗R4の一端に接続されるとともに抵抗R4の一端から分圧電圧用のタップが引き出される。抵抗R4の一端はNチャネル形MOSトランジスタ38のソースドレイン路を介してセレクタ41に入力される。抵抗R4の他端は抵抗R5の一端に接続されるとともに抵抗R5の一端から分圧電圧用のタップが引き出される。抵抗R5の一端はNチャネル形MOSトランジスタ39のソースドレイン路を介してセレクタ41に入力される。抵抗R5の他端はNチャネル形MOSトランジスタ35のソースドレイン路を介して抵抗R6の一端に接続されるとともに抵抗R6の一端から分圧電圧用のタップが引き出される。以下同様に抵抗R7から抵抗RNまでが直列に接続されて分圧電圧用のタップが引き出され、抵抗RNの一端は低電位側電源VSSに接続される。抵抗R5の他端はNチャネル形MOSトランジスタ40のソースドレイン路を介してインバータ32の出力端に接続される。セレクタ41の出力端はNANDゲート30の第1入力端に接続される。
【0031】
Nチャネル形MOSトランジスタ34及びNチャネル形MOSトランジスタ35は、抵抗R2、抵抗R3、抵抗R4及び抵抗R5を分圧回路33側から切り離すためのスイッチ手段であり、Nチャネル形MOSトランジスタ36、Nチャネル形MOSトランジスタ37、Nチャネル形MOSトランジスタ38、Nチャネル形MOSトランジスタ39及びNチャネル形MOSトランジスタ40は、抵抗R2、抵抗R3、抵抗R4及び抵抗R5を発振器7a側に接続するためのスイッチ手段である。信号112は、Nチャネル形MOSトランジスタ34及びNチャネル形MOSトランジスタ35のゲートに与えられる。出力信号105は、Nチャネル形MOSトランジスタ36、Nチャネル形MOSトランジスタ37、Nチャネル形MOSトランジスタ38、Nチャネル形MOSトランジスタ39及びNチャネル形MOSトランジスタ40のゲートに与えられる。Nチャネル形MOSトランジスタ34からNチャネル形MOSトランジスタ40までは、出力信号105が論理Hレベルのとき抵抗R2、抵抗R3、抵抗R4及び抵抗R5を発振器7a側に切替え、出力信号105が論理Lレベルのとき抵抗R2、抵抗R3、抵抗R4及び抵抗R5を分圧回路33側に切替えるスイッチ手段として機能する。なお、出力信号105が論理Hレベルのときタップセレクタ23のスイッチ23a、スイッチ23b及びスイッチ23cもオフされている。
【0032】
以上説明したように、本発明の第2の実施の形態の半導体装置によれば、分圧回路33を構成する抵抗R1から抵抗RNまでのN個の抵抗のうちのn(nは自然数、ここでは4。)個直列接続した抵抗体としての抵抗R2、抵抗R3、抵抗R4及び抵抗R5を発振器7aの遅延用に用い、さらにセレクタ41により遅延抵抗値をn段ステップ可変できるようにしたので、発振器7aの発振周波数の調整が可能となる。
【0033】
次に本発明の第3の実施の形態の半導体装置の構成について図5を参照して説明する。図5は本発明の第3の実施の形態の半導体装置のブロック図である。
【0034】
図5に示す本発明の第3の実施の形態の半導体装置の構成と図1に示す本発明の第1の実施の形態の半導体装置の構成との相違部分は、図1に示すアナログディジタル変換器3を図5に示すディジタルアナログ変換器3aに変更してディジタルアナログ変換器3aが含む抵抗2R0を発振器7bと共用させるようにし、それにともない図1に示す半導体集積回路1及びクロック信号生成回路2を図5に示す半導体集積回路1a及びクロック信号生成回路2aとした部分のみであり、他の構成部分は同一であるため図5に示す構成と図1に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【0035】
次にディジタルアナログ変換器3a及び発振器7bの構成について図6を参照してさらに説明する。図6は本発明の第3の実施の形態の半導体装置の部分構成図である。図6に示すように定電圧形ディジタルアナログ変換器3aは、はしご形抵抗回路42と、スイッチブロック43と、アナログ信号出力端子15aと、を備える。はしご形抵抗回路42は、各抵抗値がRである抵抗R1から抵抗R(N−1)(例えば8ビット変換の場合はN=8。)までのN−1個の抵抗と、各抵抗値が2Rである抵抗2R0から抵抗2R(N+1)までのN+2個の抵抗と、Nチャネル形MOSトランジスタ44と、Nチャネル形MOSトランジスタ45と、Nチャネル形MOSトランジスタ46と、Nチャネル形MOSトランジスタ47と、を備える。ディジタルデータ信号114に基づき抵抗2R1から抵抗2RNまでのそれぞれの一端にスイッチブロック43内のMSBからLSBまでのスイッチにより基準電圧源VREF又は低電位側電源VSSが与えられて、アナログ変換電圧がアナログ信号出力端子15aから出力される。抵抗2R0の一端はNチャネル形MOSトランジスタ44のソースドレイン路を介して抵抗R1の一端に接続される。抵抗2R0の他端はNチャネル形MOSトランジスタ45のソースドレイン路を介して低電位側電源VSSに接続される。
【0036】
発振器7bは、NANDゲート30と、インバータ31と、インバータ32と、はしご形抵抗回路42に含まれる抵抗2R0と、容量Cと、を備える。NANDゲート30、インバータ31及びインバータ32は3段従属接続されたインバータ列を構成し、そのインバータ列の発振帰還ループに抵抗2R0及び容量Cによる遅延回路が設置される。NANDゲート30の出力端はインバータ31の入力端に接続され、インバータ31の出力端はインバータ32の入力端に接続され、インバータ31の出力端から信号106が出力される。インバータ32の出力端はNチャネル形MOSトランジスタ46のソースドレイン路を介して抵抗2R0とNチャネル形MOSトランジスタ44のソースドレイン路との接続点に接続される。NANDゲート30の第1入力端はNチャネル形MOSトランジスタ47のソースドレイン路を介して抵抗2R0とNチャネル形MOSトランジスタ45のソースドレイン路との接続点に接続される。さらにNANDゲート30の第1入力端には一端が低電位側電源VSSに接続された容量Cの他端が接続される。NANDゲート30の第2入力端には出力信号105が与えられる。
【0037】
Nチャネル形MOSトランジスタ44及びNチャネル形MOSトランジスタ45は、抵抗2R0をはしご形抵抗回路42側から切り離すためのスイッチ手段であり、Nチャネル形MOSトランジスタ46及びNチャネル形MOSトランジスタ47は、抵抗2R0を発振器7b側に接続するためのスイッチ手段である。フリップフロップ12の出力信号105はインバータ29により反転されて信号112となる。信号112は、Nチャネル形MOSトランジスタ44及びNチャネル形MOSトランジスタ45のゲートに与えられる。出力信号105は、Nチャネル形MOSトランジスタ46及びNチャネル形MOSトランジスタ47のゲートに与えられる。Nチャネル形MOSトランジスタ44、Nチャネル形MOSトランジスタ45、Nチャネル形MOSトランジスタ46及びNチャネル形MOSトランジスタ47は、出力信号105が論理Hレベルのとき抵抗2R0を発振器7b側に切替え、出力信号105が論理Lレベルのとき抵抗2R0をディジタルアナログ変換器3a側に切替えるスイッチ手段として機能する。
【0038】
以上説明したように、本発明の第3の実施の形態の半導体装置によれば、1チップの半導体集積回路1aが備えるクロック信号生成回路2aの発振器7bとディジタルアナログ変換器3aとの間で時分割切替えにより抵抗2R0を共用するようにしたので、発振器7bの為だけに専用の遅延用抵抗を設置する必要がなくなり、CR発振器である発振器7bを有するクロック信号生成回路2aを備えながらもレイアウト面積即ちチップサイズの増大を抑えることができる。
【0039】
【発明の効果】
本発明による効果は、CR発振器を有するクロック信号生成回路を備えながらもチップサイズの増大を抑えることができる半導体装置を実現することができることである。
【0040】
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体装置のブロック図である。
【図2】本発明の第1の実施の形態の半導体装置の部分構成図である。
【図3】本発明の第1の実施の形態の半導体装置の動作説明図である。
【図4】本発明の第2の実施の形態の半導体装置の部分構成図である。
【図5】本発明の第3の実施の形態の半導体装置のブロック図である。
【図6】本発明の第3の実施の形態の半導体装置の部分構成図である。
【図7】従来例のクロック信号生成回路の構成図である。
【符号の説明】
1 半導体集積回路
1a 半導体集積回路
2 クロック信号生成回路
2a クロック信号生成回路
3 アナログディジタル変換器
3a ディジタルアナログ変換器
4 マイクロプロセッサ
5 バス
6 発振器
7 発振器
7a 発振器
7b 発振器
8 セレクタ
9 フリップフロップ
10 カウンタ
11 フリップフロップ
12 フリップフロップ
13 ORゲート
14 水晶振動子
15 アナログ信号入力端子
15a アナログ信号出力端子
16 サンプルホールド回路
17 電圧バッファ
18 サンプリングスイッチ
19 Nチャネル形MOSトランジスタ
20 Nチャネル形MOSトランジスタ
21 比較器
22 制御回路
23 タップセレクタ
23a スイッチ
23b スイッチ
23c スイッチ
24 分圧回路
25 Nチャネル形MOSトランジスタ
26 Nチャネル形MOSトランジスタ
27 Nチャネル形MOSトランジスタ
28 Nチャネル形MOSトランジスタ
29 インバータ
30 NANDゲート
31 インバータ
32 インバータ
33 分圧回路
34 Nチャネル形MOSトランジスタ
35 Nチャネル形MOSトランジスタ
36 Nチャネル形MOSトランジスタ
37 Nチャネル形MOSトランジスタ
38 Nチャネル形MOSトランジスタ
39 Nチャネル形MOSトランジスタ
40 Nチャネル形MOSトランジスタ
41 セレクタ
42 はしご形抵抗回路
43 スイッチブロック
44 Nチャネル形MOSトランジスタ
45 Nチャネル形MOSトランジスタ
46 Nチャネル形MOSトランジスタ
47 Nチャネル形MOSトランジスタ
206 発振器
207 発振器
208 セレクタ
209 フリップフロップ
210 カウンタ
211 フリップフロップ
212 フリップフロップ
213 ORゲート
Claims (11)
- 第1の発振器と、抵抗及び容量を発振帰還ループに含む第2の発振器と、を有し前記第1の発振器の発振開始時の前記発振が安定するまでの第1の期間に前記第2の発振器の出力信号がクロック信号として送出され前記発振が安定した後の第2の期間に前記第1の発振器の出力信号が前記クロック信号として送出されるクロック信号生成手段と、前記抵抗を共用して構成され、逐次比較電圧を生成する分圧手段を有するアナログディジタル変換手段と、前記第1の期間では前記抵抗を前記第2の発振器側に切替え前記第2の期間では前記抵抗を前記アナログディジタル変換手段側に切替えるスイッチ手段と、を備えることを特徴とする半導体装置。
- 前記抵抗は前記分圧手段を構成する抵抗をn(nは自然数)個直列接続した抵抗体であり、前記nが制御信号により可変されることを特徴とする請求項1記載の半導体装置。
- 第1の発振器と、抵抗及び容量を発振帰還ループに含む第2の発振器と、を有し前記第1の発振器の発振開始時の前記発振が安定するまでの第1の期間に前記第2の発振器の出力信号がクロック信号として送出され前記発振が安定した後の第2の期間に前記第1の発振器の出力信号が前記クロック信号として送出されるクロック信号生成手段と、前記抵抗を共用してはしご形抵抗を構成するはしご形抵抗回路を有するディジタルアナログ変換手段と、前記第1の期間では前記抵抗を前記第2の発振器側に切替え前記第2の期間では前記抵抗を前記アナログディジタル変換手段側に切替えるスイッチ手段と、を備えることを特徴とする半導体装置。
- 第1の出力信号を出力する第1の発振器及び発振帰還ループによって生成される第2の出力信号を出力する第2の発振器を有し、前記第1の発振器の発振開始時の前記発振が安定するまでの第1の期間に前記第2の出力信号をクロック信号として出力し、前記発振が安定した後の第2の期間に前記第1の出力信号を前記クロック信号として出力するクロック信号生成手段と、抵抗から構成される逐次比較電圧を生成する分圧手段を有するアナログディジタル変換手段と、前記第1の期間において、前記アナログディジタル変換手段から前記抵抗を切り離す第1のスイッチ手段と、前記切り離した抵抗を前記発振帰還ループに接続する第2のスイッチ手段と、を備えることを特徴とする半導体装置。
- 前記第1のスイッチ手段は、前記抵抗の一端と接続する第1のMOSトランジスタ及び前記抵抗の他端と接続する第2のMOSトランジスタを有し、前記第2のスイッチ手段は、前記抵抗の一端と前記発振帰還ループとの間に接続する第3のMOSトランジスタ及び前記抵抗の他端と前記発振帰還ループとの間に接続する第4のMOSトランジスタを有し、前記第1の期間及び前記第2の期間の切替え制御を行う切替え信号を前記第3のMOSトランジスタのゲート及び前記第4のMOSトランジスタのゲートに接続し、前記切替え信号の反転信号を前記第1のMOSトランジスタのゲート及び前記第2のMOSトランジスタのゲートに接続することを特徴とする請求項4記載の半導体装置。
- 前記アナログディジタル変換手段は、アナログ信号入力端子及び容量を有し、前記アナログ信号入力端子の電圧をサンプリングして前記容量に保持するサンプルホールド回路を備え、前記第1の期間において、前記アナログディジタル変換手段から前記容量を切り離す第3のスイッチ手段と、前記切り離した容量を前記発振帰還ループに接続する第4のスイッチ手段と、を備えることを特徴とする請求項4又は5記載の半導体装置。
- 前記第3のスイッチ手段は、前記容量の一端と接続する第5のMOSトランジスタを有し、前記第4のスイッチ手段は、前記容量の一端と前記発振帰還ループとの間に接続する第6のMOSトランジスタを有し、前記切替え信号を前記第6のMOSトランジスタのゲートに接続し、前記切替え信号の反転信号を前記第5のMOSトランジスタのゲートに接続することを特徴とする請求項6記載の半導体装置。
- 前記分圧手段は、複数の前記抵抗を備え、前記第1の期間において、前記第1のスイッチ手段により前記ディジタルアナログ変換手段から前記複数の抵抗を切り離し、前記第2のスイッチ手段により前記切り離した複数の抵抗のうちの少なくとも1の抵抗を前記発振帰還ループに接続することを特徴とする請求項4記載の半導体装置。
- 前記切り離した複数の抵抗のうち所定の数の抵抗を前記発振帰還ループに接続するためのセレクタを備え、前記セレクタは、入力される選択信号に基づいて制御されることを特徴とする請求項8記載の半導体装置。
- 第1の出力信号を出力する第1の発振器及び発振帰還ループによって生成される第2の出力信号を出力する第2の発振器を有し、前記第1の発振器の発振開始時の前記発振が安定するまでの第1の期間に前記第2の出力信号をクロック信号として出力し、前記発振が安定した後の第2の期間に前記第1の出力信号を前記クロック信号として出力するクロック信号生成手段と、抵抗から構成されるはしご形抵抗回路を有するディジタルアナログ変換手段と、前記第1の期間において、前記ディジタルアナログ変換手段から前記抵抗を切り離す第1のスイッチ手段と、前記切り離した抵抗を前記発振帰還ループに接続する第2のスイッチ手段と、を備えることを特徴とする半導体装置。
- 前記発振帰還ループは、前記第2の期間においては、前記第2のスイッチ手段により切断されループを形成しないことを特徴とする請求項4乃至10のうちの何れか1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002365839A JP3924529B2 (ja) | 2002-12-17 | 2002-12-17 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002365839A JP3924529B2 (ja) | 2002-12-17 | 2002-12-17 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004199293A JP2004199293A (ja) | 2004-07-15 |
JP3924529B2 true JP3924529B2 (ja) | 2007-06-06 |
Family
ID=32763274
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002365839A Expired - Fee Related JP3924529B2 (ja) | 2002-12-17 | 2002-12-17 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3924529B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100732756B1 (ko) | 2005-04-08 | 2007-06-27 | 주식회사 하이닉스반도체 | 전압 펌핑장치 |
-
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- 2002-12-17 JP JP2002365839A patent/JP3924529B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2004199293A (ja) | 2004-07-15 |
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|
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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