JP3924529B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路として構成される半導体装置に関し、特にクロック信号生成回路を備える半導体装置に関する。
【０００２】
【従来の技術】
従来、マイクロコンピュータシステムにクロック信号を生成するために例えば図７に示すクロック信号生成回路が用いられる。図７は従来例のクロック信号生成回路の構成図である。図７に示すように従来例のクロック信号生成回路は、高精度であるが発振安定時間が長い水晶発振器である発振器２０６と、低精度であるが発振安定時間が短いＣＲ発振器である発振器２０７と、セレクタ２０８と、フリップフロップ２０９と、カウンタ２１０と、フリップフロップ２１１と、フリップフロップ２１２と、ＯＲゲート２１３と、を備える。そして電源投入時或いはスタンバイモードからの復帰時にリセット信号３０１によりフリップフロップ２０９、カウンタ２１０、フリップフロップ２１１及びフリップフロップ２１２がリセットされると発振器２０６及び発振器２０７が発振を開始して発振器２０７の出力信号がセレクタ２０８からクロック信号として送出され、発振器２０６の発振安定に十分な所定時間が経過すると発振器２０６の出力信号をカウントしているカウンタ２１０のオーバーフロー信号によりフリップフロップ２１１及びフリップフロップ２１２がセットされて発振器２０６の出力信号がセレクタ２０８からクロック信号として送出されるとともに発振器２０７の発振が停止され、また電源切断時或いはスタンバイモード遷移時にはストップ信号３０２によりフリップフロップ２０９及びフリップフロップ２１２がセットされて発振器２０６及び発振器２０７の発振が停止されるようになっている（例えば特許文献１参照。）。
【０００３】
【特許文献１】
特開平４−１７７５１６号公報（第１図）
【０００４】
【発明が解決しようとする課題】
ところがＣＲ発振器である発振器２０７は、例えば奇数段従属接続されたインバータ列の発振帰還ループに抵抗Ｒ及び容量Ｃによる遅延回路を必要とするため、図７に示す従来例のクロック信号生成回路をマイクロプロセッサやアナログディジタル変換器或いはディジタルアナログ変換器などの周辺機能ブロックとともに１チップの半導体集積回路として構成しようとすれば、発振器２０７の為だけに遅延用の抵抗Ｒ及び容量Ｃを設置しなければならず、半導体集積回路のレイアウト面積即ちチップサイズがその分大きくなってしまうという問題が発生する。
【０００５】
本発明はかかる問題点に鑑みてなされたものであって、ＣＲ発振器を有するクロック信号生成回路を備えながらもチップサイズの増大を抑えることができる半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、第１の発振器と、抵抗及び容量を発振帰還ループに含む第２の発振器と、を有し前記第１の発振器の発振開始時の前記発振が安定するまでの第１の期間に前記第２の発振器の出力信号がクロック信号として送出され前記発振が安定した後の第２の期間に前記第１の発振器の出力信号が前記クロック信号として送出されるクロック信号生成手段と、前記抵抗を共用して構成され、逐次比較電圧を生成する分圧手段を有するアナログディジタル変換手段と、前記第１の期間では前記抵抗を前記第２の発振器側に切替え前記第２の期間では前記抵抗を前記アナログディジタル変換手段側に切替えるスイッチ手段と、を備えることを特徴とする。
【０００７】
また、本発明の半導体装置は、第１の発振器と、抵抗及び容量を発振帰還ループに含む第２の発振器と、を有し前記第１の発振器の発振開始時の前記発振が安定するまでの第１の期間に前記第２の発振器の出力信号がクロック信号として送出され前記発振が安定した後の第２の期間に前記第１の発振器の出力信号が前記クロック信号として送出されるクロック信号生成手段と、前記抵抗を共用してはしご形抵抗を構成するはしご形抵抗回路を有するディジタルアナログ変換手段と、前記第１の期間では前記抵抗を前記第２の発振器側に切替え前記第２の期間では前記抵抗を前記アナログディジタル変換手段側に切替えるスイッチ手段と、を備えることを特徴とする。
【０００８】
また、本発明の半導体装置は、第１の出力信号を出力する第１の発振器及び発振帰還ループによって生成される第２の出力信号を出力する第２の発振器を有し、前記第１の発振器の発振開始時の前記発振が安定するまでの第１の期間に前記第２の出力信号をクロック信号として出力し、前記発振が安定した後の第２の期間に前記第１の出力信号を前記クロック信号として出力するクロック信号生成手段と、抵抗から構成される逐次比較電圧を生成する分圧手段を有するアナログディジタル変換手段と、前記第１の期間において、前記アナログディジタル変換手段から前記抵抗を切り離す第１のスイッチ手段と、前記切り離した抵抗を前記発振帰還ループに接続する第２のスイッチ手段と、を備えることを特徴とする。
【０００９】
また、本発明の半導体装置は、第１の出力信号を出力する第１の発振器及び発振帰還ループによって生成される第２の出力信号を出力する第２の発振器を有し、前記第１の発振器の発振開始時の前記発振が安定するまでの第１の期間に前記第２の出力信号をクロック信号として出力し、前記発振が安定した後の第２の期間に前記第１の出力信号を前記クロック信号として出力するクロック信号生成手段と、抵抗から構成されるはしご形抵抗回路を有するディジタルアナログ変換手段と、前記第１の期間において、前記ディジタルアナログ変換手段から前記抵抗を切り離す第１のスイッチ手段と、前記切り離した抵抗を前記発振帰還ループに接続する第２のスイッチ手段と、を備えることを特徴とする。
【００１４】
【発明の実施の形態】
次に本発明の実施の形態を図面を参照して説明する。先ず本発明の第１の実施の形態の半導体装置の構成について図１を参照して説明する。図１は本発明の第１の実施の形態の半導体装置のブロック図である。
【００１５】
図１に示すように本発明の第１の実施の形態の半導体装置は半導体集積回路１として構成される。半導体集積回路１は、クロック信号生成回路２と、アナログディジタル変換器３と、マイクロプロセッサ４と、バス５と、を備える。クロック信号生成回路２には、リセット信号１０１及びストップ信号１０２が与えられる。リセット信号１０１は、電源投入時或いはスタンバイモードからの復帰時にクロック信号生成回路２を起動させるために図示されない内部回路から出力される。ストップ信号１０２は、電源切断時或いはスタンバイモード遷移時にクロック信号生成回路２を停止させるために図示されない内部回路から出力される。クロック信号生成回路２は、マイクロプロセッサ４にクロック信号１０９を供給する。アナログディジタル変換器３はバス５を介してマイクロプロセッサ４に接続される。
【００１６】
クロック信号生成回路２は、高精度であるが発振安定時間が長い発振器６と、低精度であるが発振安定時間が短い発振器７と、セレクタ８と、フリップフロップ９と、カウンタ１０と、フリップフロップ１１と、フリップフロップ１２と、ＯＲゲート１３と、を備える。水晶発振器である発振器６には水晶振動子１４が外付けされる。発振器６は、フリップフロップ９がリセット信号１０１によりリセットされるとフリップフロップ９の出力信号１０３により発振を開始し、フリップフロップ９がストップ信号１０２によりセットされると出力信号１０３により発振を停止する。カウンタ１０は、発振器６の出力信号１０４をカウントして所定のカウント値を過ぎるとオーバーフロー信号１０７を出力し、リセット信号１０１によりリセットされる。発振器７は、フリップフロップ１２がリセット信号１０１によりリセットされるとフリップフロップ１２の出力信号１０５が論理Ｈレベルとなって発振を開始し、フリップフロップ１２がストップ信号１０２とオーバーフロー信号１０７との論理和であるＯＲゲート１３の出力信号によりセットされると出力信号１０５が論理Ｌとなって発振を停止する。セレクタ８は、フリップフロップ１１がリセット信号１０１によりリセットされるとフリップフロップ１１の出力信号１０８により発振器７の出力信号１０６をクロック信号１０９として送出し、フリップフロップ１１がオーバーフロー信号１０７によりセットされると出力信号１０８により発振器６の出力信号１０４をクロック信号１０９として送出する。
【００１７】
発振器７はＣＲ発振器であって、奇数段従属接続されたインバータ列の発振帰還ループに抵抗Ｒ及び容量Ｃによる遅延回路を含む構成である。例えば抵抗Ｒとして４０Ｋオーム、容量Ｃとして１．５ＰＦ程度が必要される。この抵抗Ｒ及び容量Ｃとしてアナログディジタル変換器３が含む抵抗Ｒ２及び容量Ｃを用いる。
【００１８】
次にアナログディジタル変換器３及び発振器７の構成について図２を参照してさらに説明する。図２は本発明の第１の実施の形態の半導体装置の部分構成図である。図２に示すように逐次比較形であるアナログディジタル変換器３は、アナログ信号入力端子１５と、サンプルホールド回路１６と、比較器２１と、制御回路２２と、タップセレクタ２３と、分圧回路２４と、を備える。
【００１９】
サンプルホールド回路１６は、電圧バッファ１７と、サンプリングスイッチ１８と、Ｎチャネル形ＭＯＳトランジスタ１９と、Ｎチャネル形ＭＯＳトランジスタ２０と、容量Ｃと、を備える。アナログ信号入力端子１５の電圧は、電圧バッファ１７を介してサンプリングスイッチ１８によりサンプリングされてＮチャネル形ＭＯＳトランジスタ１９のソースドレイン路を介して一端が低電位側電源ＶＳＳに接続された容量Ｃの他端に与えられ保持される。
【００２０】
容量Ｃの保持電圧は、Ｎチャネル形ＭＯＳトランジスタ１９のソースドレイン路を介して比較器２１に入力され、タップセレクタ２３から出力される逐次比較電圧と比較される。制御回路２２は、その比較結果に基き内部の逐次比較レジスタを設定するとともに制御信号１１０によりタップセレクタ２３を切替える。タップセレクタ２３は、分圧回路２４の各タップからの分圧電圧を選択して逐次比較電圧として出力する。逐次比較変換が終了すると、制御回路２２はディジタルデータ１１１を出力する。
【００２１】
分圧回路２４は、抵抗Ｒ１から抵抗ＲＮ（例えば８ビット変換の場合はＮ＝２５６。）までのＮ個の抵抗と、Ｎチャネル形ＭＯＳトランジスタ２５と、Ｎチャネル形ＭＯＳトランジスタ２６と、Ｎチャネル形ＭＯＳトランジスタ２７と、Ｎチャネル形ＭＯＳトランジスタ２８と、を備える。抵抗Ｒ１の一端は基準電圧源ＶＲＥＦに接続され、抵抗Ｒ１の他端はＮチャネル形ＭＯＳトランジスタ２５のソースドレイン路を介して抵抗Ｒ２の一端に接続されるとともに抵抗Ｒ１の他端から分圧電圧用のタップが引き出される。抵抗Ｒ２の他端はＮチャネル形ＭＯＳトランジスタ２６のソースドレイン路を介して抵抗Ｒ３の一端に接続されるとともに抵抗Ｒ３の一端から分圧電圧用のタップが引き出される。以下同様に抵抗Ｒ４から抵抗ＲＮまでが直列に接続されて分圧電圧用のタップが引き出され、抵抗ＲＮの一端は低電位側電源ＶＳＳに接続される。
【００２２】
発振器７は、ＮＡＮＤゲート３０と、インバータ３１と、インバータ３２と、分圧回路２４に含まれる抵抗Ｒ２と、サンプルホールド回路１６に含まれる容量Ｃと、を備える。ＮＡＮＤゲート３０、インバータ３１及びインバータ３２は３段従属接続されたインバータ列を構成し、そのインバータ列の発振帰還ループに抵抗Ｒ２及び容量Ｃによる遅延回路が設置される。ＮＡＮＤゲート３０の出力端はインバータ３１の入力端に接続され、インバータ３１の出力端はインバータ３２の入力端に接続され、インバータ３１の出力端から信号１０６が出力される。インバータ３２の出力端はＮチャネル形ＭＯＳトランジスタ２８のソースドレイン路を介して抵抗Ｒ２とＮチャネル形ＭＯＳトランジスタ２６のソースドレイン路との接続点に接続される。ＮＡＮＤゲート３０の第１入力端はＮチャネル形ＭＯＳトランジスタ２７のソースドレイン路を介して抵抗Ｒ２とＮチャネル形ＭＯＳトランジスタ２５のソースドレイン路との接続点に接続される。さらにＮＡＮＤゲート３０の第１入力端はＮチャネル形ＭＯＳトランジスタ２０のソースドレイン路を介して一端が低電位側電源ＶＳＳに接続された容量Ｃの他端に接続される。ＮＡＮＤゲート３０の第２入力端には出力信号１０５が与えられる。
【００２３】
Ｎチャネル形ＭＯＳトランジスタ２５及びＮチャネル形ＭＯＳトランジスタ２６は、抵抗Ｒ２を分圧回路２４側即ちアナログディジタル変換回路３側から切り離すためのスイッチ手段であり、Ｎチャネル形ＭＯＳトランジスタ２７及びＮチャネル形ＭＯＳトランジスタ２８は、抵抗Ｒ２を発振器７側に接続するためのスイッチ手段である。フリップフロップ１２の出力信号１０５はインバータ２９により反転されて信号１１２となる。信号１１２は、Ｎチャネル形ＭＯＳトランジスタ２５及びＮチャネル形ＭＯＳトランジスタ２６のゲートに与えられる。出力信号１０５は、Ｎチャネル形ＭＯＳトランジスタ２７及びＮチャネル形ＭＯＳトランジスタ２８のゲートに与えられる。出力信号１０５が論理Ｈレベルのとき信号１１２が論理Ｌレベルとなり、Ｎチャネル形ＭＯＳトランジスタ２５及びＮチャネル形ＭＯＳトランジスタ２６がオフしＮチャネル形ＭＯＳトランジスタ２７及びＮチャネル形ＭＯＳトランジスタ２８がオンする。出力信号１０５が論理Ｌレベルのとき信号１１２が論理Ｈレベルとなり、Ｎチャネル形ＭＯＳトランジスタ２５及びＮチャネル形ＭＯＳトランジスタ２６がオンしＮチャネル形ＭＯＳトランジスタ２７及びＮチャネル形ＭＯＳトランジスタ２８がオフする。したがって、Ｎチャネル形ＭＯＳトランジスタ２５、Ｎチャネル形ＭＯＳトランジスタ２６、Ｎチャネル形ＭＯＳトランジスタ２７及びＮチャネル形ＭＯＳトランジスタ２８は、出力信号１０５が論理Ｈレベルのとき抵抗Ｒ２を発振器７側に切替え、出力信号１０５が論理Ｌレベルのとき抵抗Ｒ２をアナログディジタル変換回路３側に切替えるスイッチ手段として機能する。
【００２４】
Ｎチャネル形ＭＯＳトランジスタ１９は、容量Ｃをサンプルホールド回路１６側即ちアナログディジタル変換回路３側から切り離すためのスイッチ手段であり、Ｎチャネル形ＭＯＳトランジスタ２０は、容量Ｃを発振器７側に接続するためのスイッチ手段である。信号１１２は、Ｎチャネル形ＭＯＳトランジスタ１９のゲートに与えられる。出力信号１０５は、Ｎチャネル形ＭＯＳトランジスタ２０のゲートに与えられる。出力信号１０５が論理Ｈレベルのとき信号１１２が論理Ｌレベルとなり、Ｎチャネル形ＭＯＳトランジスタ１９がオフしＮチャネル形ＭＯＳトランジスタ２０がオンする。出力信号１０５が論理Ｌレベルのとき信号１１２が論理Ｈレベルとなり、Ｎチャネル形ＭＯＳトランジスタ１９がオンしＮチャネル形ＭＯＳトランジスタ２０がオフする。したがって、Ｎチャネル形ＭＯＳトランジスタ１９及びＮチャネル形ＭＯＳトランジスタ２０は、出力信号１０５が論理Ｈレベルのとき容量Ｃを発振器７側に切替え、出力信号１０５が論理Ｌレベルのとき容量Ｃをアナログディジタル変換回路３側に切替えるスイッチ手段として機能する。
【００２５】
次に動作について図３を参照して説明する。図３は本発明の第１の実施の形態の半導体装置の動作説明図である。図３は電源投入時のクロック信号生成回路２の起動動作を示しているが、スタンバイモードからの復帰時についても同様である。先ず電源が投入されると電源電圧の立ち上がりに同期してリセット信号１０１が出力され、時刻ｔ１に出力信号１０５が論理Ｈレベルとなって発振器６は徐々に発振を開始し、抵抗Ｒ２及び容量Ｃが発振器７側に切替えられて発振器７が直ちに発振を開始するので、出力信号１０６がクロック信号１０９として送出される。なお、抵抗Ｒ２及び容量Ｃが発振器７側に切替えられてもクロック信号生成回路２の起動時にはアナログディジタル変換回路３が動作することはないので不都合にはならない。次に発振開始時の時刻ｔ１から発振器６の発振が安定する発振安定時間（例えば３０ｍｓ程度）を過ぎ時刻ｔ２に達するとオーバーフロー信号１０７が出力され、出力信号１０５が論理Ｌレベルとなって抵抗Ｒ２及び容量Ｃがアナログディジタル変換回路３側に切替えられ、出力信号１０４がクロック信号１０９として送出され、発振器７が発振を停止する。時刻ｔ２以降の期間は、抵抗Ｒ２及び容量Ｃがアナログディジタル変換回路３側に切替えられるので、アナログディジタル変換回路３は動作可能状態となる。このように出力信号１０５が論理Ｈレベルとなる時刻ｔ１から時刻ｔ２までの期間のみ抵抗Ｒ２及び容量Ｃが発振器７側に切替えられ、かつ発振器７が発振を行う。また図示していないが、任意のときにストップ信号１０２が入力されると発振器６及び発振器７は発振を停止し、抵抗Ｒ２及び容量Ｃはアナログディジタル変換回路３側に切替えられる。
【００２６】
以上説明したように、本発明の第１の実施の形態の半導体装置によれば、１チップの半導体集積回路１が備えるクロック信号生成回路２の発振器７とアナログディジタル変換回路３との間で時分割切替えにより抵抗Ｒ２及び容量Ｃを共用するようにしたので、発振器７の為だけに専用の遅延用抵抗及び容量を設置する必要がなくなり、ＣＲ発振器である発振器７を有するクロック信号生成回路２を備えながらもレイアウト面積即ちチップサイズの増大を抑えることができる。
【００２７】
なお、本実施の形態において容量Ｃとしてアナログディジタル変換回路３のサンプリング用容量を用いたが、チップサイズ低減効果がやや薄れるものの、発振器７に専用の容量を備えるように変更することもでき、発振器７の帰還ループの配線パタンが有する寄生容量を利用するようにしてもよい。
【００２８】
次に本発明の第２の実施の形態の半導体装置の構成について図４を参照して説明する。図４は本発明の第２の実施の形態の半導体装置の部分構成図である。
【００２９】
図４に示す本発明の第２の実施の形態の半導体装置の構成と図２に示す本発明の第１の実施の形態の半導体装置の構成との相違部分は、図２に示す本発明の第１の実施の形態の半導体装置では抵抗Ｒ２のみが遅延用抵抗として用いられるのに対し、図４に示す本発明の第２の実施の形態の半導体装置では直列接続された４個の抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４及び抵抗Ｒ５のうちから任意の段数を選択して遅延用抵抗値をステップ可変できるように、図２に示す分圧回路２４を図４に示す分圧回路３３に変更し、それにともない図２に示す発振器７を図４に示す発振器７ａに変更した部分のみであり、他の構成部分は同一であるため図４に示す構成と図２に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００３０】
図４に示すように、分圧回路３３は、抵抗Ｒ１から抵抗ＲＮ（例えば８ビット変換の場合はＮ＝２５６。）までのＮ個の抵抗と、Ｎチャネル形ＭＯＳトランジスタ３４と、Ｎチャネル形ＭＯＳトランジスタ３５と、Ｎチャネル形ＭＯＳトランジスタ３６と、Ｎチャネル形ＭＯＳトランジスタ３７と、Ｎチャネル形ＭＯＳトランジスタ３８と、Ｎチャネル形ＭＯＳトランジスタ３９と、Ｎチャネル形ＭＯＳトランジスタ４０と、セレクタ４１と、を備える。セレクタ４１は、トランスファゲートで構成され、選択信号１１３により４つの入力端のうちの１つと出力端との間が導通する。抵抗Ｒ１の一端は基準電圧源ＶＲＥＦに接続され、抵抗Ｒ１の他端はＮチャネル形ＭＯＳトランジスタ３４のソースドレイン路を介して抵抗Ｒ２の一端に接続されるとともに抵抗Ｒ１の他端から分圧電圧用のタップが引き出される。抵抗Ｒ２の一端はＮチャネル形ＭＯＳトランジスタ３６のソースドレイン路を介してセレクタ４１に入力される。抵抗Ｒ２の他端は抵抗Ｒ３の一端に接続されるとともに抵抗Ｒ３の一端から分圧電圧用のタップが引き出される。抵抗Ｒ３の一端はＮチャネル形ＭＯＳトランジスタ３７のソースドレイン路を介してセレクタ４１に入力される。抵抗Ｒ３の他端は抵抗Ｒ４の一端に接続されるとともに抵抗Ｒ４の一端から分圧電圧用のタップが引き出される。抵抗Ｒ４の一端はＮチャネル形ＭＯＳトランジスタ３８のソースドレイン路を介してセレクタ４１に入力される。抵抗Ｒ４の他端は抵抗Ｒ５の一端に接続されるとともに抵抗Ｒ５の一端から分圧電圧用のタップが引き出される。抵抗Ｒ５の一端はＮチャネル形ＭＯＳトランジスタ３９のソースドレイン路を介してセレクタ４１に入力される。抵抗Ｒ５の他端はＮチャネル形ＭＯＳトランジスタ３５のソースドレイン路を介して抵抗Ｒ６の一端に接続されるとともに抵抗Ｒ６の一端から分圧電圧用のタップが引き出される。以下同様に抵抗Ｒ７から抵抗ＲＮまでが直列に接続されて分圧電圧用のタップが引き出され、抵抗ＲＮの一端は低電位側電源ＶＳＳに接続される。抵抗Ｒ５の他端はＮチャネル形ＭＯＳトランジスタ４０のソースドレイン路を介してインバータ３２の出力端に接続される。セレクタ４１の出力端はＮＡＮＤゲート３０の第１入力端に接続される。
【００３１】
Ｎチャネル形ＭＯＳトランジスタ３４及びＮチャネル形ＭＯＳトランジスタ３５は、抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４及び抵抗Ｒ５を分圧回路３３側から切り離すためのスイッチ手段であり、Ｎチャネル形ＭＯＳトランジスタ３６、Ｎチャネル形ＭＯＳトランジスタ３７、Ｎチャネル形ＭＯＳトランジスタ３８、Ｎチャネル形ＭＯＳトランジスタ３９及びＮチャネル形ＭＯＳトランジスタ４０は、抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４及び抵抗Ｒ５を発振器７ａ側に接続するためのスイッチ手段である。信号１１２は、Ｎチャネル形ＭＯＳトランジスタ３４及びＮチャネル形ＭＯＳトランジスタ３５のゲートに与えられる。出力信号１０５は、Ｎチャネル形ＭＯＳトランジスタ３６、Ｎチャネル形ＭＯＳトランジスタ３７、Ｎチャネル形ＭＯＳトランジスタ３８、Ｎチャネル形ＭＯＳトランジスタ３９及びＮチャネル形ＭＯＳトランジスタ４０のゲートに与えられる。Ｎチャネル形ＭＯＳトランジスタ３４からＮチャネル形ＭＯＳトランジスタ４０までは、出力信号１０５が論理Ｈレベルのとき抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４及び抵抗Ｒ５を発振器７ａ側に切替え、出力信号１０５が論理Ｌレベルのとき抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４及び抵抗Ｒ５を分圧回路３３側に切替えるスイッチ手段として機能する。なお、出力信号１０５が論理Ｈレベルのときタップセレクタ２３のスイッチ２３ａ、スイッチ２３ｂ及びスイッチ２３ｃもオフされている。
【００３２】
以上説明したように、本発明の第２の実施の形態の半導体装置によれば、分圧回路３３を構成する抵抗Ｒ１から抵抗ＲＮまでのＮ個の抵抗のうちのｎ（ｎは自然数、ここでは４。）個直列接続した抵抗体としての抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４及び抵抗Ｒ５を発振器７ａの遅延用に用い、さらにセレクタ４１により遅延抵抗値をｎ段ステップ可変できるようにしたので、発振器７ａの発振周波数の調整が可能となる。
【００３３】
次に本発明の第３の実施の形態の半導体装置の構成について図５を参照して説明する。図５は本発明の第３の実施の形態の半導体装置のブロック図である。
【００３４】
図５に示す本発明の第３の実施の形態の半導体装置の構成と図１に示す本発明の第１の実施の形態の半導体装置の構成との相違部分は、図１に示すアナログディジタル変換器３を図５に示すディジタルアナログ変換器３ａに変更してディジタルアナログ変換器３ａが含む抵抗２Ｒ０を発振器７ｂと共用させるようにし、それにともない図１に示す半導体集積回路１及びクロック信号生成回路２を図５に示す半導体集積回路１ａ及びクロック信号生成回路２ａとした部分のみであり、他の構成部分は同一であるため図５に示す構成と図１に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００３５】
次にディジタルアナログ変換器３ａ及び発振器７ｂの構成について図６を参照してさらに説明する。図６は本発明の第３の実施の形態の半導体装置の部分構成図である。図６に示すように定電圧形ディジタルアナログ変換器３ａは、はしご形抵抗回路４２と、スイッチブロック４３と、アナログ信号出力端子１５ａと、を備える。はしご形抵抗回路４２は、各抵抗値がＲである抵抗Ｒ１から抵抗Ｒ（Ｎ−１）（例えば８ビット変換の場合はＮ＝８。）までのＮ−１個の抵抗と、各抵抗値が２Ｒである抵抗２Ｒ０から抵抗２Ｒ（Ｎ＋１）までのＮ＋２個の抵抗と、Ｎチャネル形ＭＯＳトランジスタ４４と、Ｎチャネル形ＭＯＳトランジスタ４５と、Ｎチャネル形ＭＯＳトランジスタ４６と、Ｎチャネル形ＭＯＳトランジスタ４７と、を備える。ディジタルデータ信号１１４に基づき抵抗２Ｒ１から抵抗２ＲＮまでのそれぞれの一端にスイッチブロック４３内のＭＳＢからＬＳＢまでのスイッチにより基準電圧源ＶＲＥＦ又は低電位側電源ＶＳＳが与えられて、アナログ変換電圧がアナログ信号出力端子１５ａから出力される。抵抗２Ｒ０の一端はＮチャネル形ＭＯＳトランジスタ４４のソースドレイン路を介して抵抗Ｒ１の一端に接続される。抵抗２Ｒ０の他端はＮチャネル形ＭＯＳトランジスタ４５のソースドレイン路を介して低電位側電源ＶＳＳに接続される。
【００３６】
発振器７ｂは、ＮＡＮＤゲート３０と、インバータ３１と、インバータ３２と、はしご形抵抗回路４２に含まれる抵抗２Ｒ０と、容量Ｃと、を備える。ＮＡＮＤゲート３０、インバータ３１及びインバータ３２は３段従属接続されたインバータ列を構成し、そのインバータ列の発振帰還ループに抵抗２Ｒ０及び容量Ｃによる遅延回路が設置される。ＮＡＮＤゲート３０の出力端はインバータ３１の入力端に接続され、インバータ３１の出力端はインバータ３２の入力端に接続され、インバータ３１の出力端から信号１０６が出力される。インバータ３２の出力端はＮチャネル形ＭＯＳトランジスタ４６のソースドレイン路を介して抵抗２Ｒ０とＮチャネル形ＭＯＳトランジスタ４４のソースドレイン路との接続点に接続される。ＮＡＮＤゲート３０の第１入力端はＮチャネル形ＭＯＳトランジスタ４７のソースドレイン路を介して抵抗２Ｒ０とＮチャネル形ＭＯＳトランジスタ４５のソースドレイン路との接続点に接続される。さらにＮＡＮＤゲート３０の第１入力端には一端が低電位側電源ＶＳＳに接続された容量Ｃの他端が接続される。ＮＡＮＤゲート３０の第２入力端には出力信号１０５が与えられる。
【００３７】
Ｎチャネル形ＭＯＳトランジスタ４４及びＮチャネル形ＭＯＳトランジスタ４５は、抵抗２Ｒ０をはしご形抵抗回路４２側から切り離すためのスイッチ手段であり、Ｎチャネル形ＭＯＳトランジスタ４６及びＮチャネル形ＭＯＳトランジスタ４７は、抵抗２Ｒ０を発振器７ｂ側に接続するためのスイッチ手段である。フリップフロップ１２の出力信号１０５はインバータ２９により反転されて信号１１２となる。信号１１２は、Ｎチャネル形ＭＯＳトランジスタ４４及びＮチャネル形ＭＯＳトランジスタ４５のゲートに与えられる。出力信号１０５は、Ｎチャネル形ＭＯＳトランジスタ４６及びＮチャネル形ＭＯＳトランジスタ４７のゲートに与えられる。Ｎチャネル形ＭＯＳトランジスタ４４、Ｎチャネル形ＭＯＳトランジスタ４５、Ｎチャネル形ＭＯＳトランジスタ４６及びＮチャネル形ＭＯＳトランジスタ４７は、出力信号１０５が論理Ｈレベルのとき抵抗２Ｒ０を発振器７ｂ側に切替え、出力信号１０５が論理Ｌレベルのとき抵抗２Ｒ０をディジタルアナログ変換器３ａ側に切替えるスイッチ手段として機能する。
【００３８】
以上説明したように、本発明の第３の実施の形態の半導体装置によれば、１チップの半導体集積回路１ａが備えるクロック信号生成回路２ａの発振器７ｂとディジタルアナログ変換器３ａとの間で時分割切替えにより抵抗２Ｒ０を共用するようにしたので、発振器７ｂの為だけに専用の遅延用抵抗を設置する必要がなくなり、ＣＲ発振器である発振器７ｂを有するクロック信号生成回路２ａを備えながらもレイアウト面積即ちチップサイズの増大を抑えることができる。
【００３９】
【発明の効果】
本発明による効果は、ＣＲ発振器を有するクロック信号生成回路を備えながらもチップサイズの増大を抑えることができる半導体装置を実現することができることである。
【００４０】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置のブロック図である。
【図２】本発明の第１の実施の形態の半導体装置の部分構成図である。
【図３】本発明の第１の実施の形態の半導体装置の動作説明図である。
【図４】本発明の第２の実施の形態の半導体装置の部分構成図である。
【図５】本発明の第３の実施の形態の半導体装置のブロック図である。
【図６】本発明の第３の実施の形態の半導体装置の部分構成図である。
【図７】従来例のクロック信号生成回路の構成図である。
【符号の説明】
１ 半導体集積回路
１ａ 半導体集積回路
２ クロック信号生成回路
２ａ クロック信号生成回路
３ アナログディジタル変換器
３ａ ディジタルアナログ変換器
４ マイクロプロセッサ
５ バス
６ 発振器
７ 発振器
７ａ 発振器
７ｂ 発振器
８ セレクタ
９ フリップフロップ
１０ カウンタ
１１ フリップフロップ
１２ フリップフロップ
１３ ＯＲゲート
１４ 水晶振動子
１５ アナログ信号入力端子
１５ａ アナログ信号出力端子
１６ サンプルホールド回路
１７ 電圧バッファ
１８ サンプリングスイッチ
１９ Ｎチャネル形ＭＯＳトランジスタ
２０ Ｎチャネル形ＭＯＳトランジスタ
２１ 比較器
２２ 制御回路
２３ タップセレクタ
２３ａ スイッチ
２３ｂ スイッチ
２３ｃ スイッチ
２４ 分圧回路
２５ Ｎチャネル形ＭＯＳトランジスタ
２６ Ｎチャネル形ＭＯＳトランジスタ
２７ Ｎチャネル形ＭＯＳトランジスタ
２８ Ｎチャネル形ＭＯＳトランジスタ
２９ インバータ
３０ ＮＡＮＤゲート
３１ インバータ
３２ インバータ
３３ 分圧回路
３４ Ｎチャネル形ＭＯＳトランジスタ
３５ Ｎチャネル形ＭＯＳトランジスタ
３６ Ｎチャネル形ＭＯＳトランジスタ
３７ Ｎチャネル形ＭＯＳトランジスタ
３８ Ｎチャネル形ＭＯＳトランジスタ
３９ Ｎチャネル形ＭＯＳトランジスタ
４０ Ｎチャネル形ＭＯＳトランジスタ
４１ セレクタ
４２ はしご形抵抗回路
４３ スイッチブロック
４４ Ｎチャネル形ＭＯＳトランジスタ
４５ Ｎチャネル形ＭＯＳトランジスタ
４６ Ｎチャネル形ＭＯＳトランジスタ
４７ Ｎチャネル形ＭＯＳトランジスタ
２０６ 発振器
２０７ 発振器
２０８ セレクタ
２０９ フリップフロップ
２１０ カウンタ
２１１ フリップフロップ
２１２ フリップフロップ
２１３ ＯＲゲート
【発明の属する技術分野】
本発明は、半導体集積回路として構成される半導体装置に関し、特にクロック信号生成回路を備える半導体装置に関する。
【０００２】
【従来の技術】
従来、マイクロコンピュータシステムにクロック信号を生成するために例えば図７に示すクロック信号生成回路が用いられる。図７は従来例のクロック信号生成回路の構成図である。図７に示すように従来例のクロック信号生成回路は、高精度であるが発振安定時間が長い水晶発振器である発振器２０６と、低精度であるが発振安定時間が短いＣＲ発振器である発振器２０７と、セレクタ２０８と、フリップフロップ２０９と、カウンタ２１０と、フリップフロップ２１１と、フリップフロップ２１２と、ＯＲゲート２１３と、を備える。そして電源投入時或いはスタンバイモードからの復帰時にリセット信号３０１によりフリップフロップ２０９、カウンタ２１０、フリップフロップ２１１及びフリップフロップ２１２がリセットされると発振器２０６及び発振器２０７が発振を開始して発振器２０７の出力信号がセレクタ２０８からクロック信号として送出され、発振器２０６の発振安定に十分な所定時間が経過すると発振器２０６の出力信号をカウントしているカウンタ２１０のオーバーフロー信号によりフリップフロップ２１１及びフリップフロップ２１２がセットされて発振器２０６の出力信号がセレクタ２０８からクロック信号として送出されるとともに発振器２０７の発振が停止され、また電源切断時或いはスタンバイモード遷移時にはストップ信号３０２によりフリップフロップ２０９及びフリップフロップ２１２がセットされて発振器２０６及び発振器２０７の発振が停止されるようになっている（例えば特許文献１参照。）。
【０００３】
【特許文献１】
特開平４−１７７５１６号公報（第１図）
【０００４】
【発明が解決しようとする課題】
ところがＣＲ発振器である発振器２０７は、例えば奇数段従属接続されたインバータ列の発振帰還ループに抵抗Ｒ及び容量Ｃによる遅延回路を必要とするため、図７に示す従来例のクロック信号生成回路をマイクロプロセッサやアナログディジタル変換器或いはディジタルアナログ変換器などの周辺機能ブロックとともに１チップの半導体集積回路として構成しようとすれば、発振器２０７の為だけに遅延用の抵抗Ｒ及び容量Ｃを設置しなければならず、半導体集積回路のレイアウト面積即ちチップサイズがその分大きくなってしまうという問題が発生する。
【０００５】
本発明はかかる問題点に鑑みてなされたものであって、ＣＲ発振器を有するクロック信号生成回路を備えながらもチップサイズの増大を抑えることができる半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の半導体装置は、第１の発振器と、抵抗及び容量を発振帰還ループに含む第２の発振器と、を有し前記第１の発振器の発振開始時の前記発振が安定するまでの第１の期間に前記第２の発振器の出力信号がクロック信号として送出され前記発振が安定した後の第２の期間に前記第１の発振器の出力信号が前記クロック信号として送出されるクロック信号生成手段と、前記抵抗を共用して構成され、逐次比較電圧を生成する分圧手段を有するアナログディジタル変換手段と、前記第１の期間では前記抵抗を前記第２の発振器側に切替え前記第２の期間では前記抵抗を前記アナログディジタル変換手段側に切替えるスイッチ手段と、を備えることを特徴とする。
【０００７】
また、本発明の半導体装置は、第１の発振器と、抵抗及び容量を発振帰還ループに含む第２の発振器と、を有し前記第１の発振器の発振開始時の前記発振が安定するまでの第１の期間に前記第２の発振器の出力信号がクロック信号として送出され前記発振が安定した後の第２の期間に前記第１の発振器の出力信号が前記クロック信号として送出されるクロック信号生成手段と、前記抵抗を共用してはしご形抵抗を構成するはしご形抵抗回路を有するディジタルアナログ変換手段と、前記第１の期間では前記抵抗を前記第２の発振器側に切替え前記第２の期間では前記抵抗を前記アナログディジタル変換手段側に切替えるスイッチ手段と、を備えることを特徴とする。
【０００８】
また、本発明の半導体装置は、第１の出力信号を出力する第１の発振器及び発振帰還ループによって生成される第２の出力信号を出力する第２の発振器を有し、前記第１の発振器の発振開始時の前記発振が安定するまでの第１の期間に前記第２の出力信号をクロック信号として出力し、前記発振が安定した後の第２の期間に前記第１の出力信号を前記クロック信号として出力するクロック信号生成手段と、抵抗から構成される逐次比較電圧を生成する分圧手段を有するアナログディジタル変換手段と、前記第１の期間において、前記アナログディジタル変換手段から前記抵抗を切り離す第１のスイッチ手段と、前記切り離した抵抗を前記発振帰還ループに接続する第２のスイッチ手段と、を備えることを特徴とする。
【０００９】
また、本発明の半導体装置は、第１の出力信号を出力する第１の発振器及び発振帰還ループによって生成される第２の出力信号を出力する第２の発振器を有し、前記第１の発振器の発振開始時の前記発振が安定するまでの第１の期間に前記第２の出力信号をクロック信号として出力し、前記発振が安定した後の第２の期間に前記第１の出力信号を前記クロック信号として出力するクロック信号生成手段と、抵抗から構成されるはしご形抵抗回路を有するディジタルアナログ変換手段と、前記第１の期間において、前記ディジタルアナログ変換手段から前記抵抗を切り離す第１のスイッチ手段と、前記切り離した抵抗を前記発振帰還ループに接続する第２のスイッチ手段と、を備えることを特徴とする。
【００１４】
【発明の実施の形態】
次に本発明の実施の形態を図面を参照して説明する。先ず本発明の第１の実施の形態の半導体装置の構成について図１を参照して説明する。図１は本発明の第１の実施の形態の半導体装置のブロック図である。
【００１５】
図１に示すように本発明の第１の実施の形態の半導体装置は半導体集積回路１として構成される。半導体集積回路１は、クロック信号生成回路２と、アナログディジタル変換器３と、マイクロプロセッサ４と、バス５と、を備える。クロック信号生成回路２には、リセット信号１０１及びストップ信号１０２が与えられる。リセット信号１０１は、電源投入時或いはスタンバイモードからの復帰時にクロック信号生成回路２を起動させるために図示されない内部回路から出力される。ストップ信号１０２は、電源切断時或いはスタンバイモード遷移時にクロック信号生成回路２を停止させるために図示されない内部回路から出力される。クロック信号生成回路２は、マイクロプロセッサ４にクロック信号１０９を供給する。アナログディジタル変換器３はバス５を介してマイクロプロセッサ４に接続される。
【００１６】
クロック信号生成回路２は、高精度であるが発振安定時間が長い発振器６と、低精度であるが発振安定時間が短い発振器７と、セレクタ８と、フリップフロップ９と、カウンタ１０と、フリップフロップ１１と、フリップフロップ１２と、ＯＲゲート１３と、を備える。水晶発振器である発振器６には水晶振動子１４が外付けされる。発振器６は、フリップフロップ９がリセット信号１０１によりリセットされるとフリップフロップ９の出力信号１０３により発振を開始し、フリップフロップ９がストップ信号１０２によりセットされると出力信号１０３により発振を停止する。カウンタ１０は、発振器６の出力信号１０４をカウントして所定のカウント値を過ぎるとオーバーフロー信号１０７を出力し、リセット信号１０１によりリセットされる。発振器７は、フリップフロップ１２がリセット信号１０１によりリセットされるとフリップフロップ１２の出力信号１０５が論理Ｈレベルとなって発振を開始し、フリップフロップ１２がストップ信号１０２とオーバーフロー信号１０７との論理和であるＯＲゲート１３の出力信号によりセットされると出力信号１０５が論理Ｌとなって発振を停止する。セレクタ８は、フリップフロップ１１がリセット信号１０１によりリセットされるとフリップフロップ１１の出力信号１０８により発振器７の出力信号１０６をクロック信号１０９として送出し、フリップフロップ１１がオーバーフロー信号１０７によりセットされると出力信号１０８により発振器６の出力信号１０４をクロック信号１０９として送出する。
【００１７】
発振器７はＣＲ発振器であって、奇数段従属接続されたインバータ列の発振帰還ループに抵抗Ｒ及び容量Ｃによる遅延回路を含む構成である。例えば抵抗Ｒとして４０Ｋオーム、容量Ｃとして１．５ＰＦ程度が必要される。この抵抗Ｒ及び容量Ｃとしてアナログディジタル変換器３が含む抵抗Ｒ２及び容量Ｃを用いる。
【００１８】
次にアナログディジタル変換器３及び発振器７の構成について図２を参照してさらに説明する。図２は本発明の第１の実施の形態の半導体装置の部分構成図である。図２に示すように逐次比較形であるアナログディジタル変換器３は、アナログ信号入力端子１５と、サンプルホールド回路１６と、比較器２１と、制御回路２２と、タップセレクタ２３と、分圧回路２４と、を備える。
【００１９】
サンプルホールド回路１６は、電圧バッファ１７と、サンプリングスイッチ１８と、Ｎチャネル形ＭＯＳトランジスタ１９と、Ｎチャネル形ＭＯＳトランジスタ２０と、容量Ｃと、を備える。アナログ信号入力端子１５の電圧は、電圧バッファ１７を介してサンプリングスイッチ１８によりサンプリングされてＮチャネル形ＭＯＳトランジスタ１９のソースドレイン路を介して一端が低電位側電源ＶＳＳに接続された容量Ｃの他端に与えられ保持される。
【００２０】
容量Ｃの保持電圧は、Ｎチャネル形ＭＯＳトランジスタ１９のソースドレイン路を介して比較器２１に入力され、タップセレクタ２３から出力される逐次比較電圧と比較される。制御回路２２は、その比較結果に基き内部の逐次比較レジスタを設定するとともに制御信号１１０によりタップセレクタ２３を切替える。タップセレクタ２３は、分圧回路２４の各タップからの分圧電圧を選択して逐次比較電圧として出力する。逐次比較変換が終了すると、制御回路２２はディジタルデータ１１１を出力する。
【００２１】
分圧回路２４は、抵抗Ｒ１から抵抗ＲＮ（例えば８ビット変換の場合はＮ＝２５６。）までのＮ個の抵抗と、Ｎチャネル形ＭＯＳトランジスタ２５と、Ｎチャネル形ＭＯＳトランジスタ２６と、Ｎチャネル形ＭＯＳトランジスタ２７と、Ｎチャネル形ＭＯＳトランジスタ２８と、を備える。抵抗Ｒ１の一端は基準電圧源ＶＲＥＦに接続され、抵抗Ｒ１の他端はＮチャネル形ＭＯＳトランジスタ２５のソースドレイン路を介して抵抗Ｒ２の一端に接続されるとともに抵抗Ｒ１の他端から分圧電圧用のタップが引き出される。抵抗Ｒ２の他端はＮチャネル形ＭＯＳトランジスタ２６のソースドレイン路を介して抵抗Ｒ３の一端に接続されるとともに抵抗Ｒ３の一端から分圧電圧用のタップが引き出される。以下同様に抵抗Ｒ４から抵抗ＲＮまでが直列に接続されて分圧電圧用のタップが引き出され、抵抗ＲＮの一端は低電位側電源ＶＳＳに接続される。
【００２２】
発振器７は、ＮＡＮＤゲート３０と、インバータ３１と、インバータ３２と、分圧回路２４に含まれる抵抗Ｒ２と、サンプルホールド回路１６に含まれる容量Ｃと、を備える。ＮＡＮＤゲート３０、インバータ３１及びインバータ３２は３段従属接続されたインバータ列を構成し、そのインバータ列の発振帰還ループに抵抗Ｒ２及び容量Ｃによる遅延回路が設置される。ＮＡＮＤゲート３０の出力端はインバータ３１の入力端に接続され、インバータ３１の出力端はインバータ３２の入力端に接続され、インバータ３１の出力端から信号１０６が出力される。インバータ３２の出力端はＮチャネル形ＭＯＳトランジスタ２８のソースドレイン路を介して抵抗Ｒ２とＮチャネル形ＭＯＳトランジスタ２６のソースドレイン路との接続点に接続される。ＮＡＮＤゲート３０の第１入力端はＮチャネル形ＭＯＳトランジスタ２７のソースドレイン路を介して抵抗Ｒ２とＮチャネル形ＭＯＳトランジスタ２５のソースドレイン路との接続点に接続される。さらにＮＡＮＤゲート３０の第１入力端はＮチャネル形ＭＯＳトランジスタ２０のソースドレイン路を介して一端が低電位側電源ＶＳＳに接続された容量Ｃの他端に接続される。ＮＡＮＤゲート３０の第２入力端には出力信号１０５が与えられる。
【００２３】
Ｎチャネル形ＭＯＳトランジスタ２５及びＮチャネル形ＭＯＳトランジスタ２６は、抵抗Ｒ２を分圧回路２４側即ちアナログディジタル変換回路３側から切り離すためのスイッチ手段であり、Ｎチャネル形ＭＯＳトランジスタ２７及びＮチャネル形ＭＯＳトランジスタ２８は、抵抗Ｒ２を発振器７側に接続するためのスイッチ手段である。フリップフロップ１２の出力信号１０５はインバータ２９により反転されて信号１１２となる。信号１１２は、Ｎチャネル形ＭＯＳトランジスタ２５及びＮチャネル形ＭＯＳトランジスタ２６のゲートに与えられる。出力信号１０５は、Ｎチャネル形ＭＯＳトランジスタ２７及びＮチャネル形ＭＯＳトランジスタ２８のゲートに与えられる。出力信号１０５が論理Ｈレベルのとき信号１１２が論理Ｌレベルとなり、Ｎチャネル形ＭＯＳトランジスタ２５及びＮチャネル形ＭＯＳトランジスタ２６がオフしＮチャネル形ＭＯＳトランジスタ２７及びＮチャネル形ＭＯＳトランジスタ２８がオンする。出力信号１０５が論理Ｌレベルのとき信号１１２が論理Ｈレベルとなり、Ｎチャネル形ＭＯＳトランジスタ２５及びＮチャネル形ＭＯＳトランジスタ２６がオンしＮチャネル形ＭＯＳトランジスタ２７及びＮチャネル形ＭＯＳトランジスタ２８がオフする。したがって、Ｎチャネル形ＭＯＳトランジスタ２５、Ｎチャネル形ＭＯＳトランジスタ２６、Ｎチャネル形ＭＯＳトランジスタ２７及びＮチャネル形ＭＯＳトランジスタ２８は、出力信号１０５が論理Ｈレベルのとき抵抗Ｒ２を発振器７側に切替え、出力信号１０５が論理Ｌレベルのとき抵抗Ｒ２をアナログディジタル変換回路３側に切替えるスイッチ手段として機能する。
【００２４】
Ｎチャネル形ＭＯＳトランジスタ１９は、容量Ｃをサンプルホールド回路１６側即ちアナログディジタル変換回路３側から切り離すためのスイッチ手段であり、Ｎチャネル形ＭＯＳトランジスタ２０は、容量Ｃを発振器７側に接続するためのスイッチ手段である。信号１１２は、Ｎチャネル形ＭＯＳトランジスタ１９のゲートに与えられる。出力信号１０５は、Ｎチャネル形ＭＯＳトランジスタ２０のゲートに与えられる。出力信号１０５が論理Ｈレベルのとき信号１１２が論理Ｌレベルとなり、Ｎチャネル形ＭＯＳトランジスタ１９がオフしＮチャネル形ＭＯＳトランジスタ２０がオンする。出力信号１０５が論理Ｌレベルのとき信号１１２が論理Ｈレベルとなり、Ｎチャネル形ＭＯＳトランジスタ１９がオンしＮチャネル形ＭＯＳトランジスタ２０がオフする。したがって、Ｎチャネル形ＭＯＳトランジスタ１９及びＮチャネル形ＭＯＳトランジスタ２０は、出力信号１０５が論理Ｈレベルのとき容量Ｃを発振器７側に切替え、出力信号１０５が論理Ｌレベルのとき容量Ｃをアナログディジタル変換回路３側に切替えるスイッチ手段として機能する。
【００２５】
次に動作について図３を参照して説明する。図３は本発明の第１の実施の形態の半導体装置の動作説明図である。図３は電源投入時のクロック信号生成回路２の起動動作を示しているが、スタンバイモードからの復帰時についても同様である。先ず電源が投入されると電源電圧の立ち上がりに同期してリセット信号１０１が出力され、時刻ｔ１に出力信号１０５が論理Ｈレベルとなって発振器６は徐々に発振を開始し、抵抗Ｒ２及び容量Ｃが発振器７側に切替えられて発振器７が直ちに発振を開始するので、出力信号１０６がクロック信号１０９として送出される。なお、抵抗Ｒ２及び容量Ｃが発振器７側に切替えられてもクロック信号生成回路２の起動時にはアナログディジタル変換回路３が動作することはないので不都合にはならない。次に発振開始時の時刻ｔ１から発振器６の発振が安定する発振安定時間（例えば３０ｍｓ程度）を過ぎ時刻ｔ２に達するとオーバーフロー信号１０７が出力され、出力信号１０５が論理Ｌレベルとなって抵抗Ｒ２及び容量Ｃがアナログディジタル変換回路３側に切替えられ、出力信号１０４がクロック信号１０９として送出され、発振器７が発振を停止する。時刻ｔ２以降の期間は、抵抗Ｒ２及び容量Ｃがアナログディジタル変換回路３側に切替えられるので、アナログディジタル変換回路３は動作可能状態となる。このように出力信号１０５が論理Ｈレベルとなる時刻ｔ１から時刻ｔ２までの期間のみ抵抗Ｒ２及び容量Ｃが発振器７側に切替えられ、かつ発振器７が発振を行う。また図示していないが、任意のときにストップ信号１０２が入力されると発振器６及び発振器７は発振を停止し、抵抗Ｒ２及び容量Ｃはアナログディジタル変換回路３側に切替えられる。
【００２６】
以上説明したように、本発明の第１の実施の形態の半導体装置によれば、１チップの半導体集積回路１が備えるクロック信号生成回路２の発振器７とアナログディジタル変換回路３との間で時分割切替えにより抵抗Ｒ２及び容量Ｃを共用するようにしたので、発振器７の為だけに専用の遅延用抵抗及び容量を設置する必要がなくなり、ＣＲ発振器である発振器７を有するクロック信号生成回路２を備えながらもレイアウト面積即ちチップサイズの増大を抑えることができる。
【００２７】
なお、本実施の形態において容量Ｃとしてアナログディジタル変換回路３のサンプリング用容量を用いたが、チップサイズ低減効果がやや薄れるものの、発振器７に専用の容量を備えるように変更することもでき、発振器７の帰還ループの配線パタンが有する寄生容量を利用するようにしてもよい。
【００２８】
次に本発明の第２の実施の形態の半導体装置の構成について図４を参照して説明する。図４は本発明の第２の実施の形態の半導体装置の部分構成図である。
【００２９】
図４に示す本発明の第２の実施の形態の半導体装置の構成と図２に示す本発明の第１の実施の形態の半導体装置の構成との相違部分は、図２に示す本発明の第１の実施の形態の半導体装置では抵抗Ｒ２のみが遅延用抵抗として用いられるのに対し、図４に示す本発明の第２の実施の形態の半導体装置では直列接続された４個の抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４及び抵抗Ｒ５のうちから任意の段数を選択して遅延用抵抗値をステップ可変できるように、図２に示す分圧回路２４を図４に示す分圧回路３３に変更し、それにともない図２に示す発振器７を図４に示す発振器７ａに変更した部分のみであり、他の構成部分は同一であるため図４に示す構成と図２に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００３０】
図４に示すように、分圧回路３３は、抵抗Ｒ１から抵抗ＲＮ（例えば８ビット変換の場合はＮ＝２５６。）までのＮ個の抵抗と、Ｎチャネル形ＭＯＳトランジスタ３４と、Ｎチャネル形ＭＯＳトランジスタ３５と、Ｎチャネル形ＭＯＳトランジスタ３６と、Ｎチャネル形ＭＯＳトランジスタ３７と、Ｎチャネル形ＭＯＳトランジスタ３８と、Ｎチャネル形ＭＯＳトランジスタ３９と、Ｎチャネル形ＭＯＳトランジスタ４０と、セレクタ４１と、を備える。セレクタ４１は、トランスファゲートで構成され、選択信号１１３により４つの入力端のうちの１つと出力端との間が導通する。抵抗Ｒ１の一端は基準電圧源ＶＲＥＦに接続され、抵抗Ｒ１の他端はＮチャネル形ＭＯＳトランジスタ３４のソースドレイン路を介して抵抗Ｒ２の一端に接続されるとともに抵抗Ｒ１の他端から分圧電圧用のタップが引き出される。抵抗Ｒ２の一端はＮチャネル形ＭＯＳトランジスタ３６のソースドレイン路を介してセレクタ４１に入力される。抵抗Ｒ２の他端は抵抗Ｒ３の一端に接続されるとともに抵抗Ｒ３の一端から分圧電圧用のタップが引き出される。抵抗Ｒ３の一端はＮチャネル形ＭＯＳトランジスタ３７のソースドレイン路を介してセレクタ４１に入力される。抵抗Ｒ３の他端は抵抗Ｒ４の一端に接続されるとともに抵抗Ｒ４の一端から分圧電圧用のタップが引き出される。抵抗Ｒ４の一端はＮチャネル形ＭＯＳトランジスタ３８のソースドレイン路を介してセレクタ４１に入力される。抵抗Ｒ４の他端は抵抗Ｒ５の一端に接続されるとともに抵抗Ｒ５の一端から分圧電圧用のタップが引き出される。抵抗Ｒ５の一端はＮチャネル形ＭＯＳトランジスタ３９のソースドレイン路を介してセレクタ４１に入力される。抵抗Ｒ５の他端はＮチャネル形ＭＯＳトランジスタ３５のソースドレイン路を介して抵抗Ｒ６の一端に接続されるとともに抵抗Ｒ６の一端から分圧電圧用のタップが引き出される。以下同様に抵抗Ｒ７から抵抗ＲＮまでが直列に接続されて分圧電圧用のタップが引き出され、抵抗ＲＮの一端は低電位側電源ＶＳＳに接続される。抵抗Ｒ５の他端はＮチャネル形ＭＯＳトランジスタ４０のソースドレイン路を介してインバータ３２の出力端に接続される。セレクタ４１の出力端はＮＡＮＤゲート３０の第１入力端に接続される。
【００３１】
Ｎチャネル形ＭＯＳトランジスタ３４及びＮチャネル形ＭＯＳトランジスタ３５は、抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４及び抵抗Ｒ５を分圧回路３３側から切り離すためのスイッチ手段であり、Ｎチャネル形ＭＯＳトランジスタ３６、Ｎチャネル形ＭＯＳトランジスタ３７、Ｎチャネル形ＭＯＳトランジスタ３８、Ｎチャネル形ＭＯＳトランジスタ３９及びＮチャネル形ＭＯＳトランジスタ４０は、抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４及び抵抗Ｒ５を発振器７ａ側に接続するためのスイッチ手段である。信号１１２は、Ｎチャネル形ＭＯＳトランジスタ３４及びＮチャネル形ＭＯＳトランジスタ３５のゲートに与えられる。出力信号１０５は、Ｎチャネル形ＭＯＳトランジスタ３６、Ｎチャネル形ＭＯＳトランジスタ３７、Ｎチャネル形ＭＯＳトランジスタ３８、Ｎチャネル形ＭＯＳトランジスタ３９及びＮチャネル形ＭＯＳトランジスタ４０のゲートに与えられる。Ｎチャネル形ＭＯＳトランジスタ３４からＮチャネル形ＭＯＳトランジスタ４０までは、出力信号１０５が論理Ｈレベルのとき抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４及び抵抗Ｒ５を発振器７ａ側に切替え、出力信号１０５が論理Ｌレベルのとき抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４及び抵抗Ｒ５を分圧回路３３側に切替えるスイッチ手段として機能する。なお、出力信号１０５が論理Ｈレベルのときタップセレクタ２３のスイッチ２３ａ、スイッチ２３ｂ及びスイッチ２３ｃもオフされている。
【００３２】
以上説明したように、本発明の第２の実施の形態の半導体装置によれば、分圧回路３３を構成する抵抗Ｒ１から抵抗ＲＮまでのＮ個の抵抗のうちのｎ（ｎは自然数、ここでは４。）個直列接続した抵抗体としての抵抗Ｒ２、抵抗Ｒ３、抵抗Ｒ４及び抵抗Ｒ５を発振器７ａの遅延用に用い、さらにセレクタ４１により遅延抵抗値をｎ段ステップ可変できるようにしたので、発振器７ａの発振周波数の調整が可能となる。
【００３３】
次に本発明の第３の実施の形態の半導体装置の構成について図５を参照して説明する。図５は本発明の第３の実施の形態の半導体装置のブロック図である。
【００３４】
図５に示す本発明の第３の実施の形態の半導体装置の構成と図１に示す本発明の第１の実施の形態の半導体装置の構成との相違部分は、図１に示すアナログディジタル変換器３を図５に示すディジタルアナログ変換器３ａに変更してディジタルアナログ変換器３ａが含む抵抗２Ｒ０を発振器７ｂと共用させるようにし、それにともない図１に示す半導体集積回路１及びクロック信号生成回路２を図５に示す半導体集積回路１ａ及びクロック信号生成回路２ａとした部分のみであり、他の構成部分は同一であるため図５に示す構成と図１に示す構成との同一構成部分には同一符号を付してその説明を省略する。
【００３５】
次にディジタルアナログ変換器３ａ及び発振器７ｂの構成について図６を参照してさらに説明する。図６は本発明の第３の実施の形態の半導体装置の部分構成図である。図６に示すように定電圧形ディジタルアナログ変換器３ａは、はしご形抵抗回路４２と、スイッチブロック４３と、アナログ信号出力端子１５ａと、を備える。はしご形抵抗回路４２は、各抵抗値がＲである抵抗Ｒ１から抵抗Ｒ（Ｎ−１）（例えば８ビット変換の場合はＮ＝８。）までのＮ−１個の抵抗と、各抵抗値が２Ｒである抵抗２Ｒ０から抵抗２Ｒ（Ｎ＋１）までのＮ＋２個の抵抗と、Ｎチャネル形ＭＯＳトランジスタ４４と、Ｎチャネル形ＭＯＳトランジスタ４５と、Ｎチャネル形ＭＯＳトランジスタ４６と、Ｎチャネル形ＭＯＳトランジスタ４７と、を備える。ディジタルデータ信号１１４に基づき抵抗２Ｒ１から抵抗２ＲＮまでのそれぞれの一端にスイッチブロック４３内のＭＳＢからＬＳＢまでのスイッチにより基準電圧源ＶＲＥＦ又は低電位側電源ＶＳＳが与えられて、アナログ変換電圧がアナログ信号出力端子１５ａから出力される。抵抗２Ｒ０の一端はＮチャネル形ＭＯＳトランジスタ４４のソースドレイン路を介して抵抗Ｒ１の一端に接続される。抵抗２Ｒ０の他端はＮチャネル形ＭＯＳトランジスタ４５のソースドレイン路を介して低電位側電源ＶＳＳに接続される。
【００３６】
発振器７ｂは、ＮＡＮＤゲート３０と、インバータ３１と、インバータ３２と、はしご形抵抗回路４２に含まれる抵抗２Ｒ０と、容量Ｃと、を備える。ＮＡＮＤゲート３０、インバータ３１及びインバータ３２は３段従属接続されたインバータ列を構成し、そのインバータ列の発振帰還ループに抵抗２Ｒ０及び容量Ｃによる遅延回路が設置される。ＮＡＮＤゲート３０の出力端はインバータ３１の入力端に接続され、インバータ３１の出力端はインバータ３２の入力端に接続され、インバータ３１の出力端から信号１０６が出力される。インバータ３２の出力端はＮチャネル形ＭＯＳトランジスタ４６のソースドレイン路を介して抵抗２Ｒ０とＮチャネル形ＭＯＳトランジスタ４４のソースドレイン路との接続点に接続される。ＮＡＮＤゲート３０の第１入力端はＮチャネル形ＭＯＳトランジスタ４７のソースドレイン路を介して抵抗２Ｒ０とＮチャネル形ＭＯＳトランジスタ４５のソースドレイン路との接続点に接続される。さらにＮＡＮＤゲート３０の第１入力端には一端が低電位側電源ＶＳＳに接続された容量Ｃの他端が接続される。ＮＡＮＤゲート３０の第２入力端には出力信号１０５が与えられる。
【００３７】
Ｎチャネル形ＭＯＳトランジスタ４４及びＮチャネル形ＭＯＳトランジスタ４５は、抵抗２Ｒ０をはしご形抵抗回路４２側から切り離すためのスイッチ手段であり、Ｎチャネル形ＭＯＳトランジスタ４６及びＮチャネル形ＭＯＳトランジスタ４７は、抵抗２Ｒ０を発振器７ｂ側に接続するためのスイッチ手段である。フリップフロップ１２の出力信号１０５はインバータ２９により反転されて信号１１２となる。信号１１２は、Ｎチャネル形ＭＯＳトランジスタ４４及びＮチャネル形ＭＯＳトランジスタ４５のゲートに与えられる。出力信号１０５は、Ｎチャネル形ＭＯＳトランジスタ４６及びＮチャネル形ＭＯＳトランジスタ４７のゲートに与えられる。Ｎチャネル形ＭＯＳトランジスタ４４、Ｎチャネル形ＭＯＳトランジスタ４５、Ｎチャネル形ＭＯＳトランジスタ４６及びＮチャネル形ＭＯＳトランジスタ４７は、出力信号１０５が論理Ｈレベルのとき抵抗２Ｒ０を発振器７ｂ側に切替え、出力信号１０５が論理Ｌレベルのとき抵抗２Ｒ０をディジタルアナログ変換器３ａ側に切替えるスイッチ手段として機能する。
【００３８】
以上説明したように、本発明の第３の実施の形態の半導体装置によれば、１チップの半導体集積回路１ａが備えるクロック信号生成回路２ａの発振器７ｂとディジタルアナログ変換器３ａとの間で時分割切替えにより抵抗２Ｒ０を共用するようにしたので、発振器７ｂの為だけに専用の遅延用抵抗を設置する必要がなくなり、ＣＲ発振器である発振器７ｂを有するクロック信号生成回路２ａを備えながらもレイアウト面積即ちチップサイズの増大を抑えることができる。
【００３９】
【発明の効果】
本発明による効果は、ＣＲ発振器を有するクロック信号生成回路を備えながらもチップサイズの増大を抑えることができる半導体装置を実現することができることである。
【００４０】
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置のブロック図である。
【図２】本発明の第１の実施の形態の半導体装置の部分構成図である。
【図３】本発明の第１の実施の形態の半導体装置の動作説明図である。
【図４】本発明の第２の実施の形態の半導体装置の部分構成図である。
【図５】本発明の第３の実施の形態の半導体装置のブロック図である。
【図６】本発明の第３の実施の形態の半導体装置の部分構成図である。
【図７】従来例のクロック信号生成回路の構成図である。
【符号の説明】
１ 半導体集積回路
１ａ 半導体集積回路
２ クロック信号生成回路
２ａ クロック信号生成回路
３ アナログディジタル変換器
３ａ ディジタルアナログ変換器
４ マイクロプロセッサ
５ バス
６ 発振器
７ 発振器
７ａ 発振器
７ｂ 発振器
８ セレクタ
９ フリップフロップ
１０ カウンタ
１１ フリップフロップ
１２ フリップフロップ
１３ ＯＲゲート
１４ 水晶振動子
１５ アナログ信号入力端子
１５ａ アナログ信号出力端子
１６ サンプルホールド回路
１７ 電圧バッファ
１８ サンプリングスイッチ
１９ Ｎチャネル形ＭＯＳトランジスタ
２０ Ｎチャネル形ＭＯＳトランジスタ
２１ 比較器
２２ 制御回路
２３ タップセレクタ
２３ａ スイッチ
２３ｂ スイッチ
２３ｃ スイッチ
２４ 分圧回路
２５ Ｎチャネル形ＭＯＳトランジスタ
２６ Ｎチャネル形ＭＯＳトランジスタ
２７ Ｎチャネル形ＭＯＳトランジスタ
２８ Ｎチャネル形ＭＯＳトランジスタ
２９ インバータ
３０ ＮＡＮＤゲート
３１ インバータ
３２ インバータ
３３ 分圧回路
３４ Ｎチャネル形ＭＯＳトランジスタ
３５ Ｎチャネル形ＭＯＳトランジスタ
３６ Ｎチャネル形ＭＯＳトランジスタ
３７ Ｎチャネル形ＭＯＳトランジスタ
３８ Ｎチャネル形ＭＯＳトランジスタ
３９ Ｎチャネル形ＭＯＳトランジスタ
４０ Ｎチャネル形ＭＯＳトランジスタ
４１ セレクタ
４２ はしご形抵抗回路
４３ スイッチブロック
４４ Ｎチャネル形ＭＯＳトランジスタ
４５ Ｎチャネル形ＭＯＳトランジスタ
４６ Ｎチャネル形ＭＯＳトランジスタ
４７ Ｎチャネル形ＭＯＳトランジスタ
２０６ 発振器
２０７ 発振器
２０８ セレクタ
２０９ フリップフロップ
２１０ カウンタ
２１１ フリップフロップ
２１２ フリップフロップ
２１３ ＯＲゲート
Claims (11)
- 第１の発振器と、抵抗及び容量を発振帰還ループに含む第２の発振器と、を有し前記第１の発振器の発振開始時の前記発振が安定するまでの第１の期間に前記第２の発振器の出力信号がクロック信号として送出され前記発振が安定した後の第２の期間に前記第１の発振器の出力信号が前記クロック信号として送出されるクロック信号生成手段と、前記抵抗を共用して構成され、逐次比較電圧を生成する分圧手段を有するアナログディジタル変換手段と、前記第１の期間では前記抵抗を前記第２の発振器側に切替え前記第２の期間では前記抵抗を前記アナログディジタル変換手段側に切替えるスイッチ手段と、を備えることを特徴とする半導体装置。
- 前記抵抗は前記分圧手段を構成する抵抗をｎ（ｎは自然数）個直列接続した抵抗体であり、前記ｎが制御信号により可変されることを特徴とする請求項１記載の半導体装置。
- 第１の発振器と、抵抗及び容量を発振帰還ループに含む第２の発振器と、を有し前記第１の発振器の発振開始時の前記発振が安定するまでの第１の期間に前記第２の発振器の出力信号がクロック信号として送出され前記発振が安定した後の第２の期間に前記第１の発振器の出力信号が前記クロック信号として送出されるクロック信号生成手段と、前記抵抗を共用してはしご形抵抗を構成するはしご形抵抗回路を有するディジタルアナログ変換手段と、前記第１の期間では前記抵抗を前記第２の発振器側に切替え前記第２の期間では前記抵抗を前記アナログディジタル変換手段側に切替えるスイッチ手段と、を備えることを特徴とする半導体装置。
- 第１の出力信号を出力する第１の発振器及び発振帰還ループによって生成される第２の出力信号を出力する第２の発振器を有し、前記第１の発振器の発振開始時の前記発振が安定するまでの第１の期間に前記第２の出力信号をクロック信号として出力し、前記発振が安定した後の第２の期間に前記第１の出力信号を前記クロック信号として出力するクロック信号生成手段と、抵抗から構成される逐次比較電圧を生成する分圧手段を有するアナログディジタル変換手段と、前記第１の期間において、前記アナログディジタル変換手段から前記抵抗を切り離す第１のスイッチ手段と、前記切り離した抵抗を前記発振帰還ループに接続する第２のスイッチ手段と、を備えることを特徴とする半導体装置。
- 前記第１のスイッチ手段は、前記抵抗の一端と接続する第１のＭＯＳトランジスタ及び前記抵抗の他端と接続する第２のＭＯＳトランジスタを有し、前記第２のスイッチ手段は、前記抵抗の一端と前記発振帰還ループとの間に接続する第３のＭＯＳトランジスタ及び前記抵抗の他端と前記発振帰還ループとの間に接続する第４のＭＯＳトランジスタを有し、前記第１の期間及び前記第２の期間の切替え制御を行う切替え信号を前記第３のＭＯＳトランジスタのゲート及び前記第４のＭＯＳトランジスタのゲートに接続し、前記切替え信号の反転信号を前記第１のＭＯＳトランジスタのゲート及び前記第２のＭＯＳトランジスタのゲートに接続することを特徴とする請求項４記載の半導体装置。
- 前記アナログディジタル変換手段は、アナログ信号入力端子及び容量を有し、前記アナログ信号入力端子の電圧をサンプリングして前記容量に保持するサンプルホールド回路を備え、前記第１の期間において、前記アナログディジタル変換手段から前記容量を切り離す第３のスイッチ手段と、前記切り離した容量を前記発振帰還ループに接続する第４のスイッチ手段と、を備えることを特徴とする請求項４又は５記載の半導体装置。
- 前記第３のスイッチ手段は、前記容量の一端と接続する第５のＭＯＳトランジスタを有し、前記第４のスイッチ手段は、前記容量の一端と前記発振帰還ループとの間に接続する第６のＭＯＳトランジスタを有し、前記切替え信号を前記第６のＭＯＳトランジスタのゲートに接続し、前記切替え信号の反転信号を前記第５のＭＯＳトランジスタのゲートに接続することを特徴とする請求項６記載の半導体装置。
- 前記分圧手段は、複数の前記抵抗を備え、前記第１の期間において、前記第１のスイッチ手段により前記ディジタルアナログ変換手段から前記複数の抵抗を切り離し、前記第２のスイッチ手段により前記切り離した複数の抵抗のうちの少なくとも１の抵抗を前記発振帰還ループに接続することを特徴とする請求項４記載の半導体装置。
- 前記切り離した複数の抵抗のうち所定の数の抵抗を前記発振帰還ループに接続するためのセレクタを備え、前記セレクタは、入力される選択信号に基づいて制御されることを特徴とする請求項８記載の半導体装置。
- 第１の出力信号を出力する第１の発振器及び発振帰還ループによって生成される第２の出力信号を出力する第２の発振器を有し、前記第１の発振器の発振開始時の前記発振が安定するまでの第１の期間に前記第２の出力信号をクロック信号として出力し、前記発振が安定した後の第２の期間に前記第１の出力信号を前記クロック信号として出力するクロック信号生成手段と、抵抗から構成されるはしご形抵抗回路を有するディジタルアナログ変換手段と、前記第１の期間において、前記ディジタルアナログ変換手段から前記抵抗を切り離す第１のスイッチ手段と、前記切り離した抵抗を前記発振帰還ループに接続する第２のスイッチ手段と、を備えることを特徴とする半導体装置。
- 前記発振帰還ループは、前記第２の期間においては、前記第２のスイッチ手段により切断されループを形成しないことを特徴とする請求項４乃至１０のうちの何れか１項記載の半導体装置。
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