JP3923141B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【0001】
【発明が属する技術分野】
本明細書で開示する発明は、ガラス基板、石英基板、シリコンウェハー等の絶縁性を有する基板上に形成された結晶性を有する半導体(単結晶および非単結晶を含む)を用いた半導体装置およびその作製方法に関する。特に、Nチャネル型半導体装置とPチャネル型半導体装置とを相補的に組み合わせたCMOS回路を構成する例に関する。
【0002】
【従来の技術】
近年、安価なガラス基板上に薄膜トランジスタ(TFT)を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型の表示装置の需要が高まったことにある。アクティブマトリクス型の表示装置は、マトリクス状に配置された各画素のそれぞれにTFT(画素TFT)を配置し、各画素TFTのスイッチング機能によりデータ信号を制御するものである。
【0003】
これらマトリクス状に配置された画素TFTは、同一基板上に形成された周辺駆動回路によってゲイト信号およびデータ信号の送信を制御される。この様な制御回路を構成するに際して、Nチャネル型TFTとPチャネル型TFTとを相補的に組み合わせたCMOS回路を構成する技術が一般的に普及している。
【0004】
また、この様な周辺駆動回路を構成するための回路TFTは、高速動作性が要求されるので活性層には主に結晶性珪素膜が用いられる。結晶性珪素膜は非晶質珪素膜よりもキャリアの移動が速いため、高い電気特性を有する薄膜トランジスタを形成することが可能である。
【0005】
ここでトップゲイト型TFTでCMOS回路を構成した場合の断面図の一例を図1(A)に示す。101はガラスまたは石英基板であり、その表面には下地膜102が成膜されている。また、103はNチャネル型TFTの活性層となる結晶性珪素膜であり、104はPチャネル型TFTの活性層となる結晶性珪素膜である。
【0006】
これら活性層はゲイト絶縁膜105で覆われ、ゲイト電極106、107が形成されている。そして、取り出し配線とゲイト電極とを電気的に絶縁する層間絶縁膜108でもってゲイト電極106、107は覆われる。
【0007】
また、層間絶縁膜108にはコンタクトホールを介して活性層103、104と電気的に接続するソース電極109、110およびドレイン電極111が配置されている。この場合、CMOS回路であるのでドレイン電極111はNチャネル型TFTとPチャネル型TFTとで共通である。最後に、ソースおよびドレイン電極109〜111は保護膜112で覆われて、図1(A)の様なCMOS回路が構成される。
【0008】
図1(A)に示す構造は、CMOS回路の最も単純な構成であり、信号の極性を反転させる回路として機能するインバータ回路である。そして、この様なCMOS回路を組み合わせることでNAND回路やNOR回路等のさらに複雑な論理回路を構成することができ、様々な電気回路を設計することが可能となる。
【0009】
ところが、特開平4-206971号公報や特開平4-286339号公報に記載されている様に、従来より結晶性珪素膜を用いて作製されたCMOS回路は、Nチャネル型TFTの電気特性がデプレッション方向にシフトし、Pチャネル型TFTはエンハンスメント方向にシフトすることが問題となっていた。
【0010】
その場合のTFTの電気特性(Id-Vg 特性) を図1(B)に示す。図1(B)において、横軸(Vg)はゲイト電圧であり、縦軸(Id)はドレイン電流である。103で示される曲線はNチャネル型TFTのId-Vg 特性を示し、104で示される曲線はPチャネル型TFTのId-Vg 特性を示している。
【0011】
Nチャネル型TFTのId−Vg特性113がデプレッション方向にシフトし、Pチャネル型TFTのId−Vg特性114がエンハンスメント方向にシフトするとは、どちらも図1(B)に示す様にゲイト電圧Vgに対してマイナス側に偏っていることを意味している。
【0012】
従って、Nチャネル型およびPチャネル型のId-Vg 特性113、114はゲイト電圧が0Vの時を基準にして、左右非対称となっており、Nチャネル型およびPチャネル型TFTのしきい値電圧の絶対値は大きく異なるものとなる。
【0013】
しかしながら、特開平4-206971号公報にも記載してある様に、Nチャネル型TFTとPチャネル型TFTのしきい値電圧(駆動電圧)の相違により出力電圧に偏りが生じると、CMOS回路の動作速度の低下や誤動作を招く原因となる。
【0014】
上記問題点を解決するために、これらの公報ではTFTのチャネル形成領域に対して一導電性を付与する不純物元素を添加し、しきい値電圧の制御を行う方法が開示されている。
【0015】
【発明が解決しようとする課題】
しかしながら、これらの技術(以下、チャネルドープと呼ぶ)はその添加量が微量になると制御が難しいという問題があった。本出願人の実験的な経験では、 1×1018/cm3程度まではしきい値の変化が見られないが、それを超えると微量の濃度変化で急激にしきい値の変化が確認された。
【0016】
例えば、制御すべきしきい値電圧のシフト量が1V以下である様な場合、コンマ数Vのしきい値電圧をシフトさせるには非常に微量の添加量を要求される。
そのため、しきい値電圧を精度良く制御するためには添加する不純物元素濃度の微妙な制御が必要不可欠であった。しかし、不純物元素の微妙な添加は技術上極めて困難なことであった。例えば、本出願人の実験的な経験では、 1×1018/cm3程度まではしきい値の変化が見られないが、それを超えると微量の濃度変化で急激にしきい値の変化が確認された。
【0017】
本明細書で開示する発明は、上記問題点を鑑みてなされたものであり、不純物元素の添加濃度を微妙に制御して、しきい値電圧の微妙な制御を行う技術を提供することを課題とする。
【0018】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
絶縁表面を有する基板上に配置された結晶性珪素膜でなる活性層と、
前記活性層に対して熱酸化処理を施して得られたゲイト絶縁膜と、
前記ゲイト絶縁膜上に配置されたゲイト電極と、
を少なくとも有する、Nチャネル型半導体装置およびPチャネル型半導体装置とを相補的に組み合わせたCMOS構造を有する半導体装置において、
前記Pチャネル型半導体装置の活性層のみにおいてP型を付与する不純物元素が意図的に添加されており、
前記不純物元素の濃度分布は、前記活性層と前記ゲイト絶縁膜との界面において不連続であり、かつ、前記活性層側の界面近傍において前記界面に向かって連続的に減少する傾向にあり、
前記活性層側の界面近傍に残存する前記不純物元素がしきい値電圧の制御に利用されることを特徴とする。
【0019】
また、他の発明の構成は、
絶縁表面を有する基板上に配置された結晶性珪素膜でなる活性層と、
前記活性層に対して熱酸化処理を施して得られたゲイト絶縁膜と、
前記ゲイト絶縁膜上に配置されたゲイト電極と、
を少なくとも有する、Nチャネル型半導体装置およびPチャネル型半導体装置とを相補的に組み合わせたCMOS構造を有する半導体装置において、
前記Nチャネル型半導体装置およびPチャネル型半導体装置の活性層にはP型を付与する不純物元素が意図的に添加されており、
前記不純物元素の濃度分布は、前記活性層と前記ゲイト絶縁膜との界面において不連続であり、かつ、前記活性層側の界面近傍において前記界面に向かって連続的に減少し、
前記活性層側の界面近傍に残存する前記不純物元素がしきい値電圧の制御に利用されることを特徴とする。
【0020】
なお、具体的には、前記Nチャネル型半導体装置の活性層には、少なくともエッジ部分を含む領域に対して前記不純物元素が添加され、
前記Pチャネル型半導体装置の活性層には、少なくともチャネル形成領域内においてはエッジ部分を含まない領域に前記不純物元素が添加されることを特徴とする。
【0021】
また、前記ゲイト絶縁膜中における前記不純物元素の濃度は 1×1017〜 1×1020/cm3であることを特徴とする。
本発明においては、活性層中に含有されるP型を付与する不純物元素(代表的にはB(ボロン))を熱酸化膜(ゲイト絶縁膜)に取り込むことで活性層表面(反転層が形成される面)におけるBイオン濃度を低減する。即ち、その熱酸化膜をゲイト絶縁膜として利用する場合、その内部には取り込まれたBイオンが存在し、その濃度は 1×1017〜 1×1020/cm3である。
【0022】
また、結晶性珪素膜を非晶質珪素膜を結晶化して得る場合は、結晶化を助長する触媒元素(金属元素)を利用すると、得られた結晶性珪素膜にはその金属元素が 5×1018/cm3以下の濃度で含有される。なお、この値は熱酸化処理をハロゲン元素を有する雰囲気において行った場合の例である。この様な場合、ゲイト絶縁膜中にも金属元素やハロゲン元素が含まれる。特に、ハロゲン元素は 1×1016〜 1×1020/cm3の濃度でゲイト絶縁膜中に含まれる。
【0023】
また、前記金属元素とはNi(ニッケル)、Co(コバルト)、Pt(白金)、Cu(銅)、Fe(鉄)から選ばれた一種または複数種の元素であり、代表的にはNiが用いられる。また、前記熱酸化処理は700〜1100℃の比較的高い温度範囲で行われ、前記ハロゲン元素としてはCl(塩素)またはF(フッ素)が一般的である。熱酸化処理の際、処理雰囲気にハロゲン元素を導入する場合には、ハロゲン元素をその組成に含む、HClガス、NF3ガス、ClF3ガスを用いれば良い。
【0024】
本発明において、前記結晶性珪素膜のエネルギーバンドギャップは1.3 〜1.9eV であることを特徴とする。
また、前記エネルギーバンドギャップは、光学吸収スペクトルを測定することにより前記結晶性珪素膜の実効透過率の光波長依存性を求め、
前記実効透過率が減少し始める吸収端における光波長の値をE=hc/λで表される式を用いてエネルギー値に変換して算出される値で定義されることを特徴とする。
【0025】
本発明において、前記Nチャネル型半導体装置およびPチャネル型半導体装置のサブスレッシュホールド値は85mV/dec以下であることを特徴とする。
また、前記Nチャネル型半導体装置のしきい値電圧は-0.2〜0.5Vであり、
前記Pチャネル型半導体装置のしきい値電圧は-0.5〜0.2Vであり、
前記Nチャネル型半導体装置およびPチャネル型半導体装置のウィンドウ幅は1V以下であることを特徴とする。
【0026】
また、他の発明の構成は、
絶縁性を有する基板上に結晶性珪素膜でなる第1および第2の活性層を形成する工程と、
前記第1の活性層に対してのみP型を付与する不純物元素を含有せしめる工程と、
前記第1および第2の活性層に対して熱酸化処理を施すことにより前記第1の活性層表面に形成される熱酸化膜の内部に前記不純物元素を取り込む工程と、
を少なくとも有する半導体装置の作製方法であって、
前記不純物元素の濃度分布は、前記活性層と前記ゲイト絶縁膜との界面において不連続であり、かつ、前記活性層側の界面近傍において前記界面に向かって連続的に減少し、
前記活性層側の界面近傍に残存する前記不純物元素を利用することによりしきい値電圧の制御を行うことを特徴とする。
【0027】
また、前記第1の活性層はPチャネル型半導体装置の活性層であり、
前記第2の活性層はNチャネル型半導体装置の活性層であり、
前記Pチャネル型半導体装置およびNチャネル型半導体装置を相補的に組み合わせてCMOS構造とすることを特徴とする。
【0028】
また、他の発明の構成は、
絶縁表面を有する基板上にP型を付与する不純物元素を含有せしめた結晶性珪素膜でなる第1の活性層および不純物元素が含有されない第2の活性層を形成する工程と、
前記第1および第2の活性層に対して熱酸化処理を施してゲイト絶縁膜を形成する工程と、
を少なくとも有する、Nチャネル型半導体装置およびPチャネル型半導体装置とを相補的に組み合わせたCMOS型の半導体装置の作製方法であって、
前記第1の活性層は前記Pチャネル型半導体装置を、前記第2の半導体装置は前記Nチャネル型半導体装置を構成し、
前記熱酸化処理により前記第1の活性層内部に含有される前記不純物元素を前記ゲイト絶縁膜内部に取り込み、
前記ゲイト絶縁膜と接する側の活性層表面における前記不純物元素の濃度を低減せしめ、
前記ゲイト絶縁膜と接する側の活性層表面に残存する前記不純物元素を利用してしきい値電圧の制御を行うことを特徴とする。
【0029】
また、他の発明の構成は、
絶縁表面を有する基板上にP型を付与する不純物元素を含有せしめた結晶性珪素膜でなる第1の活性層および第2の活性層を形成する工程と、
前記第1および第2の活性層に対して熱酸化処理を施してゲイト絶縁膜を形成する工程と、
を少なくとも有する、Nチャネル型半導体装置およびPチャネル型半導体装置とを相補的に組み合わせたCMOS型の半導体装置の作製方法であって、
前記第1の活性層は前記Pチャネル型半導体装置を、前記第2の半導体装置は前記Nチャネル型半導体装置を構成し、
前記熱酸化処理により前記第1の活性層内部に含有される前記不純物元素を前記ゲイト絶縁膜内部に取り込み、
前記ゲイト絶縁膜と接する側の活性層表面における前記不純物元素の濃度を低減せしめ、
前記ゲイト絶縁膜と接する側の活性層表面に残存する前記不純物元素を利用してしきい値電圧の制御を行うことを特徴とする。
【0030】
また、前記Nチャネル型半導体装置の活性層には、少なくともエッジ部分を含む領域に対して前記不純物元素が添加され、
前記Pチャネル型半導体装置の活性層には、少なくともチャネル形成領域内においてはエッジ部分を含まない領域に前記不純物元素が添加されることを特徴とする。
【0031】
また、前記結晶性珪素膜は結晶化を助長する金属元素を利用して形成され、
前記熱酸化処理はハロゲン元素を含む雰囲気において700 〜1100℃の温度で行われることを特徴とする。
【0032】
また、前記金属元素とはNi、Co、Pt、Cu、Feから選ばれた一種または複数種の元素であり、
前記熱酸化処理は700 〜1100℃温度範囲で行われ、
前記ハロゲン元素とはClまたはFであることを特徴とする。
【0033】
また、前記金属元素とはNiであり、前記加熱処理はClおよび/またはFをその組成に含む、HClガス、NF3 ガス、ClF3 ガスを少なくとも含む雰囲気において行われることを特徴とする。
【0034】
本発明は上記の様な構成の作製方法を用いて、Nチャネル型半導体装置およびPチャネル型半導体装置を相補的に組み合わせたCMOS構造とする半導体装置を作製することを目的としている。なお、上記構成では、第1の活性層がPチャネル型半導体装置となり、第2の活性層がNチャネル型半導体装置となる。
【0035】
以上の様な構成でなる発明を実施することで、従来のチャネルドープ技術をより精密に行うことができる。これは、Pチャネル型半導体装置に対してBイオンを添加する構成において達せられ、チャネル形成領域において、Si/SiO2界面近傍(活性層側)のBイオン濃度が低減する物理現象を利用した技術である。
【0036】
【実施例】
〔実施例1〕
本発明を用いてNチャネル型TFTとPチャネル型TFTとを相補的に組み合わせたCMOS回路を作製する一例を示す。本実施例で作製するCMOS回路は図1(A)に示した様な最も単純な構成でなるインバータ回路である。また、Pチャネル型TFTのみにB(ボロン)イオンを添加してしきい値電圧の制御を行う例とする。説明には図2、3を用いる。
【0037】
図2(A)において、201は基板である。基板201としては、ガラス基板、石英基板、シリコン基板(ウェハー)等を用いることができる。基板は後の熱酸化工程における耐熱性を考慮して決定する。本実施例では、基板201として石英基板を用い、その表面には下地膜202として酸化珪素膜を成膜する。
【0038】
次に、後にTFTの活性層となる結晶性珪素膜を形成する。結晶性珪素膜を得るための手段としては様々な方法があるが、本実施例では減圧熱CVD法、若しくはプラズマCVD法により10〜300nm、好ましくは10〜100nm、代表的には20〜50nmの厚さに成膜した非晶質珪素膜を、エキシマレーザーによるアニール処理により結晶化して結晶性珪素膜を得ることにする。エキシマレーザーとしてはKrF、XeCl等の励起ガスを利用した紫外光を用いれば良い。
【0039】
また、加熱処理または加熱処理とレーザーアニール処理を併用した手段により前記非晶質珪素膜の結晶化を行うこともできる。例えば、600 ℃程度の温度による加熱処理を施すことで非晶質珪素膜を固相成長させ、その後レーザーアニールにより結晶性を改善する方法は効果的である。
【0040】
以上の技術を利用して結晶性珪素膜203を得たら、パターニングを施して後にNチャネル型TFTの活性層を構成する島状半導体層204、後にPチャネル型TFTの活性層を構成する島状半導体層205を形成する。
【0041】
次に、島状半導体層204、205をパターニングするためのレジストマスク(図示せず)を専用の剥離液で除去した後、再度、Nチャネル型TFTの活性層となる島状半導体層204を覆ってレジストマスク206を形成する。そして、この状態で島状半導体層205のみに対してP型を付与する不純物元素であるBイオンの添加を行う(チャネルドープ工程)。
【0042】
本実施例ではBイオンの添加は、質量分離したBイオンを 1×1016〜 1×1019/cm3 の濃度でイオン注入法により注入して行う。この方法では、Bイオンのみを選択的に添加することが可能であるので、添加量(添加濃度)を制御しやすいといった利点がある。また、質量分離しないでイオン注入を行う手段として、イオン注入法以外にプラズマドーピング法がある。これら手段による場合には、Bイオンが他の原子や分子とともにクラスター(塊)状に添加されるので、後に拡散工程を設ける必要がある。
【0043】
また、Bイオンの添加量(添加濃度)は、Vthをどれだけ変化させるかで異なるため実験的に最適値を求めなければならない。また、本発明の構成では、実際のチャネル形成領域のSi/SiO2 界面近傍におけるBイオン濃度は後の熱酸化工程の後に決定される。従って、それを踏まえて添加濃度を調節する必要がある。
【0044】
なお、本実施例ではイオン注入法によりBイオンの添加を行う例を示すが、非晶質珪素膜を成膜する際に、成膜ガスにBイオンを含む組成のガス(ジボランなど)を持ちいることでBイオンを添加する手段をとることもできる。ただし、その場合にはNチャネル型TFTのしきい値電圧も正方向にシフトするので注意しなければならない。
【0045】
Bイオンの添加工程が終了したら、ここで島状半導体層204、205に対して熱酸化処理を施す。熱酸化方法としては、ドライO2 酸化、ウェットO2 酸化、パイロジェニック酸化等の公知の酸化技術を用いれば良い。また、雰囲気ガスとしてNF3 ガスを用いた酸化方法は500 〜700 ℃程度の比較的低温でも熱酸化膜を形成することができるので、ガラス基板にも対応できる。
【0046】
本実施例におけるこの熱酸化工程は、熱酸化膜中にBイオンを取り込むことによるSi/SiO2 界面のBイオン濃度の低減(または制御)を目的としている。ここで図4に示すのは、シリコンおよびボロンの拡散係数(Diffudion Coeffcient)と温度(Temperature )の関係を示すグラフである。
【0047】
図4からも明らかな様に、シリコン中においてボロンとシリコンの拡散係数の差は大きくなく(金属元素と比較して、という意味)、ボロンは拡散しにくい物質であることが判る。例えば、上記熱酸化工程が950 ℃で行われたとすると、ボロンの拡散係数は約 4×10-14cm2/Sと非常に小さい。この事は、後に珪素膜とその熱酸化膜との界面においてBイオンの再分布が生じる際、はっきりとした濃度勾配が現れることを意味している。
【0048】
ここで、上述の熱酸化工程によりSi/SiO2 界面近傍のBイオンの濃度がどの様な分布を示すかを図5に示す。なお、図5には比較のためPイオンの場合についても記載しておく。
【0049】
図5に示す様に、Si中に存在する添加イオン(B、P)は酸化膜が形成されると再分布する。これは、Si中およびSiO2中において添加イオンの溶解度と拡散速度が異なるために起こる現象である。添加イオンのSi中における溶解度を [C] Siとし、SiO2中における溶解度を [C] SiO2とする時、平衡偏析係数mは次式で定義される。
m= [C] Si/ [C] SiO2
【0050】
この時、Si/SiO2 界面近傍の添加イオンの偏析はmの値に支配される。通常、Si中における添加イオンの拡散係数が十分大きいとして、m<1の場合、Si中の添加イオンはSiO2中に取り込まれる(図5(A))。また、m>1の場合、SiO2が添加イオンを排斥し、その結果としてSi/SiO2 界面近傍の添加イオン濃度が増大する(図5(B))。
【0051】
文献値によると、Bイオンのmの値は0.3 程度であり、Pイオンのmの値は10程度である。従って、本実施例における熱酸化工程後のBイオンの濃度分布は図5(A)の様になり、熱酸化膜207、208中にBイオンが取り込まれ、島状半導体層205のSi/SiO2 界面近傍におけるBイオン濃度は極めて微量な状態となる。
【0052】
即ち、後に島状半導体層205がTFTの活性層として機能する際に、チャネル形成領域の活性層主表面(実際に反転層が形成される領域側)近傍におけるBイオン濃度を極めて少なくすることができるので、この濃度を調節することでしきい値電圧の微妙な制限を実現することができる。従って、活性層205の内部において、Bイオンの濃度はゲイト絶縁膜208との界面に近づくにつれて減少していく特徴がある。
【0053】
なお、Pイオンを添加イオンとして用いた場合、逆に図5(B)に示す様にSi/SiO2 界面近傍におけるPイオン濃度が増大してしまうので、微妙なしきい値電圧の制御を行うことはできない。
【0054】
また、この熱酸化工程は活性層の主表面における添加イオン(Bイオン)の濃度を均一にするといった効果を有している。この効果は以下に記載する様な利点を有する。
【0055】
例えば、図8(A)に示す様に、イオン注入法やプラズマドーピング法により添加されたBイオンの濃度プロファイル801は、活性層中の深さ方向において不均一な分布状態となっている。特に、プラズマドーピング法は浅い添加領域を形成するには有効だが、その分布均一性を確保するのが困難である。なお、図8(A)、(B)は任意の深さについて注目した面内方向の濃度分布を示している。
【0056】
即ち、活性層の主表面近傍においては面内方向に(勿論、深さ方向にも)濃度的な濃淡が生じており、この濃淡はチャネル形成領域のバンド状態に反映し、延いては半導体装置間におけるしきい値電圧のバラツキに影響する。
【0057】
しかし、本実施例の様に熱酸化工程を施した後では、Bイオンが再分布する際に多少の拡散を伴うので全体的に濃度の濃淡の差が低減される。即ち、図8(B)に示す様に、濃度の高い領域のBイオンは優先的に熱酸化膜中へと取り込まれて十分に低減される。また、濃度の低い領域のBイオンは拡散により濃度が高まり、ある程度以上の濃度となると熱酸化膜へと取り込まれる。
【0058】
従って、活性層の主表面に残存するBイオンの濃度プロファイル802は、全体的にはほぼ均一な濃度分布状態となる。以上の様に、熱酸化によるBイオンの吸い出し効果は濃度分布の均一性を向上させる上でも効果的であり、しきい値電圧の微妙な制御に大きく寄与する効果の一つと言える。
【0059】
また、本実施例では、この熱酸化工程で形成された50nmの熱酸化膜をゲイト絶縁膜として利用する。熱酸化膜をゲイト絶縁膜として用いた場合、Si/SiO2界面近傍における界面準位等を少なくすることができるので、極めて優れた電気特性を有するTFTとすることができる。また、その膜厚は熱酸化工程の温度、時間、雰囲気を変えることで調節することが可能である。
【0060】
また、さらに本実施例の場合、この熱酸化工程を950 ℃という比較的高い温度で行っているので、島状半導体層204、205の結晶性を大幅に向上させる効果も期待できる。
【0061】
熱酸化工程を終えて図2(C)に示す状態が得られたら、後にゲイト電極を構成することになる図示しないアルミニウム膜を成膜する。このアルミニウム膜はヒロックやウィスカーの発生を抑制するためにスカンジウムを0.2 wt重量%含有させる。アルミニウム膜の成膜方法はスパッタ法や電子ビーム蒸着法を用いて行う。
【0062】
ヒロックやウィスカーというのは、アルミニウムの異常成長に起因する刺状あるいは針状の突起物のことである。ヒロックやウィスカーの存在は、隣合う配線間や上限間に離間した配線間においてショートやクロスクトークが発生する原因となる。
【0063】
アルミニウム膜以外の材料としてはタンタル、モリブデン等の陽極酸化可能な金属を利用することができる。また、アルミニウム膜の代わりに導電性を付与した珪素膜を用いることも可能である。
【0064】
アルミニウム膜を成膜したら、電解溶液中においてアルミニウム膜を陽極とした陽極酸化を行い、アルミニウム膜表面に薄く緻密な陽極酸化膜を形成する。この陽極酸化膜はパターニングの際、レジストマスクとアルミニウム膜との密着性を高める役割を果たす。
【0065】
次にレジストマスク209、210を形成する。そしてこのレジストマスク209、210を利用して図示しないアルミニウム膜をパターニングし、ゲイト電極の原型となるアルミニウム膜のパターン211、212を形成する。このようにして図2(D)に示す状態を得る。
【0066】
次に、特開平7-169974号公報記載の条件に従ってアルミニウム膜のパターン211、212の側面に多孔質の陽極酸化膜213、214を形成する。本実施例ではこの多孔質の陽極酸化膜212、214の膜厚を0.7 μmとする。こうして図2(E)に示す状態を得る。
【0067】
さらに、レジストマスク209、210は除去した後、特開平7−169974号公報記載の条件に従って、緻密で強固な陽極酸化膜215、216の形成を行う。ただし、本実施例ではこの膜厚が70nmとなる様に到達電圧を調節する。また、この工程によりゲイト電極21、22が画定する。構造としては図3(A)の様な状態となっている。
【0068】
次に、図3(A)に示す状態においてN型を付与する不純物としてPイオンを全面に添加する。このPイオン添加は、0.2 〜5×1015/cm2 、好ましくは1〜2×1015/cm2 という高いドーズ量で行う。ドーピング方法としてはプラズマドーピング法やイオンドーピング法を用いる。
【0069】
この図3(A)に示す工程の結果、高濃度にPイオンが注入された領域217〜220が形成される。これらの領域は後にソース/ドレイン領域として機能する。(図3(A))
【0070】
次に、酢酸、硝酸、リン酸を混合した混酸溶液を用いて多孔質状の陽極酸化膜213、214を除去した後、右側のPチャネル型TFTを構成する素子を覆うようにしてレジストマスク221を形成する。そして、その状態で再びPイオンの注入を行う。このPイオンの注入は、ドーズ量を0.1 〜5×1014/cm2 、好ましくは0.3 〜1×1014/cm2 という低い値とする。(図3(B))
【0071】
即ち、図3(B)で示す工程で行われるPイオンの注入はそのドーズ量を図3(A)に示す工程において行われたドーズ量に比較して低いものとする。すると、この工程の結果、223、225の領域がライトドープされた低濃度不純物領域となる。また、222と226の領域は、より高濃度にPイオンが注入された高濃度不純物領域となる。
【0072】
この工程において、222の領域がNチャネル型TFTのソース領域となる。そして223と225が低濃度不純物領域、226がドレイン領域となる。また、224で示される領域は実質的に真性なチャネル形成領域となる。なお、225で示される領域が一般にLDD(ライトドープドレイン)領域と称される領域である。
【0073】
また、特に図示しないが陽極酸化膜215でイオン注入を遮られた領域がチャネル形成領域224と低濃度不純物領域223、225との間に存在する。この領域はオフセット領域と呼ばれ、陽極酸化膜215の膜厚分の距離を有する。
【0074】
オフセットゲイト領域はイオン注入されず実質的に真性であるが、ゲイト電圧が印加されないためチャネルを形成せず、電界強度を緩和し、劣化を抑制する抵抗成分として機能する。ただし、その距離(オフセット幅)が短い場合、実効的なオフセット領域として機能しない。本実施例ではその幅が70nmであるのでオフセット領域としては機能しない。
【0075】
次に、レジストマスク221を除去して、図3(C)に示すように左側のNチャネル型TFTを覆うレジストマスク227を形成する。そして、図3(C)に示す状態においてP型を付与する不純物としてB(ボロン)イオンの注入を行う。ここでは、Bイオンのドーズ量を0.2 〜10×1015/cm2 、好ましくは1〜2×1015/cm2 程度とする。このドーズ量は図3(A)に示す工程におけるドーズ量と同程度とすることができる。
【0076】
この工程により高濃度不純物領域219、220がN型からP型へと反転してPチャネル型TFTのソース領域228、ドレイン領域229が形成される。また、ゲイト電極22の直下にはチャネル形成領域230が形成される。このチャネル形成領域230はチャネルドープ工程によりBイオンが添加されているが、Si/SiO2 界面近傍のBイオン濃度は界面に近づくにつれて減少している。
【0077】
次に、図3(C)に示す工程の終了後、レジストマスク227を取り除き、添加された不純物元素(PおよびBイオン)の活性化と島状半導体層が受けた損傷の回復を行うためにエキシマレーザー光の照射を行う。照射エネルギーは200 〜250mJ/cm2 とする。
【0078】
エキシマレーザー光の照射が終了したら、図3(D)に示すように層間絶縁膜231を400nmの厚さに成膜する。層間絶縁膜231は酸化珪素膜、酸化窒化珪素膜、窒化珪素膜のいずれでも良く、多層構造としても良い。これら珪化膜の成膜方法は、プラズマCVD法や熱CVD法を用いればよい。また、透過性を有する有機性樹脂膜(例えばポリイミド)を用いることもできる。
【0079】
次にコンタクトホールの形成を行い、Nチャネル型TFTのソース電極232、Pチャネル型TFTのソース電極233を形成する。また、ドレイン電極234はNチャネル型TFTとPチャネル型TFTとで共有する様な構成とすることでCMOS構造が実現される。(図3(D))
【0080】
なお、本実施例では石英基板上にTFTを形成してCMOS回路を構成する例を示したが、シリコンウェハー上に形成したMOSFETに対しても容易に応用することができる。即ち、IC技術も本発明の応用分野である。
【0081】
ここで、本実施例に従って作製した図3(D)に示されるTFTの電気特性(Id-Vg 特性) は図6に示す様なものとなる。図6において、601、602で示される曲線(実線)は、それぞれNチャネル型TFTおよびPチャネル型TFTのId-Vg 特性を示している。また、603で示される曲線(破線)は、本発明の構成を用いない場合のPチャネル型TFTのId-Vg 特性である。なお、横軸はTFTのゲイト電圧(Vg)、縦軸はドレイン電流(Id)である。
【0082】
本実施例において、作製したNチャネル型TFTのId-Vg 特性601から計算により求めたしきい値電圧Vth,nは0.1 〜0.5Vの範囲に納まるものであった。また、Pチャネル型TFTのId-Vg 特性602から計算により求めたしきい値電圧Vth,pは-0.5〜-0.1V の範囲に納まるものであった。
【0083】
また、従来例のId-Vg 特性603と比較すると、明らかに本発明を利用したId-Vg 特性602は正方向(矢印方向)側にシフトしていることが判る。なお、破線で示されるId-Vg 特性603より求めたしきい値電圧は-1.5〜-1.0V 程度の範囲に納まるものであった。従って、このシフト量はコンマ数V程度の微小なものであり、従来のチャネルドープ技術では制御できない程、精密な制御であることが判る。
【0084】
この事は、本発明により極めて精密にチャネルドープを行うことができることを顕著に示している。また、この発明は本実施例の様にチャネルドープをしなくても十分にしきい値電圧が小さい様なTFTにおいて、特に効果を発揮するものである。
【0085】
さらに、本発明の構成にある様に、Pチャネル型TFTに対してのみBイオンを添加することには大きな意義がある。その事について、以下に説明をする。
【0086】
通常、Nチャネル型TFTのしきい値電圧(Vth,n)とPチャネル型TFTのしきい値電圧(Vth,p)との開き(差)をウィンドウと呼んでいる。また、特開平4-206971号公報にも記載がある様に、ウィンドウがゲイト電圧0Vを基準にして左右対称でない場合、即ちVth,n、Vth,pの絶対値に偏りがある場合にはCMOS回路の動作速度の低下や誤動作を招くことが知られている。
【0087】
活性層として結晶性珪素膜を用いる場合ゲイト電圧に対して負方向にシフトすることが多い。従って、一般的にはNチャネル型TFTにP型を付与する不純物元素を添加してしきい値制御を行うのであるが、この方法ではウィンドウ幅が大きくなり、ゲイト電極に印加しなければならない電圧幅が増大してしまう。
【0088】
即ち、ゲイト電圧の駆動電圧が高くなり、消費電力の増大を招く。また、高速動作するCMOS回路を高い駆動電圧で動作させるには、耐劣化性に優れた高い信頼性を実現する必要があるため、さらに高性能なTFTを作製しなければならない。
【0089】
ところが、本実施例に示す様にPチャネル型TFTのみのしきい値制御を行えばウィンドウ幅を狭くすることができるので、消費電力を低減することが可能である。特に、本実施例の作製プロセスに従えば、ウィンドウ幅を 0.2〜1V以内の範囲に納めることができるので、消費電力に低減のみならず、高い信頼性を有するCMOS回路を作製することができる。
【0090】
以上の様に、本実施例では、チャネルドープによりPチャネル型TFTのしきい値電圧のみを制御しているので、ウィンドウ幅が狭く、かつ、Id-Vg 特性バランスが良い。特に、チャネルドープ後に添加イオンの再分布を行い、チャネル形成領域のSi/SiO2 界面近傍の添加イオン濃度を低減している事が本発明の最も大きな特徴である。
【0091】
これにより微妙なしきい値電圧の制御が可能となり、本実施例で説明した様な、しきい値電圧が小さく、極めて微妙な精度でチャネルドープを行うことを要求される場合において、非常に有効な手段として活用することができる。
【0092】
〔実施例2〕
実施例1においては、チャネルドープ工程を島状半導体層の形成直後に行う例を示したが、チャネルドープ工程を別の工程間に行っても構わない。例えば、結晶化前の非晶質珪素膜に添加しても良いし、島状半導体層とする前(パターニング前)の結晶性珪素膜中に添加しても問題ない。特に、非晶質珪素膜中に添加する場合、質量分離をしないイオン注入法(添加イオンがクラスター状に打ち込まれる)を用いた場合でも、結晶化の際に膜中に均一に拡散させることができるため、問題なく実施することができる。
【0093】
また、例えば、パターニング前の結晶性珪素膜またはパターニング後の結晶性珪素膜中にイオン添加を行い、その後熱拡散またはレーザーアニールによって添加イオンを拡散させた後に、熱酸化工程を行う方法でも良い。
【0094】
以上の様に、本発明におけるチャネルドープ工程の位置は他の工程との兼ね合いで適宜変えることが可能である。基本的には、熱酸化工程で最終的な添加イオン濃度の微調整を行うので、それまでに島状半導体層中に必要量の添加イオンが含有されていれば良い。
【0095】
〔実施例3〕
実施例1において、図5(A)、(B)で示した図は、拡散速度が小さい物質についての再分布の傾向を示している。P、Bイオンの拡散速度はほぼ同程度であり、図4で説明した様に十分小さい。しかし、添加イオンの拡散速度が十分大きくなると、再分布に際しての挙動が変化してくる。
【0096】
例えば、Bイオンの拡散速度が大きくなると、図5(A)とは異なる分布状態を示す様になる。実際に、水素が含まれる雰囲気において熱酸化工程を行うとBイオンの拡散速度が大きくなることが報告されている。
【0097】
その場合には、Si/SiO2 界面におけるBイオンの濃度分布は図7で示される様な傾向を示す。即ち、図7に示す様にSi/SiO2 界面におけるBイオンの濃度は、図5(A)に示した場合よりも少なくなる。また、SiO2中のBイオン濃度も明らかに減少する。
【0098】
従って、この事を利用すれば活性層の主表面におけるBイオンの濃度をより効果的に低減することが可能となり、より精密なしきい値電圧の制御が可能となる。また、水素を含む雰囲気では、水素イオンが活性層を構成する結晶性珪素膜のダングリングボンド(未結合手)や欠陥を補償するので結晶性が向上するといった効果も付加することができる。
【0099】
〔実施例4〕
本実施例では、ゲイト電極として導電性を有する結晶性珪素膜を用いた場合の例を図9に示す。なお、ここでは石英基板上にCMOS回路を作製する例を示すが、ガラス基板上、シリコン基板(ウェハーを含む)上に形成するのであっても構わない。シリコン基板上には、従来のMOSFETを用いたIC回路を作製することもできるし、いわゆるSOI 構造としても良い。
【0100】
図9において、901は石英基板であり、902は下地膜となる酸化珪素膜である。また、903、904はLDD領域を有した活性層であり、903はNチャネル型TFTに、904はPチャネル型TFTになる。活性層903、904の形成は以下の様にして行われる。
【0101】
まず、酸化珪素膜902上に結晶性珪素膜を得る。形成方法は実施例1に従っても良いし、減圧熱CVD法で成膜ガスとしてSiH4、Si2H6 、SiH2Cl2 等のシラン系ガスを用いて結晶性珪素膜を直接成膜しても良い。本実施例では、ノンドープの結晶性珪素膜を用いる。次に、結晶性珪素膜を得たら、島状にパターニングして活性層の原型とし、チャネルドープを行う。チャネルドープは実施例1と同様にPチャネル型TFTにのみBイオンを添加する。
【0102】
次に、熱酸化工程を行って、ゲイト絶縁膜905、906の形成、並びにSi/SiO2 界面近傍におけるBイオン濃度の低減を行う。なお、熱酸化膜の膜質、膜厚およびしきい値制御のためのBイオン濃度等を考慮して最適な条件による加熱処理を行う。勿論、形成された熱酸化膜を除去して、例えば、TEOS/O2 系ガスやSiH4/N2O系ガスを用いたプラズマCVD法により酸化珪素膜を成膜してゲイト絶縁膜とすることも可能である。
【0103】
次に、後のゲイト電極907、908を形成し、それをマスクとして不純物イオンの注入を行う。この不純物注入工程は活性層903、904内にソース/ドレイン領域、低濃度不純物領域(LDD領域)、チャネル形成領域を形成するための工程である。
【0104】
なお、低濃度不純物領域は耐劣化性を高めるための目的で配置されるので、劣化の問題の小さいPチャネル型TFTには設ける必要がない場合もある。同一基板上にCMOS回路を形成するには不純物注入を選択的に行うので工程がやや複雑となってしまうので配置しない方が工程は簡略化する。本実施例では、Nチャネル型およびPチャネル型の両方にLDD領域を配置する構成とする。
【0105】
まず、1回目の不純物注入(PイオンおよびBイオン)を行い、1回の不純物注入が終了したら、窒化珪素膜を成膜し、異方性エッチングを利用してサイドウォール909、910を形成する。そして、2回目の不純物注入(PイオンおよびBイオン)を行い、Nチャネル型TFTおよびPチャネル型TFTのソース/ドレイン領域を形成する。なお、サイドウォール909、910の直下は低濃度不純物領域(LDD領域)となる。また、ゲイト電極907、908の直下はチャネル形成領域となる。
【0106】
活性層903、904が完成したら、全面にスパッタ法でTi(チタン)膜またはCo(コバルト)膜等を成膜し、ソース/ドレイン領域とゲイト電極907、908上に露出した珪素膜と反応させる。反応させるには加熱処理により行えば良いが、処理雰囲気を制御しやすいことと、スループットの高いことからRTA法によるのが望ましい。この技術はサリサイド技術として知られている。
【0107】
こうして、ソース/ドレイン領域およびゲイト電極907、908の一部はサリサイド化(本実施例では、チタンシリサイドやコバルトシリサイドとなる)されて低抵抗な領域となる。後は、層間絶縁膜911を成膜し、コンタクトホールを形成して、配線912〜914を形成して図9に示す様な構造のCMOS回路を形成することができる。
【0108】
〔実施例5〕
本発明は様々な半導体集積回路に対して応用することが可能である。本実施例では、その一例としてSRAM(Static Rondom Access Memory )に応用する場合の例を示す。説明は図10を用いて行う。
【0109】
SRAMはフリップフロップ等の双安定回路を記憶素子に用いたメモリであって、双安定回路のON−OFFあるいはOFF−ONの2安定状態に対応して2進情報値(0または1)を記憶するものである。電源の供給がある限り記憶が保持される点で有利である。また、記憶回路はNMOS回路やCMOS回路で構成される。図10(A)に示すSRAMの回路は受動負荷素子に高抵抗を用いた回路である。
【0110】
1001で示されるのはワード線であり、1002はビット線である。1003は高抵抗で構成される負荷素子であり、1004で示されるような2組のドライバトランジスタと1005で示されるような2組のアクセストランジスタとでSRAMが構成される。以上のような構成でなるSRAMの特徴は、高速動作が可能で、信頼性が高くシステムへの組む込みが容易なことなどである。
【0111】
〔実施例6〕
本実施例は、本発明に加えて特開平7-176753号公報に記載の技術を実施するものであり、例えば、Pチャネル型TFTのみならずNチャネル型TFTに対してもBイオンの添加を施す場合の例を説明する。
【0112】
具体的には、Pチャネル型TFTに対してチャネルドープを施す際に、Nチャネル型TFTの活性層の一部に対して、逆導電型を付与するBイオンの添加を行う。これは、例えば、活性層のエッジ部分といった電流パスとなり易い箇所にエネルギー的に障壁の高い流域を形成してリーク電流の発生(ショートチャネルリーク)を防ぐものである。なお、特開平7-176753号公報には、様々な不純物で上記効果を達成する旨が記載されているが、本実施例はその構成の一部(活性層とは逆導電型を付与する不純物を利用する例)を利用する。
【0113】
実施例1では、図2に示す様にチャネルドープ工程の際にNチャネル型TFTに対してレジストマスク206を設けることで、選択的にPチャネル型TFTの活性層205に対するチャネルドープを行った。しかし本実施例の特徴は、レジストマスク206の一部に開口を形成しておき、選択的にNチャネル型TFTの活性層204の一部に対してもBイオンの添加を行うことにある。
【0114】
Nチャネル型TFTの活性層204において、どの領域にBイオンを添加するかは任意に設定することができる。本実施例では、その応用例をいくつか挙げて説明する。
【0115】
図11(A)において、1101はNチャネル型TFTの活性層であり、1102はPチャネル型TFTの活性層である。また、1103は結晶性珪素膜でなるゲイト電極であり、1104は導電性材料でなる配線(ソースまたはドレイン電極)である。従って、図11(A)はCMOS回路を上面から見た図を示している。
【0116】
活性層1101、1102において斜線で示した領域は、チャネルドープ時にBイオンを添加した領域である。本実施例ではBイオンを添加しない領域を実質的に真性なI層とし、チャネルドープ行程でBイオンを添加した領域をP--層として取り扱うことにする。ただし、チャネルドープの目的は全体的にN--層として振る舞う活性層に対して、P型を付与するBイオンを添加することでI層の性質に近づけることを主体としている。従って、本実施例におけるI層とは実質的に弱いN層(N--層)であり、P--層とは実質的に真性なI層である。
【0117】
図11(A)ではNチャネル型TFTの活性層1101のエッジ部分のみにBイオンを添加して、この部分を逆の導電型を有するP--層としている。活性層のエッジ部分はプラズマダメージなどで損傷を受けやすいので、電流パスを形成しやすく、ここにP--層を設けることでエネルギー障壁を高くしてリーク電流を防止するのである。
【0118】
また、このCMOS回路のNチャネル型TFTをA−A’で切った断面図が図11(B)である。図から明らかな様に、活性層のエッジ部分1105、1106にはBイオンが添加されてP--層が形成され、ゲイト電極の直下(1106で示される領域)はI層のままとなっている。一方、Pチャネル型TFTをB−B’で切った断面図が図11(C)である。この場合、図から明らかな様に、ゲイト電極の下(1107で示される領域)にもBイオンが添加され、斜線で示される様なP--層が形成される。
【0119】
また、CMOS回路をC−C’で横方向に切った断面図が図11(D)である。この場合においても、Nチャネル型TFTとPチャネル型TFTとで活性層の構成が異なってくる。Nチャネル型TFTの場合、ソース領域1108、ドレイン領域1109には高濃度にPイオンが添加されて強いN型層(N++層)となり、チャネル形成領域1110はI層のまま残る。
【0120】
Pチャネル型TFTの場合、ソース領域1111、ドレイン領域1112には高濃度にBイオンが添加されて強いP型層(P++層)となり、チャネル形成領域1113は微量にBイオンが添加されたP--層となっている。
【0121】
なお、図11(E)、(F)、(G)、(H)に示すのはNチャネル型TFTの活性層にBイオンを添加する場合の他の例である。(E)、(F)はエッジ部分に局所的にP--層を設けた例であり、(G)はチャネル形成領域に狭いP--層を設けることでソース/ドレイン間のリーク電流の低減を狙った例である。また、(H)はチャネルドープ工程で活性層のエッジ部分の損傷が悪化しない様に、エッジ部分をP--層で囲んだ例である。
【0122】
以上の様に、チャネルドープと同時にNチャネル型TFTに対してもBイオンに添加を行い、リーク電流を効果的に抑制する技術を併用することが可能である。なお、Nチャネル型TFTに対するイオン添加は、所望の領域のみレジストマスクに開口を設けて置けば良いだけであるので、本実施例で示した例に限らず、幅広く応用することができる。
【0123】
ところで、チャネルドープ時にPチャネル型TFTに対してBイオンを添加する際、活性層のエッジ部分のみにイオン添加を行わない構成とすると、その領域が結果的に逆導電型を有する領域として残存し、リーク電流を効果的に抑制する機能を顕す。その例を図12を用いて説明する。なお、CMOS回路の構造は図11と同様であるので、同じ符号を併用する。
【0124】
図12(A)において、1101で示されるNチャネル型TFTにはエッジ部分にBイオンが添加されてP--層が形成される。詳細は既に説明したので、ここでは図12(A)に示す領域にBイオンを添加する例のみとする。前述の図11(A)と異なるのは、Pチャネル型TFTの活性層1201の構成である。
【0125】
図12(A)のNチャネル型TFTをA−A’で切った断面図(図12(B))は特に変わりないが、Pチャネル型TFTをB−B’で切った断面、図12(C)では、エッジ部1202がI層となっている。勿論、エッジ部分以外の領域1203はチャネルドープされているのでP--層となっている。
【0126】
前述の様に、I層は実質的にはN--層であり、P--層は実質的にI層と見なせる性質を有している。従って、Bイオンを添加しないI層(実質的にN--層)はPチャネル型TFTに対して逆導電型領域といて振る舞う。即ち、P型領域とN型領域とが構成されるので、その間ではエネルギー障壁が高く、キャリアの移動が効果的に抑制される。
【0127】
図12(D)においては、Pチャネル型TFTのソース領域1204、ドレイン領域1205は強いP型を示すP++層となり、チャネル形成領域1206はP--層となっている。即ち、図12(C)に示す様に、最終的にはチャネル形成領域の少なくともエッジ部分に対しては、実質的に逆導電型(N型)を付与するI層が形成される構成とすることで、リーク電流の低減効果が得られる。その様な構成とする例としては、図12(E)、(F)で示される領域にI層を残存させておけば良い。
【0128】
〔実施例7〕
実施例1で作製したCMOS回路を、同一基板上に画素領域と周辺駆動回路とを集積化したアクティブ型表示装置に対して応用することが可能である。アクティブ型表示装置としては、一般的にアクティブマトリクス型液晶表示装置が知られている。その構成を図13に示す。
【0129】
図13に示す構成は、同一基板上に画素領域と周辺駆動回路を形成し、さらにメモリ回路やCPU回路といったコントロール回路を備えたSOG (システム・オン・グラス)タイプの表示装置である。
【0130】
図13において、1301は画素領域であり、通常百数十万個のTFTがマトリクス状に配置されて、液晶へ印加する電圧の制御を行っている。また、1302は垂直走査用駆動回路、1303は水平走査用駆動回路である。これらの駆動回路は、シフトレジスタ回路、バッファ回路、サンプリング回路等で構成されており、ゲイト信号やビデオ信号の制御を行う。また、1304はコントロール回路であり、CPU回路やメモリ回路等で構成される。
【0131】
CMOS構造を有する半導体装置は、図13において水平・垂直走査用駆動回路1302、1303、コントロール回路1304等に利用される。また、これら駆動回路等は高い信頼性を要求されるが、実施例1で作製したCMOS構造を有する半導体装置は駆動電圧が小さくて済むので、耐圧に余裕のある設計を行うことができる。
【0132】
また、本発明を応用することの可能な電気光学装置としては、図13で示した様なアクティブマトリクス型液晶表示装置のみならず、その他のアクティブ型フラットパネルディスプレイも含まれ、例えばEL表示装置やCL表示装置に利用することもできる。また、直視型ディスプレイのみでなく、プロジェクションタイプの表示装置にも応用できる。
【0133】
アクティブ型表示装置において、周辺駆動回路は表示画面の応答を速めてチラツキやフリッカ等を抑制するためにも、高速動作を要求される。特に、クロック動作を行うシフトレジスタ回路やカウンタ回路は、最も高速動作を要求される回路である。
【0134】
図14(A)に示すのは、ゲイトドライバー部を構成するシフトレジスタ回路である。このシフトレジスタ回路は画素領域に配列されるゲイト線を順次(または一本毎)に選択していくための機能を有している。従って、シフトレジスタ回路の動作速度が遅いとゲイト線の選択に時間がかかり、最終的には表示画面の1フィールド(または1フレーム)が終了するまでの時間が長くなる。即ち、画面がちらついて見えるのである。
【0135】
このシフトレジスタ回路は基本的に図14(B)に示す様なクロックドインバータ回路と、図14(C)に示す様なインバータ回路とで構成される。図14(B)、(C)はどちらもCMOS回路で構成されているので、ここに本発明を用いて作製したCMOS回路を利用するのである。
【0136】
実施例1で示した様に、本発明を利用して作製したCMOS回路の特徴は、Nチャネル型TFTとPチャネル型TFTとでしきい値電圧の絶対値がほぼ同じ値であり、ウィンドウがVg=0Vに対して殆ど左右対称である。そのため、出力電圧の偏りのないバランスの良い特性を有している。また、ウィンドウ幅が狭い(Vth,nとVth,pの絶対値がそれぞれ小さい) ので、駆動するための消費電力が低いといった利点を有している。
【0137】
以上の様に、本発明を利用して特性バランスの良いCMOS回路を作製し、それを周辺駆動回路として利用することは非常に有効である。通常、高速動作する駆動回路は耐圧が低く、劣化が激しいことがある。しかし、実施例1に従って作製したTFTは、消費電力、即ち駆動電圧を低く抑えることができるので、劣化の恐れの少ない高い信頼性を有する駆動回路を構成することができる。
【0138】
〔実施例8〕
本実施例は、
絶縁表面を有する基板上に配置された結晶性珪素膜でなる活性層と、
前記活性層に対して熱酸化処理を施して得られたゲイト絶縁膜と、
前記ゲイト絶縁膜上に配置されたゲイト電極と、
を少なくとも有する、Nチャネル型半導体装置およびPチャネル型半導体装置とを相補的に組み合わせたCMOS構造を有する半導体装置において、
前記Pチャネル型半導体装置の活性層のみにおいてP型を付与する不純物元素が意図的に添加されており、
前記不純物元素の濃度分布は、前記活性層と前記ゲイト絶縁膜との界面において不連続であり、かつ、前記活性層側の界面近傍において前記界面に向かって連続的に減少する傾向にあり、
前記活性層側の界面近傍に残存する前記不純物元素がしきい値電圧の制御に利用されることを特徴とする半導体装置に関するものである。
【0139】
本発明を用いてNチャネル型TFTとPチャネル型TFTとを相補的に組み合わせたCMOS回路を作製する他の一例を示す。本実施例で作製するCMOS回路は図1(A)に示した様な最も単純な構成でなるインバータ回路である。また、Pチャネル型TFTのみにB(ボロン)イオンを添加してしきい値電圧の制御を行う例とする。説明には図15を用いる。
【0140】
図15(A)において、1501は基板である。基板1501としては、ガラス基板、石英基板、シリコン基板(ウェハー)等を用いることができる。ただし、後の熱酸化工程の温度が高い場合、具体的には650 ℃を超える様な場合には、ガラス基板の様な軟化点の低いものではなく、耐熱性に優れた石英基板などを用いることが好ましい。本実施例では、基板1501として石英基板を用い、その表面には下地膜1502として酸化珪素膜を成膜する。
【0141】
次に、後にTFTの活性層となる結晶性珪素膜を形成する。本実施例では、非晶質珪素膜を結晶化して結晶性珪素膜を得る。まず、図示しない非晶質珪素膜を減圧熱CVD法、若しくはプラズマCVD法により100nmの厚さに成膜する。後の熱酸化工程において膜減りが起こるので、その辺りを計算に入れて所望の膜厚よりも厚めに形成しておくと良い。
【0142】
非晶質珪素膜を成膜したら、加熱処理またはレーザーアニール処理もしくは両者を併用した手段により前記非晶質珪素膜の結晶化を行う。本実施例では、本発明者らによる特開平6-232059号公報や特開平7-321339号公報記載の技術を用いて結晶化を行う。これらの技術は金属元素(例えばニッケル、銅など)を保持した状態で500 〜700 ℃、代表的には600 〜650 ℃の温度範囲で、1 〜24hr、代表的には4 〜12hr程度の加熱処理を行うことで結晶性に優れた珪素膜を得るものである。
【0143】
上記手段により図示しない非晶質珪素膜は結晶化され、結晶性珪素膜1503が得られる。この様にして得られた結晶性珪素膜1503は、上記公報に記載の技術を用いない場合に比べて優れた結晶性を有する。また、本発明者らの知見によると、加熱処理により結晶化させた後にレーザーアニール処理を行うことで、さらに結晶性を向上させることが可能である。こうして、図15(A)に示す状態が得られる。
【0144】
次に、結晶性珪素膜1503をパターニングして後にNチャネル型TFTの活性層を構成する島状半導体層1504、後にPチャネル型TFTの活性層を構成する島状半導体層1505を形成する。
【0145】
次に、島状半導体層1504、1505をパターニングするためのレジストマスク(図示せず)を専用の剥離液で除去した後、再度、Nチャネル型TFTの活性層となる島状半導体層1504を覆ってレジストマスク1506を形成する。そして、この状態で島状半導体層1505のみに対してP型を付与する不純物元素であるBイオンの添加を行う(チャネルドープ工程)。
【0146】
本実施例ではBイオンの添加は、質量分離したBイオンを 1×1016〜 1×1019/cm3 の濃度でイオン注入法により注入して行う。この方法では、Bイオンが原子状に添加されるので、島状半導体層内の均一に分布させることができる。また、質量分離しないでイオン注入を行う場合には、Bイオンが他の原子や分子とともにクラスター(塊)状に添加されるので、後に拡散工程を設けて均一に分布させる必要がある。
【0147】
また、Bイオンの添加量(添加濃度)は、Vthをどれだけ変化させるかで異なるため実験的に最適値を求めなければならない。また、本発明の構成では、実際のチャネル形成領域のSi/SiO2 界面近傍のBイオン濃度は後の熱酸化工程の後に決定される。従って、それを踏まえて添加濃度を調節する必要がある。
【0148】
なお、本実施例ではイオン注入法によりBイオンの添加を行う例を示すが、非晶質珪素膜を成膜する際に、成膜ガスにBイオンを含む組成のガス(ジボランなど)を持ちいることでBイオンを添加する手段をとることもできる。ただし、その場合にはNチャネル型TFTのしきい値電圧も正方向にシフトするので注意しなければならない。
【0149】
Bイオンの添加が終了したら、レジストマスク1506を除去して熱酸化工程を行う。本実施例では、この熱酸化工程として、酸素(O2 )に対して塩化水素(HCl)を1〜10%、好ましくは3%含有させた酸化性雰囲気において、800 〜1100℃、具体的には950 ℃の温度で30min の加熱処理を行っている。(図15(C))
【0150】
本実施例におけるこの熱酸化工程は主に3つの目的を有しており、
第1は結晶化の際に利用した触媒元素(本実施例ではニッケル)のゲッタリング除去、
第2は熱酸化膜中にBイオンを取り込むことによるSi/SiO2 界面のBイオン濃度の低減(または制御)、
第3はゲイト絶縁膜1507、1508の形成、
である。特に、本発明の必須項目は第2の目的であるSi/SiO2 界面のBイオン濃度の低減である。
【0151】
図4からも明らかな様に、ニッケルに比べてボロンは拡散しにくい。例えば、上記熱酸化工程の処理温度である950 ℃の場合、ニッケルの拡散係数は約 4×10-8cm2/S であり、ボロンの拡散係数(約 4×10-14cm2/S)の約10000 倍である。
【0152】
従って、島状半導体層1504、1505中のニッケルは速やかに移動してClイオンと結合し、ニッケル塩化物となる。このニッケル塩化物は揮発性の高い物質であるので気相中へと脱離し、膜中のニッケルがゲッタリング除去される。
【0153】
また、上述の熱酸化工程によるSi/SiO2 界面近傍のBイオン及びPイオンの濃度は、実施例1と同様に図5に示す。
【0154】
また、本実施例では、この熱酸化工程で形成された50nmの熱酸化膜をゲイト絶縁膜として利用する。熱酸化膜をゲイト絶縁膜として用いた場合、Si/SiO2界面近傍における界面準位等を少なくすることができるので、極めて優れた電気特性を有するTFTとすることができる。また、その膜厚は熱酸化工程の温度、時間、雰囲気を変えることで調節することが可能である。
【0155】
また、さらに本実施例の場合、この熱酸化工程を950 ℃という比較的高い温度で行っているので、島状半導体層1504、1505の結晶性が大幅に向上する。これは、Clイオンによりニッケルがゲッタリングされた際に、ニッケルが脱離した後に残されたSiの未結合手が隣接するSi同士で再結合してSi-Si 結合を形成するからである。従って、結晶粒内の欠陥や粒界における欠陥が大幅に低減されて結晶性が向上するのである。
【0156】
熱酸化工程を終えて図15(C)に示す状態が得られたら、実施例1の図2(D)以降と同様に図3(D)に示した様な半導体装置を形成する。
【0157】
〔実施例8におけるTFTの説明〕
本実施例8に従って作製した図3(D)に示されるTFTの電気特性(Id-Vg 特性) は図16に示す様なものとなる。図16において、1601で示される曲線(実線)はNチャネル型TFTのId-Vg 特性、1602で示される曲線(実線)はPチャネル型TFTのId-Vg 特性を示している。また、1603で示される曲線(破線)は、本発明の構成を用いない場合のPチャネル型TFTのId-Vg 特性である。なお、横軸はTFTのゲイト電圧(Vg)、縦軸はドレイン電流(Id)である。また、Id-Vg 特性の測定はドレイン電圧Vd=1Vの時として調べた。
【0158】
本実施例では、Nチャネル型TFTのId-Vg 特性1601から計算により求めたしきい値電圧Vth,nは0.1 〜0.5V、少なくとも-0.2〜0.5Vの範囲に納まるものであった。また、Pチャネル型TFTのId-Vg 特性1602から計算により求めたしきい値電圧Vth,pは-0.05 〜-0.1V 、少なくとも-0.5〜0.2Vの範囲に納まるものであった。
【0159】
また、従来例のId-Vg 特性1603と比較すると、明らかに本発明を利用したId-Vg 特性1602は正方向(矢印方向)側にシフトしていることが判る。なお、破線で示されるId-Vg 特性1603より求めたしきい値電圧は-1.5〜-1.0V 程度の範囲に納まるものであった。従って、このシフト量はコンマ数V程度の微小なものであり、従来のチャネルドープ技術では制御できない程、精密な制御であることが判る。
【0160】
この事は、本発明により極めて精密にチャネルドープを行うことができることを顕著に示している。また、この発明は本実施例の様にチャネルドープをしなくても十分にしきい値電圧が小さい様なTFTにおいて、特に効果を発揮するものである。
【0161】
本実施例を用いて作製される半導体装置は、高速動作性に極めて優れる点が最大の特徴であるので、CMOS回路を構成して周辺駆動回路、特にシフトレジスタ回路の様な高速動作性が要求される箇所に配置するのが最も好ましいと言える。
【0162】
また、本出願人は図3(D)に示した様なCMOS回路を直列に奇数組接続して形成した閉回路(リングオシレータ)を作製し、その周波数特性を調べたところ、図18に示す様な優れた周波数特性を実現することが判明した。なお、測定は9、19、51組(段)のCMOS回路を接続したリングオシレータで行い、電源電圧と発振周波数の関係を求めた。
【0163】
図18によると、例えば電源電圧10(V)、9段のリングオシレータは123MHzの発振周波数を実現しており、極めて動作速度が速いことが判る。この様な結果は、前述の様にS値が極めて小さいことが大きな要因の一つとなっている。従って、図18に示した様な高速動作を可能とする回路を構成する場合、S値は85mV/dec以下、好ましくは75mV/dec以下であることが必要である。
【0164】
なお、本実施例では石英基板上に形成した結晶性珪素膜を用いて薄膜トランジスタを形成しているのであるが、この事も高い周波数特性を実現することに寄与している。この事についての説明を以下に行う。
【0165】
シリコンウェハー上に形成したMOSFETでは、一般的に動作周波数fは時定数τに反比例し、f=1/τの関係にあることが知られている。τは、容量Cと抵抗Rとの積で表せるので、f=1/CRとも書き換えられる。なお、容量Cとしてはゲイト容量、空乏層容量、配線間容量、配線−基板間容量等が存在し、抵抗Rとしてはソース/ドレイン間抵抗、配線抵抗等が存在する。従って、動作周波数はこれら全ての容量および抵抗によって決定される。
【0166】
従来より動作周波数を大きくするために配線抵抗の低減が活発に研究されたが、配線の微細化に伴いそれも困難な状況となってくると、配線−基板間容量の低減が注目を浴びた。これを可能としたのが SOI技術であるが、それでも容量の低減が精一杯である。
【0167】
しかし、近年活発化してきた薄膜トランジスタ技術はガラス基板や石英基板上に形成するという大きな特徴のため、配線−基板間容量が存在しないという利点を有している。本実施例に従って作製したTFTは、性能的には(電気特性的には) SOI構造のTFTと比べても何ら遜色のないレベルに達しているので、周波数特性としては SOI構造のTFTを超えるものが期待できる。
【0168】
また、動作周波数fはチャネル長Lの2乗に反比例することが知られている。例えば、ICにおいては200MHzの高速動作を実現するために、チャネル長を0.35μm以下とする必要があった。しかし、SOI構造のTFTではそれ以上のチャネル長であっても200MHzを達成できる。況して、本実施例のTFTは配線−基板間容量の分だけSOI構造のTFTよりも優れているので、チャネル長Lによりマージンを持たせることができる上、場合によっては200MHz以上の高速動作を実現することも可能と予想される。
【0169】
以上の様に、本実施例では、チャネルドープによりPチャネル型TFTのしきい値電圧のみを制御しているので、ウィンドウ幅が狭く、かつ、Id-Vg 特性バランスが良い。特に、チャネルドープ後に添加イオンの再分布を行い、チャネル形成領域のSi/SiO2 界面近傍の添加イオン濃度を低減している事が本発明の最も大きな特徴である。
【0170】
これにより微妙なしきい値電圧の制御が可能となり、本実施例で説明した様な、しきい値電圧が小さく、極めて微妙な精度でチャネルドープを行うことを要求される場合において、非常に有効な手段として活用することができる。
【0171】
〔活性層のEgの説明〕
ところで、本出願人は本実施例に従って形成した結晶性珪素膜の室温( 10〜30℃) におけるエネルギーバンドギャップ(Eg)の測定を行った。このEgの値は、結晶性珪素膜の光学吸収スペクトルを測定して珪素膜の実効透過率の光学波長依存性を求め、実効透過率が減少し始める吸収端における光波長の値を、E=hc/λで表される式を用いてエネルギー値に変換して算出される値で定義することとした。
【0172】
ここで、本実施例に示す結晶性珪素膜の光学吸収スペクトルを測定した際の実験データを図19に示す。図19において、横軸は通常の可視光領域の光波長であり、縦軸は膜内を透過する前後における光強度の比をとった実効透過率(膜面における反射光成分を排除して計算した透過率)である。なお、珪素膜の膜厚は40nmと60nmの2種類を測定した。
【0173】
珪素膜内を光が透過する時、珪素膜のEgよりも大きいエネルギーを持つ波長領域の光は透過できずに吸収され、Egよりも小さいエネルギーしか持たない波長領域の光は珪素膜を透過する事実から、光学吸収スペクトルの吸収端の波長を持つ光のエネルギーがEgに相当すると考えられる。
【0174】
図19において、透過率が下がり始めるのは光波長が約800nm 以下の領域であり、この800nm という波長からEgを求めると約1.5eV であった。この計算はアインシュタインの光子エネルギーの式、Eg=hc/λ(h:プランク定数、c:光速、λ:光波長)から求めた。
【0175】
この様にして得られたEgはTFTの電気特性と大きく関係している。例えば、本実施例で作製するTFTはエンハンスメント型のTFTであるので、ノーマリオフ特性(非選択時においてTFTがオフ状態となる特性)でなくてはならない。そのためには、Egが1.3eV 以上であることが重要となる。その理由を図17を用いて以下に説明する。
【0176】
ここで、図17に示すのは、ソース/ドレイン領域となる導電性領域1701、1702とチャネル形成領域1703のバンド状態を模式的に表した図である。なお、Pチャネル型TFTのチャネル形成領域には微妙にBイオンが添加されているためNチャネル型TFTよりも僅かにΔEが小さいが、添加濃度が微妙であるためここではその差を無視して考える。
【0177】
図17に示す様に、導電性領域1701(または1702)はチャネル形成領域1703との間にエネルギーバンド差(ΔE)を形成する。この時、ΔEが十分に大きくないと、非選択時においてもTFTがオン状態(ノーマリオン)となり、いわゆるデプレッション型TFTとなってしまう。
【0178】
例えば SOI構造においてはEg=約1.1eV であり、その場合、ΔEは0.5V程度と小さく、TFTはノーマリオンとなってしまっていた。そのため、チャネルドープを行ってΔEの値を意図的に大きくすることでノーマリオフを実現するしかなかった。
【0179】
しかし、図17においてEgの値が大きくなれば必然的にΔEの値も大きくなることは自明である。本出願人の知見によると、Egが1.3eV 以上であればΔEの値は、ノーマリオフを実現するに足る大きさになる。従って、本実施例のTFTをエンハンスメント型TFTとするにあたって、Egが1.3eV であることは重要なのである。
【0180】
なお、Eg=1.3eV の場合、先程の光子エネルギーの式から光波長を求めると約950nm である。従って、前述の光波長800nm に±150nm の範囲を持たせた領域、即ちEgが1.3 〜1.9eV 、好ましくは1.4 〜1.7eV において、本実施例で示した様な高性能なTFTを得ることができると考えられる。
【0181】
〔実施例9〕
実施例8ではHClガスを用いて触媒元素(ニッケル)のゲッタリングを行ったが、例えばNF3 、ClF3 ガス等のフッ素系ガスを用いることもできる。この場合、ゲッタリング処理の際に未結合手がフッ素で終端されるが、Si−F結合はSi−H結合よりも結合力が強いので好ましい。
【0182】
また、NF3 ガスは実施例1のHClガスよりも低温(600 〜800 ℃程度) で分解するので、加熱処理の温度を低くすることができる。本実施例では酸素に対してHClを0.1 〜10wt%、代表的には3wt%、NF3 ガスを0.1 〜3wt %、代表的には0.3wt%混合させた雰囲気中において、700 ℃30〜60min の加熱処理を行う。
【0183】
以上の様に、ニッケルを除去した後にSiの未結合手をSi同士で再結合させ、再結合しきれなかった未結合手をフッ素で終端することで欠陥密度がさらに低減する。また、加熱処理の温度を200 〜300 ℃も下げることができるので製造過程におけるスループットを向上させることができる。
【0184】
また、酸素に対して水素を3wt%、ClF3 ガスを0.3wt%混合させた雰囲気中において、500 〜600 ℃の温度範囲で30〜60min のウェット酸化処理を行うことでも同様の効果を得ることが可能である。この場合はさらに、Cl元素とF元素とでニッケルのゲッタリングが行われるといった利点がある。
【0185】
〔実施例10〕
本明細書で開示する発明は、TFT(Thin Film Transistor、薄膜トランジスタ)に代表される半導体装置を利用した電気光学装置に応用することが可能である。電気光学装置としては、液晶表示装置、EL(エレクトロルミネッセンス)表示装置、EC(エレクトロクロミックス)表示装置などが挙げられる。
【0186】
また、応用商品としてはTVカメラ、パーソナルコンピュータ、カーナビゲーション、TVプロジェクション、ビデオカメラ等が挙げられる。それら応用用途の簡単な説明を図20を用いて行う。
【0187】
図20(A)はTVカメラであり、本体2001、カメラ部2002、表示装置2003、操作スイッチ2004で構成される。表示装置2003はビューファインダーとして利用される。
【0188】
図20(B)はパーソナルコンピュータであり、本体2101、カバー部2102、キーボード2103、表示装置2104で構成される。表示装置2104はモニターとして利用され、対角十数インチもサイズが要求される。
【0189】
図20(C)はカーナビゲーションであり、本体2201、表示装置2202、操作スイッチ2203、アンテナ2204で構成される。表示装置2202はモニターとして利用されるが、地図の表示が主な目的なので解像度の許容範囲は比較的広いと言える。
【0190】
図20(D)はTVプロジェクションであり、本体2301、光源2302、表示装置2303、ミラー2304、2305、スクリーン2306で構成される。表示装置2303に映し出された画像がスクリーン2306に投影されるので、表示装置2303は高い解像度が要求される。
【0191】
図20(E)はビデオカメラであり、本体2401、表示装置2402、接眼部2403、操作スイッチ2404、テープホルダー2405で構成される。表示装置2402に映し出された撮影画像は接眼部2403を通してリアルタイムに見ることができるので、使用者は画像を見ながらの撮影が可能となる。
【0192】
以上の様に、本発明の応用範囲は極めて広く、様々な半導体回路を有する製造品に適用することが可能である。
【0193】
【発明の効果】
本明細書に開示する発明を実施することで、従来のチャネルドープ技術をより精密に行うことができる。具体的には、従来数Vオーダーで制御されていたしきい値電圧をコンマ数Vオーダーで制御することが可能となる。
【0194】
特に、極めて優れた特性を有するTFT(例えば、しきい値電圧の絶対値自体が極めて小さく制御が困難)に対しては、本発明は非常に有効であり、ゲイト電圧の駆動電圧、延いては消費電力にまで影響を及ぼすウィンドウ幅を少なくとも1V以下、具体的には0.4 〜1.0Vの範囲に納めることが可能となる。
【図面の簡単な説明】
【図1】 薄膜トランジスタの構造および特性を示す図。
【図2】 薄膜トランジスタの作製工程を示す図。
【図3】 薄膜トランジスタの作製工程を示す図。
【図4】 温度の拡散係数の関係を示す図。
【図5】 Si/SiO2 界面におけるドーパントの分布状態を示す図。
【図6】 薄膜トランジスタの特性を示す図。
【図7】 Si/SiO2 界面におけるドーパントの分布状態を示す図。
【図8】 Si/SiO2 界面におけるドーパントの分布状態を示す図。
【図9】 シリコンゲイトTFTの構造を示す図。
【図10】 SRAMの回路構成を示す図。
【図11】 CMOSにおける活性層の構成を示す図。
【図12】 CMOSにおける活性層の構成を示す図。
【図13】 アクティブマトリクス型表示装置の構成を示す図。
【図14】 シフトレジスタ回路の構成を示す図。
【図15】 薄膜トランジスタの作製工程を示す図。
【図16】 薄膜トランジスタの特性を示す図。
【図17】 Egを説明するためのバンド図
【図18】 CMOS回路の周波数特性を示す図
【図19】 透過光の光波長依存性を示す図
【図20】 半導体装置の応用例を示す図。
【符号の説明】
101 ガラス(または石英)基板
102 酸化珪素膜
103 Nチャネル型TFTの活性層
104 Pチャネル型TFTの活性層
105 ゲイト絶縁膜
106、107 ゲイト電極
108 層間絶縁膜
109、110 ソース電極
111 ドレイン電極
112 保護膜[0001]
[Technical field to which the invention belongs]
The invention disclosed in this specification includes a semiconductor device including a crystalline semiconductor (including a single crystal and a non-single crystal) formed over an insulating substrate such as a glass substrate, a quartz substrate, or a silicon wafer, and It relates to a manufacturing method thereof. In particular, the present invention relates to an example of configuring a CMOS circuit in which an N-channel type semiconductor device and a P-channel type semiconductor device are complementarily combined.
[0002]
[Prior art]
In recent years, a technique for manufacturing a thin film transistor (TFT) on an inexpensive glass substrate has been rapidly developed. This is because the demand for active matrix display devices has increased. In an active matrix display device, a TFT (pixel TFT) is arranged in each pixel arranged in a matrix, and a data signal is controlled by a switching function of each pixel TFT.
[0003]
The pixel TFTs arranged in a matrix form are controlled to transmit gate signals and data signals by a peripheral drive circuit formed on the same substrate. In constructing such a control circuit, a technique for constructing a CMOS circuit in which an N-channel TFT and a P-channel TFT are complementarily combined is generally widespread.
[0004]
In addition, since a circuit TFT for constituting such a peripheral drive circuit is required to have high-speed operation, a crystalline silicon film is mainly used as an active layer. Since a crystalline silicon film moves carriers faster than an amorphous silicon film, a thin film transistor having high electrical characteristics can be formed.
[0005]
Here, FIG. 1A shows an example of a cross-sectional view in the case where a CMOS circuit is configured with top gate type TFTs.
[0006]
These active layers are covered with a
[0007]
The interlayer
[0008]
The structure shown in FIG. 1A is the simplest configuration of a CMOS circuit, and is an inverter circuit that functions as a circuit that inverts the polarity of a signal. Further, by combining such CMOS circuits, more complex logic circuits such as NAND circuits and NOR circuits can be configured, and various electric circuits can be designed.
[0009]
However, as described in Japanese Patent Application Laid-Open Nos. 4-206971 and 4-286339, CMOS circuits that are conventionally made using a crystalline silicon film have a depletion in terms of electrical characteristics of N-channel TFTs. It has been a problem that the P-channel TFT shifts in the enhancement direction.
[0010]
The electrical characteristics (Id-Vg characteristics) of the TFT in that case are shown in FIG. In FIG. 1B, the horizontal axis (Vg) is the gate voltage, and the vertical axis (Id) is the drain current. A curve indicated by 103 indicates the Id-Vg characteristic of the N-channel TFT, and a curve indicated by 104 indicates the Id-Vg characteristic of the P-channel TFT.
[0011]
Id-Vg characteristics of N-channel TFT113Shifts in the depletion direction and the Id-Vg characteristics of P-channel TFTs114Shifting in the enhancement direction means that both are biased to the negative side with respect to the gate voltage Vg as shown in FIG.
[0012]
Accordingly, the N-channel type and P-channel type Id-
[0013]
However, as described in Japanese Patent Laid-Open No. 4-206971, if the output voltage is biased due to the difference in threshold voltage (drive voltage) between the N-channel TFT and the P-channel TFT, the CMOS circuit This may cause a decrease in operating speed and a malfunction.
[0014]
In order to solve the above problem, these publications disclose a method of adding an impurity element imparting one conductivity to a channel formation region of a TFT and controlling a threshold voltage.
[0015]
[Problems to be solved by the invention]
However, these techniques (hereinafter referred to as channel dope) have a problem that they are difficult to control when the addition amount is small. In our experimental experience, 1 × 1018/cmThreeTo the extent, no change in the threshold was observed, but beyond that, the change in the threshold was confirmed abruptly with a slight change in concentration.
[0016]
For example, when the shift amount of the threshold voltage to be controlled is 1 V or less, a very small amount of addition is required to shift the threshold voltage of the comma number V.
Therefore, in order to control the threshold voltage with high accuracy, delicate control of the impurity element concentration to be added is indispensable. However, the subtle addition of impurity elements has been extremely difficult technically. For example, the applicant's experimental experience is 1 × 1018/cmThreeTo the extent, no change in the threshold was observed, but beyond that, the change in the threshold was confirmed abruptly with a slight change in concentration.
[0017]
The invention disclosed in this specification has been made in view of the above problems, and it is an object to provide a technique for finely controlling the threshold voltage by finely controlling the addition concentration of the impurity element. And
[0018]
[Means for Solving the Problems]
The configuration of the invention disclosed in this specification is as follows.
An active layer made of a crystalline silicon film disposed on a substrate having an insulating surface;
A gate insulating film obtained by subjecting the active layer to a thermal oxidation treatment;
A gate electrode disposed on the gate insulating film;
In a semiconductor device having a CMOS structure in which an N-channel semiconductor device and a P-channel semiconductor device are complementarily combined,
An impurity element imparting P-type is intentionally added only in the active layer of the P-channel semiconductor device,
The concentration distribution of the impurity element is discontinuous at the interface between the active layer and the gate insulating film, and tends to continuously decrease toward the interface in the vicinity of the interface on the active layer side,
The impurity element remaining in the vicinity of the interface on the active layer side is used for controlling a threshold voltage.
[0019]
Further, the configuration of the other invention is as follows:
An active layer made of a crystalline silicon film disposed on a substrate having an insulating surface;
A gate insulating film obtained by subjecting the active layer to a thermal oxidation treatment;
A gate electrode disposed on the gate insulating film;
In a semiconductor device having a CMOS structure in which an N-channel semiconductor device and a P-channel semiconductor device are complementarily combined,
An impurity element imparting P-type is intentionally added to the active layer of the N-channel semiconductor device and the P-channel semiconductor device,
The impurity element concentration distribution is discontinuous at the interface between the active layer and the gate insulating film, and continuously decreases toward the interface near the interface on the active layer side,
The impurity element remaining in the vicinity of the interface on the active layer side is used for controlling a threshold voltage.
[0020]
Specifically, the impurity element is added to a region including at least an edge portion in the active layer of the N-channel semiconductor device,
The impurity element is added to an active layer of the P-channel semiconductor device at least in a region not including an edge portion in a channel formation region.
[0021]
The concentration of the impurity element in the gate insulating film is 1 × 1017~ 1 × 1020/cmThreeIt is characterized by being.
In the present invention, the surface of the active layer (an inversion layer is formed) by incorporating an impurity element (typically B (boron)) imparting P-type contained in the active layer into the thermal oxide film (gate insulating film). The B ion concentration in the surface to be reduced is reduced. That is, when the thermal oxide film is used as a gate insulating film, the incorporated B ions exist in the inside, and the concentration is 1 × 10 5.17~ 1 × 1020/cmThreeIt is.
[0022]
When a crystalline silicon film is obtained by crystallizing an amorphous silicon film, if a catalytic element (metal element) that promotes crystallization is used, the resulting crystalline silicon film contains 5 × Ten18/cmThreeContains at the following concentrations. This value is an example when the thermal oxidation treatment is performed in an atmosphere containing a halogen element. In such a case, the gate insulating film also contains metal elements and halogen elements. In particular, halogen elements are 1 × 1016~ 1 × 1020/cmThreeContained in the gate insulating film at a concentration of.
[0023]
The metal element is one or more elements selected from Ni (nickel), Co (cobalt), Pt (platinum), Cu (copper), and Fe (iron). Used. The thermal oxidation treatment is performed in a relatively high temperature range of 700 to 1100 ° C., and the halogen elementageIn general, Cl (chlorine) or F (fluorine) is generally used. In the case of introducing a halogen element into the processing atmosphere during the thermal oxidation treatment, HCl gas, NF containing a halogen element in its compositionThreeGas, ClFThreeGas may be used.
[0024]
In the present invention, the crystalline silicon film has an energy band gap of 1.3 to 1.9 eV.
In addition, the energy band gap is obtained by measuring the optical absorption spectrum to determine the optical wavelength dependence of the effective transmittance of the crystalline silicon film,
It is defined by a value calculated by converting the value of the light wavelength at the absorption edge where the effective transmittance starts to decrease into an energy value using an equation represented by E = hc / λ.
[0025]
In the present invention, the N-channel semiconductor device and the P-channel semiconductor device have a subthreshold value of 85 mV / dec or less.
The threshold voltage of the N-channel semiconductor device is -0.2 to 0.5V,
The threshold voltage of the P-channel type semiconductor device is -0.5 to 0.2V,
The window width of the N-channel type semiconductor device and the P-channel type semiconductor device is 1 V or less.
[0026]
In addition, the configuration of other inventions is as follows:
Forming a first active layer and a second active layer made of a crystalline silicon film on an insulating substrate;
Including an impurity element imparting P-type only to the first active layer;
Incorporating the impurity element into a thermal oxide film formed on the surface of the first active layer by applying a thermal oxidation process to the first and second active layers;
A method for manufacturing a semiconductor device having at least
The impurity element concentration distribution is discontinuous at the interface between the active layer and the gate insulating film, and continuously decreases toward the interface near the interface on the active layer side,
The threshold voltage is controlled by using the impurity element remaining in the vicinity of the interface on the active layer side.
[0027]
The first active layer is an active layer of a P-channel type semiconductor device,
The second active layer is an active layer of an N-channel semiconductor device;
The P channel semiconductor device and the N channel semiconductor device are complementarily combined to form a CMOS structure.
[0028]
In addition, the configuration of other inventions is as follows:
Forming a first active layer made of a crystalline silicon film containing an impurity element imparting P-type on a substrate having an insulating surface and a second active layer containing no impurity element;
Performing a thermal oxidation process on the first and second active layers to form a gate insulating film;
A method of manufacturing a CMOS type semiconductor device which is a combination of an N channel type semiconductor device and a P channel type semiconductor device in a complementary manner,
The first active layer constitutes the P-channel type semiconductor device, the second semiconductor device constitutes the N-channel type semiconductor device,
The impurity element contained in the first active layer by the thermal oxidation treatment is taken into the gate insulating film,
Reducing the concentration of the impurity element on the active layer surface on the side in contact with the gate insulating film;
The threshold voltage is controlled using the impurity element remaining on the surface of the active layer in contact with the gate insulating film.
[0029]
In addition, the configuration of other inventions is as follows:
Forming a first active layer and a second active layer made of a crystalline silicon film containing an impurity element imparting P-type on a substrate having an insulating surface;
Performing a thermal oxidation process on the first and second active layers to form a gate insulating film;
A method of manufacturing a CMOS type semiconductor device which is a combination of an N channel type semiconductor device and a P channel type semiconductor device in a complementary manner,
The first active layer constitutes the P-channel type semiconductor device, the second semiconductor device constitutes the N-channel type semiconductor device,
The impurity element contained in the first active layer by the thermal oxidation treatment is taken into the gate insulating film,
Reducing the concentration of the impurity element on the active layer surface on the side in contact with the gate insulating film;
The threshold voltage is controlled using the impurity element remaining on the surface of the active layer in contact with the gate insulating film.
[0030]
Further, the impurity element is added to the active layer of the N-channel semiconductor device at least in a region including an edge portion,
The impurity element is added to an active layer of the P-channel semiconductor device at least in a region not including an edge portion in a channel formation region.
[0031]
The crystalline silicon film is formed using a metal element that promotes crystallization,
The thermal oxidation treatment is performed at a temperature of 700 to 1100 ° C. in an atmosphere containing a halogen element.
[0032]
The metal element is one or more elements selected from Ni, Co, Pt, Cu, and Fe,
The thermal oxidation treatment is performed in a temperature range of 700 to 1100 ° C,
The halogen element is Cl or F.
[0033]
Further, the metal element is Ni, and the heat treatment includes Cl and / or F in its composition, HCl gas, NFThree Gas, ClFThree It is performed in an atmosphere containing at least a gas.
[0034]
An object of the present invention is to manufacture a semiconductor device having a CMOS structure in which an N-channel semiconductor device and a P-channel semiconductor device are complementarily combined using the manufacturing method having the above-described configuration. Note that in the above structure, the first active layer is a P-channel semiconductor device, and the second active layer is an N-channel semiconductor device.
[0035]
By implementing the invention configured as described above, the conventional channel doping technique can be performed more precisely. This is achieved in the configuration in which B ions are added to the P-channel type semiconductor device, and in the channel formation region, Si / SiO2Physics to reduce the B ion concentration near the interface (active layer side)phenomenonIs a technology that uses
[0036]
【Example】
[Example 1]
An example of manufacturing a CMOS circuit in which an N-channel TFT and a P-channel TFT are complementarily combined using the present invention will be described. The CMOS circuit manufactured in this embodiment is an inverter circuit having the simplest configuration as shown in FIG. Further, an example in which B (boron) ions are added only to a P-channel TFT to control the threshold voltage. 2 and 3 are used for the description.
[0037]
In FIG. 2A, 201 is a substrate. As the
[0038]
Next, a crystalline silicon film to be an active layer of the TFT later is formed. There are various methods for obtaining the crystalline silicon film. In this embodiment, the low pressure thermal CVD method or the plasma CVD method is used.10-300nm,Preferably10-100nm, Typically20-50nmA crystalline silicon film is obtained by crystallizing an amorphous silicon film formed to a thickness of 1 nm by annealing with an excimer laser. As the excimer laser, ultraviolet light using an excitation gas such as KrF or XeCl may be used.
[0039]
In addition, the amorphous silicon film can be crystallized by heat treatment or by means of a combination of heat treatment and laser annealing. For example, a method of solid-phase growing an amorphous silicon film by performing a heat treatment at a temperature of about 600 ° C., and then improving the crystallinity by laser annealing is effective.
[0040]
When the
[0041]
Next, a resist mask (not shown) for patterning the island-shaped semiconductor layers 204 and 205 is removed with a dedicated stripping solution, and then the island-shaped
[0042]
In this example, B ions are added by mass separation of
[0043]
Further, since the amount of B ions added (added concentration) varies depending on how much Vth is changed, the optimum value must be obtained experimentally. In the configuration of the present invention, the actual channel forming region Si / SiO2 The B ion concentration in the vicinity of the interface is determined after the subsequent thermal oxidation step. Therefore, it is necessary to adjust the addition concentration based on this.
[0044]
Note that although an example in which B ions are added by an ion implantation method is described in this embodiment, a gas containing a composition containing B ions (such as diborane) is included in the deposition gas when the amorphous silicon film is formed. Therefore, a means for adding B ions can be taken. However, in this case, care must be taken because the threshold voltage of the N-channel TFT is also shifted in the positive direction.
[0045]
When the B ion addition step is completed, the island-like semiconductor layers 204 and 205 are subjected to thermal oxidation treatment here. As a thermal oxidation method, dry O2 Oxidation, wet O2 A known oxidation technique such as oxidation or pyrogenic oxidation may be used. In addition, NF as the atmosphere gasThree Since the oxidation method using gas can form a thermal oxide film even at a relatively low temperature of about 500 to 700 ° C., it can be applied to a glass substrate.
[0046]
This thermal oxidation process in the present embodiment is performed by Si / SiO by incorporating B ions into the thermal oxide film.2 The purpose is to reduce (or control) the B ion concentration at the interface. FIG. 4 is a graph showing the relationship between the diffusion coefficient (Diffudion Coeffcient) and temperature (Temperature) of silicon and boron.
[0047]
As is clear from FIG. 4, the difference in diffusion coefficient between boron and silicon in silicon is not large (meaning that compared with a metal element), and it can be seen that boron is a substance that is difficult to diffuse. For example, if the thermal oxidation process is performed at 950 ° C, the diffusion coefficient of boron is about 4 × 10-14cm2/ S and very small. This means that when a redistribution of B ions later occurs at the interface between the silicon film and its thermal oxide film, a clear concentration gradient appears.
[0048]
Here, Si / SiO is obtained by the thermal oxidation process described above.2 FIG. 5 shows the distribution of the B ion concentration in the vicinity of the interface. FIG. 5 also shows the case of P ions for comparison.
[0049]
As shown in FIG. 5, the added ions (B, P) present in Si are redistributed when an oxide film is formed. This is in Si and SiO2This phenomenon occurs because the solubility and diffusion rate of added ions are different. The solubility of added ions in Si [C]SiAnd SiO2Solubility in [C]SiO2The equilibrium segregation coefficient m is defined by the following equation.
m = [C]Si/ [C]SiO2
[0050]
At this time, Si / SiO2 The segregation of added ions near the interface is governed by the value of m. In general, assuming that the diffusion coefficient of the added ions in Si is sufficiently large, if m <1, the added ions in Si are SiO2It is taken in (FIG. 5A). When m> 1, SiO2Eliminates the added ions, resulting in Si / SiO2 The concentration of added ions in the vicinity of the interface increases (FIG. 5B).
[0051]
According to literature values, the value of m for B ions is about 0.3 and the value of m for P ions is about 10. Therefore, the concentration distribution of B ions after the thermal oxidation process in this embodiment is as shown in FIG. 5A. B ions are taken into the
[0052]
That is, when the island-
[0053]
When P ions are used as added ions, on the contrary, as shown in FIG.2 Since the P ion concentration in the vicinity of the interface is increased, subtle threshold voltage control cannot be performed.
[0054]
In addition, this thermal oxidation process has an effect of making the concentration of added ions (B ions) uniform on the main surface of the active layer. This effect has the following advantages.
[0055]
For example, as shown in FIG. 8A, the
[0056]
In other words, density concentration occurs in the in-plane direction (of course, also in the depth direction) in the vicinity of the main surface of the active layer, and this density is reflected in the band state of the channel formation region, and thus the semiconductor device. It affects the variation of the threshold voltage.
[0057]
However, after the thermal oxidation process is performed as in this embodiment, since the B ions are redistributed with some diffusion, the overall difference in density is reduced. That is, as shown in FIG. 8B, B ions in a high concentration region are preferentially taken into the thermal oxide film and sufficiently reduced. Further, the B ions in the low concentration region are increased in concentration by diffusion, and are taken into the thermal oxide film when the concentration exceeds a certain level.
[0058]
Therefore, the
[0059]
Further, in this example, it was formed by this thermal oxidation process.50nmThe thermal oxide film is used as a gate insulating film. When a thermal oxide film is used as a gate insulating film, Si / SiO2Near the interfaceInSince the interface state and the like can be reduced, a TFT having extremely excellent electrical characteristics can be obtained. The film thickness can be adjusted by changing the temperature, time, and atmosphere of the thermal oxidation process.
[0060]
Furthermore, in the case of the present embodiment, since this thermal oxidation process is performed at a relatively high temperature of 950 ° C., an effect of greatly improving the crystallinity of the island-like semiconductor layers 204 and 205 can be expected.
[0061]
When the state shown in FIG. 2C is obtained after the thermal oxidation process, an aluminum film (not shown) which will later constitute a gate electrode is formed. This aluminum film contains scandium in an amount of 0.2 wt% in order to suppress generation of hillocks and whiskers. The aluminum film is formed by sputtering or electron beam evaporation.
[0062]
Hillocks and whiskers are stab-like or needle-like protrusions resulting from abnormal growth of aluminum. The presence of hillocks and whiskers causes a short circuit and crosstalk between adjacent wirings and between wirings separated between upper limits.
[0063]
As materials other than the aluminum film, anodizable metals such as tantalum and molybdenum can be used. It is also possible to use a silicon film provided with conductivity instead of the aluminum film.
[0064]
When the aluminum film is formed, anodization is performed in the electrolytic solution using the aluminum film as an anode to form a thin and dense anodic oxide film on the surface of the aluminum film. This anodic oxide film plays a role of improving the adhesion between the resist mask and the aluminum film during patterning.
[0065]
Next, resist
[0066]
Next, porous
[0067]
Further, after removing the resist
[0068]
Next, P ions are added to the entire surface as an impurity imparting N-type in the state shown in FIG. This P ion addition is 0.2 to 5 × 10.15/ Cm2 , Preferably 1-2 × 1015/ Cm2 This is done with a high dose. As a doping method, a plasma doping method or an ion doping method is used.
[0069]
As a result of the process shown in FIG. 3A,
[0070]
Next, after removing the porous
[0071]
That is, the implantation amount of P ions performed in the process shown in FIG. 3B is lower than that in the process shown in FIG. Then, as a result of this step, the
[0072]
In this step, the
[0073]
Although not particularly illustrated, a region where ion implantation is blocked by the
[0074]
The offset gate region is substantially intrinsic without being ion-implanted, but does not form a channel because a gate voltage is not applied, and functions as a resistance component that relaxes electric field strength and suppresses deterioration. However, when the distance (offset width) is short, it does not function as an effective offset region. In this example, the width is70nmTherefore, it does not function as an offset area.
[0075]
Next, the resist
[0076]
By this step, the high
[0077]
Next, after the process shown in FIG. 3C is completed, the resist
[0078]
When the excimer laser light irradiation is completed, an
[0079]
Next, contact holes are formed, and a
[0080]
In this embodiment, an example in which a TFT is formed on a quartz substrate to constitute a CMOS circuit is shown. However, the present invention can be easily applied to a MOSFET formed on a silicon wafer. That is, IC technology is an application field of the present invention.
[0081]
Here, the electrical characteristics (Id-Vg characteristics) of the TFT shown in FIG. 3D manufactured according to the present example are as shown in FIG. In FIG. 6, curves (solid lines) indicated by
[0082]
In this example, the threshold voltage Vth, n obtained by calculation from the Id-
[0083]
Further, when compared with the conventional Id-Vg characteristic 603, it can be clearly seen that the Id-Vg characteristic 602 using the present invention is shifted to the positive direction (arrow direction). It should be noted that the threshold voltage obtained from the Id-Vg characteristic 603 indicated by the broken line is within the range of about -1.5 to -1.0V. Therefore, it can be understood that this shift amount is as small as a comma number V, and is so precise that it cannot be controlled by the conventional channel doping technique.
[0084]
This remarkably shows that the channel doping can be performed very precisely by the present invention. The present invention is particularly effective for a TFT having a sufficiently low threshold voltage without channel doping as in this embodiment.
[0085]
Further, as in the configuration of the present invention, it is significant to add B ions only to the P-channel TFT. This will be explained below.
[0086]
Usually, the opening (difference) between the threshold voltage (Vth, n) of the N-channel TFT and the threshold voltage (Vth, p) of the P-channel TFT is called a window. Further, as described in Japanese Patent Laid-Open No. 4-206971, if the window is not symmetrical with respect to the gate voltage 0 V, that is, if the absolute values of Vth, n, Vth, p are biased, the CMOS It is known that the operation speed of the circuit is reduced and malfunction occurs.
[0087]
When a crystalline silicon film is used as the active layer, it often shifts in the negative direction with respect to the gate voltage. Therefore, in general, threshold value control is performed by adding an impurity element imparting P-type to an N-channel TFT, but in this method, the window width becomes large, and the voltage that must be applied to the gate electrode The width will increase.
[0088]
That is, the drive voltage of the gate voltage is increased, resulting in an increase in power consumption. Further, in order to operate a CMOS circuit that operates at a high speed with a high driving voltage, it is necessary to realize high reliability excellent in deterioration resistance, and therefore, a higher performance TFT must be manufactured.
[0089]
However, the window width can be reduced by controlling the threshold value of only the P-channel TFT as shown in this embodiment, so that the power consumption can be reduced. In particular, according to the manufacturing process of this embodiment, the window width can be within a range of 0.2 to 1 V, so that not only the power consumption is reduced but also a highly reliable CMOS circuit can be manufactured.
[0090]
As described above, in this embodiment, since only the threshold voltage of the P-channel TFT is controlled by channel doping, the window width is narrow and the Id-Vg characteristic balance is good. In particular, redistribution of added ions after channel doping and Si / SiO in the channel formation region2 The greatest feature of the present invention is that the concentration of added ions in the vicinity of the interface is reduced.
[0091]
As a result, it becomes possible to control the threshold voltage delicately, which is very effective in the case where the threshold voltage is small and the channel doping is required to be performed with extremely delicate accuracy as described in the present embodiment. It can be used as a means.
[0092]
[Example 2]
In Example 1, although the example which performs a channel dope process immediately after formation of an island-like semiconductor layer was shown, you may perform a channel dope process between another processes. For example, it may be added to the amorphous silicon film before crystallization, or it may be added to the crystalline silicon film before the island-shaped semiconductor layer (before patterning). In particular, when added to an amorphous silicon film, even when an ion implantation method without mass separation (added ions are implanted in a cluster) is used, it can be uniformly diffused in the film during crystallization. Because it can, it can be implemented without problems.
[0093]
Further, for example, a method of performing a thermal oxidation step after adding ions into the crystalline silicon film before patterning or the crystalline silicon film after patterning and then diffusing the added ions by thermal diffusion or laser annealing may be used.
[0094]
As described above, the position of the channel doping step in the present invention can be changed as appropriate in consideration of other steps. Basically, the final additive ion concentration is finely adjusted in the thermal oxidation step, so that it is sufficient that a necessary amount of additive ions is contained in the island-like semiconductor layer so far.
[0095]
Example 3
In Example 1, the diagrams shown in FIGS. 5A and 5B show a redistribution tendency for a substance having a low diffusion rate. The diffusion rates of P and B ions are almost the same, and are sufficiently small as described with reference to FIG. However, when the diffusion rate of the added ions becomes sufficiently large, the behavior during redistribution changes.
[0096]
For example, when the diffusion rate of B ions increases, a distribution state different from that shown in FIG. In fact, it has been reported that the diffusion rate of B ions increases when the thermal oxidation process is performed in an atmosphere containing hydrogen.
[0097]
In that case, Si / SiO2 The concentration distribution of B ions at the interface shows a tendency as shown in FIG. That is, as shown in FIG.2 The concentration of B ions at the interface is lower than that shown in FIG. SiO2The B ion concentration in the medium is also clearly reduced.
[0098]
Therefore, if this is utilized, the B ion concentration on the main surface of the active layer can be more effectively reduced, and the threshold voltage can be more precisely controlled. In an atmosphere containing hydrogen, since hydrogen ions compensate for dangling bonds (unbonded hands) and defects in the crystalline silicon film constituting the active layer, an effect of improving crystallinity can be added.
[0099]
Example 4
In this embodiment, an example in which a crystalline silicon film having conductivity is used as the gate electrode is shown in FIG. Although an example in which a CMOS circuit is formed on a quartz substrate is shown here, it may be formed on a glass substrate or a silicon substrate (including a wafer). An IC circuit using a conventional MOSFET can be formed on a silicon substrate, or a so-called SOI structure can be used.
[0100]
In FIG. 9, reference numeral 901 denotes a quartz substrate, and
[0101]
First, a crystalline silicon film is obtained over the
[0102]
Next, a thermal oxidation process is performed to form
[0103]
Next, later
[0104]
Note that the low-concentration impurity region is disposed for the purpose of improving the deterioration resistance, and thus may not be provided in a P-channel TFT having a small deterioration problem. In order to form a CMOS circuit on the same substrate, impurity implantation is selectively performed, so that the process becomes somewhat complicated. Therefore, the process is simplified if not arranged. In this embodiment, the LDD regions are arranged in both the N channel type and the P channel type.
[0105]
First, the first impurity implantation (P ions and B ions) is performed. When the first impurity implantation is completed, a silicon nitride film is formed, and sidewalls 909 and 910 are formed using anisotropic etching. . Then, second impurity implantation (P ions and B ions) is performed to form source / drain regions of the N-channel TFT and the P-channel TFT. Note that a portion immediately below the
[0106]
When the
[0107]
Thus, part of the source / drain regions and the
[0108]
Example 5
The present invention can be applied to various semiconductor integrated circuits. In the present embodiment, an example of application to SRAM (Static Rondom Access Memory) is shown as an example. The description will be given with reference to FIG.
[0109]
The SRAM is a memory using a bistable circuit such as a flip-flop as a storage element, and stores a binary information value (0 or 1) corresponding to the bi-stable state of ON-OFF or OFF-ON of the bistable circuit. To do. This is advantageous in that the memory is retained as long as power is supplied. The memory circuit is composed of an NMOS circuit or a CMOS circuit. The SRAM circuit shown in FIG. 10A is a circuit using a high resistance as a passive load element.
[0110]
[0111]
Example 6
In this embodiment, in addition to the present invention, the technique described in JP-A-7-76753 is implemented. For example, B ions are added not only to a P-channel TFT but also to an N-channel TFT. An example of application will be described.
[0112]
Specifically, when channel doping is performed on a P-channel TFT, B ions imparting a reverse conductivity type are added to a part of the active layer of the N-channel TFT. This is to prevent the occurrence of a leak current (short channel leak) by forming a basin with a high energy barrier in a portion that tends to be a current path, such as an edge portion of the active layer. Japanese Patent Laid-Open No. 7-176753 describes that the above effect can be achieved with various impurities, but this embodiment is a part of the structure (impurities imparting a conductivity type opposite to that of the active layer). Use example).
[0113]
In Example 1, as shown in FIG. 2, a channel mask was selectively doped into the
[0114]
In which region of the
[0115]
In FIG. 11A,
[0116]
In the
[0117]
In FIG. 11A, B ions are added only to the edge portion of the
[0118]
Further, FIG. 11B is a cross-sectional view of the N-channel TFT of this CMOS circuit cut along A-A ′. As is apparent from the figure, B ions are added to the
[0119]
Further, FIG. 11D is a cross-sectional view of the CMOS circuit cut in the horizontal direction along C-C ′. Even in this case, the structure of the active layer differs between the N-channel TFT and the P-channel TFT. In the case of an N-channel TFT, a strong N-type layer (N++The
[0120]
In the case of a P-channel TFT, the
[0121]
Note that FIGS. 11E, 11F, 11G, and 11H show another example in which B ions are added to the active layer of an N-channel TFT. (E), (F) are locally P on the edge part.-(G) is a narrow P in the channel formation region.-In this example, a layer is provided to reduce the leakage current between the source and drain. Further, (H) shows that the edge portion is P so that the damage of the edge portion of the active layer is not deteriorated in the channel doping process.-This is an example surrounded by layers.
[0122]
As described above, it is possible to use a technique for effectively suppressing leakage current by adding B ions to an N-channel TFT simultaneously with channel doping. Note that the addition of ions to the N-channel TFT only needs to be provided in the resist mask with an opening only in a desired region. Therefore, the present invention can be widely applied without being limited to the example shown in this embodiment.
[0123]
By the way, when B ions are added to the P-channel TFT during channel doping, if the ions are not added only to the edge portion of the active layer, that region remains as a region having the opposite conductivity type. The function of effectively suppressing leakage current is revealed. An example of this will be described with reference to FIG. Since the structure of the CMOS circuit is the same as that in FIG. 11, the same reference numerals are used together.
[0124]
In FIG. 12A, an N-channel TFT denoted by
[0125]
The cross-sectional view (FIG. 12B) obtained by cutting the N-channel TFT in FIG. 12A along AA ′ is not particularly changed, but the cross-section obtained by cutting the P-channel TFT along BB ′ in FIG. In C), the
[0126]
As mentioned above, the I layer is substantially N-Layer and P-The layer has the property of being substantially regarded as the I layer. Therefore, the I layer (substantially N-The layer) behaves as a reverse conductivity type region for the P-channel TFT. That is, since the P-type region and the N-type region are configured, there is a high energy barrier between them, and carrier movement is effectively suppressed.
[0127]
In FIG. 12D, the source region 1204 and the
[0128]
Example 7
The CMOS circuit manufactured in
[0129]
The configuration shown in FIG. 13 is an SOG (system on glass) type display device in which a pixel region and a peripheral drive circuit are formed on the same substrate, and further provided with a control circuit such as a memory circuit and a CPU circuit.
[0130]
In FIG. 13,
[0131]
A semiconductor device having a CMOS structure is used for horizontal / vertical
[0132]
The electro-optical device to which the present invention can be applied includes not only an active matrix liquid crystal display device as shown in FIG. 13 but also other active flat panel displays, such as an EL display device, It can also be used for a CL display device. Further, it can be applied not only to a direct view type display but also to a projection type display device.
[0133]
In the active display device, the peripheral driving circuit is required to operate at high speed in order to speed up the response of the display screen and suppress flickering and flickering. In particular, a shift register circuit or a counter circuit that performs a clock operation is a circuit that requires the highest speed operation.
[0134]
FIG. 14A shows a shift register circuit constituting a gate driver unit. This shift register circuit has a function for selecting the gate lines arranged in the pixel region sequentially (or one by one). Therefore, when the operation speed of the shift register circuit is slow, it takes time to select the gate line, and finally the time until one field (or one frame) of the display screen is completed becomes long. That is, the screen appears to flicker.
[0135]
This shift register circuit basically includes a clocked inverter circuit as shown in FIG. 14B and an inverter circuit as shown in FIG. Since both FIGS. 14B and 14C are configured by CMOS circuits, a CMOS circuit manufactured by using the present invention is used here.
[0136]
As shown in
[0137]
As described above, it is very effective to produce a CMOS circuit having a good characteristic balance by using the present invention and use it as a peripheral drive circuit. Usually, a drive circuit that operates at high speed has a low withstand voltage and may be severely degraded. However, since the TFT manufactured according to
[0138]
Example 8
This example
An active layer made of a crystalline silicon film disposed on a substrate having an insulating surface;
A gate insulating film obtained by subjecting the active layer to a thermal oxidation treatment;
A gate electrode disposed on the gate insulating film;
In a semiconductor device having a CMOS structure in which an N-channel semiconductor device and a P-channel semiconductor device are complementarily combined,
An impurity element imparting P-type is intentionally added only in the active layer of the P-channel semiconductor device,
The concentration distribution of the impurity element is discontinuous at the interface between the active layer and the gate insulating film, and tends to continuously decrease toward the interface in the vicinity of the interface on the active layer side,
The present invention relates to a semiconductor device characterized in that the impurity element remaining in the vicinity of the interface on the active layer side is used for controlling a threshold voltage.
[0139]
Another example of manufacturing a CMOS circuit in which an N-channel TFT and a P-channel TFT are complementarily combined using the present invention will be described. The CMOS circuit manufactured in this embodiment is an inverter circuit having the simplest configuration as shown in FIG. Further, an example in which B (boron) ions are added only to a P-channel TFT to control the threshold voltage. FIG. 15 is used for the description.
[0140]
In FIG. 15A,
[0141]
Next, a crystalline silicon film to be an active layer of the TFT later is formed. In this embodiment, an amorphous silicon film is crystallized to obtain a crystalline silicon film. First, an amorphous silicon film (not shown) is formed by a low pressure thermal CVD method or a plasma CVD method.100nmThe film is formed to a thickness of Since film loss occurs in the subsequent thermal oxidation step, it is preferable to make the thickness thicker than the desired film thickness by taking into account that area.
[0142]
After the amorphous silicon film is formed, the amorphous silicon film is crystallized by means of heat treatment, laser annealing treatment or a combination of both. In this embodiment, crystallization is performed using the techniques described in Japanese Patent Laid-Open Nos. 6-232059 and 7-321339 by the present inventors. These technologies hold 500 to 700 ° C, typically 600 to 650 ° C with metal elements (eg nickel, copper, etc.) in the range of 1 to 24 hours, typically about 4 to 12 hours. By performing the treatment, a silicon film having excellent crystallinity is obtained.
[0143]
By the above means, an amorphous silicon film (not shown) is crystallized to obtain a
[0144]
Next, the
[0145]
Next, after removing a resist mask (not shown) for patterning the island-shaped
[0146]
In this example, B ions are added by mass separation of
[0147]
Further, since the amount of B ions added (added concentration) varies depending on how much Vth is changed, the optimum value must be obtained experimentally. In the configuration of the present invention, the actual channel forming region Si / SiO2 The B ion concentration in the vicinity of the interface is determined after the subsequent thermal oxidation step. Therefore, it is necessary to adjust the addition concentration based on this.
[0148]
Note that although an example in which B ions are added by an ion implantation method is described in this embodiment, a gas containing a composition containing B ions (such as diborane) is included in the deposition gas when the amorphous silicon film is formed. Therefore, a means for adding B ions can be taken. However, in this case, care must be taken because the threshold voltage of the N-channel TFT is also shifted in the positive direction.
[0149]
When the addition of B ions is completed, the resist
[0150]
This thermal oxidation process in this example mainly has three purposes.
First, gettering removal of the catalyst element (nickel in this embodiment) used during crystallization,
Second, Si / SiO by incorporating B ions into the thermal oxide film2 Reduction (or control) of B ion concentration at the interface,
Third, the formation of
It is. In particular, the essential item of the present invention is the second object, Si / SiO.2 This is a reduction in the B ion concentration at the interface.
[0151]
As is clear from FIG. 4, boron is less diffused than nickel. For example, when the temperature of the thermal oxidation process is 950 ° C, the diffusion coefficient of nickel is about 4 × 10-8cm2/ S and boron diffusion coefficient (approximately 4 × 10-14cm2/ S) is approximately 10,000 times.
[0152]
Accordingly, nickel in the island-
[0153]
Also, Si / SiO by the above-mentioned thermal oxidation process2 The concentrations of B ions and P ions in the vicinity of the interface are shown in FIG.
[0154]
Further, in this example, it was formed by this thermal oxidation process.50nmThe thermal oxide film is used as a gate insulating film. When a thermal oxide film is used as a gate insulating film, Si / SiO2Near the interfaceInSince the interface state and the like can be reduced, a TFT having extremely excellent electrical characteristics can be obtained. The film thickness can be adjusted by changing the temperature, time, and atmosphere of the thermal oxidation process.
[0155]
Further, in the case of this embodiment, since this thermal oxidation process is performed at a relatively high temperature of 950 ° C., the crystallinity of the island-shaped
[0156]
When the thermal oxidation step is completed and the state shown in FIG. 15C is obtained, the semiconductor device as shown in FIG. 3D is formed in the same manner as in FIG.
[0157]
[Description of TFT in Example 8]
The electrical characteristics (Id-Vg characteristics) of the TFT shown in FIG. 3 (D) manufactured according to Example 8 are as shown in FIG. In FIG. 16, a curve (solid line) indicated by 1601 indicates the Id-Vg characteristic of the N-channel TFT, and a curve (solid line) indicated by 1602 indicates the Id-Vg characteristic of the P-channel TFT. A curve (broken line) indicated by 1603 is an Id-Vg characteristic of the P-channel TFT when the configuration of the present invention is not used. The horizontal axis represents the gate voltage (Vg) of the TFT, and the vertical axis represents the drain current (Id). Further, the Id-Vg characteristic was measured when the drain voltage Vd = 1V.
[0158]
In this embodiment, the threshold voltage Vth, n obtained by calculation from the Id-
[0159]
Further, when compared with the conventional Id-Vg characteristic 1603, it is apparent that the Id-Vg characteristic 1602 using the present invention is shifted to the positive direction (arrow direction). Note that the threshold voltage obtained from the Id-Vg characteristic 1603 indicated by a broken line was within a range of about -1.5 to -1.0 V. Therefore, it can be understood that this shift amount is as small as a comma number V, and is so precise that it cannot be controlled by the conventional channel doping technique.
[0160]
This remarkably shows that the channel doping can be performed very precisely by the present invention. The present invention is particularly effective for a TFT having a sufficiently low threshold voltage without channel doping as in this embodiment.
[0161]
The semiconductor device manufactured using this embodiment is characterized by extremely excellent high-speed operability. Therefore, it requires a high-speed operability such as a peripheral drive circuit, particularly a shift register circuit, by configuring a CMOS circuit. It can be said that it is most preferable to arrange it at the place where it is placed.
[0162]
Further, the present applicant produced a closed circuit (ring oscillator) formed by connecting an odd number of CMOS circuits in series as shown in FIG. 3D, and examined the frequency characteristics thereof. As shown in FIG. It has been found that such excellent frequency characteristics can be realized. The measurement was performed with a ring oscillator to which 9, 19, and 51 sets (stages) of CMOS circuits were connected, and the relationship between the power supply voltage and the oscillation frequency was obtained.
[0163]
According to FIG. 18, for example, a power supply voltage of 10 (V) and a 9-stage ring oscillator realizes an oscillation frequency of 123 MHz, and it can be seen that the operation speed is extremely high. Such a result is one of the major factors that the S value is extremely small as described above. Therefore, when a circuit capable of high-speed operation as shown in FIG. 18 is configured, the S value needs to be 85 mV / dec or less, preferably 75 mV / dec or less.
[0164]
In this embodiment, a thin film transistor is formed using a crystalline silicon film formed on a quartz substrate. This also contributes to realizing high frequency characteristics. This will be described below.
[0165]
In MOSFETs formed on a silicon wafer, it is generally known that the operating frequency f is inversely proportional to the time constant τ and has a relationship of f = 1 / τ. Since τ can be expressed by the product of the capacitance C and the resistance R, it can be rewritten as f = 1 / CR. The capacitance C includes a gate capacitance, a depletion layer capacitance, a wiring capacitance, a wiring-substrate capacitance, and the like, and the resistor R includes a source / drain resistance, a wiring resistance, and the like. Therefore, the operating frequency is determined by all these capacitors and resistors.
[0166]
Reducing the wiring resistance has been actively researched to increase the operating frequency than before, but when it became difficult with the miniaturization of the wiring, the reduction of the capacitance between the wiring and the board attracted attention. . This is made possible by SOI technology, but the capacity is still being reduced.
[0167]
However, the thin film transistor technology that has been activated in recent years has an advantage that there is no wiring-substrate capacitance because of the great feature that it is formed on a glass substrate or a quartz substrate. The TFT manufactured according to this example has a level comparable to that of an SOI structure TFT in terms of performance (in terms of electrical characteristics), so that the frequency characteristics exceed those of an SOI structure TFT. Can be expected.
[0168]
Further, it is known that the operating frequency f is inversely proportional to the square of the channel length L. For example, in order to realize a high-speed operation of 200 MHz in an IC, the channel length has to be 0.35 μm or less. However, the channel length is longer in SOI structure TFTsoEven if it is, 200 MHz can be achieved. The TFT of this example has a wiring-to-substrate capacitanceofSince it is superior to the TFT having the SOI structure, a margin can be given by the channel length L and, in some cases, it is expected that a high-speed operation of 200 MHz or more can be realized.
[0169]
As described above, in this embodiment, since only the threshold voltage of the P-channel TFT is controlled by channel doping, the window width is narrow and the Id-Vg characteristic balance is good. In particular, redistribution of added ions after channel doping and Si / SiO in the channel formation region2 The greatest feature of the present invention is that the concentration of added ions in the vicinity of the interface is reduced.
[0170]
As a result, it becomes possible to control the threshold voltage delicately, which is very effective in the case where the threshold voltage is small and the channel doping is required to be performed with extremely delicate accuracy as described in the present embodiment. It can be used as a means.
[0171]
[Description of Eg of Active Layer]
By the way, the present applicant measured the energy band gap (Eg) at room temperature (10 to 30 ° C.) of the crystalline silicon film formed according to this example. The value of Eg is obtained by measuring the optical absorption spectrum of the crystalline silicon film to determine the optical wavelength dependence of the effective transmittance of the silicon film. The value of the optical wavelength at the absorption edge where the effective transmittance starts to decrease is expressed as E = It was defined as a value calculated by converting to an energy value using an expression represented by hc / λ.
[0172]
Here, FIG. 19 shows experimental data when the optical absorption spectrum of the crystalline silicon film shown in this example is measured. In FIG. 19, the horizontal axis represents the light wavelength in the normal visible light region, and the vertical axis represents the effective transmittance obtained by calculating the ratio of the light intensity before and after being transmitted through the film (calculated by removing the reflected light component on the film surface). Transmittance). The film thickness of the silicon film is40nmWhen60nmTwo types of were measured.
[0173]
When light is transmitted through the silicon film, light in a wavelength region having an energy larger than Eg of the silicon film cannot be transmitted and absorbed, and light in a wavelength region having energy smaller than Eg is transmitted through the silicon film. From the fact, it is considered that the energy of light having the wavelength at the absorption edge of the optical absorption spectrum corresponds to Eg.
[0174]
In FIG. 19, the transmittance starts to fall in the region where the light wavelength is about 800 nm or less. When Eg is obtained from the wavelength of 800 nm, it is about 1.5 eV. This calculation was obtained from Einstein's photon energy equation, Eg = hc / λ (h: Planck's constant, c: speed of light, λ: light wavelength).
[0175]
The Eg obtained in this way is greatly related to the electrical characteristics of the TFT. For example, since the TFT manufactured in this embodiment is an enhancement type TFT, it must have normally-off characteristics (characteristics in which the TFT is turned off when not selected). For that purpose, it is important that Eg is 1.3 eV or more. The reason will be described below with reference to FIG.
[0176]
Here, FIG. 17 is a diagram schematically showing the band states of the
[0177]
As shown in FIG. 17, the conductive region 1701 (or 1702) forms an energy band difference (ΔE) with the
[0178]
For example, in the SOI structure, Eg = about 1.1 eV. In that case, ΔE is as small as about 0.5 V, and the TFT is normally on. For this reason, normally-off has only been realized by intentionally increasing the value of ΔE by channel doping.
[0179]
However, it is obvious that the value of ΔE naturally increases as the value of Eg increases in FIG. According to the applicant's knowledge, if Eg is 1.3 eV or more, the value of ΔE is large enough to realize normally-off. Therefore, it is important that Eg is 1.3 eV when the TFT of this embodiment is an enhancement type TFT.
[0180]
In the case of Eg = 1.3 eV, the optical wavelength is about 950 nm from the previous photon energy equation. Therefore, a high-performance TFT as shown in the present embodiment can be obtained in the above-described region where the light wavelength is 800 nm and has a range of ± 150 nm, that is, Eg is 1.3 to 1.9 eV, preferably 1.4 to 1.7 eV. It is considered possible.
[0181]
Example 9
In Example 8, gettering of the catalytic element (nickel) was performed using HCl gas.Three , ClFThree A fluorine-based gas such as a gas can also be used. In this case, the dangling bond is terminated with fluorine in the gettering process, but the Si—F bond is preferable because the bonding force is stronger than the Si—H bond.
[0182]
Also, NFThree Since the gas decomposes at a lower temperature (about 600 to 800 ° C.) than the HCl gas of Example 1, the temperature of the heat treatment can be lowered. In this embodiment, HCl is 0.1 to 10 wt%, typically 3 wt%, NF with respect to oxygen.Three Heat treatment is performed at 700 ° C. for 30 to 60 minutes in an atmosphere in which gas is mixed at 0.1 to 3 wt%, typically 0.3 wt%.
[0183]
As described above, after removing nickel, the dangling bonds of Si are recombined with each other, and the dangling bonds that could not be recombined are terminated with fluorine to further reduce the defect density. Further, since the temperature of the heat treatment can be lowered by 200 to 300 ° C., the throughput in the manufacturing process can be improved.
[0184]
Also, 3 wt% hydrogen with respect to oxygen, ClFThree A similar effect can be obtained by performing a wet oxidation treatment for 30 to 60 minutes in a temperature range of 500 to 600 ° C. in an atmosphere containing 0.3 wt% of gas. In this case, there is an additional advantage that nickel gettering is performed between the Cl element and the F element.
[0185]
Example 10
The invention disclosed in this specification can be applied to an electro-optical device using a semiconductor device typified by a TFT (Thin Film Transistor). Examples of the electro-optical device include a liquid crystal display device, an EL (electroluminescence) display device, and an EC (electrochromic) display device.
[0186]
Application products include TV cameras, personal computers, car navigation systems, TV projections, video cameras, and the like. A brief description of these applications will be given with reference to FIG.
[0187]
FIG. 20A illustrates a TV camera, which includes a main body 2001, a camera portion 2002, a display device 2003, and operation switches 2004. The display device 2003 is used as a viewfinder.
[0188]
FIG. 20B illustrates a personal computer, which includes a
[0189]
FIG. 20C illustrates car navigation, which includes a main body 2201, a display device 2202, operation switches 2203, and an antenna 2204. Although the display device 2202 is used as a monitor, it can be said that the allowable range of resolution is relatively wide because the main purpose is to display a map.
[0190]
FIG. 20D illustrates a TV projection, which includes a main body 2301, a light source 2302, a display device 2303, mirrors 2304 and 2305, and a
[0191]
FIG. 20E illustrates a video camera, which includes a main body 2401, a display device 2402, an eyepiece 2403, operation switches 2404, and a
[0192]
As described above, the application range of the present invention is extremely wide, and can be applied to manufactured products having various semiconductor circuits.
[0193]
【The invention's effect】
By implementing the invention disclosed in this specification, the conventional channel doping technique can be performed more precisely. Specifically, it becomes possible to control the threshold voltage, which has been controlled in the conventional several V order, in the comma number V order.
[0194]
In particular, the present invention is very effective for TFTs having extremely excellent characteristics (for example, the absolute value of the threshold voltage itself is very small and difficult to control). The window width that affects the power consumption can be set to at least 1 V or less, specifically in the range of 0.4 to 1.0 V.
[Brief description of the drawings]
FIG. 1 shows a structure and characteristics of a thin film transistor.
FIGS. 2A and 2B illustrate a manufacturing process of a thin film transistor. FIGS.
FIG. 3 illustrates a manufacturing process of a thin film transistor.
FIG. 4 is a graph showing the relationship between temperature diffusion coefficients.
[Figure 5] Si / SiO2 The figure which shows the distribution state of the dopant in an interface.
FIG. 6 is a graph showing characteristics of a thin film transistor.
[Fig.7] Si / SiO2 The figure which shows the distribution state of the dopant in an interface.
[Figure 8] Si / SiO2 The figure which shows the distribution state of the dopant in an interface.
FIG. 9 is a view showing a structure of a silicon gate TFT.
FIG. 10 is a diagram showing a circuit configuration of an SRAM.
FIG. 11 is a diagram showing a configuration of an active layer in a CMOS.
FIG. 12 is a diagram showing a configuration of an active layer in a CMOS.
FIG. 13 illustrates a structure of an active matrix display device.
FIG 14 illustrates a structure of a shift register circuit.
FIGS. 15A and 15B illustrate a manufacturing process of a thin film transistor. FIGS.
FIG. 16 shows characteristics of a thin film transistor.
FIG. 17 is a band diagram for explaining Eg.
FIG. 18 is a diagram showing frequency characteristics of a CMOS circuit.
FIG. 19 is a graph showing the optical wavelength dependence of transmitted light.
FIG 20 illustrates an application example of a semiconductor device.
[Explanation of symbols]
101 Glass (or quartz) substrate
102 Silicon oxide film
103 Active layer of N-channel TFT
104 P-channel TFT active layer
105 Gate insulation film
106, 107 Gate electrode
108 Interlayer insulation film
109, 110 Source electrode
111 Drain electrode
112 Protective film
Claims (22)
前記活性層の表面に形成されたゲイト絶縁膜と、
前記ゲイト絶縁膜上に形成されたゲイト電極とをそれぞれ有する、Nチャネル型TFTおよびPチャネル型TFTを有し、
前記Pチャネル型TFTの活性層のみにP型を付与する不純物元素が添加されており、
前記活性層と前記ゲイト絶縁膜との界面近傍における前記不純物元素の濃度は、前記活性層の濃度が前記ゲイト絶縁膜の濃度より少なく、
前記活性層中における前記不純物元素の濃度は、前記ゲイト絶縁膜との界面に近づくにつれて減少していることを特徴とする半導体装置。An active layer comprising a crystalline silicon film disposed on a substrate having an insulating surface;
A gate insulating film formed on the surface of the active layer;
An N-channel TFT and a P-channel TFT each having a gate electrode formed on the gate insulating film;
An impurity element imparting P-type is added only to the active layer of the P-channel TFT,
The concentration of the impurity element in the vicinity of the interface between the active layer and the gate insulating film is such that the concentration of the active layer is less than the concentration of the gate insulating film,
The semiconductor device according to claim 1, wherein the concentration of the impurity element in the active layer decreases as it approaches the interface with the gate insulating film.
前記ゲイト絶縁膜中における前記不純物元素の濃度は1×1017〜1×1020/cm3であることを特徴とする半導体装置。Oite to claim 1,
The semiconductor device according to claim 1, wherein the concentration of the impurity element in the gate insulating film is 1 × 10 17 to 1 × 10 20 / cm 3 .
前記ゲイト絶縁膜は熱酸化膜であることを特徴とする半導体装置。According to claim 1 or claim 2,
The semiconductor device according to claim 1, wherein the gate insulating film is a thermal oxide film.
前記半導体装置はCMOS構造を有することを特徴とする半導体装置。In any one of Claims 1 thru | or 3 ,
The semiconductor device has a CMOS structure.
前記Nチャネル型TFTおよび前記Pチャネル型TFTのサブスレッシュホールド値は85mV/dec以下であることを特徴とする半導体装置。In any one of Claims 1 thru | or 4 ,
A sub-threshold value of the N-channel TFT and the P-channel TFT is 85 mV / dec or less.
前記Nチャネル型TFTのしきい値電圧は−0.2〜0.5Vであり、
前記Pチャネル型TFTのしきい値電圧は−0.5〜0.2Vであり、
前記Nチャネル型TFTおよび前記Pチャネル型TFTのウインドウ幅は1V以下であることを特徴とする半導体装置。In any one of Claims 1 thru | or 5 ,
The threshold voltage of the N-channel TFT is −0.2 to 0.5V,
The threshold voltage of the P-channel TFT is −0.5 to 0.2V,
A window width of the N channel type TFT and the P channel type TFT is 1 V or less.
前記ゲイト絶縁膜には、1×10 16 〜1×1020/cm3の濃度でハロゲン元素が含まれていることを特徴とする半導体装置。In any one of Claims 1 thru | or 6 ,
The semiconductor device according to claim 1 , wherein the gate insulating film contains a halogen element at a concentration of 1 × 10 16 to 1 × 10 20 / cm 3 .
活性層の厚さは10〜300nmであることを特徴とする半導体装置。In any one of Claims 1 thru | or 7 ,
A semiconductor device, wherein the active layer has a thickness of 10 to 300 nm.
前記結晶性珪素膜をパターニングして第1の半導体層および第2の半導体層を形成し、
前記第1の半導体層のみにP型を付与する不純物元素を添加し、
前記第1の半導体層および前記第2の半導体層に酸化処理を行うことによって、前記第1の半導体層の表面および前記第2の半導体層の表面にそれぞれ第1のゲイト絶縁膜および第2のゲイト絶縁膜を形成し、且つ前記第1の半導体層から前記不純物元素を前記第1のゲイト絶縁膜に取り込ませ、
前記第1の半導体層を用いてPチャネル型TFTを形成し、前記第2の半導体層を用いてNチャネル型TFTを形成することを特徴とする半導体装置の作製方法。Forming a crystalline silicon film over a substrate having an insulating surface;
Patterning the crystalline silicon film to form a first semiconductor layer and a second semiconductor layer;
Adding an impurity element imparting P-type only to the first semiconductor layer;
By performing oxidation treatment on the first semiconductor layer and the second semiconductor layer, a first gate insulating film and a second gate electrode are formed on the surface of the first semiconductor layer and the surface of the second semiconductor layer, respectively. Forming a gate insulating film, and incorporating the impurity element from the first semiconductor layer into the first gate insulating film;
A method for manufacturing a semiconductor device, wherein a P-channel TFT is formed using the first semiconductor layer and an N-channel TFT is formed using the second semiconductor layer.
前記非晶質珪素膜上に結晶化を助長する金属元素を添加した後に、加熱処理、レーザーアニール処理、または加熱処理とレーザーアニール処理を併用した処理のいずれかを行うことによって結晶性珪素膜を形成し、
前記結晶性珪素膜をパターニングして第1の半導体層および第2の半導体層を形成し、
前記第1の半導体層のみにP型を付与する不純物元素を添加し、
前記第1の半導体層および前記第2の半導体層に酸化処理を行うことによって、前記第1の半導体層の表面および前記第2の半導体層の表面にそれぞれ第1のゲイト絶縁膜および第2のゲイト絶縁膜を形成し、且つ前記第1の半導体層から前記不純物元素を前記第1のゲイト絶縁膜に取り込ませ、
前記第1の半導体層を用いてPチャネル型TFTを形成し、前記第2の半導体層を用いてNチャネル型TFTを形成することを特徴とする半導体装置の作製方法。Forming an amorphous silicon film over a substrate having an insulating surface;
After adding a metal element for promoting crystallization on the amorphous silicon film, the crystalline silicon film is formed by performing any one of heat treatment, laser annealing treatment, or heat treatment and laser annealing treatment in combination. Forming,
Patterning the crystalline silicon film to form a first semiconductor layer and a second semiconductor layer;
Adding an impurity element imparting P-type only to the first semiconductor layer;
By performing oxidation treatment on the first semiconductor layer and the second semiconductor layer, a first gate insulating film and a second gate electrode are formed on the surface of the first semiconductor layer and the surface of the second semiconductor layer, respectively. Forming a gate insulating film, and incorporating the impurity element from the first semiconductor layer into the first gate insulating film;
A method for manufacturing a semiconductor device, wherein a P-channel TFT is formed using the first semiconductor layer and an N-channel TFT is formed using the second semiconductor layer.
前記金属元素とは、Ni、Co、Pt、Cu、Feから選ばれた一種または複数種の元素であることを特徴とする半導体装置の作製方法。 In claim 15 ,
The method for manufacturing a semiconductor device, wherein the metal element is one or more elements selected from Ni, Co, Pt, Cu, and Fe.
前記酸化処理は、ドライO2酸化、ウェットO2酸化、またはパイロジェニック酸化のいずれかを用いることを特徴とする半導体装置の作製方法。 In any one of Claims 14 thru / or Claim 16 ,
The method for manufacturing a semiconductor device is characterized in that any of dry O 2 oxidation, wet O 2 oxidation, and pyrogenic oxidation is used for the oxidation treatment.
前記酸化処理は、ハロゲン元素を含む雰囲気において行われることを特徴とする半導体装置の作製方法。 In any one of Claims 14 thru / or Claim 16 ,
The method for manufacturing a semiconductor device, wherein the oxidation treatment is performed in an atmosphere containing a halogen element .
前記酸化処理は、HClガス、NF3ガス、またはClF3ガスを少なくとも含む雰囲気において行われることを特徴とする半導体装置の作製方法。 In any one of Claims 14 thru / or Claim 16 ,
The method for manufacturing a semiconductor device, wherein the oxidation treatment is performed in an atmosphere containing at least HCl gas, NF 3 gas, or ClF 3 gas.
前記酸化処理は、NF3を用いて500〜700度で行われることを特徴とする半導体装置の作製方法。 In any one of Claims 14 thru / or Claim 16 ,
The method for manufacturing a semiconductor device, wherein the oxidation treatment is performed using NF 3 at 500 to 700 degrees.
前記ゲイト絶縁膜中には1×1017〜1×1020/cm3の濃度で前記不純物元素が含まれていることを特徴とする半導体装置の作製方法。 In any one of Claims 14 to 20 ,
The method for manufacturing a semiconductor device, wherein the gate insulating film contains the impurity element at a concentration of 1 × 10 17 to 1 × 10 20 / cm 3 .
前記ゲイト絶縁膜中には1×10 16 〜1×1020/cm3の濃度でハロゲン元素が含まれていることを特徴とする半導体装置の作製方法。 In any one of Claims 14 to 21 ,
A method for manufacturing a semiconductor device, wherein the gate insulating film contains a halogen element at a concentration of 1 × 10 16 to 1 × 10 20 / cm 3 .
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