JPH10135468A - Semiconductor device and its manufacture - Google Patents

Abstract

PROBLEM TO BE SOLVED: To realize a high performance TFT by providing an active layer contg. a metal element for accelerating the crystallization at specified concn. so that the standard deviation of the S-value showing electric characteristics is within specified value in each of an n- and p-channel types. SOLUTION: After forming an active layer 106, a gate insulation film 107 is formed on this layer 106 and heat-treated (secondly) in a halogen-contg. atmosphere. In this step, a segregated metal element e.g. Ni at the grain boundary of an acicular or columnar crystal is gettered by the action of the halogen to reduce Ni in the active layer 106 to 1×10<16> -5×10<17> atoms/cm<3> . The active layer 106 has a directivity at the grain boundary and crystal structure of aggregated acicular or columnar crystals approximately parallel to a substrate. The standard deviation of the S-value showing electric characteristics can remain within 15mV/dec in an n-type and within 30mV/dec in a p-channel type.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明が属する技術分野】本明細書で開示する発明は、
絶縁表面を有する基体上に形成された半導体薄膜を活性
層とする半導体装置に関する。特に、結晶性珪素膜で活
性層を構成した薄膜トランジスタに関する。TECHNICAL FIELD [0001] The invention disclosed in the present specification is:
The present invention relates to a semiconductor device using a semiconductor thin film formed on a substrate having an insulating surface as an active layer. In particular, the present invention relates to a thin film transistor having an active layer formed of a crystalline silicon film.

【０００２】[0002]

【従来の技術】近年、絶縁表面を有する基体上に形成さ
れた半導体薄膜（厚さ数百〜数千Å程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。2. Description of the Related Art In recent years, a technique of forming a thin film transistor (TFT) using a semiconductor thin film (having a thickness of about several hundred to several thousand square meters) formed on a substrate having an insulating surface has attracted attention. Thin film transistors are widely applied to electronic devices such as ICs and electro-optical devices, and are particularly rapidly developed as switching elements for image display devices.

【０００３】例えば、液晶表示装置においてはマトリク
ス状に配列された画素領域を個々に制御する画素マトリ
クス回路、画素マトリクス回路を制御する駆動回路、さ
らに外部からのデータ信号を処理するロジック回路（プ
ロセッサ回路やメモリ回路など）等のあらゆる電気回路
にＴＦＴを応用する試みがなされている。For example, in a liquid crystal display device, a pixel matrix circuit for individually controlling pixel areas arranged in a matrix, a driving circuit for controlling the pixel matrix circuit, and a logic circuit (processor circuit) for processing an external data signal Attempts have been made to apply TFTs to any electric circuit such as a semiconductor device and a memory circuit.

【０００４】現状においては、活性層として非晶質珪素
膜（アモルファスシリコン膜）を用いたＴＦＴが実用化
されているが、駆動回路やロジック回路などの様に、さ
らなる高速動作性能を求められる電気回路には、結晶性
珪素膜（ポリシリコン膜）を利用したＴＦＴが必要とさ
れる。At present, a TFT using an amorphous silicon film (amorphous silicon film) as an active layer has been put into practical use. The circuit requires a TFT using a crystalline silicon film (polysilicon film).

【０００５】基体上に結晶性珪素膜を形成する方法とし
ては、本出願人による特開平6-232059号公報、特開平6-
244103号公報に記載された技術が公知である。この公報
に記載されている技術は、珪素の結晶化を助長する金属
元素（特にニッケル）を利用することにより、500 〜60
0 ℃、４時間程度の加熱処理によって結晶性の優れた結
晶性珪素膜を形成することを可能とするものである。As a method of forming a crystalline silicon film on a substrate, Japanese Patent Application Laid-Open Nos. Hei 6-232059 and
The technique described in 244103 is known. The technique described in this publication utilizes a metal element (especially nickel) which promotes crystallization of silicon, thereby making it possible to use a metal element of 500 to 60%.
This makes it possible to form a crystalline silicon film having excellent crystallinity by heat treatment at 0 ° C. for about 4 hours.

【０００６】しかし、この様なＴＦＴを用いて駆動回路
を構成してもまだまだ要求される性能を完全に満たすに
は及ばない。特に、高速動作と高耐圧特性を同時に実現
する極めて高性能な電気特性を要求される高速ロジック
回路を、従来のＴＦＴで構成することは不可能なのが現
状である。However, even if a driving circuit is formed using such TFTs, the required performance is still not completely satisfied. In particular, it is impossible at present to configure a high-speed logic circuit that requires extremely high-performance electrical characteristics for realizing high-speed operation and high withstand voltage characteristics at the same time using conventional TFTs.

【０００７】[0007]

【発明が解決しようとする課題】以上の様に、電気光学
装置等の高性能化を図るためには単結晶シリコンウエハ
ーを用いて形成されたＭＯＳＦＥＴに匹敵する性能を有
するＴＦＴを実現しなくてはならない。As described above, in order to improve the performance of an electro-optical device or the like, it is necessary to realize a TFT having a performance comparable to a MOSFET formed using a single crystal silicon wafer. Not be.

【０００８】そこで本明細書で開示する発明は、電気光
学装置のさらなる高性能化を実現するためのブレイクス
ルーとなる、極めて高性能な薄膜半導体装置およびその
作製方法を提供することを課題とする。Accordingly, it is an object of the invention disclosed in this specification to provide an extremely high performance thin film semiconductor device which can be a breakthrough for realizing a higher performance of an electro-optical device, and a method of manufacturing the same. .

【０００９】[0009]

【課題を解決するための手段】従来の方法では上述の様
な高性能なＴＦＴを得ることができなかった理由とし
て、結晶粒界においてキャリア（電子または正孔）が捕
獲がされ、ＴＦＴ特性を示すパラメータの一つである電
界効果移動度の向上が妨げられていたことが考えられ
る。Means for Solving the Problems The reason that a high-performance TFT as described above could not be obtained by the conventional method is that carriers (electrons or holes) are trapped at the crystal grain boundaries and the TFT characteristics are reduced. It is considered that the improvement of the field-effect mobility, which is one of the parameters shown, was hindered.

【００１０】例えば、結晶粒界にはシリコン原子の不対
結合手（ダングリングボンド）や欠陥（捕獲）準位が多
数存在している。従って、個々の結晶内部を移動するキ
ャリアは結晶粒界に接近もしくは接触すると容易に不対
結合手や欠陥準位等にトラップされるため、結晶粒界は
キャリアの移動を阻害する「悪性の結晶粒界」として振
る舞っていたと考えられる。For example, there are many dangling bonds and defect (capture) levels of silicon atoms in crystal grain boundaries. Therefore, the carriers moving inside each crystal are easily trapped by dangling bonds or defect levels when approaching or contacting the crystal grain boundaries. It is thought that they acted as "grain boundaries".

【００１１】本発明の半導体装置を実現するには、この
様な「悪性の結晶粒界」を構造変化させ、キャリアにと
って「良性の結晶粒界」に変成させるための技術が不可
欠である。即ち、少なくともキャリアを捕獲する確率が
小さく、キャリアの移動を妨げる可能性の小さい結晶粒
界を形成することが重要であると言える。In order to realize the semiconductor device of the present invention, it is indispensable to employ a technique for changing the structure of such a "malignant crystal grain boundary" to transform the carrier into a "benign crystal grain boundary". That is, it can be said that it is important to form at least a crystal grain boundary having a small probability of capturing carriers and a small possibility of hindering the movement of carriers.

【００１２】そのために本明細書で開示する発明の構成
は、半導体薄膜でなる活性層を有する半導体装置を作製
するにあたって、絶縁表面を有する基体上に非晶質珪素
膜を成膜する工程と、前記非晶質珪素膜に対して結晶化
を助長する金属元素を保持させる工程と、第１の加熱処
理により前記非晶質珪素膜を結晶性珪素膜に変成させる
工程と、前記結晶性珪素膜をパターニングして活性層を
形成する工程と、前記活性層上にゲイト絶縁膜を成膜す
る工程と、ハロゲン元素を含む雰囲気中において第２の
加熱処理を行うことにより前記活性層中の前記金属元素
をゲッタリング除去すると共に前記活性層と前記ゲイト
絶縁膜との界面に熱酸化膜を形成する工程と、窒素雰囲
気中における第３の加熱処理により前記熱酸化膜を含め
た前記ゲイト絶縁膜の膜質および界面の状態を改善する
工程と、を少なくとも有し、前記活性層は結晶粒界に方
向性があり、かつ、前記基体と概略平行な針状または柱
状結晶が複数集合して構成される結晶構造体であること
を特徴とする。[0012] For this purpose, the structure of the invention disclosed in the present specification includes a step of forming an amorphous silicon film on a substrate having an insulating surface when manufacturing a semiconductor device having an active layer formed of a semiconductor thin film; A step of holding a metal element that promotes crystallization in the amorphous silicon film, a step of transforming the amorphous silicon film into a crystalline silicon film by a first heat treatment, Forming an active layer by patterning, forming a gate insulating film on the active layer, and performing a second heat treatment in an atmosphere containing a halogen element to thereby form the metal in the active layer. Forming a thermal oxide film at the interface between the active layer and the gate insulating film while removing the elements by gettering; and forming the thermal insulating film including the thermal oxide film by a third heat treatment in a nitrogen atmosphere. Improving the quality of the film and the state of the interface of the active layer, wherein the active layer has a directionality at the crystal grain boundaries, and a plurality of needle-like or columnar crystals substantially parallel to the base are assembled. Characterized in that it is a crystalline structure.

【００１３】以上の構成に従った作製方法で結晶性珪素
膜を形成すると、図１３に示す様な外観の薄膜が得られ
る。図１３は結晶性珪素膜を拡大した顕微鏡写真であ
り、直径数十〜百数十μｍにも達する結晶粒（グレイ
ン）が複数集合して構成されている。なお、この作製方
法は非晶質珪素膜の結晶化手段として特開平6-232059号
公報記載の技術を用いている。When a crystalline silicon film is formed by the manufacturing method according to the above configuration, a thin film having an appearance as shown in FIG. 13 is obtained. FIG. 13 is an enlarged micrograph of the crystalline silicon film, and is composed of a plurality of crystal grains (grains) each having a diameter of several tens to one hundred and several tens μm. This manufacturing method uses a technique described in JP-A-6-232059 as a means for crystallizing an amorphous silicon film.

【００１４】さらに、図１３に示す個々の結晶粒の内部
に着目して、結晶粒内部をさらに微細な領域まで拡大し
たＴＥＭ写真が図１４である。FIG. 14 is a TEM photograph in which the inside of each crystal grain is enlarged to a finer region, focusing on the inside of each crystal grain shown in FIG.

【００１５】即ち、本発明の結晶性珪素膜は巨視的には
図１３の様に大きなグレインの集合体に見えるが、実は
その内部は図１４に示す様に針状または柱状結晶１４０
１が複数集合して構成される様な結晶構造体となってい
る。That is, the crystalline silicon film of the present invention macroscopically looks like an aggregate of large grains as shown in FIG. 13, but the inside thereof is actually a needle-like or columnar crystal 140 as shown in FIG.
It is a crystal structure in which a plurality of 1s are formed.

【００１６】また、図１４において１４０２で示される
のが針状または柱状結晶同士の境界を示す結晶粒界であ
り、結晶粒界１４０２の延びる方向から、針状または柱
状結晶１４０１が互いに概略平行な方向に結晶成長した
ことが確認できる。なお、本明細書中における結晶粒界
とは断りがない限り針状または柱状結晶同士の境界を指
す。In FIG. 14, reference numeral 1402 denotes a crystal grain boundary indicating a boundary between needle-like or columnar crystals, and from the direction in which the crystal grain boundary 1402 extends, the needle-like or columnar crystals 1401 are substantially parallel to each other. It can be confirmed that the crystal has grown in the direction. In this specification, a crystal grain boundary indicates a boundary between needle-like or columnar crystals unless otherwise specified.

【００１７】また、本発明の半導体装置は、ハロゲン元
素を含む雰囲気による加熱処理によって結晶化を助長す
る金属元素（ニッケルを主例とする）がゲッタリング除
去され、 5×10¹⁷atoms/cm³ 以上の濃度で残留していた
ニッケルが 1×10¹⁶〜 5×10¹⁷atoms/cm³ （好ましくは
スピン密度以下）に低減されている。Further, in the semiconductor device of the present invention, a metal element (mainly nickel) which promotes crystallization is gettered and removed by heat treatment in an atmosphere containing a halogen element, thereby obtaining 5 × 10 ¹⁷ atoms / cm ^3. The nickel remaining at the above concentration is reduced to 1 × 10 ¹⁶ to 5 × 10 ¹⁷ atoms / cm ³ (preferably not more than the spin density).

【００１８】勿論、汚染等により混入した（意図的に添
加しない）他の金属元素（Ｃｕ、Ａｌ等）も同様にゲッ
タリング除去されていると考えられる。Of course, it is considered that other metal elements (Cu, Al, etc.) mixed (not intentionally added) due to contamination or the like have been similarly gettered and removed.

【００１９】また、この時、シリコン原子の不対結合手
は加熱処理の間に酸素と結合して酸化物（酸化珪素）を
形成すると予想される。その結果、「悪性の結晶粒界」
であった領域には酸化珪素が形成され、実質的に酸化珪
素が結晶粒界として機能する構成になると考えられる。At this time, it is expected that the dangling bonds of silicon atoms combine with oxygen to form an oxide (silicon oxide) during the heat treatment. As a result, "malicious grain boundaries"
It is considered that silicon oxide is formed in the region which has been described above, and the silicon oxide substantially functions as a crystal grain boundary.

【００２０】この様にして形成された結晶粒界１４０２
は、酸化珪素と結晶珪素との界面が格子欠陥を殆ど含ま
ない整合性に優れた状態になると推測される。これは、
熱酸化により酸化珪素が形成される過程と、ニッケルの
触媒作用によりシリコン原子同士あるいはシリコン原子
と酸素原子との再結合が促進される過程との相乗効果に
よって欠陥の原因となる格子間シリコン原子が消費され
るからである。The grain boundary 1402 thus formed
Is presumed to be in a state where the interface between silicon oxide and crystalline silicon is excellent in matching with almost no lattice defects. this is,
Interstitial silicon atoms that cause defects are formed by a synergistic effect between the process of forming silicon oxide by thermal oxidation and the process of promoting the recombination of silicon atoms or the combination of silicon and oxygen atoms by the catalytic action of nickel. Because it is consumed.

【００２１】即ち、図１４において１４０２で示される
結晶粒界は、キャリアを捕獲する様な欠陥が殆どなく、
針状または柱状結晶内部を移動するキャリアにとって、
単にエネルギー的な障壁としてのみ機能する「良性の結
晶粒界」として振る舞うと考えられる。That is, the crystal grain boundary indicated by 1402 in FIG. 14 has almost no defects that trap carriers,
For carriers moving inside needle or columnar crystals,
It is thought to behave as a "benign grain boundary" that only functions as an energy barrier.

【００２２】また、この様な結晶粒界は優先的に熱酸化
反応が進行するので熱酸化膜が他の領域よりも厚く形成
される。そのため、結晶粒界近傍に印加されるゲイト電
圧が見かけ上小さくなることもエネルギー的な障壁にな
りうる。Further, such a crystal grain boundary preferentially undergoes a thermal oxidation reaction, so that a thermal oxide film is formed thicker than other regions. For this reason, the apparent decrease in the gate voltage applied near the crystal grain boundaries can also be an energy barrier.

【００２３】また、この加熱処理は700 ℃を超える（代
表的には800 〜1100℃）比較的高い温度で行われるた
め、針状または柱状結晶の内部に存在する転位や積層欠
陥といった結晶欠陥がほぼ消滅してしまう。さらに、残
存したシリコン原子の不対結合手は膜中に含まれる水素
やハロゲン元素によって終端される。Further, since this heat treatment is performed at a relatively high temperature exceeding 700 ° C. (typically 800 to 1100 ° C.), crystal defects such as dislocations and stacking faults existing inside the needle-like or columnar crystals are removed. It almost disappears. Furthermore, the dangling bonds of the remaining silicon atoms are terminated by hydrogen and halogen elements contained in the film.

【００２４】従って本発明者らは、以上の様にして得ら
れる図１４に示す状態において、複数の針状または柱状
結晶の内部の領域を「キャリアにとって実質的に単結晶
と見なせる領域」として定義している。Therefore, in the state shown in FIG. 14 obtained as described above, the present inventors define a region inside a plurality of needle-like or columnar crystals as a "region substantially regarded as a single crystal for a carrier". doing.

【００２５】「キャリアにとって実質的に単結晶と見な
せる」とは、キャリアが移動するに際してキャリアの移
動を妨げる障壁がないことを意味しており、結晶欠陥や
粒界がないこと、エネルギー的に障壁となるポテンシャ
ルバリアが存在しないことなどと言い換えられる。The phrase "can be regarded substantially as a single crystal for the carrier" means that there is no barrier that hinders the movement of the carrier when the carrier moves, that there is no crystal defect or grain boundary, and that there is an energy barrier. In other words, there is no potential barrier.

【００２６】本発明は上記のような構成でなる結晶性珪
素膜を利用してＴＦＴに代表される半導体装置の活性層
を構成し、駆動回路やロジック回路を構成するに足る高
性能な半導体装置を実現するものである。According to the present invention, an active layer of a semiconductor device typified by a TFT is formed by using the crystalline silicon film having the above structure, and a high-performance semiconductor device sufficient for forming a driving circuit or a logic circuit. Is realized.

【００２７】以上のような本発明の構成について、以下
に記載する実施例でもって詳細な説明を行うこととす
る。The configuration of the present invention as described above will be described in detail with reference to embodiments described below.

【００２８】[0028]

【実施例】【Example】

〔実施例１〕本実施例では本発明の作製方法に従って形
成した結晶性珪素膜を、薄膜トランジスタ（ＴＦＴ）の
活性層として利用した例を示す。図１に示すのはＴＦＴ
の作製工程の一実施例である。[Embodiment 1] This embodiment shows an example in which a crystalline silicon film formed according to the manufacturing method of the present invention is used as an active layer of a thin film transistor (TFT). FIG. 1 shows a TFT
This is an embodiment of the manufacturing process of the present invention.

【００２９】なお、本実施例では非晶質珪素膜を結晶化
する手段として特開平6-232059号公報、特開平6-244103
号公報に記載された技術を用いる。従って、本実施例で
はその概略を記載するに止めるので、詳細は前記公報を
参照すると良い。In this embodiment, as means for crystallizing an amorphous silicon film, JP-A-6-232059, JP-A-6-244103
The technique described in Japanese Patent Application Publication No. H10-260926 is used. Therefore, in the present embodiment, only the outline is described, and the above publication should be referred to for details.

【００３０】まず絶縁表面を有する基体１０１を用意す
る。本実施例では石英基板上に下地膜として酸化珪素膜
１０２を2000Åの厚さに成膜する。酸化珪素膜１０２の
成膜方法としては減圧熱ＣＶＤ法、プラズマＣＶＤ法、
スパッタ法などを用いれば良い。First, a substrate 101 having an insulating surface is prepared. In this embodiment, a silicon oxide film 102 is formed as a base film on a quartz substrate to a thickness of 2000 mm. As a method for forming the silicon oxide film 102, a low pressure thermal CVD method, a plasma CVD method,
A sputtering method or the like may be used.

【００３１】なお、後に非晶質珪素膜を結晶化する際、
下地膜が緻密である方が得られる結晶性珪素膜の結晶性
が良いことが本発明者らの研究により判っている。ま
た、膜中に 5×10¹⁷〜 2×10¹⁹atoms/cm³ の酸素が含ま
れると好ましい。膜中に含まれた酸素は後の結晶化を助
長する金属元素のゲッタリング処理の際に重要な役割を
果たす。When the amorphous silicon film is crystallized later,
The present inventors have found that the denser the base film, the better the crystallinity of the obtained crystalline silicon film. It is preferable that the film contain oxygen of 5 × 10 ¹⁷ to 2 × 10 ¹⁹ atoms / cm ³ . Oxygen contained in the film plays an important role in a gettering treatment of a metal element which promotes crystallization later.

【００３２】次に、非晶質珪素膜１０３を200 〜1000Å
( 本実施例では350 Å) の厚さに減圧熱ＣＶＤ法によっ
て成膜する。成膜ガスとしてはシラン系ガス（SiH₄、Si
₂H₆、Si₃H₈ 等）を用いれば良い。なお、減圧熱ＣＶＤ
法により成膜した非晶質珪素膜は後の結晶化の際に自然
核発生率が小さい。この事は個々の結晶が相互干渉する
（ぶつかりあって成長が止まる）割合が減るため結晶粒
を大きくする上で望ましい。Next, the amorphous silicon film 103 is formed to a thickness of 200 to 1000 Å.
The film is formed to a thickness of 350 (in this embodiment) by a low pressure thermal CVD method. Silane-based gases (SiH ₄ , Si
₂ H ₆ , Si ₃ H _8, etc.). In addition, reduced pressure thermal CVD
An amorphous silicon film formed by the method has a low natural nucleation rate during subsequent crystallization. This is desirable in terms of increasing the size of crystal grains because the rate at which individual crystals interfere with each other (collision stops growth) is reduced.

【００３３】勿論、非晶質珪素膜１０３の成膜方法とし
て、プラズマＣＶＤ法、スパッタ法等を用いることも可
能である。Of course, as a method of forming the amorphous silicon film 103, a plasma CVD method, a sputtering method, or the like can be used.

【００３４】非晶質珪素膜１０３を成膜したら、酸素雰
囲気中においてＵＶ光を照射し、非晶質珪素膜１０３の
表面に極薄い酸化膜（図示せず）を形成する。この酸化
膜は、後に結晶化を助長する金属元素を導入する際の溶
液塗布工程で溶液の濡れ性を改善するためのものであ
る。After the formation of the amorphous silicon film 103, UV light is irradiated in an oxygen atmosphere to form an extremely thin oxide film (not shown) on the surface of the amorphous silicon film 103. This oxide film is for improving the wettability of the solution in the solution coating step when introducing a metal element that promotes crystallization later.

【００３５】なお、結晶化を助長する金属元素として
は、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉ
ｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種類
の元素が用いられるが、本実施例ではＮｉ（ニッケル）
を例にとって説明する。The metal elements that promote crystallization include Fe, Co, Ni, Ru, Rh, Pd, Os, and I.
One or more elements selected from r, Pt, Cu, and Au are used. In this embodiment, Ni (nickel) is used.
Will be described as an example.

【００３６】次に、所定の濃度（本実施例では重量換算
で10ppm)でニッケルを含有したニッケル硝酸塩（または
ニッケル酢酸塩）溶液を滴下し、スピンコート法により
ニッケルを含有した薄い水膜１０４を形成する。非晶質
珪素膜中に添加するニッケル濃度は溶液塗布工程におい
てニッケル塩溶液の濃度を調節することで容易に制御す
ることができる。（図１（Ａ））Next, a nickel nitrate (or nickel acetate) solution containing nickel at a predetermined concentration (10 ppm in terms of weight in this embodiment) is dropped, and a thin water film 104 containing nickel is formed by spin coating. Form. The concentration of nickel added to the amorphous silicon film can be easily controlled by adjusting the concentration of the nickel salt solution in the solution coating step. (Fig. 1 (A))

【００３７】以上の様に、特開平6-232059号公報、特開
平6-244103号公報に記載された技術の特徴は、工程数が
少なく、かつ、簡易的な処理で済む点である。この事
は、スループットが高く、製造歩留りが高い技術である
ことを意味している。As described above, the features of the techniques described in JP-A-6-232059 and JP-A-6-244103 are that the number of steps is small and simple processing is sufficient. This means that the technology has a high throughput and a high production yield.

【００３８】次に、不活性雰囲気中において450 ℃、１
時間程度の水素出しを行った後、500 〜700 ℃、代表的
には550 〜600 ℃の温度で 4〜8 時間の加熱処理（第１
の加熱処理）を加えて非晶質珪素膜１０３の結晶化を行
う。こうして結晶性珪素膜１０５が得られる。（図１
（Ｂ））Next, at 450 ° C. in an inert atmosphere,
After degassing for about an hour, heat treatment at 500-700 ° C, typically 550-600 ° C, for 4-8 hours (No. 1)
Is performed, and the amorphous silicon film 103 is crystallized. Thus, a crystalline silicon film 105 is obtained. (Figure 1
(B))

【００３９】なお、後のハロゲン元素を含む雰囲気中で
の加熱処理の前および／または後に結晶性珪素膜１０５
に対してエキシマレーザーによるレーザーアニールを施
しても構わない。ただし、レーザー照射により結晶性珪
素膜の結晶性は改善しうるが、珪素膜表面に凹凸が形成
されやすいので注意が必要である。The crystalline silicon film 105 before and / or after the subsequent heat treatment in an atmosphere containing a halogen element.
May be subjected to laser annealing using an excimer laser. However, although the crystallinity of the crystalline silicon film can be improved by laser irradiation, care must be taken because irregularities are easily formed on the surface of the silicon film.

【００４０】次に、得られた結晶性珪素膜１０５をパタ
ーニングして後にＴＦＴの活性層として機能する活性層
１０６を形成する。Next, the obtained crystalline silicon film 105 is patterned to form an active layer 106 which functions as an active layer of the TFT later.

【００４１】活性層１０６を形成したら、活性層１０６
上に酸化珪素膜でなるゲイト絶縁膜１０７を200 〜1500
Å( 本実施例では300 Å) の厚さに成膜する。ゲイト絶
縁膜１０７の成膜方法は、プラズマＣＶＤ法、熱ＣＶＤ
法、スパッタ法等の気相法を用いれば良い。After forming the active layer 106, the active layer 106
A gate insulating film 107 made of a silicon oxide film is formed thereon by 200 to 1500
The film is formed to a thickness of Å (300 で は in this embodiment). The gate insulating film 107 can be formed by plasma CVD, thermal CVD, or the like.
A vapor phase method such as a sputtering method or a sputtering method may be used.

【００４２】また、酸化珪素膜の代わりに窒化珪素膜や
酸化窒化珪素膜を用いたり、それらの絶縁膜を積層して
用いても構わない。In place of the silicon oxide film, a silicon nitride film or a silicon oxynitride film may be used, or an insulating film thereof may be used.

【００４３】次に、ハロゲン元素を含む雰囲気において
加熱処理（第２の加熱処理）を行う。この加熱処理はハ
ロゲン元素による金属元素のゲッタリング効果を利用し
て、活性層１０６中の金属元素（特にニッケル）を除去
することを第１に狙ったものである。（図１（Ｃ））Next, heat treatment (second heat treatment) is performed in an atmosphere containing a halogen element. This heat treatment first aims at removing the metal element (particularly nickel) in the active layer 106 by utilizing the gettering effect of the metal element by the halogen element. (Fig. 1 (C))

【００４４】このゲッタリングのための加熱処理は、そ
の効果を得るために700 ℃を越える温度で行なうことが
重要である。それ以下の温度ではゲイト絶縁膜１０７が
ブロッキング層となって十分なゲッタリング効果を得ら
れない恐れがある。It is important that the heat treatment for gettering is performed at a temperature exceeding 700 ° C. in order to obtain the effect. At a temperature lower than this, there is a possibility that the gate insulating film 107 becomes a blocking layer and a sufficient gettering effect cannot be obtained.

【００４５】そのため、この加熱処理の温度範囲は700
℃を超える温度で行い、好ましくは800 〜1000℃（代表
的には950 ℃）とし、処理時間は 0.1〜 6時間、代表的
には0.5〜 1時間とする。Therefore, the temperature range of this heat treatment is 700
The reaction is carried out at a temperature higher than 80 ° C., preferably 800 to 1000 ° C. (typically 950 ° C.), and the treatment time is 0.1 to 6 hours, typically 0.5 to 1 hour.

【００４６】なお、本実施例では、酸素（Ｏ₂ ）雰囲気
中に対して塩化水素（ＨＣｌ）を0.5 〜10体積％（本実
施例では３体積％）の濃度で含有させた雰囲気中におい
て、950 ℃、30分の加熱処理を行う。ＨＣｌ濃度を上記
濃度以上とすると、結晶性珪素膜の膜表面に膜厚と同程
度の凹凸が生じてしまうため好ましくない。In this embodiment, in an atmosphere containing hydrogen chloride (HCl) at a concentration of 0.5 to 10% by volume (3% by volume in this embodiment) with respect to an oxygen (O ₂ ) atmosphere, Heat treatment at 950 ° C for 30 minutes. If the HCl concentration is higher than the above concentration, the surface of the crystalline silicon film will have irregularities on the order of the film thickness, which is not preferable.

【００４７】また、本実施例ではハロゲン元素を含む化
合物してＨＣｌガスを用いる例を示したが、それ以外の
ガスとして、ＨＦ、ＮＦ₃ 、ＨＢｒ、Ｃｌ₂ 、ＣｌＦ
₃ 、ＢＣｌ₃ 、Ｆ₂ 、Ｂｒ₂ 等のハロゲンを含む化合物
から選ばれた一種または複数種のものを用いることが出
来る。また、一般にハロゲンの水素化物または有機物
（炭水素化物）を用いることもできる。In this embodiment, an example in which HCl gas is used as a compound containing a halogen element has been described, but HF, NF ₃ , HBr, Cl ₂ , ClF
_One or more compounds selected from halogen-containing compounds such as ₃ , BCl ₃ , F ₂ , and Br ₂ can be used. In general, a hydride or an organic substance (hydrocarbon) of a halogen can also be used.

【００４８】この工程においては針状または柱状結晶の
結晶粒界に偏析したニッケルがハロゲン元素（ここでは
塩素）の作用によりゲッタリングされ、揮発性の塩化ニ
ッケルとなって大気中へ離脱して除去されると考えられ
る。In this step, nickel segregated at the grain boundaries of needle-like or columnar crystals is gettered by the action of a halogen element (here, chlorine), becomes volatile nickel chloride, and is released to the atmosphere and removed. It is thought to be done.

【００４９】ここで、図３に示すのは上記ハロゲン元素
によるゲッタリング処理を行なわない場合の結晶性珪素
膜中に含まれるニッケルの濃度分布である。この場合、
図３に示す様に 5×10¹⁷atoms/cm³ 以上のニッケルが膜
中に残存している。なお、本明細書における不純物濃度
はＳＩＭＳ分析で得られた計測値の最小値でもって定義
される。Here, FIG. 3 shows the concentration distribution of nickel contained in the crystalline silicon film when the gettering treatment with the halogen element is not performed. in this case,
As shown in FIG. 3, nickel of 5 × 10 ¹⁷ atoms / cm ³ or more remains in the film. Note that the impurity concentration in this specification is defined by the minimum value of the measurement value obtained by SIMS analysis.

【００５０】次に、図４に示すのは本発明の重要な要素
であるハロゲン元素によるゲッタリング処理を行なった
場合の結晶性珪素膜中に含まれるニッケルの濃度分布で
ある。図４から明らかな様に、結晶性珪素膜中のニッケ
ルは 1×10¹⁷atoms/cm³ 以下にまで低減されていること
が確認できる。Next, FIG. 4 shows the concentration distribution of nickel contained in the crystalline silicon film when the gettering treatment with the halogen element, which is an important element of the present invention, is performed. As is clear from FIG. 4, it can be confirmed that nickel in the crystalline silicon film has been reduced to 1 × 10 ¹⁷ atoms / cm ³ or less.

【００５１】従って、活性層１０６中のニッケルはデバ
イス特性に影響を与えない程度（ 1×10¹⁶〜 5×10¹⁷at
oms/cm³ 、好ましくは活性層中のスピン密度以下）にま
で低減される。なお、下限の 1×10¹⁶atoms/cm³ という
値はＳＩＭＳの検出下限界である。Accordingly, nickel in the active layer 106 does not affect device characteristics (1 × 10 ¹⁶ to 5 × 10 ¹⁷ at).
oms / cm ³ , preferably below the spin density in the active layer). Note that the lower limit of 1 × 10 ¹⁶ atoms / cm ³ is the lower detection limit of SIMS.

【００５２】なお、本発明者らの知見では結晶化の助長
に利用されたニッケルは針状または柱状結晶の結晶粒界
に多く偏析する傾向にあり、針状または柱状結晶の内部
には実質的には殆ど含まれないと考えられる。ところ
が、現状のＳＩＭＳ分析では結晶内部と結晶粒界の両方
の情報を拾ってしまうので、本明細書中におけるニッケ
ルの濃度は、厳密には結晶内部と結晶粒界とに含まれる
ニッケル濃度を平均化した平均濃度を意味する。According to the knowledge of the present inventors, nickel used to promote crystallization tends to segregate at the crystal grain boundaries of acicular or columnar crystals, and nickel is substantially present inside the acicular or columnar crystals. Is considered to be hardly included. However, in the current SIMS analysis, information on both the inside of the crystal and the grain boundaries is picked up. Therefore, the nickel concentration in this specification is strictly the average of the nickel concentration contained in the inside of the crystal and the grain boundaries. Mean concentration.

【００５３】また、ゲッタリング工程を行なった場合、
結晶性珪素膜中にはゲッタリング処理に使用したハロゲ
ン元素が 1×10¹⁵〜 1×10²⁰atoms/cm³ の濃度で残存す
る。その際、結晶性珪素膜と熱酸化膜との間に高濃度に
分布する傾向がある。その様子を図５に示す。図５はＳ
ＩＭＳ分析によって本実施例に従って作製したＴＦＴの
活性層界面を調べた結果であり、熱酸化膜（酸化珪素）
と結晶性珪素膜との間に塩素が高濃度に分布しているこ
とが確認できる。When the gettering step is performed,
The halogen element used for the gettering process remains in the crystalline silicon film at a concentration of 1 × 10 ¹⁵ to 1 × 10 ²⁰ atoms / cm ³ . At that time, there is a tendency that a high concentration is distributed between the crystalline silicon film and the thermal oxide film. This is shown in FIG. FIG.
This is the result of examining the interface of the active layer of the TFT manufactured according to the present embodiment by IMS analysis.
It can be confirmed that chlorine is distributed at a high concentration between the silicon film and the crystalline silicon film.

【００５４】なお、ニッケルは結晶化の際に針状または
柱状結晶の結晶粒界へと押し出されて偏析し、ニッケル
シリサイドとして存在していたと考えられる。そしてゲ
ッタリングの際に塩化ニッケルとなって離脱し、ニッケ
ルとの結合を切られたシリコンの不対結合手は結晶粒界
に多く存在する状態となる。It is considered that nickel was extruded to the needle or columnar crystal grain boundaries during crystallization, segregated, and existed as nickel silicide. At the time of gettering, it is released as nickel chloride, and a large number of dangling bonds of silicon disconnected from nickel are present at the crystal grain boundaries.

【００５５】しかし上記工程は酸化性雰囲気中におい
て、比較的高い温度で行われるため形成された不対結合
手は容易に酸素と結合して酸化物（ SiO_X で表される酸
化珪素）を形成すると考えられる。即ち、本発明者ら
は、上記一連の加熱工程によって結晶性珪素膜は酸化珪
素が結晶粒界として機能する様な結晶構造体となると考
えている。However, since the above process is performed at a relatively high temperature in an oxidizing atmosphere, the formed dangling bonds are easily combined with oxygen to form an oxide (silicon oxide represented by SiO _X ). It is thought that. That is, the present inventors believe that the crystalline silicon film becomes a crystal structure in which silicon oxide functions as a crystal grain boundary by the above series of heating steps.

【００５６】また、残存した不対結合手は活性層１０６
中に含まれる水素やハロゲン元素によって終端される
か、シリコン同士の再結合によって補償され、さらに、
転位や積層欠陥といった結晶欠陥はシリコン原子の再結
合や再配列によってほぼ消滅してしまうので、針状また
は柱状結晶の内部の結晶性も著しく改善されると考えら
れる。The remaining dangling bonds are the active layer 106.
It is terminated by hydrogen or halogen element contained in it, or compensated by recombination between silicon,
Since crystal defects such as dislocations and stacking faults are almost eliminated by recombination or rearrangement of silicon atoms, it is considered that the crystallinity inside the needle-like or columnar crystal is also remarkably improved.

【００５７】従って、活性層１０６はハロゲン雰囲気で
の加熱処理によりニッケルがデバイス特性に支障がない
程度にまで充分除去され、かつ、活性層１０６を構成す
る針状または柱状結晶は著しく結晶性が改善されてお
り、キャリアにとって実質的に単結晶と見なせる領域を
有した結晶構造体で構成されている。Therefore, the active layer 106 is sufficiently removed by heat treatment in a halogen atmosphere to such an extent that nickel does not hinder the device characteristics, and the needle-like or columnar crystals constituting the active layer 106 have remarkably improved crystallinity. And a crystal structure having a region substantially regarded as a single crystal for the carrier.

【００５８】また、上記加熱処理により活性層１０６と
ゲイト絶縁膜１０７の界面では熱酸化反応が進行し、約
100Åの珪素膜が酸化されて 200Åの熱酸化膜が形成さ
れる。即ち、ゲイト絶縁膜１０７の全膜厚はＣＶＤ法で
成膜した分と熱酸化で形成された分とを合わせて500 Å
となる。Further, a thermal oxidation reaction proceeds at the interface between the active layer 106 and the gate insulating film 107 due to the above-mentioned heat treatment.
The 100 ° silicon film is oxidized to form a 200 ° thermal oxide film. That is, the total film thickness of the gate insulating film 107 is 500 て including the film formed by the CVD method and the film formed by the thermal oxidation.
Becomes

【００５９】さらに、上記ハロゲン雰囲気における加熱
処理を施した後に、窒素雰囲気中で950 ℃ 1時間程度の
加熱処理を行なうことで、ゲイト絶縁膜１０７の膜質の
向上と共に、極めて良好な半導体／絶縁膜界面が実現さ
れる。Further, after the heat treatment in the halogen atmosphere, the heat treatment is performed in a nitrogen atmosphere at 950 ° C. for about 1 hour, thereby improving the film quality of the gate insulating film 107 and improving the semiconductor / insulating film. An interface is realized.

【００６０】また、活性層１０６はドライエッチング法
で形成されるが、その時活性層のエッジに残留したプラ
ズマダメージがＴＦＴのリーク電流の原因となる恐れが
ある。本実施例の場合、活性層１０６のエッジは熱酸化
されるのでプラズマダメージの除去も兼ねている。The active layer 106 is formed by a dry etching method. At that time, plasma damage remaining on the edge of the active layer may cause a leak current of the TFT. In the case of the present embodiment, the edge of the active layer 106 is thermally oxidized, so that it also serves to remove plasma damage.

【００６１】以上の様にして、ゲイト絶縁膜１０７の形
成まで終了したら、次にゲイト電極を構成するためのア
ルミニウム膜（図示せず）を2500Åの厚さにスパッタ法
でもって成膜する。このアルミニウム膜中には、ヒロッ
クやウィスカー防止のためにスカンジウムを0.２重量％
含有させる。After the formation of the gate insulating film 107 is completed as described above, an aluminum film (not shown) for forming a gate electrode is formed to a thickness of 2500 ° by sputtering. 0.2% by weight of scandium in this aluminum film to prevent hillocks and whiskers
To be included.

【００６２】なお、本実施例ではゲイト電極（ゲイト配
線を含む）を形成する材料としてアルミニムを主成分と
する材料を用いているが、他にもタングステン、タンタ
ル、モリブデン等を用いることもできる。また、導電性
を付与した結晶性珪素膜をゲイト電極として活用しても
構わない。In this embodiment, a material mainly composed of aluminum is used as a material for forming the gate electrode (including the gate wiring), but other materials such as tungsten, tantalum, molybdenum and the like can also be used. Further, a crystalline silicon film provided with conductivity may be used as a gate electrode.

【００６３】次に、図１（Ｄ）に示す様にアルミニウム
膜をパターニングしてゲイト電極の原型となる島状のア
ルミニウム膜のパターン１０８を形成する。なおこの際
利用したレジストマスク（図示せず）はそのまま残存さ
せておく。Next, as shown in FIG. 1D, the aluminum film is patterned to form an island-shaped aluminum film pattern 108 serving as a gate electrode prototype. The resist mask (not shown) used at this time is left as it is.

【００６４】そして、アルミニウム膜のパターン１０８
を陽極とした陽極酸化を行う。この技術は公知の陽極酸
化技術（例えば特開平7-135318号）を用いる。まず、こ
の陽極酸化工程によって、パターン１０８の側面には多
孔質状の陽極酸化膜１０９が形成される。本実施例では
この陽極酸化膜１０９の膜厚を0.7 μｍとする。Then, the pattern 108 of the aluminum film is formed.
Anodization is performed using the as an anode. This technique uses a known anodic oxidation technique (for example, JP-A-7-135318). First, a porous anodic oxide film 109 is formed on the side surface of the pattern 108 by this anodic oxidation process. In this embodiment, the thickness of the anodic oxide film 109 is set to 0.7 μm.

【００６５】図２（Ａ）に示す多孔質状の陽極酸化膜１
０９を形成したら、図示しないレジストマスクを取り除
く。そして、再度の陽極酸化を行うことにより、緻密な
陽極酸化膜１１０を形成する。緻密な陽極酸化膜１１０
の膜厚は900 Åとする。The porous anodic oxide film 1 shown in FIG.
After the formation of 09, the resist mask (not shown) is removed. Then, by performing anodic oxidation again, a dense anodic oxide film 110 is formed. Dense anodic oxide film 110
Has a thickness of 900 mm.

【００６６】また、以上の工程を経てゲイト電極１１１
が画定する。緻密な陽極酸化膜１１０は、後の工程にお
いてゲイト電極１１１の表面を保護したり、ヒロックや
ウィスカーの発生を抑制するために機能する。Further, through the above steps, the gate electrode 111
Is defined. The dense anodic oxide film 110 functions to protect the surface of the gate electrode 111 in a later step and to suppress generation of hillocks and whiskers.

【００６７】次に、緻密な陽極酸化膜１１０まで形成し
たら、この状態においてソース／ドレイン領域を形成す
るための不純物イオンの注入を行う。Ｎチャネル型のＴ
ＦＴを作製するならばＰ（リン）イオンの注入を行い、
Ｐチャネル型のＴＦＴを作製するならばＢ（ボロン）イ
オンの注入を行えば良い。Next, after forming the dense anodic oxide film 110, in this state, impurity ions are implanted for forming source / drain regions. N-channel type T
To make FT, P (phosphorus) ions are implanted,
If a P-channel type TFT is manufactured, B (boron) ions may be implanted.

【００６８】この工程において、高濃度に不純物が添加
されたソース領域１１２とドレイン領域１１３が形成さ
れる。In this step, a source region 112 and a drain region 113 to which impurities are added at a high concentration are formed.

【００６９】次に、酢酸とリン酸と硝酸とを混合した混
酸を用いて、多孔質状の陽極酸化膜１０９を選択的に除
去した後に再度Ｐイオンのイオン注入を行なう。このイ
オン注入は、先のソース／ドレイン領域を形成する際よ
りも低ドーズ量でもって行なわれる。（図２（Ｂ））Next, using a mixed acid obtained by mixing acetic acid, phosphoric acid and nitric acid, the porous anodic oxide film 109 is selectively removed, and then P ions are implanted again. This ion implantation is performed at a lower dose than when the source / drain regions are formed. (FIG. 2 (B))

【００７０】すると、ソース領域１１２、ドレイン領域
１１３と比較して不純物濃度の低い、低濃度不純物領域
１１４、１１５が形成される。そしてゲイト電極１１１
直下の１１６で示される領域が自己整合的にチャネル形
成領域となる。Then, low-concentration impurity regions 114 and 115 having a lower impurity concentration than the source region 112 and the drain region 113 are formed. And the gate electrode 111
A region indicated by 116 immediately below becomes a channel forming region in a self-aligned manner.

【００７１】なお、チャネル形成領域１１６とドレイン
領域１１３との間に配置された低濃度不純物領域１１５
は特にＬＤＤ（ライトドープドレイン領域）領域と呼ば
れ、チャネル形成領域１１６とドレイン領域１１３との
間に形成される高電界を緩和する効果を有する。The low-concentration impurity region 115 disposed between the channel formation region 116 and the drain region 113
Is particularly called an LDD (lightly doped drain region) region and has an effect of relaxing a high electric field formed between the channel formation region 116 and the drain region 113.

【００７２】また、チャネル形成領域１１６（厳密には
針状または柱状結晶の内部）は真性または実質的に真性
な領域で構成されている。真性または実質的に真性な領
域であるとは、活性化エネルギーがほぼ1/2 （フェルミ
レベルが禁制帯の中央に位置する）であり、かつ、スピ
ン密度よりも不純物濃度が低い領域であること、あるい
は意図的にＰやＢといった不純物を添加しないアンドー
プ領域であることを意味している。The channel forming region 116 (strictly, inside the needle-like or columnar crystal) is an intrinsic or substantially intrinsic region. An intrinsic or substantially intrinsic region is a region where the activation energy is almost half (the Fermi level is located at the center of the forbidden band) and the impurity concentration is lower than the spin density. Or an undoped region in which impurities such as P and B are not intentionally added.

【００７３】さらに、上記の不純物イオンの注入工程の
後、レーザー光または赤外光または紫外光の照射を行う
ことによって、イオン注入が行われた領域のアニールを
行う。この処理によって、添加イオンの活性化と、イオ
ン注入時に活性層が受けた損傷の回復が行なわれる。Further, after the above-described step of implanting the impurity ions, the region where the ion implantation has been performed is annealed by irradiating laser light, infrared light or ultraviolet light. This process activates the added ions and recovers the damage caused to the active layer during the ion implantation.

【００７４】また、水素化処理を300 〜350 ℃の温度範
囲で0.5 〜１時間行うと効果的である。この工程は活性
層からの水素脱離によって生成した不対結合手を再び水
素終端するものである。この工程を行なうと活性層中に
は 1×10²¹atoms / cm³ 以下、好ましくは 1×10¹⁵〜 1
×10²¹atoms / cm³ の濃度で水素が添加される。It is effective to carry out the hydrogenation treatment in a temperature range of 300 to 350 ° C. for 0.5 to 1 hour. In this step, dangling bonds generated by desorption of hydrogen from the active layer are terminated with hydrogen again. By performing this step, 1 × 10 ²¹ atoms / cm ³ or less, preferably 1 × 10 ¹⁵ to 1
Hydrogen is added at a concentration of × 10 ²¹ atoms / cm ³ .

【００７５】こうして図２（Ｂ）に示す状態が得られた
ら、次に層間絶縁膜１１７成膜する。層間絶縁膜１１７
は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、有機性
樹脂膜、またはそれらの膜の積層膜でもって構成され
る。（図２（Ｃ））When the state shown in FIG. 2B is obtained, an interlayer insulating film 117 is formed next. Interlayer insulating film 117
Is composed of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an organic resin film, or a laminated film of these films. (Fig. 2 (C))

【００７６】また、有機性樹脂膜であるポリイミドを用
いると、比誘電率が小さいので上下配線間の寄生容量を
低減することができる。また、スピンコート法で形成で
きるので容易に膜厚を稼ぐことができ、スループットの
向上が図れる。When polyimide, which is an organic resin film, is used, the relative dielectric constant is small, so that the parasitic capacitance between the upper and lower wirings can be reduced. Further, since the film can be formed by the spin coating method, the film thickness can be easily increased, and the throughput can be improved.

【００７７】次に、層間絶縁膜１１７コンタクトホール
の形成を行い、ソース電極１１８とドレイン電極１１９
とを形成する。さらに３５０℃の水素雰囲気中において
加熱処理を行うことにより、素子全体の水素化を行い、
図２（Ｃ）に示すＴＦＴが完成する。Next, a contact hole is formed in the interlayer insulating film 117, and the source electrode 118 and the drain electrode 119 are formed.
And are formed. Further, by performing a heat treatment in a hydrogen atmosphere at 350 ° C., hydrogenation of the entire device is performed.
The TFT shown in FIG. 2C is completed.

【００７８】図２（Ｃ）に示すＴＦＴは説明のため最も
単純な構造となっているが、本実施例の作製工程手順に
多少の変更・追加を加えることで適宜所望のＴＦＴ構造
とすることは容易である。Although the TFT shown in FIG. 2C has the simplest structure for the sake of explanation, a desired TFT structure can be obtained by making some changes and additions to the manufacturing process procedure of this embodiment. Is easy.

【００７９】ここで、本実施例に従って本発明者らが作
製した図２（Ｃ）に示される半導体装置の電気特性を図
６に示す。図６（Ａ）はＮチャネル型ＴＦＴの電気特性
（Id-Vg 特性) 、図６（Ｂ）はＰチャネル型ＴＦＴの電
気特性を示している。なお、Id-Vg 特性を示すグラフは
５点分の測定結果をまとめて表示する。FIG. 6 shows the electrical characteristics of the semiconductor device shown in FIG. 2C manufactured by the present inventors according to this embodiment. FIG. 6A shows the electrical characteristics (Id-Vg characteristics) of the N-channel TFT, and FIG. 6B shows the electrical characteristics of the P-channel TFT. Note that the graph showing the Id-Vg characteristics collectively displays the measurement results for five points.

【００８０】また、横軸のＶＧはゲイト電圧値、縦軸の
ＩＤはソース／ドレイン間を流れる電流値である。ま
た、６０１、６０３で示されるId-Vg 曲線はドレイン電
圧ＶＤ＝１Ｖの時の特性を示し、６０２、６０４で示さ
れるId-Vg 曲線はドレイン電圧ＶＤ＝５Ｖの時の特性を
示している。また、６０５、６０６はドレイン電圧ＶＤ
＝１Ｖの時のリーク電流を示している。Further, VG on the horizontal axis is a gate voltage value, and ID on the vertical axis is a current value flowing between the source and the drain. The Id-Vg curves 601 and 603 show the characteristics when the drain voltage VD = 1V, and the Id-Vg curves 602 and 604 show the characteristics when the drain voltage VD = 5V. 605 and 606 are drain voltages VD
The leakage current when = 1 V is shown.

【００８１】なお、オフ領域（図６（Ａ）では-1V 以
下、図６（Ｂ）では-1V 以上）のドレイン電流（Ioff)
と、オンおよびオフ領域のリーク電流(IG)は、殆どが 1
×10^-13 Ａ（測定下限界）以下であるので、図６
（Ａ）、（Ｂ）ではノイズと混同されてしまっている。The drain current (Ioff) in the off region (below -1 V in FIG. 6A and above -1 V in FIG. 6B).
And the leakage current (IG) in the on and off regions is almost 1
Since it is less than × 10 ^-13 A (lower limit of measurement), FIG.
(A) and (B) are confused with noise.

【００８２】ここで、図６（Ａ）、（Ｂ）に示される電
気特性から求めた、本発明によるＴＦＴの代表的な特性
パラメータを表１、表２に示す。なお、表１はＮチャネ
ル型ＴＦＴの電気特性（任意の20点測定）の結果であ
り、表２はＰチャネル型ＴＦＴの電気特性（任意の20点
測定）の結果を示している。Here, Tables 1 and 2 show typical characteristic parameters of the TFT according to the present invention obtained from the electric characteristics shown in FIGS. 6A and 6B. Table 1 shows the results of the electrical characteristics of the N-channel TFT (arbitrary 20-point measurement), and Table 2 shows the results of the electrical characteristics of the P-channel TFT (arbitrary 20-point measurement).

【００８３】[0083]

【表１】 [Table 1]

【００８４】[0084]

【表２】 [Table 2]

【００８５】表１、表２において特に注目すべき点は、
サブスレッショルド特性（Ｓ値、Ｓ-value）が60〜100m
V/dec の間に収まる程小さく、移動度（μFE、モビリテ
ィ）が150 〜400cm²/Vs という様に極めて大きいことで
ある。なお、本明細書中において移動度とは電界効果移
動度を意味する。The points to be particularly noted in Tables 1 and 2 are as follows.
Sub-threshold characteristic (S value, S-value) is 60-100m
It is small enough to fall within V / dec, and the mobility (μFE, mobility) is extremely large, such as 150 to 400 cm ² / Vs. Note that in this specification, mobility means field-effect mobility.

【００８６】これらの測定データは従来のＴＦＴでは達
成不可能な値であり、まさに本発明によるＴＦＴが単結
晶上に作製したＭＯＳＦＥＴに匹敵する極めて高性能な
ＴＦＴであることを証明している。These measured data are values that cannot be achieved by the conventional TFT, and just prove that the TFT according to the present invention is an extremely high performance TFT comparable to a MOSFET formed on a single crystal.

【００８７】また同時に、本発明によるＴＦＴは非常に
劣化に強いことが繰り返し測定による加速劣化試験によ
って確認されている。経験的には高速動作するＴＦＴは
劣化しやすいという欠点を有しているのだが、本発明に
よるＴＦＴは劣化もなく、極めて高い耐圧特性を有して
いることが判明している。At the same time, it has been confirmed by repeated acceleration measurements that the TFT according to the present invention is very resistant to deterioration. Empirically, a TFT operating at a high speed has a disadvantage that it is easily deteriorated, but it has been found that the TFT according to the present invention has no deterioration and has an extremely high withstand voltage characteristic.

【００８８】また、表１、表２には参考として平均値お
よび標準偏差（σ値）も記載する。標準偏差は平均値か
らの分散（バラツキ）の尺度として用いられる。一般的
には測定結果（母集団）が正規分布（ガウシアン分布）
に従うとすると、平均値を中心に±１σの内に全体の6
8.3％、±２σの内に95.4％、±３σの内に99.7％が入
ることが知られている。Tables 1 and 2 also show the average value and standard deviation (σ value) for reference. The standard deviation is used as a measure of the variance (variation) from the mean. Generally, the measurement result (population) is normally distributed (Gaussian distribution)
According to the above, the total 6 within ± 1σ around the average value
It is known that 95.4% falls within 8.3%, ± 2σ, and 99.7% falls within ± 3σ.

【００８９】本発明者らは、本実施例のＴＦＴ特性の分
散をより正確に評価するため、140個のＴＦＴを測定
し、その結果から平均値および照準偏差を求めた。その
結果、Ｓ値の平均値は87.1mV/dec(n-ch)、105.6mV/dec
(p-ch) であり、標準偏差は9.1(n-ch) 、25.3(p-ch)で
あった。また、移動度の平均値は277.8cm²/Vs(n-ch) 、
151.1cm²/Vs(p-ch) であり、標準偏差は43.6(n-ch)、1
2.7(p-ch)であった。The present inventors measured 140 TFTs in order to more accurately evaluate the dispersion of the TFT characteristics of the present embodiment, and obtained the average value and aiming deviation from the results. As a result, the average value of the S value was 87.1 mV / dec (n-ch), 105.6 mV / dec
(p-ch), and the standard deviation was 9.1 (n-ch) and 25.3 (p-ch). The average value of the mobility is 277.8 cm ² / Vs (n-ch),
151.1cm ² / Vs (p-ch), standard deviation is 43.6 (n-ch), 1
2.7 (p-ch).

【００９０】即ち、本発明を利用したＮチャネル型ＴＦ
Ｔにおいては、以下に示す様なＴＦＴ特性を得ることが
できる。 （１）Ｓ値のσ値が15mV/dec以内、好ましくは10mV/dec
以内に収まる。 （２）Ｓ値が90±45mV/dec以内、好ましくは90±30mV/d
ec以内に収まる。 （３）μFEのσ値が50cm²/Vs以内、好ましくは45cm²/Vs
以内に収まる。That is, an N-channel type TF utilizing the present invention
In T, the following TFT characteristics can be obtained. (1) The σ value of the S value is within 15 mV / dec, preferably 10 mV / dec
Within. (2) S value is within 90 ± 45mV / dec, preferably 90 ± 30mV / d
Fit within ec. (3) The σ value of μFE is within 50 cm ² / Vs, preferably 45 cm ² / Vs
Within.

【００９１】また、本発明を利用したＰチャネル型ＴＦ
Ｔにおいては、以下に示す様なＴＦＴ特性を得ることが
できる。 （１）Ｓ値のσ値が30mV/dec以内、好ましくは25mV/dec
以内に収まる。 （２）Ｓ値が 100±90mV/dec以内、好ましくは 100±75
mV/dec以内に収まる。 （３）μFEのσ値が20cm²/Vs以内、好ましくは15cm²/Vs
以内に収まる。Further, a P-channel type TF utilizing the present invention
In T, the following TFT characteristics can be obtained. (1) The σ value of the S value is within 30 mV / dec, preferably 25 mV / dec
Within. (2) S value is within 100 ± 90mV / dec, preferably 100 ± 75
It falls within mV / dec. (3) The μFE σ value is within 20 cm ² / Vs, preferably 15 cm ² / Vs
Within.

【００９２】以上の様に、本発明によるＴＦＴは極めて
優れた電気特性を実現するものであり、これまで単結晶
上に作製したＭＯＳＦＥＴのみが使用されていた様な複
雑なＳＲＡＭ回路やＤＲＡＭ回路等、高速動作を必要と
するロジック回路を構成することが可能である。As described above, the TFT according to the present invention realizes extremely excellent electric characteristics, and a complicated SRAM circuit, DRAM circuit, etc., in which only a MOSFET fabricated on a single crystal has been used so far. It is possible to configure a logic circuit requiring high-speed operation.

【００９３】また、本実施例ではシングルゲイト構造の
ＴＦＴの作製工程例のみを記載しているが、ダブルゲイ
ト構造のＴＦＴやそれ以上のゲイト電極を有するマルチ
ゲイト構造のＴＦＴに対しても適用することができる。Further, in this embodiment, only an example of a manufacturing process of a TFT having a single-gate structure is described, but the present invention is also applied to a TFT having a double-gate structure and a multi-gate TFT having a gate electrode more than that. be able to.

【００９４】また、本発明は活性層の結晶性を高めるこ
とで実現できるものであって、耐熱性が許す限りＴＦＴ
構造は問わずに実施することができる。The present invention can be realized by increasing the crystallinity of the active layer.
It can be implemented regardless of the structure.

【００９５】〔本発明で得られる結晶構造体に関する知
見〕本発明によって得られる結晶性珪素膜が図１４に示
される様な針状または柱状結晶の集合体でなる結晶構造
体であることは既に述べた。ここでは、本発明による結
晶構造体と他の方法で形成された結晶構造体との比較を
行なう。[Knowledge of Crystalline Structure Obtained by the Present Invention] It is already known that the crystalline silicon film obtained by the present invention is a crystalline structure composed of an aggregate of needle-like or columnar crystals as shown in FIG. Stated. Here, a comparison is made between the crystal structure according to the present invention and a crystal structure formed by another method.

【００９６】図１５に示す結晶構造体は、非晶質珪素膜
の結晶化条件を本発明とは異なるものとした場合の例で
ある。具体的には、窒素雰囲気中で600 ℃48時間の加熱
処理を行うことで非晶質珪素膜を結晶化し、900 〜1100
℃程度の温度で熱酸化処理を施してある。The crystal structure shown in FIG. 15 is an example in which the crystallization condition of the amorphous silicon film is different from that of the present invention. Specifically, the amorphous silicon film is crystallized by performing a heat treatment at 600 ° C. for 48 hours in a nitrogen atmosphere, and 900 to 1100
Thermal oxidation treatment is performed at a temperature of about ° C.

【００９７】以上の様にして形成した結晶性珪素膜は、
図１５に示す様に個々の結晶粒が大きく、不規則に分布
する粒界によって分割された状態となっている。The crystalline silicon film formed as described above
As shown in FIG. 15, individual crystal grains are large and are divided by irregularly distributed grain boundaries.

【００９８】図１５において、結晶粒１５０１は不規則
な粒界１５０２によって囲まれた状態となっている。従
って、実際に図１５に示す結晶構造体をＴＦＴの活性層
として利用すると、不規則な粒界１５０２によって生ず
るエネルギー障壁がキャリアの移動を阻害してしまう。In FIG. 15, a crystal grain 1501 is surrounded by an irregular grain boundary 1502. Therefore, when the crystal structure shown in FIG. 15 is actually used as the active layer of the TFT, the energy barrier generated by the irregular grain boundaries 1502 inhibits the movement of carriers.

【００９９】一方、図１４に示す様な結晶構造体は、図
１４に示す様に、結晶粒界１４０２がある程度の規則性
をもって配列した状態となっている。従って、針状また
は柱状結晶の内部において、キャリアの移動を阻害する
エネルギー障壁はないと考えられる。On the other hand, in a crystal structure as shown in FIG. 14, crystal grain boundaries 1402 are arranged with a certain degree of regularity as shown in FIG. Therefore, it is considered that there is no energy barrier that hinders the movement of carriers inside the acicular or columnar crystals.

【０１００】なお、本発明者らが針状または柱状結晶の
配列状態を１〜５万倍程度の広視野で観察した結果、針
状または柱状結晶がジグザグに進行する様な場合がある
ことが確認されている。これは、結晶成長がエネルギー
的に安定な方向へ向かうことに起因する現象であり、結
晶方向が転換した箇所には一種の粒界が形成されている
と推測される。As a result of observation by the present inventors of the arrangement state of the needle-like or columnar crystals in a wide field of view of about 10,000 to 50,000 times, the needle-like or columnar crystals may sometimes progress zigzag. Has been confirmed. This is a phenomenon caused by the fact that crystal growth proceeds in a direction that is stable in terms of energy, and it is assumed that a kind of grain boundary is formed at a portion where the crystal direction is changed.

【０１０１】しかしながら本発明者らは、針状または柱
状結晶の内部に生じうるこの粒界はエネルギー的に不活
性な双晶粒界の如きものではないかと推測している。即
ち、結晶方向は異なるが、整合性良く連続的に結合した
粒界であり、キャリアの移動を妨げる程のエネルギー障
壁とならない（実質的に粒界と見なされない）粒界であ
ると考えている。However, the present inventors speculate that this grain boundary, which may be formed inside the needle-like or columnar crystal, is like an energetically inert twin grain boundary. That is, it is considered that the grain boundary is a grain boundary which is different in crystal direction but is continuously bonded with good consistency, and does not become an energy barrier enough to hinder carrier movement (not substantially regarded as a grain boundary). I have.

【０１０２】以上の様に、一般的なプロセスで結晶化し
た結晶性珪素膜は図１５に示す様な結晶構造を有し、キ
ャリアの移動を遮る様に不規則な粒界が分布するため、
高い移動度を達成することが困難である。As described above, a crystalline silicon film crystallized by a general process has a crystal structure as shown in FIG. 15, and irregular grain boundaries are distributed so as to block carrier movement.
It is difficult to achieve high mobility.

【０１０３】しかしながら、本発明による結晶性珪素膜
は図１４に示す様な結晶構造を有し、結晶粒界に方向性
がある上、針状または柱状結晶の内部は実質的にエネル
ギー障壁となる粒界が存在しないと考えられる。即ち、
キャリアは何ら阻害されることなく結晶内部を移動する
ことが可能となるので、極めて高い移動度を達成するこ
とができる。However, the crystalline silicon film according to the present invention has a crystal structure as shown in FIG. 14 and has directionality in the crystal grain boundaries, and the inside of the needle-like or columnar crystal substantially serves as an energy barrier. It is considered that there is no grain boundary. That is,
Carriers can move inside the crystal without any hindrance, so that extremely high mobility can be achieved.

【０１０４】特に、本発明により得られる針状または柱
状結晶の注目すべき点は、凹凸や応力等に起因する歪み
を避けながら（結晶方向を変えながら）数十〜数百μｍ
もの距離を連続的に成長していくと考えられる点であ
る。In particular, the point of the needle-like or columnar crystals obtained by the present invention is that while avoiding distortion due to unevenness and stress, etc. (while changing the crystal direction) several tens to several hundreds μm
The point is that the distance is thought to grow continuously.

【０１０５】本発明者らの推測が正しければ、本発明に
よる結晶性珪素膜は結晶内部にキャリアトラップとなり
うる粒界を形成しないで成長していく、特殊な結晶の集
合体で構成される全く新しい結晶構造体であると言え
る。If the present inventors speculate correctly, the crystalline silicon film according to the present invention is formed of a special crystal aggregate which grows without forming a grain boundary which can serve as a carrier trap inside the crystal. It can be said that this is a new crystal structure.

【０１０６】〔実施例２〕本実施例は実施例１で示した
ＴＦＴでもってＣＭＯＳ回路を形成する例である。ＣＭ
ＯＳ回路は実施例１で示した様な構造のＮチャネル型Ｔ
ＦＴとＰチャネル型ＴＦＴとを相補的に組み合わせて構
成される。[Embodiment 2] This embodiment is an example in which a CMOS circuit is formed using the TFT shown in Embodiment 1. CM
The OS circuit has an N-channel type T having a structure as shown in the first embodiment.
The FT and the P-channel TFT are configured in a complementary manner.

【０１０７】本実施例におけるＣＭＯＳ回路の作製工程
の一実施例を図７、図８を用いて説明する。なお、本発
明により形成される結晶性珪素膜の応用範囲は広く、Ｃ
ＭＯＳ回路を形成する方法は本実施例に限ったものでは
ない。One embodiment of a process for manufacturing a CMOS circuit in this embodiment will be described with reference to FIGS. The application range of the crystalline silicon film formed by the present invention is wide, and C
The method of forming the MOS circuit is not limited to this embodiment.

【０１０８】まず実施例１に示す作製手順に従って、石
英基板７０１上に酸化珪素膜７０２を成膜し、その上に
結晶性珪素膜（図示せず）を得る。そしてそれをパター
ニングすることによりＮチャネル型ＴＦＴの活性層７０
３とＰチャネル型ＴＦＴの活性層７０４とを形成する。First, a silicon oxide film 702 is formed on a quartz substrate 701 according to the manufacturing procedure shown in Embodiment 1, and a crystalline silicon film (not shown) is obtained thereon. Then, the active layer 70 of the N-channel TFT is patterned by patterning it.
3 and an active layer 704 of a P-channel TFT.

【０１０９】活性層７０３、７０４を形成したらゲイト
絶縁膜７０５を成膜し、さらにハロゲン元素を含む雰囲
気における加熱処理を行なう。本実施例では処理条件を
実施例１と同じものとする。こうして、活性層７０３、
７０４は本発明の結晶構造体となり、良好な膜質と界面
を有するゲイト絶縁膜７０５が形成される。After forming the active layers 703 and 704, a gate insulating film 705 is formed, and a heat treatment is performed in an atmosphere containing a halogen element. In this embodiment, the processing conditions are the same as in the first embodiment. Thus, the active layer 703,
Reference numeral 704 denotes the crystal structure of the present invention, and a gate insulating film 705 having good film quality and an interface is formed.

【０１１０】次に、後にゲイト電極の原型を構成するア
ルミニウム膜（図示せず）を成膜し、パターニングして
アルミニウム膜のパターン７０６、７０７を形成する
（パターン形成後もパターニングに使用したレジストマ
スクは残しておく）。Next, an aluminum film (not shown) constituting the prototype of the gate electrode is formed and patterned to form aluminum film patterns 706 and 707 (resist mask used for patterning after pattern formation). Is kept).

【０１１１】こうして図７（Ａ）の状態が得られる。ア
ルミニウム膜のパターン７０６、７０７を形成したら、
次に、実施例１と同様の条件でもってアルミニウム膜の
パターン７０６、７０７の側面に多孔質の陽極酸化膜７
０８、７０９を形成する。本実施例ではこの多孔質の陽
極酸化膜７０８、７０９の膜厚を0.5 μｍとする。Thus, the state shown in FIG. 7A is obtained. After the patterns 706 and 707 of the aluminum film are formed,
Next, a porous anodic oxide film 7 is formed on the side surfaces of the aluminum film patterns 706 and 707 under the same conditions as in the first embodiment.
08 and 709 are formed. In this embodiment, the thickness of the porous anodic oxide films 708 and 709 is 0.5 μm.

【０１１２】さらに、実施例１と同様の条件でもって緻
密で強固な陽極酸化膜７１０、７１１の形成を行う。た
だし、本実施例ではこの膜厚が700 Åとなる様に到達電
圧を調節する。また、この工程によりゲイト電極７１
２、７１３が画定する。こうして図７（Ｂ）の様な状態
が得られる。Further, dense and strong anodic oxide films 710 and 711 are formed under the same conditions as in the first embodiment. However, in this embodiment, the attained voltage is adjusted so that the film thickness becomes 700 Å. In addition, the gate electrode 71
2, 713 are defined. Thus, a state as shown in FIG. 7B is obtained.

【０１１３】図７（Ｂ）の状態が得られたら、ゲイト絶
縁膜７０５をドライエッチング法によりエッチングす
る。このエッチング工程ではゲイト電極７１２、７１３
および多孔質状の陽極酸化膜７０８、７０９がマスクと
なって、その直下のみにゲイト絶縁膜が残存する。エッ
チング後に多孔質状の陽極酸化膜７０８、７０９を除去
すると図７（Ｃ）の状態となる。When the state shown in FIG. 7B is obtained, the gate insulating film 705 is etched by a dry etching method. In this etching step, the gate electrodes 712 and 713 are used.
The porous anodic oxide films 708 and 709 serve as a mask, and the gate insulating film remains only immediately below the mask. When the porous anodic oxide films 708 and 709 are removed after the etching, the state shown in FIG. 7C is obtained.

【０１１４】次に、Ｐチャネル型ＴＦＴを覆い隠す様に
してレジストマスク７１４を形成し、Ｎ型を付与する不
純物としてＰ（リン）イオンをドーピングする。このド
ーピングは、加速電圧50KeV 、ドーズ量 0.1〜 5×10¹³
atoms/cm² 、好ましくは 0.5〜 2×10¹³atoms/cm² atom
s/cm² で行なう。Next, a resist mask 714 is formed so as to cover the P-channel TFT, and P (phosphorus) ions are doped as an impurity for imparting N-type. This doping is performed at an acceleration voltage of 50 KeV and a dose of 0.1 to 5 × 10 ¹³
atoms / cm ² , preferably 0.5 to 2 × 10 ¹³ atoms / cm ² atom
Perform at s / cm ² .

【０１１５】このドーピング工程は比較的加速電圧が高
いため、Ｐイオンが露出したゲイト絶縁膜を通過して活
性層７０３へと打ち込まれる。その結果、７１５、７１
６で示される領域にＰイオンが添加される。（図７
（Ｃ））Since the doping step has a relatively high accelerating voltage, P ions are implanted into the active layer 703 through the exposed gate insulating film. As a result, 715, 71
P ions are added to a region indicated by reference numeral 6. (FIG. 7
(C))

【０１１６】次に、図７（Ｄ）に示すように再びＰイオ
ンの注入を行う。このＰイオンの注入は、加速電圧を 5
KeV と低めに設定し、ドーズ量を0.1 〜 1×10¹⁵atoms/
cm²、好ましくは 2〜 5×10¹⁴atoms/cm² とする。この
工程の結果、高濃度にＰイオンが添加された領域７１
７、７１８が形成される。Next, P ions are implanted again as shown in FIG. This P ion implantation reduces the accelerating voltage to 5
KeV is set low and the dose is 0.1 to 1 × 10 ¹⁵ atoms /
cm ² , preferably 2 to 5 × 10 ¹⁴ atoms / cm ² . As a result of this step, the region 71 where P ions are added at a high concentration
7, 718 are formed.

【０１１７】図７（Ｄ）に示す工程が終了した時点でＮ
チャネル型ＴＦＴの活性層が完成する。即ち、Ｎチャネ
ル型ＴＦＴのソース領域７１７、ドレイン領域７１８、
低濃度不純物領域（またはＬＤＤ領域）７１９、７２
０、チャネル形成領域７２１が画定する。At the time when the process shown in FIG.
The active layer of the channel type TFT is completed. That is, the source region 717, the drain region 718,
Low concentration impurity regions (or LDD regions) 719 and 72
0, a channel formation region 721 is defined.

【０１１８】次に、図８（Ａ）に示すように左側のＮチ
ャネル型ＴＦＴを覆うレジストマスク７２２を形成す
る。そして、図８（Ａ）に示す状態においてＰ型を付与
する不純物としてＢ（ボロン）イオンの注入を行う。こ
のＢイオンのドーピングもＰイオンの場合と同様に２度
に分けて行なう。Next, as shown in FIG. 8A, a resist mask 722 covering the left N-channel TFT is formed. Then, in the state shown in FIG. 8A, B (boron) ions are implanted as an impurity imparting P-type. This doping of B ions is also performed twice as in the case of P ions.

【０１１９】１度目のＢイオンのドーピングは加速電圧
30KeV 、ドーズ量を 0.1〜 5×10¹⁴atoms/cm² 、好まし
くは 0.5〜 2×10¹⁴atoms/cm² 程度とする。この工程に
より７２３、７２４で示される領域にＢイオンが添加さ
れる。（図８（Ａ））The first B ion doping is performed at an accelerating voltage.
30 KeV, and the dose is about 0.1 to 5 × 10 ¹⁴ atoms / cm ² , preferably about 0.5 to 2 × 10 ¹⁴ atoms / cm ² . By this step, B ions are added to the regions indicated by 723 and 724. (FIG. 8A)

【０１２０】２度目のＢイオンのドーピングは加速電圧
5KeV 、ドーズ量を 0.1〜 1×10¹⁵atoms/cm² 、好まし
くは 2〜 5×10¹⁴atoms/cm² 程度とする。この工程によ
り高濃度にＢイオンが添加された領域７２５、７２６が
形成される。（図８（Ｂ））The second B ion doping is performed at an accelerating voltage.
The dose is 5 KeV and the dose is about 0.1 to 1 × 10 ¹⁵ atoms / cm ² , preferably about 2 to 5 × 10 ¹⁴ atoms / cm ² . By this step, regions 725 and 726 to which B ions are added at a high concentration are formed. (FIG. 8 (B))

【０１２１】以上の工程によりＰチャネル型ＴＦＴのソ
ース領域７２５、ドレイン領域７２６、低濃度不純物領
域（またはＬＤＤ領域）７２７、７２８、チャネル形成
領域７２９が画定する。Through the above steps, a source region 725, a drain region 726, low-concentration impurity regions (or LDD regions) 727 and 728, and a channel formation region 729 of the P-channel TFT are defined.

【０１２２】次に、図８（Ｂ）に示す工程の終了後、レ
ジストマスク７２２を取り除き、基板全面にレーザー光
または赤外光や紫外光等の強光を照射する。この工程に
より添加された不純物イオンの活性化と、不純物イオン
が注入された領域の損傷の回復が行なわれる。Next, after the step shown in FIG. 8B, the resist mask 722 is removed, and the entire surface of the substrate is irradiated with laser light or strong light such as infrared light or ultraviolet light. The activation of the impurity ions added in this step and the recovery of the damage of the region into which the impurity ions have been implanted are performed.

【０１２３】次に、層間絶縁膜７３０を4000Åの厚さに
成膜する。層間絶縁膜７３０は酸化珪素膜、酸化窒化珪
素膜、窒化珪素膜、有機性樹脂膜のいずれでも良く、多
層構造としても良い。これら絶縁膜の成膜方法は、プラ
ズマＣＶＤ法、熱ＣＶＤ法、スピンコート法を用いれば
よい。Next, an interlayer insulating film 730 is formed to a thickness of 4000 °. The interlayer insulating film 730 may be any of a silicon oxide film, a silicon oxynitride film, a silicon nitride film, and an organic resin film, and may have a multilayer structure. As a method for forming these insulating films, a plasma CVD method, a thermal CVD method, or a spin coating method may be used.

【０１２４】次にコンタクトホールの形成を行い、Ｎチ
ャネル型ＴＦＴのソース電極７３１、Ｐチャネル型ＴＦ
Ｔのソース電極７３２を形成する。また、ドレイン電極
７３３はＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとで
共有する様な構成とすることでＣＭＯＳ回路が実現され
る。（図８（Ｃ））Next, a contact hole is formed, and the source electrode 731 of the N-channel TFT and the P-channel TF
A T source electrode 732 is formed. In addition, a CMOS circuit is realized by using a configuration in which the drain electrode 733 is shared by the N-channel TFT and the P-channel TFT. (FIG. 8 (C))

【０１２５】以上の様な過程を経て、図８（Ｃ）に示す
構造でなるＣＭＯＳ回路を作製することができる。ＣＭ
ＯＳ回路は最も単純な構成のインバータ回路であり、Ｃ
ＭＯＳインバータ回路を直列に奇数組接続して形成した
閉回路はリングオシレータと呼ばれ、半導体装置の動作
速度を評価する際に用いられる。Through the above process, a CMOS circuit having the structure shown in FIG. 8C can be manufactured. CM
The OS circuit is an inverter circuit having the simplest configuration.
A closed circuit formed by connecting an odd number of MOS inverter circuits in series is called a ring oscillator, and is used when evaluating the operation speed of a semiconductor device.

【０１２６】ここで図９（Ａ）に示す上面写真は、本実
施例に従って作製したＣＭＯＳ回路を組み合わせて構成
したリングオシレータ回路である。本発明者らは本発明
を利用して実際にアクティブマトリクス型液晶表示装置
を試作し、その駆動回路の動作性能をリングオシレータ
で確認した。Here, the top photograph shown in FIG. 9A is a ring oscillator circuit formed by combining CMOS circuits manufactured according to this embodiment. The present inventors made a prototype of an active matrix type liquid crystal display device using the present invention, and confirmed the operation performance of the driving circuit using a ring oscillator.

【０１２７】なお、図９（Ａ）に示すリングオシレータ
を構成するＣＭＯＳ回路のゲイト電極幅は約0.6 μｍと
細く、チャネル形成領域は通常ならば短チャネル効果が
発生する程度にまで微細化されている。Note that the gate electrode width of the CMOS circuit forming the ring oscillator shown in FIG. 9A is as thin as about 0.6 μm, and the channel formation region is usually miniaturized to such an extent that a short channel effect occurs. I have.

【０１２８】また、図９（Ｂ）には参考としてシフトレ
ジスタ回路の写真を示す。図９（Ｂ）に示すシフトレジ
スタ回路は試作した周辺駆動回路を構成する重要な回路
の一つであり、画素領域のアドレスを指定するロジック
回路である。特に、水平走査用（ソース側用）シフトレ
ジスタ回路は実動作時に数ＭＨｚ〜数十ＭＨｚ程度の非
常に高い周波数での駆動を要求される。FIG. 9B shows a photograph of the shift register circuit for reference. The shift register circuit illustrated in FIG. 9B is one of important circuits included in a peripheral driver circuit that is prototyped, and is a logic circuit that specifies an address of a pixel region. In particular, the shift register circuit for horizontal scanning (for the source side) is required to be driven at a very high frequency of about several MHz to several tens MHz in actual operation.

【０１２９】ここで図９（Ａ）に示すリングオシレータ
回路の発振周波数を調べた結果を図１０に示す。測定は
９、１９、５１組（段）のＣＭＯＳ回路を接続したリン
グオシレータで行い、電源電圧と発振周波数の関係を求
めた。なお、図１０に示す結果は平均データである。FIG. 10 shows the result of examining the oscillation frequency of the ring oscillator circuit shown in FIG. 9A. The measurement was performed using a ring oscillator to which 9, 19, and 51 sets (stages) of CMOS circuits were connected, and the relationship between the power supply voltage and the oscillation frequency was obtained. The results shown in FIG. 10 are average data.

【０１３０】図１０によると、例えば電源電圧５Ｖ、９
段のリングオシレータは402 ＭＨｚの発振周波数を実現
しており、極めて動作速度が速いことが判る。また、本
発明者らは９段のリングオシレータを用いて、最大発振
周波数454.37ＭＨｚ（電源電圧3.3 Ｖ）、539.51ＭＨｚ
（電源電圧５Ｖ）というデータを得ている。なお、参考
までに最大周波数データを測定した際の周波数特性を図
１１に示す。According to FIG. 10, for example, a power supply voltage of 5 V, 9
The ring oscillator of the stage realizes an oscillation frequency of 402 MHz, which indicates that the operating speed is extremely high. In addition, the present inventors use a nine-stage ring oscillator to generate a maximum oscillation frequency of 454.37 MHz (power supply voltage 3.3 V) and 539.51 MHz.
(Power supply voltage 5 V). FIG. 11 shows frequency characteristics when the maximum frequency data is measured for reference.

【０１３１】これらの値は従来の作製工程で作製したリ
ングオシレータに比べて２０倍近い動作速度を有するこ
とを意味している。また、１〜５Ｖの範囲で電源電圧を
振っても常に数十〜数百ＭＨｚの発振周波数を実現して
いる。These values indicate that the operating speed is almost 20 times as high as that of the ring oscillator manufactured by the conventional manufacturing process. Further, even when the power supply voltage is varied in the range of 1 to 5 V, an oscillation frequency of several tens to several hundreds MHz is always realized.

【０１３２】以上の様に、本発明を利用したＣＭＯＳ回
路は回路設計上やむを得ず付加価値が加わった状況にお
いても、問題なく高速動作させることが可能であり、あ
らゆるロジック回路の要求に応える性能を有している。As described above, the CMOS circuit using the present invention can be operated at high speed without any problem even in a situation where added value is unavoidably added in circuit design, and has a performance that meets the demands of all logic circuits. doing.

【０１３３】さらに、チャネル長が0.6 μｍと極めて微
細化されているにも拘わらず、本実施例に示した様な極
めて高速な動作にも耐えうる高い耐圧特性をも有してい
ることは、本発明によるＴＦＴが短チャネル効果に殆ど
影響されず、極めて高い信頼性を有していることを意味
している。Further, despite having a very small channel length of 0.6 μm, it also has a high withstand voltage characteristic capable of withstanding extremely high-speed operation as shown in this embodiment. This means that the TFT according to the present invention is hardly affected by the short channel effect and has extremely high reliability.

【０１３４】〔本発明の構成から導かれる推察〕実施例
１および実施例２に実験データをもって示した様に、本
発明に従って作製したＴＦＴは極めて高い性能（高速動
作特性、高耐圧特性）を実現している。また、この様な
高速動作特性を有していながら劣化に強いという特徴
は、経験的にも特異な現象と言える。そこで、本発明者
らは本発明によるＴＦＴが何故これほどまで耐劣化性に
優れているかを考察し、そこから一つの理論を推察した
ので以下に記載する。[Inference derived from the configuration of the present invention] As shown by the experimental data in Examples 1 and 2, the TFT manufactured according to the present invention achieves extremely high performance (high-speed operation characteristics, high withstand voltage characteristics). doing. Further, the characteristic of having such high-speed operation characteristics but being resistant to deterioration can be said to be a peculiar phenomenon from experience. Therefore, the present inventors have considered why the TFT according to the present invention is so excellent in deterioration resistance, and have deduced one theory therefrom, which will be described below.

【０１３５】本発明者らは、本発明によるＴＦＴの耐圧
が高い理由として針状または柱状結晶の結晶粒界の影響
を重視した。即ち、本発明者らはチャネル形成領域に局
部的に存在する結晶粒界（酸化物領域と予想される）が
ソース領域とドレイン領域の間、特にチャネル形成領域
とドレイン領域との間にかかる高電界を効果的に緩和し
ていると推測した。The present inventors have focused on the influence of the crystal grain boundaries of needle-like or columnar crystals as the reason why the breakdown voltage of the TFT according to the present invention is high. That is, the present inventors have found that a crystal grain boundary (presumed to be an oxide region) locally present in the channel formation region is high between the source region and the drain region, particularly, between the channel formation region and the drain region. It was speculated that the electric field was effectively relaxed.

【０１３６】具体的には、結晶粒界が特にドレイン領域
から広がる空乏層電荷により形成される電界を抑え、ド
レイン電圧が高くなった状態（ドレイン側空乏層電荷が
増加した状態）においても、ソース側の拡散電位を変化
させない様に機能していると考えたのである。More specifically, the electric field formed by the depletion layer charge, in which the crystal grain boundary particularly spreads from the drain region, is suppressed, and even when the drain voltage is high (when the drain-side depletion layer charge is increased), the source is low. It was thought that it worked so as not to change the diffusion potential on the side.

【０１３７】以上をまとめると、本発明による結晶性珪
素膜を活性層に活用した場合、チャネル形成領域は以下
の構成を満たしていると見なせる。 （１）キャリアが移動する（キャリアにとって）実質的
に真性な領域（針状または柱状結晶の内部）が存在す
る。 （２）キャリアの移動を抑制する又はチャネル方向（ソ
ース−ドレイン間を結ぶ方向）にかかる電界を緩和する
エネルギー障壁が存在する。In summary, when the crystalline silicon film according to the present invention is used for the active layer, it can be considered that the channel formation region satisfies the following configuration. (1) There is a substantially intrinsic region (within a needle or columnar crystal) where the carrier moves (for the carrier). (2) There is an energy barrier that suppresses the movement of carriers or reduces the electric field applied in the channel direction (the direction connecting the source and the drain).

【０１３８】従って、上記２つの構成を満たす、換言す
ればキャリアにとって実質的に真性なチャネル形成領域
と、局部的に形成されたエネルギー障壁とを有する構成
とすることで本発明が示す様な優れた特性のＴＦＴを作
製しうると考えられる。Therefore, by adopting a structure that satisfies the above two structures, in other words, a structure having a channel formation region that is substantially intrinsic to the carrier and a locally formed energy barrier, the present invention has an excellent effect. It is considered that a TFT having the above characteristics can be manufactured.

【０１３９】以上の構成は、多少の推測を交えてではあ
るが、本発明者らの実験データから導かれるものであ
る。そこで、本発明者らはこの構成を人為的に創り出す
ことで同様の効果を得ることができるのではないかと予
想した。The above configuration is derived from experimental data of the present inventors, though with some inference. Therefore, the present inventors have anticipated that a similar effect can be obtained by artificially creating this configuration.

【０１４０】その結果、本発明者らは短チャネル効果の
抑制に効果的な構成を提案するに至った。ここではその
概略について、以下に記載する。なお、以下に記載する
考察は現状においては推測の範囲に止まるものである。As a result, the present inventors have proposed an effective configuration for suppressing the short channel effect. Here, the outline is described below. Note that the considerations described below are currently limited to speculation.

【０１４１】短チャネル効果とは、しきい値電圧の低
下、パンチスルー現象に伴う耐圧の劣化およびサブスレ
ッショルド特性の劣化などの総称である。特に問題とな
るパンチスルー現象はドレイン側の空乏層がソース領域
にまで広がることでソース側の拡散電位が低下し、ソー
ス／ドレイン間に貫通電流が流れる現象である。The short channel effect is a general term for a decrease in threshold voltage, a deterioration in breakdown voltage due to a punch-through phenomenon, a deterioration in subthreshold characteristics, and the like. The punch-through phenomenon that is particularly problematic is a phenomenon in which the drain-side depletion layer spreads to the source region, so that the diffusion potential on the source side decreases and a through current flows between the source and the drain.

【０１４２】そこで本発明者らは本発明の結晶粒界の効
果に注目して、チャネル長が0.01〜2 μｍ程度の短チャ
ネルＴＦＴにおいては、チャネル形成領域に対して人為
的かつ局部的に不純物領域を設けることで、ドレイン側
の空乏層の広がりを抑制する効果が得られると推測し
た。Therefore, the present inventors pay attention to the effect of the crystal grain boundary of the present invention, and in a short channel TFT having a channel length of about 0.01 to 2 μm, the impurity is artificially and locally added to the channel formation region. It was presumed that the effect of suppressing the spread of the depletion layer on the drain side was obtained by providing the region.

【０１４３】この様な構成は活性層を図１２に示す様な
構成とすることで達成できると考えられる。図１２
（Ａ）において、１２０１はソース領域、１２０２はド
レイン領域、１２０３はチャネル形成領域であり、チャ
ネル形成領域１２０３の中には人為的に不純物領域１２
０４が形成される。また、チャネル形成領域１２０３
中、不純物領域１２０４以外の領域１２０５は、実質的
に真性な領域であり、キャリアが移動する領域となる。It is considered that such a structure can be achieved by forming the active layer as shown in FIG. FIG.
12A, reference numeral 1201 denotes a source region; 1202, a drain region; 1203, a channel formation region;
04 is formed. In addition, a channel formation region 1203
In the middle, the region 1205 other than the impurity region 1204 is a substantially intrinsic region and is a region where carriers move.

【０１４４】ここで図１２（Ａ）に示す構造は、図１４
に示す本発明の結晶構造体を模した構造である点が重要
である。即ち、図１４の１４０２で示される結晶粒界は
図１２（Ａ）の不純物領域１２０４に相当し、図１４の
針状または柱状結晶１４０１は図１２（Ａ）のキャリア
が移動する領域１２０５に相当するのである。Here, the structure shown in FIG.
It is important that the structure simulates the crystal structure of the present invention shown in FIG. That is, the crystal grain boundary indicated by 1402 in FIG. 14 corresponds to the impurity region 1204 in FIG. 12A, and the needle-like or columnar crystal 1401 in FIG. 14 corresponds to the region 1205 in FIG. You do it.

【０１４５】従って、チャネル形成領域１２０３内に配
置された不純物領域１２０４はチャネル形成領域内に局
部的にビルトインポテンシャル（エネルギー障壁とも言
える）の大きい領域を形成し、そのエネルギー障壁によ
ってドレイン側空乏層の広がりを効果的に抑制すると推
測できる。Therefore, impurity region 1204 arranged in channel formation region 1203 locally forms a region having a large built-in potential (also referred to as an energy barrier) in the channel formation region. It can be assumed that the spread is effectively suppressed.

【０１４６】また、図１２（Ａ）をＡ−Ａ’で切断した
断面図を図１２（Ｂ）に示す。１２０６は絶縁表面を有
する基板である。また、図１２（Ａ）をＢ−Ｂ’で切断
した断面図を図１２（Ｃ）に示す。FIG. 12B is a sectional view taken along the line AA ′ of FIG. Reference numeral 1206 denotes a substrate having an insulating surface. FIG. 12C is a cross-sectional view taken along a line BB ′ in FIG.

【０１４７】なお、図１２（Ｃ）においてｗpi,nは不純
物領域１２０４の幅を表し、ｗpa,mはキャリアが移動す
る領域の幅を表す。ここでｎ、ｍはチャネル形成領域１
２０３内において、ｗpi,nがｎ番目の不純物領域の幅で
あり、ｗpa,mがｍ番目のキャリアが移動する領域である
ことを意味している。In FIG. 12C, wpi, n represents the width of the impurity region 1204, and wpa, m represents the width of the region where carriers move. Here, n and m are channel formation regions 1
In 203, wpi, n is the width of the n-th impurity region, and wpa, m means the region where the m-th carrier moves.

【０１４８】従って、本発明によるＴＦＴの実際の電界
効果移動度は次式に示す理論式に実効的なチャネル幅Ｗ
pa（ｗpa,mを１〜ｍまで加えた総和）を代入しなくては
ならない。Therefore, the actual field-effect mobility of the TFT according to the present invention is calculated by the following formula, which is an effective channel width W.
pa (the sum of wpa, m plus 1 to m) must be substituted.

【０１４９】 μFE＝１/ Ｃox（ΔＩｄ/ ΔＶｇ）・１/ Ｖｄ・Ｌ/ Ｗ ここでＣoxはゲイト酸化膜容量、ΔＩｄ、ΔＶｇはそれ
ぞれドレイン電流Ｉｄとゲイト電圧Ｖｇの変化量、Ｖｄ
はドレイン電圧、Ｌ、Ｗはそれぞれチャネル長およびチ
ャネル幅である。ΜFE = 1 / Cox (ΔId / ΔVg) · 1 / Vd · L / W Here, Cox is the gate oxide film capacitance, ΔId and ΔVg are the amounts of change in the drain current Id and the gate voltage Vg, Vd, respectively.
Is the drain voltage, and L and W are the channel length and channel width, respectively.

【０１５０】しかしながら、実効的なチャネル幅Ｗpaを
測定することは現実的に不可能であるため、本明細書中
の電界効果移動度はチャネル幅の設計値Ｗを代入して求
めている。即ち、実際の移動度よりも小さい値が得られ
ていると考えられる。However, since it is practically impossible to measure the effective channel width Wpa, the field-effect mobility in this specification is obtained by substituting the design value W of the channel width. That is, it is considered that a value smaller than the actual mobility is obtained.

【０１５１】また、不純物領域を図１２（Ａ）に示す様
な配置で設けることは移動度の向上に対して非常に大き
な意味があると予想される。その理由について以下に説
明する。It is expected that providing the impurity regions in the arrangement as shown in FIG. 12A has a very significant effect on the improvement of the mobility. The reason will be described below.

【０１５２】移動度（μFE) は半導体膜（ここでは珪素
膜を例にとる）中のキャリアの散乱によって決まるが、
珪素膜における散乱は格子散乱と不純物散乱とに大別さ
れる。これらが影響し合って形成される全体的な移動度
μは次式で表される。Although the mobility (μFE) is determined by the scattering of carriers in a semiconductor film (here, a silicon film is taken as an example),
Scattering in a silicon film is roughly classified into lattice scattering and impurity scattering. The overall mobility μ formed by these influences is expressed by the following equation.

【０１５３】[0153]

【数１】 (Equation 1)

【０１５４】この数１で示される式は、全体的な移動度
μが、格子散乱の影響を受けた場合の移動度μ_l （ _lは
lattice を意味する) の逆数および不純物散乱の影響を
受けた場合の移動度μ_i （ _iはimpurityを意味する) の
逆数の和に反比例することを意味している。また、格子
散乱および不純物散乱は各々次式で表される。[0154] The equation expressed by the equation (1) indicates that the overall mobility μ is a mobility μ _l ( _l is
means inversely proportional to the sum of the reciprocal of lattice () and the reciprocal of mobility μ _i ( _i means impurity) under the influence of impurity scattering. The lattice scattering and the impurity scattering are respectively represented by the following equations.

【０１５５】[0155]

【数２】 (Equation 2)

【０１５６】[0156]

【数３】 (Equation 3)

【０１５７】これらの式によると、チャネル形成領域全
体に均一に不純物が添加された状態では不純物散乱の影
響を受けて移動度を稼ぐことができない。しかしなが
ら、図１２に示す構成の場合、局部的に不純物領域を形
成しているので、キャリアが移動する領域には不純物が
添加されず、キャリアにとって実質的に真性である。According to these equations, when impurities are uniformly added to the entire channel formation region, mobility cannot be increased due to the influence of impurity scattering. However, in the case of the structure shown in FIG. 12, since the impurity region is locally formed, no impurity is added to the region where the carrier moves, and the region is substantially intrinsic to the carrier.

【０１５８】即ち、理論的には数３においてイオン化し
た不純物の濃度Ｎ_i を限りなく０に近づけることを意味
するため、移動度μ_i は限りなく無限大に近づいていく
ことになる。即ち、数１において１／μ_i の項を無視す
ることができる程度にまで不純物を減少させることを意
味するので全体の移動度μは限りなく移動度μ_l に近づ
いていくと推測される。[0158] That is, it means that the closer to 0 without limit concentration N _i of impurities ionized in the number 3 in theory, the mobility mu _i will be approaching infinity as possible. That is, the overall mobility mu it means that the impurities are reduced to the extent that can be ignored to the section 1 / mu _i In Equation 1 is estimated that approaches the mobility mu _l as possible.

【０１５９】また、図１２（Ａ）において不純物領域１
２０４がチャネル方向と概略平行となる様に配置されて
いることは重要である。この様な配置は、図１４に示し
た針状または柱状結晶の結晶粒界の延びる方向と、チャ
ネル方向とが一致した場合に相当する。In FIG. 12A, impurity region 1 is formed.
It is important that 204 be arranged substantially parallel to the channel direction. Such an arrangement corresponds to the case where the direction in which the crystal grain boundary of the needle-like or columnar crystal extends as shown in FIG. 14 matches the channel direction.

【０１６０】この様な配置とした場合、不純物領域１２
０４は「良性の結晶粒界」として振る舞うと予想される
ので、キャリアを捕獲することなく、レールの様な役割
を果してキャリアに移動方向を規定すると推測される。
このことは、キャリア同士の衝突による散乱の影響を低
減する上で非常に重要な構成である。In such an arrangement, impurity region 12
Since 04 is expected to behave as a “benign crystal grain boundary”, it is presumed that the carrier acts as a rail and regulates the moving direction of the carrier without capturing the carrier.
This is a very important configuration for reducing the influence of scattering caused by collision between carriers.

【０１６１】また、以上の様な構成とすることで、短チ
ャネル効果の一つであるしきい値電圧の低下も抑制でき
ると予想される。これはチャネル幅が極端に狭くなった
時に生じる狭チャネル効果を、不純物領域間で人為的に
引き起こすことが可能であるという推論に基づく予想で
ある。It is expected that the above-described configuration can also suppress a decrease in threshold voltage, which is one of the short channel effects. This is a prediction based on the inference that a narrow channel effect generated when the channel width becomes extremely narrow can be artificially caused between impurity regions.

【０１６２】また、前述の様にドレイン側空乏層の広が
りを抑制することでパンチスルー現象を防止することが
可能と考えられるが、パンチスルー現象を防止すること
で耐圧の向上と共にサブスレッショルド特性（Ｓ値）の
向上も望める。It is considered that the punch-through phenomenon can be prevented by suppressing the spread of the drain-side depletion layer as described above. However, by preventing the punch-through phenomenon, the breakdown voltage can be improved and the sub-threshold characteristic can be improved. (S value) can also be improved.

【０１６３】サブスレッショルド特性の向上は、本構成
を用いることでドレイン側空乏層の占める体積を減じる
ことができるという推論から以下の様に説明できる。The improvement of the subthreshold characteristic can be explained as follows from the inference that the volume occupied by the drain-side depletion layer can be reduced by using this configuration.

【０１６４】図１２（Ａ）で示す構成とした時に、効果
的に空乏層の広がりが抑制されるならば、ドレイン側空
乏層の占める体積を大幅に減じることが可能でなはずで
ある。従って、総合的な空乏層電荷を小さくできるた
め、空乏層容量を小さくできると考えられる。ここで、
Ｓ値を導出する式は次の近似式で表される。In the structure shown in FIG. 12A, if the expansion of the depletion layer is effectively suppressed, the volume occupied by the drain-side depletion layer should be able to be significantly reduced. Therefore, it is considered that the total depletion layer charge can be reduced, and the depletion layer capacitance can be reduced. here,
An expression for deriving the S value is represented by the following approximate expression.

【０１６５】[0165]

【数４】 (Equation 4)

【０１６６】数４において、ｋはボルツマン定数、Ｔは
絶対温度、ｑは電荷量、Ｃd は空乏層容量、Ｃitは界面
準位の等価容量、Ｃoxはゲイト酸化膜容量である。従っ
て、本構成では空乏層容量Ｃd および界面準位の等価容
量Ｃitを０に可能な限り近づけることで、Ｃd ＝Ｃit＝
０となる理想状態、即ちＳ値が60mV/decade となる半導
体装置を実現できる可能性がある。In Equation 4, k is the Boltzmann constant, T is the absolute temperature, q is the electric charge, Cd is the depletion layer capacity, Cit is the interface level equivalent capacity, and Cox is the gate oxide film capacity. Therefore, in the present configuration, by making the depletion layer capacitance Cd and the equivalent capacitance Cit of the interface state as close to 0 as possible, Cd = Cit =
There is a possibility that a semiconductor device having an ideal state of 0, that is, a S value of 60 mV / decade can be realized.

【０１６７】ただし、数４に示される式はＳ値を導出す
るための近似式であり、ＴＦＴではこの近似式に従わず
に60mV/decade 以下の測定値が得られることもある。However, the expression shown in Expression 4 is an approximate expression for deriving the S value, and a measured value of 60 mV / decade or less may be obtained by the TFT without following this approximate expression.

【０１６８】ところで、本発明から推測される本構成で
は、本発明の結晶粒界に相当する不純物領域として酸素
以外に窒素や炭素を用いても良い。これは、本構成の目
的がチャネル形成領域に対して人為的にエネルギー障壁
を配置することにあるからである。Incidentally, in the present configuration deduced from the present invention, nitrogen or carbon other than oxygen may be used as the impurity region corresponding to the crystal grain boundary of the present invention. This is because the purpose of this configuration is to artificially arrange an energy barrier in the channel formation region.

【０１６９】従って、エネルギー障壁を形成するという
観点から考えれば、反転層の導電型と逆の導電型を持つ
不純物領域でも効果があると言えよう。即ち、Ｎチャネ
ル型半導体装置ならばＢイオンを、Ｐチャネル型半導体
装置ならばＰイオンを用いて不純物領域を形成すれば良
いと言える。Therefore, from the viewpoint of forming an energy barrier, it can be said that an effect is obtained even in an impurity region having a conductivity type opposite to the conductivity type of the inversion layer. That is, it can be said that the impurity region may be formed using B ions in the case of an N-channel semiconductor device and P ions in the case of a P-channel semiconductor device.

【０１７０】また、不純物領域をＰまたはＢイオンで構
成する場合、添加する不純物イオンの濃度で直接的にし
きい値制御を行なうことも可能である。When the impurity region is composed of P or B ions, the threshold value can be directly controlled by the concentration of the impurity ions to be added.

【０１７１】以上の様に、本構成は本明細書で開示する
発明の構成および実験事実をもとに本発明者らの推測に
より導かれた技術である。本構成を実施することで、チ
ャネル長が極めて短いディープサブミクロン領域の半導
体装置で問題となる短チャネル効果を効果的に抑制する
ことができると推測される。As described above, this configuration is a technique derived by the present inventors' guess based on the configuration and the experimental facts of the invention disclosed in this specification. It is presumed that by implementing this configuration, it is possible to effectively suppress the short channel effect which is a problem in a semiconductor device in a deep submicron region having a very short channel length.

【０１７２】〔実施例３〕本実施例では実施例１に示し
た作製工程とは別の工程例を示す。具体的には活性層を
形成する前に、結晶性珪素膜に対してハロゲン元素を含
む雰囲気における加熱処理を施し、ニッケルをゲッタリ
ング除去する。[Embodiment 3] In this embodiment, a process example different from the manufacturing process shown in Embodiment 1 will be described. Specifically, before forming the active layer, the crystalline silicon film is subjected to a heat treatment in an atmosphere containing a halogen element to remove nickel by gettering.

【０１７３】本実施例に示す工程を実施例１と組み合わ
せることで活性層中のニッケル濃度をさらに効果的に低
減することが可能である。By combining the steps shown in this embodiment with the first embodiment, the nickel concentration in the active layer can be more effectively reduced.

【０１７４】また、700 ℃を超える加熱処理によって結
晶性珪素膜の膜厚が減少するため、活性層を薄くする効
果もある。膜厚が薄くなると移動度の向上やオフ電流の
低減といった効果が期待できる。Further, since the thickness of the crystalline silicon film is reduced by the heat treatment at a temperature exceeding 700 ° C., there is also an effect of making the active layer thin. When the film thickness is reduced, effects such as improvement in mobility and reduction in off-state current can be expected.

【０１７５】〔実施例４〕本実施例では実施例１に示し
た作製工程とは別の工程例を示す。具体的には実施例１
において、ゲイト絶縁膜１０７を成膜する工程を省略
し、活性層を形成した直後にハロゲン元素を含む雰囲気
での加熱処理を施す。[Embodiment 4] In this embodiment, a process example different from the manufacturing process shown in Embodiment 1 will be described. Specifically, Example 1
In this case, the step of forming the gate insulating film 107 is omitted, and a heat treatment in an atmosphere containing a halogen element is performed immediately after the formation of the active layer.

【０１７６】この時形成された熱酸化膜に対して、実施
例１と同様に窒素雰囲気中でアニールすることで膜質を
改善することができる。この場合、この様な熱酸化膜の
みでゲイト絶縁膜を構成することが可能である。また、
熱酸化膜の膜厚は加熱処理の条件を調節することで100
〜1500Å（代表的には500 〜1000Å）の範囲で形成でき
る。By annealing the thermal oxide film formed at this time in a nitrogen atmosphere in the same manner as in the first embodiment, the film quality can be improved. In this case, it is possible to form a gate insulating film only with such a thermal oxide film. Also,
The thickness of the thermal oxide film can be adjusted to 100 by adjusting the heat treatment conditions.
It can be formed in the range of 11500Å (typically 500 1000Å).

【０１７７】熱酸化膜のみでゲイト絶縁膜を構成すると
高速動作の可能な半導体装置を作製できる点と、ゲイト
絶縁膜の成膜工程を簡略化できる点に特徴がある。ただ
し、膜厚を均一に形成することが困難な場合が多い。When the gate insulating film is constituted only by the thermal oxide film, it is characterized in that a semiconductor device capable of high-speed operation can be manufactured and that the step of forming the gate insulating film can be simplified. However, it is often difficult to form a uniform film thickness.

【０１７８】また、上記工程で形成された熱酸化膜の上
に気相法により絶縁膜を堆積して、それらの積層膜をも
ってゲイト絶縁膜とすることも可能である。その場合、
ゲイト耐圧が向上するが、熱酸化膜と気相法による膜と
の界面を清浄にしておくことが重要である。It is also possible to deposit an insulating film by a vapor phase method on the thermal oxide film formed in the above-mentioned steps, and to use the laminated film as a gate insulating film. In that case,
Although the gate breakdown voltage is improved, it is important to keep the interface between the thermal oxide film and the film formed by the gas phase method clean.

【０１７９】また、上記工程を金属元素（特にニッケ
ル）の除去工程として見なし、上記工程で形成された熱
酸化膜を除去して、再度熱酸化膜を形成してゲイト絶縁
膜とすることもできる。また、熱酸化膜を除去した後、
活性層上に気相法によってゲイト絶縁膜を形成すること
もできる。この場合、活性層とゲイト絶縁膜の界面に存
在する余計な不純物の濃度を低減することが可能である
が、活性層表面の清浄度に注意しなくてはならない。The above process can be regarded as a process for removing metal elements (particularly nickel), and the thermal oxide film formed in the above process can be removed and a thermal oxide film can be formed again to form a gate insulating film. . Also, after removing the thermal oxide film,
A gate insulating film can be formed on the active layer by a vapor phase method. In this case, it is possible to reduce the concentration of unnecessary impurities existing at the interface between the active layer and the gate insulating film, but it is necessary to pay attention to the cleanliness of the active layer surface.

【０１８０】〔実施例５〕本実施例では、本発明を応用
して作製したＴＦＴをＤＲＡＭ（Dynamic RondomAccess
Memory）およびＳＲＡＭ（Static Rondom Access Memo
ry ）に応用した例について説明する。説明には図１６
を用いることとする。[Embodiment 5] In this embodiment, a TFT manufactured by applying the present invention is applied to a DRAM (Dynamic Rondom Access).
Memory) and SRAM (Static Rondom Access Memo)
ry) will be described. Figure 16 for explanation
Shall be used.

【０１８１】ＤＲＡＭは記憶する情報を電荷としてコン
デンサに蓄える形式のメモリである。コンデンサへの情
報としての電荷の出し入れは、コンデンサに直列に接続
されたＴＦＴによって制御される。ＤＲＡＭの１個のメ
モリセルを構成するＴＦＴとコンデンサの回路を図１６
（Ａ）に示す。A DRAM is a type of memory in which information to be stored is stored as electric charges in a capacitor. The transfer of charge as information to and from the capacitor is controlled by a TFT connected in series to the capacitor. FIG. 16 shows a circuit of a TFT and a capacitor constituting one memory cell of a DRAM.
It is shown in (A).

【０１８２】ワード線１６０１によってゲイト信号を与
えられると、１６０３で示されるＴＦＴは導通状態とな
る。この状態でビット線１６０２側からコンデンサ１６
０４に電荷が充電されて情報を読み込んだり、充電した
コンデンサから電荷を取り出して情報を読みだしたりす
る。即ち、このコンデンサに蓄積された電荷をＴＦＴに
より書き込んだり、読み出したりすることで記憶素子と
しての機能を有することになる。When a gate signal is supplied by the word line 1601, the TFT indicated by 1603 is turned on. In this state, the capacitor 16
The information is read out when the electric charge is charged in 04, or the information is read out by extracting the electric charge from the charged capacitor. That is, the charge stored in the capacitor is written or read by the TFT, thereby having a function as a storage element.

【０１８３】ＤＲＡＭの特徴は１個のメモリを構成する
素子数がＴＦＴとコンデンサだけで非常に少ないので、
高集積密度の大規模メモリを構成するのに適している。
また、価格も低く抑えられるので、現在最も大量に使用
されている。The feature of the DRAM is that the number of elements constituting one memory is very small only by the TFT and the capacitor.
It is suitable for forming a large-scale memory with a high integration density.
It is also the most widely used at present, as the price is kept low.

【０１８４】また、ＴＦＴを用いてＤＲＡＭセルを形成
した場合の特徴として蓄積容量を小さく設定することが
できるため、低電圧での動作を可能とすることができ
る。In addition, as a feature of the case where a DRAM cell is formed using a TFT, the storage capacity can be set small, so that operation at a low voltage can be performed.

【０１８５】次に、受動負荷素子として高抵抗を用いた
ＳＲＡＭ回路を図１６（Ｂ）に示す。なお、受動負荷素
子と同様の機能をＴＦＴで代替するＳＲＡＭ構造をとる
ことも可能である。Next, an SRAM circuit using a high resistance as a passive load element is shown in FIG. It is also possible to adopt an SRAM structure in which the same function as that of the passive load element is replaced by a TFT.

【０１８６】ＳＲＡＭはフリップフロップ等の双安定回
路を記憶素子に用いたメモリであって、双安定回路のＯ
Ｎ−ＯＦＦあるいはＯＦＦ−ＯＮの２安定状態に対応し
て２進情報値（０または１）を記憶するものである。電
源の供給がある限り記憶が保持される点で有利である。An SRAM is a memory using a bistable circuit such as a flip-flop as a storage element.
A binary information value (0 or 1) is stored corresponding to the two stable states of N-OFF or OFF-ON. This is advantageous in that the memory is retained as long as power is supplied.

【０１８７】１６０５で示されるのはワード線であり、
１６０６はビット線である。１６０７は高抵抗で構成さ
れる負荷素子であり、１６０８で示されるような２組の
ドライバトランジスタと１６０９で示されるような２組
のアクセストランジスタとでＳＲＡＭが構成される。Reference numeral 1605 denotes a word line.
Reference numeral 1606 denotes a bit line. Reference numeral 1607 denotes a load element having a high resistance, and an SRAM is composed of two sets of driver transistors as shown by 1608 and two sets of access transistors as shown by 1609.

【０１８８】以上のような構成でなるＳＲＡＭの特徴
は、高速動作が可能で、信頼性が高くシステムへの組む
込みが容易なことなどである。The features of the SRAM having the above configuration are that it can operate at high speed, has high reliability, and can be easily incorporated into a system.

【０１８９】〔実施例６〕本実施例では、実施例１の半
導体装置および実施例２のＣＭＯＳ回路を用いて同一基
体上に画素マトリクス回路とロジック回路とを集積化し
たアクティブマトリクス型電気光学装置を構成する例を
示す。電気光学装置としては、液晶表示装置、ＥＬ表示
装置、ＥＣ表示装置などが含まれる。[Embodiment 6] In this embodiment, an active matrix electro-optical device in which a pixel matrix circuit and a logic circuit are integrated on the same substrate using the semiconductor device of Embodiment 1 and the CMOS circuit of Embodiment 2 The example which comprises is shown. The electro-optical device includes a liquid crystal display device, an EL display device, an EC display device, and the like.

【０１９０】なお、ロジック回路とは、周辺駆動回路や
コントロール回路等の様に電気光学装置を駆動するため
の集積化回路を指す。アクティブマトリクス型電気光学
装置においては、動作性能の限界や集積度の問題もあっ
てロジック回路は外付けＩＣが一般的であったが、本発
明のＴＦＴを用いることで同一基板上に全てを一体化す
ることが可能となる。Note that a logic circuit refers to an integrated circuit for driving an electro-optical device, such as a peripheral driving circuit or a control circuit. In an active matrix type electro-optical device, an external IC is generally used as a logic circuit due to a limitation of operation performance and a problem of integration degree. Can be realized.

【０１９１】また、コントロール回路とはプロセッサ回
路、メモリ回路、クロック発生回路、Ａ／Ｄ（Ｄ／Ａ）
コンバータ回路等の電気光学装置を駆動するに必要な全
ての電気回路を含むものとする。勿論、メモリ回路には
実施例５、６で示したＳＲＡＭ回路やＤＲＡＭ回路が含
まれる。The control circuit includes a processor circuit, a memory circuit, a clock generation circuit, an A / D (D / A)
It includes all electric circuits necessary for driving an electro-optical device such as a converter circuit. Of course, the memory circuit includes the SRAM circuit and the DRAM circuit described in the fifth and sixth embodiments.

【０１９２】このような構成に本明細書で開示する発明
を利用すると、単結晶上に形成したＭＯＳＦＥＴに匹敵
する性能を有するＴＦＴでもってロジック回路を構成す
ることができる。When the invention disclosed in this specification is used for such a structure, a logic circuit can be formed with TFTs having performance comparable to that of a MOSFET formed on a single crystal.

【０１９３】〔実施例７〕本実施例では実施例１と異な
る構造のＴＦＴを作製する例を示す。説明には図１７を
用いる。[Embodiment 7] In this embodiment, an example of manufacturing a TFT having a structure different from that of Embodiment 1 will be described. FIG. 17 is used for the description.

【０１９４】まず、実施例１と同様の工程を経て図１
（Ｄ）に示す状態を得る。図１（Ｄ）に示す状態を得た
ら、アルミニウム膜のパターニングに用いた図示しない
レジストマスクを除去し、その後、酒石酸中で陽極酸化
処理を行い、1000Åの厚さの緻密な陽極酸化膜を得る。
この状態を図１７（Ａ）に示す。First, through the same steps as in the first embodiment, FIG.
The state shown in (D) is obtained. When the state shown in FIG. 1D is obtained, the resist mask (not shown) used for patterning the aluminum film is removed, and then anodizing treatment is performed in tartaric acid to obtain a dense anodic oxide film having a thickness of 1000 °. .
This state is shown in FIG.

【０１９５】図１７（Ａ）において、１０１は石英基
板、１０２は下地膜、１０６は活性層、１０７は後にゲ
イト絶縁膜として機能する熱酸化膜である。また、１７
０１はアルミニウムを主成分とする材料でなるゲイト電
極、１７０２はゲイト電極１７０１を陽極酸化して得ら
れた緻密な陽極酸化膜である。In FIG. 17A, 101 is a quartz substrate, 102 is a base film, 106 is an active layer, and 107 is a thermal oxide film which functions later as a gate insulating film. Also, 17
Reference numeral 01 denotes a gate electrode made of a material containing aluminum as a main component, and reference numeral 1702 denotes a dense anodic oxide film obtained by anodizing the gate electrode 1701.

【０１９６】次に、この状態で活性層１０６に対して一
導電性を付与する不純物イオンの注入を行なう。そし
て、このイオン注入工程により不純物領域１７０３、１
７０４が形成される。Next, in this state, impurity ions for imparting one conductivity to the active layer 106 are implanted. Then, the impurity regions 1703, 1
704 are formed.

【０１９７】不純物イオンの注入が終了したら、窒化珪
素膜１７０５を 0.5〜1 μｍの厚さに成膜する。成膜方
法は減圧熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法の
いずれであっても良い。また、窒化珪素膜以外に酸化珪
素膜を用いても良い。After the implantation of the impurity ions is completed, a silicon nitride film 1705 is formed to a thickness of 0.5 to 1 μm. The film formation method may be any one of a low pressure thermal CVD method, a plasma CVD method, and a sputtering method. Further, a silicon oxide film may be used instead of the silicon nitride film.

【０１９８】こうして図１７（Ｂ）の状態が得られる。
図１７（Ｂ）の状態が得られたら、次に窒化珪素膜１７
０５をエッチバック法によりエッチングして、ゲイト電
極１７０１の側壁にのみ残す。こうして残された窒化珪
素膜はサイドウォール１７０６として機能する。Thus, the state shown in FIG. 17B is obtained.
After the state of FIG. 17B is obtained, the silicon nitride film 17
05 is etched by an etch-back method, and is left only on the side wall of the gate electrode 1701. The remaining silicon nitride film functions as a sidewall 1706.

【０１９９】この際、熱酸化膜１０７はゲイト電極がマ
スクとなった領域以外が除去されて図１７（Ｃ）に示す
様な状態で残存する。At this time, the thermal oxide film 107 is removed in a state other than the region where the gate electrode is used as a mask, and remains in a state as shown in FIG.

【０２００】図１７（Ｃ）に示す状態で再び不純物イオ
ンの注入を行なう。この時、ドーズ量は先程のイオン注
入のドーズ量よりも高めとしておく。このイオン注入の
際、サイドウォール１７０６の直下の領域１７０７、１
７０８はイオン注入が行なわれないので、不純物イオン
の濃度に変化はない。しかし、露出した領域１７０９、
１７１０はさらに高濃度の不純物イオンが注入されるこ
とになる。Impurity ions are implanted again in the state shown in FIG. At this time, the dose is set higher than the dose of the ion implantation. At the time of this ion implantation, regions 1707, 1
In 708, since the ion implantation is not performed, there is no change in the impurity ion concentration. However, the exposed area 1709,
In 1710, impurity ions of higher concentration are implanted.

【０２０１】以上の様に２度目のイオン注入を経て、ソ
ース領域１７０９、ドレイン領域１７１０およびソース
／ドレイン領域よりも不純物濃度の低い低濃度不純物領
域（ＬＤＤ領域）１７０７、１７０８が形成される。な
お、ゲイト電極１７０１の直下はアンドープな領域であ
り、チャネル形成領域１７１１となる。As described above, through the second ion implantation, low concentration impurity regions (LDD regions) 1707 and 1708 having lower impurity concentrations than the source region 1709, the drain region 1710, and the source / drain regions are formed. Note that an area immediately below the gate electrode 1701 is an undoped region, which is a channel formation region 1711.

【０２０２】以上の工程を経て図１７（Ｃ）の状態が得
られたら、300 Åの厚さの図示しないチタン膜を成膜
し、チタン膜とシリコン（結晶性珪素）膜とを反応させ
る。そして、チタン膜を除去した後、ランプアニール等
による加熱処理を行なうことでソース領域１７０９、ド
レイン領域１７１０の表面にチタンシリサイド１７１
２、１７１３を形成する。（図１７（Ｄ））When the state shown in FIG. 17C is obtained through the above steps, a titanium film (not shown) having a thickness of 300 mm is formed, and the titanium film and the silicon (crystalline silicon) film are reacted. Then, after the titanium film is removed, a heat treatment such as lamp annealing is performed to form titanium silicide 171 on the surfaces of the source region 1709 and the drain region 1710.
2, 1713 are formed. (FIG. 17D)

【０２０３】なお、上記工程はチタン膜の代わりにタン
タル膜、タングステン膜、モリブデン膜等を用いること
も可能である。In the above process, a tantalum film, a tungsten film, a molybdenum film or the like can be used instead of the titanium film.

【０２０４】次に、層間絶縁膜１７１４として酸化珪素
膜を5000Åの厚さに成膜し、ソース電極１７１５、ドレ
イン電極１７１６を形成する。こうして図１７（Ｄ）に
示す構造のＴＦＴが完成する。Next, a silicon oxide film is formed to a thickness of 5000 ° as an interlayer insulating film 1714, and a source electrode 1715 and a drain electrode 1716 are formed. Thus, the TFT having the structure shown in FIG. 17D is completed.

【０２０５】本実施例で示す構造のＴＦＴは、ソース／
ドレイン電極がチタンシリサイド１７１２、１７１３を
介してソース／ドレイン領域と接続するので良好なオー
ミックコンタクトを実現できる。The TFT having the structure shown in this embodiment has a source /
Since the drain electrode is connected to the source / drain regions via the titanium silicides 1712 and 1713, a good ohmic contact can be realized.

【０２０６】〔実施例８〕本実施例では実施例１または
実施例７と異なる構造のＴＦＴを作製する例を示す。説
明には図１８を用いる。[Embodiment 8] In this embodiment, an example of manufacturing a TFT having a structure different from that of the embodiment 1 or the embodiment 7 will be described. FIG. 18 is used for the description.

【０２０７】まず、実施例１と同様の工程を経て図１
（Ｄ）に示す状態を得る。ただし、本実施例ではゲイト
電極の材料として導電性を付与した結晶性珪素膜を用い
ることとする。この状態を図１８（Ａ）に示す。First, through the same steps as in the first embodiment, FIG.
The state shown in (D) is obtained. However, in this embodiment, a crystalline silicon film having conductivity is used as a material of the gate electrode. This state is shown in FIG.

【０２０８】図１８（Ａ）において、１０１は石英基
板、１０２は下地膜、１０６は活性層、１０７は後にゲ
イト絶縁膜として機能する熱酸化膜である。また、１８
０１は結晶性珪素膜（ポリシリコン膜）でなるゲイト電
極である。In FIG. 18A, 101 is a quartz substrate, 102 is a base film, 106 is an active layer, and 107 is a thermal oxide film which functions later as a gate insulating film. Also, 18
01 is a gate electrode made of a crystalline silicon film (polysilicon film).

【０２０９】次に、この状態で活性層１０６に対して一
導電性を付与する不純物イオンの注入を行なう。そし
て、このイオン注入工程により不純物領域１８０２、１
８０３が形成される。（図１８（Ｂ））Next, in this state, impurity ions for imparting one conductivity to the active layer 106 are implanted. Then, the impurity regions 1802, 1
803 is formed. (FIG. 18 (B))

【０２１０】不純物イオンの注入が終了したら、実施例
７と同様にエッチバック法を用いてサイドウォール１８
０４を形成する。After the implantation of the impurity ions is completed, the sidewalls 18 are etched by the etch-back method as in the seventh embodiment.
04 is formed.

【０２１１】そして、サイドウォール１８０４を形成し
たら、再び不純物イオンの注入を行なう。以上の２度の
イオン注入を経て、ソース領域１８０７、ドレイン領域
１８０８、低濃度不純物領域（ＬＤＤ領域）１８０５、
１８０６、チャネル形成領域１８０９が形成される。After the formation of the sidewalls 1804, impurity ions are implanted again. The source region 1807, the drain region 1808, the low concentration impurity region (LDD region) 1805,
1806, a channel formation region 1809 is formed.

【０２１２】以上の工程を経て図１８（Ｃ）の状態が得
られたら、500 Åの厚さの図示しないタングステン膜を
成膜し、タングステン膜とシリコン膜とを反応させる。
そして、タングステン膜を除去した後、ランプアニール
等による加熱処理を行なうことでゲイト電極１８０１、
ソース領域１８０７、ドレイン領域１８０８、の表面に
タングステンシリサイド１８１０〜１８１２を形成す
る。（図１８（Ｄ））When the state shown in FIG. 18C is obtained through the above steps, a tungsten film (not shown) having a thickness of 500 ° is formed, and the tungsten film and the silicon film are reacted.
Then, after the tungsten film is removed, a heat treatment such as lamp annealing is performed, so that the gate electrode 1801,
Tungsten silicides 1810 to 1812 are formed on surfaces of the source region 1807 and the drain region 1808. (FIG. 18D)

【０２１３】次に、層間絶縁膜１８１３として窒化珪素
膜を4000Åの厚さに成膜し、ソース電極１８１４、ドレ
イン電極１８１５を形成する。こうして図１８（Ｄ）に
示す構造のＴＦＴが完成する。Next, a silicon nitride film is formed to a thickness of 4000 ° as an interlayer insulating film 1813, and a source electrode 1814 and a drain electrode 1815 are formed. Thus, the TFT having the structure shown in FIG. 18D is completed.

【０２１４】本実施例で示す構造のＴＦＴは、ゲイト電
極およびソース／ドレイン電極がタングステンシリサイ
ド１８１０〜１８１２を介して取り出し電極と接続する
ので良好なオーミックコンタクトを実現できる。In the TFT having the structure shown in this embodiment, a good ohmic contact can be realized because the gate electrode and the source / drain electrode are connected to the extraction electrode via the tungsten silicides 1810 to 1812.

【０２１５】〔実施例９〕本実施例では本発明を利用し
た半導体装置を組み込んだ電気光学装置（表示装置）の
一例を示す。なお、電気光学装置は必要に応じて直視型
または投影型で使用すれば良い。また、電気光学装置も
半導体を用いて機能する装置と考えられるので、本明細
書中における電気光学装置とは、半導体装置の範疇に含
まれるものとする。[Embodiment 9] In this embodiment, an example of an electro-optical device (display device) incorporating a semiconductor device utilizing the present invention will be described. The electro-optical device may be used as a direct-view type or a projection type as needed. Further, an electro-optical device is also considered to be a device that functions using a semiconductor; therefore, an electro-optical device in this specification is included in the category of a semiconductor device.

【０２１６】また、本発明を利用した半導体装置の応用
製品としてはＴＶカメラ、ヘッドマウントディスプレ
イ、カーナビゲーション、プロジェクション（フロント
型とリア型がある）、ビデオカメラ、パーソナルコンピ
ュータ等が挙げられる。それら応用用途の簡単な一例を
図１９を用いて行う。Examples of applied products of the semiconductor device using the present invention include a TV camera, a head mounted display, a car navigation, a projection (a front type and a rear type), a video camera, a personal computer, and the like. A simple example of these applications will be described with reference to FIG.

【０２１７】図１９（Ａ）はＴＶカメラであり、本体２
００１、カメラ部２００２、表示装置２００３、操作ス
イッチ２００４で構成される。表示装置２００３はビュ
ーファインダーとして利用される。FIG. 19A shows a TV camera,
001, a camera unit 2002, a display device 2003, and operation switches 2004. The display device 2003 is used as a viewfinder.

【０２１８】図１９（Ｂ）はヘッドマウントディスプレ
イであり、本体２１０１、表示装置２１０２、バンド部
２１０３で構成される。表示装置２１０２は比較的小型
のサイズのものが２枚使用される。FIG. 19B shows a head-mounted display, which is composed of a main body 2101, a display device 2102, and a band section 2103. Two display devices 2102 having a relatively small size are used.

【０２１９】図１９（Ｃ）はカーナビゲーションであ
り、本体２２０１、表示装置２２０２、操作スイッチ２
２０３、アンテナ２２０４で構成される。表示装置２２
０２はモニターとして利用されるが、地図の表示が主な
目的なので解像度の許容範囲は比較的広いと言える。FIG. 19C shows a car navigation system, which includes a main body 2201, a display device 2202, and an operation switch 2.
203 and an antenna 2204. Display device 22
02 is used as a monitor, but since the main purpose is to display a map, it can be said that the allowable range of resolution is relatively wide.

【０２２０】図１９（Ｄ）は携帯情報端末機器（本実施
例では携帯電話）であり、本体２３０１、音声出力部２
３０２、音声入力部２３０３、表示装置２３０４、操作
ボタン２３０５、アンテナ２３０６で構成される。表示
装置２３０３に対しては、将来的にＴＶ電話として動画
表示を要求されることが予想される。FIG. 19D shows a portable information terminal device (mobile phone in this embodiment), which includes a main body 2301 and an audio output unit 2.
302, a voice input unit 2303, a display device 2304, operation buttons 2305, and an antenna 2306. It is expected that the display device 2303 will be required to display a moving image as a TV phone in the future.

【０２２１】図１９（Ｅ）はビデオカメラであり、本体
２４０１、表示装置２４０２、接眼部２４０３、操作ス
イッチ２４０４、テープホルダー２４０５で構成され
る。表示装置２４０２に映し出された撮影画像は接眼部
２４０３を通してリアルタイムに見ることができるの
で、使用者は画像を見ながらの撮影が可能となる。FIG. 19E shows a video camera, which comprises a main body 2401, a display device 2402, an eyepiece 2403, operation switches 2404, and a tape holder 2405. Since the captured image projected on the display device 2402 can be viewed in real time through the eyepiece 2403, the user can capture an image while viewing the image.

【０２２２】図１９（Ｄ）はフロントプロジェクション
であり、本体２５０１、光源２５０２、反射型表示装置
２５０３、光学系（ビームスプリッターや偏光子等が含
まれる）２５０４、スクリーン２５０５で構成される。
スクリーン２５０５は会議や学会発表などのプレゼンテ
ーションに利用される大画面スクリーンであるので、表
示装置２５０３は高い解像度が要求される。FIG. 19D shows a front projection, which includes a main body 2501, a light source 2502, a reflective display device 2503, an optical system (including a beam splitter and a polarizer) 2504, and a screen 2505.
Since the screen 2505 is a large screen used for presentations such as conferences and conference presentations, the display device 2503 requires a high resolution.

【０２２３】また、本実施例に示した電気光学装置以外
にも、リアプロジェクションやモバイルコンピュータ、
ハンディターミナルなどの携帯型情報端末機器に適用す
ることができる。以上の様に、本発明の応用範囲は極め
て広く、あらゆる分野の表示媒体に適用することが可能
である。In addition to the electro-optical device shown in this embodiment, a rear projection, a mobile computer,
It can be applied to portable information terminal devices such as handy terminals. As described above, the application range of the present invention is extremely wide, and it can be applied to display media in all fields.

【０２２４】また、本発明のＴＦＴは電気光学装置に限
らず、例えばＳＲＡＭやＤＲＡＭといった形で集積化回
路に組み込み、本実施例で示した様な応用製品の駆動回
路として用いることも可能である。The TFT of the present invention is not limited to an electro-optical device, but may be incorporated in an integrated circuit in the form of, for example, an SRAM or a DRAM, and used as a drive circuit for an applied product as described in this embodiment. .

【０２２５】[0225]

【発明の効果】本明細書で開示する発明によれば、単結
晶シリコン上に作製したＭＯＳＦＥＴに匹敵する高い性
能を有したＴＦＴを実現することができる。また、本発
明のＴＦＴで構成したリングオシレータは従来のＴＦＴ
で構成されたリングオシレータに比べて２０倍の高速動
作が可能である。According to the invention disclosed in this specification, it is possible to realize a TFT having high performance comparable to a MOSFET manufactured on single crystal silicon. In addition, the ring oscillator constituted by the TFT of the present invention is a conventional TFT.
20 times faster operation than the ring oscillator constituted by

【０２２６】さらに、この様な高い特性を有しているに
も拘わらずチャネル長が１μｍ以下という微細領域にお
いても極めて高い耐圧特性を有しており、短チャネル効
果が効果的に抑制されていることが確認できる。Further, despite having such high characteristics, the device has extremely high withstand voltage characteristics even in a fine region having a channel length of 1 μm or less, and the short channel effect is effectively suppressed. Can be confirmed.

【０２２７】以上の様なＴＦＴを用いて構成される集積
化回路を電気光学装置に適用することで、電気光学装置
のさらなる高性能化が実現できる。また、電気光学装置
を応用した応用製品も高性能、高付加価値化することが
できる。By applying an integrated circuit using the above-described TFT to an electro-optical device, it is possible to further improve the performance of the electro-optical device. Also, applied products to which the electro-optical device is applied can have high performance and high added value.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 半導体装置の作製工程を示す図。FIG. 1 illustrates a manufacturing process of a semiconductor device.

【図２】 半導体装置の作製工程を示す図。FIG. 2 illustrates a manufacturing process of a semiconductor device.

【図３】 活性層表面近傍のニッケル濃度を示す
図。FIG. 3 is a diagram showing a nickel concentration near the surface of an active layer.

【図４】 活性層表面近傍のニッケル濃度を示す
図。FIG. 4 is a view showing a nickel concentration near the surface of an active layer.

【図５】 活性層表面近傍の塩素濃度を示す図。FIG. 5 is a view showing a chlorine concentration near the surface of an active layer.

【図６】 半導体装置の特性を示す図。FIG. 6 illustrates characteristics of a semiconductor device.

【図７】 半導体装置野作製工程を示す図。FIG. 7 is a view showing a semiconductor device manufacturing step.

【図８】 半導体装置の作製工程を示す図FIG. 8 illustrates a manufacturing process of a semiconductor device.

【図９】 電気回路の構成を示す写真。FIG. 9 is a photograph showing a configuration of an electric circuit.

【図１０】 リングオシレータの測定結果を示す図。FIG. 10 is a diagram showing measurement results of a ring oscillator.

【図１１】 リングオシレータの測定結果を示す図。FIG. 11 is a diagram showing measurement results of a ring oscillator.

【図１２】 活性層の構成を示す図。FIG. 12 is a diagram showing a configuration of an active layer.

【図１３】 結晶性珪素膜の表面を示す写真。FIG. 13 is a photograph showing the surface of a crystalline silicon film.

【図１４】 結晶構造を示す写真。FIG. 14 is a photograph showing a crystal structure.

【図１５】 結晶構造を示す写真。FIG. 15 is a photograph showing a crystal structure.

【図１６】 ＤＲＡＭ、ＳＲＡＭの構成を示す図FIG. 16 is a diagram showing a configuration of a DRAM and an SRAM.

【図１７】 半導体装置の作製工程を示す図。FIG. 17 illustrates a manufacturing process of a semiconductor device.

【図１８】 半導体装置の作製工程を示す図。FIG. 18 illustrates a manufacturing process of a semiconductor device.

【図１９】 半導体装置の応用例を示す図。FIG. 19 illustrates an application example of a semiconductor device.

【符号の説明】[Explanation of symbols]

１０３ 非晶質珪素膜 １０４ ニッケルを含有した水膜 １０５ 結晶性珪素膜 １０６ 活性層 １０７ 熱酸化膜 103 Amorphous silicon film 104 Water film containing nickel 105 Crystalline silicon film 106 Active layer 107 Thermal oxide film

Claims (22)

【特許請求の範囲】[Claims] 【請求項１】絶縁表面を有する基体上に形成された結晶
性珪素膜でなる活性層と、 前記活性層表面に形成されたゲイト絶縁膜と、 前記ゲイト絶縁膜上のゲイト電極と、 を少なくとも有する絶縁ゲイト型の半導体装置であっ
て、 前記活性層中には結晶化を助長する金属元素が 1×10¹⁶
〜 5×10¹⁷atoms/cm³の濃度で存在し、 電気特性を表すＳ値の標準偏差がＮチャネル型で15mV/d
ec以内および／またはＰチャネル型で30mV/dec以内に収
まることを特徴とする半導体装置。1. An active layer comprising a crystalline silicon film formed on a substrate having an insulating surface, a gate insulating film formed on the surface of the active layer, and a gate electrode on the gate insulating film. an insulating gate semiconductor device having a metal element which promotes crystallization in the active layer is 1 × 10 ¹⁶
It exists at a concentration of ~ 5 × 10 ¹⁷ atoms / cm ³ , and the standard deviation of the S value representing the electrical characteristics is 15 mV / d for the N-channel type.
A semiconductor device characterized by being within ec and / or within 30 mV / dec for a P-channel type. 【請求項２】絶縁表面を有する基体上に形成された結晶
性珪素膜でなる活性層と、 前記活性層表面に形成されたゲイト絶縁膜と、 前記ゲイト絶縁膜上のゲイト電極と、 を少なくとも有する絶縁ゲイト型の半導体装置であっ
て、 前記活性層中には結晶化を助長する金属元素が 1×10¹⁶
〜 5×10¹⁷atoms/cm³の濃度で存在し、 電気特性を表すＳ値がＮチャネル型で90±45mV/dec以内
および／またはＰチャネル型で 100±90mV/dec以内に収
まることを特徴とする半導体装置。2. An active layer comprising a crystalline silicon film formed on a substrate having an insulating surface, a gate insulating film formed on the surface of the active layer, and a gate electrode on the gate insulating film. an insulating gate semiconductor device having a metal element which promotes crystallization in the active layer is 1 × 10 ¹⁶
It is present at a concentration of up to 5 × 10 ¹⁷ atoms / cm ³ , and the S value representing the electrical characteristics is within 90 ± 45 mV / dec for N-channel type and / or within 100 ± 90 mV / dec for P-channel type. Semiconductor device. 【請求項３】絶縁表面を有する基体上に形成された結晶
性珪素膜でなる活性層と、 前記活性層表面に形成されたゲイト絶縁膜と、 前記ゲイト絶縁膜上のゲイト電極と、 を少なくとも有した構造でなり、 前記活性層中には結晶化を助長する金属元素が 1×10¹⁶
〜 5×10¹⁷atoms/cm³の濃度で存在し、かつ、電気特性
を表すＳ値の標準偏差がＮチャネル型で15mV/dec以内お
よび／またはＰチャネル型で30mV/dec以内に収まる絶縁
ゲイト型半導体装置を有して構成されることを特徴とす
る半導体装置。3. An active layer comprising a crystalline silicon film formed on a substrate having an insulating surface, a gate insulating film formed on the active layer surface, and a gate electrode on the gate insulating film. A metal element that promotes crystallization in the active layer is 1 × 10 ¹⁶
An insulating gate which is present at a concentration of about 5 × 10 ¹⁷ atoms / cm ³ and has a standard deviation of the S value representing electric characteristics within 15 mV / dec for the N-channel type and / or 30 mV / dec for the P-channel type A semiconductor device comprising: a semiconductor device. 【請求項４】絶縁表面を有する基体上に形成された結晶
性珪素膜でなる活性層と、 前記活性層表面に形成されたゲイト絶縁膜と、 前記ゲイト絶縁膜上のゲイト電極と、 を少なくとも有した構造でなり、 前記活性層中には結晶化を助長する金属元素が 1×10¹⁶
〜 5×10¹⁷atoms/cm³の濃度で存在し、かつ、電気特性
を表すＳ値がＮチャネル型で90±45mV/dec以内および／
またはＰチャネル型で 100±90mV/dec以内に収まる絶縁
ゲイト型半導体装置を有して構成されることを特徴とす
る半導体装置。4. An active layer comprising a crystalline silicon film formed on a substrate having an insulating surface, a gate insulating film formed on the surface of the active layer, and a gate electrode on the gate insulating film. A metal element that promotes crystallization in the active layer is 1 × 10 ¹⁶
Exists at a concentration of about 5 × 10 ¹⁷ atoms / cm ³ , and has an S value representing an electrical characteristic within 90 ± 45 mV / dec for an N-channel type.
Alternatively, a semiconductor device comprising a P-channel type insulated gate semiconductor device which falls within 100 ± 90 mV / dec. 【請求項５】請求項１乃至請求項４において、前記ゲイ
ト絶縁膜は気相法により成膜した酸化膜と前記活性層を
熱酸化して得られた熱酸化膜とで構成されることを特徴
とする半導体装置。5. The gate insulating film according to claim 1, wherein said gate insulating film comprises an oxide film formed by a vapor phase method and a thermal oxide film obtained by thermally oxidizing said active layer. Characteristic semiconductor device. 【請求項６】請求項５において、前記熱酸化膜中には前
記気相法により成膜した酸化膜中よりも高濃度に結晶化
を助長する金属元素が存在していることを特徴とする半
導体装置。6. The thermal oxide film according to claim 5, wherein a metal element which promotes crystallization exists in a higher concentration than in the oxide film formed by the vapor phase method. Semiconductor device. 【請求項７】請求項１乃至請求項４において、前記活性
層は結晶粒界に方向性があり、かつ、前記基体と概略平
行な針状または柱状結晶が集合して構成される結晶構造
体であることを特徴とする半導体装置。7. The crystal structure according to claim 1, wherein the active layer has a directionality at a crystal grain boundary and is formed by gathering needle-like or columnar crystals substantially parallel to the substrate. A semiconductor device, characterized in that: 【請求項８】絶縁表面を有する基体上に非晶質珪素膜を
成膜する工程と、 前記非晶質珪素膜に対して結晶化を助長する金属元素を
保持させる工程と、 第１の加熱処理により前記非晶質珪素膜を結晶性珪素膜
に変成させる工程と、 前記結晶性珪素膜をパターニングして活性層を形成する
工程と、 前記活性層上にゲイト絶縁膜を成膜する工程と、 ハロゲン元素を含む雰囲気中において第２の加熱処理を
行うことにより前記活性層中の前記金属元素をゲッタリ
ング除去すると共に前記活性層と前記ゲイト絶縁膜との
界面に熱酸化膜を形成する工程と、 窒素雰囲気中における第３の加熱処理により前記熱酸化
膜を含めた前記ゲイト絶縁膜の膜質および界面の状態を
改善する工程と、 を少なくとも経て作製され、 前記活性層は結晶粒界に方向性があり、かつ、前記基体
と概略平行な針状または柱状結晶が複数集合して構成さ
れる結晶構造体であることを特徴とする半導体装置。8. A step of forming an amorphous silicon film on a substrate having an insulating surface; a step of holding a metal element that promotes crystallization of the amorphous silicon film; Transforming the amorphous silicon film into a crystalline silicon film by performing a process, forming an active layer by patterning the crystalline silicon film, and forming a gate insulating film on the active layer. Performing a second heat treatment in an atmosphere containing a halogen element to remove gettering of the metal element in the active layer and forming a thermal oxide film at an interface between the active layer and the gate insulating film. And a step of improving the film quality and the state of the interface of the gate insulating film including the thermal oxide film by a third heat treatment in a nitrogen atmosphere, and wherein the active layer is directed toward crystal grain boundaries. Gender Ri, and a semiconductor device wherein the substrate substantially parallel acicular or columnar crystals is a crystal structure composed of a plurality sets. 【請求項９】請求項８において、第１の加熱処理は450
〜700 ℃の温度範囲で行われ、第２または第３の加熱処
理は700 ℃を越える温度範囲で行われることを特徴とす
る半導体装置。9. The method according to claim 8, wherein the first heat treatment is performed at 450
A semiconductor device, which is performed in a temperature range of up to 700 ° C., and wherein the second or third heat treatment is performed in a temperature range exceeding 700 ° C. 【請求項１０】請求項８において、前記活性層中には結
晶化を助長する金属元素が 1×10¹⁶〜5×10¹⁷atoms/cm³
の平均濃度で存在し、かつ、電気特性を表すＳ値の標
準偏差がＮチャネル型で15mV/dec以内および／またはＰ
チャネル型で30mV/dec以内に収まることを特徴とする半
導体装置。10. The active layer according to claim 8, wherein the active layer contains a metal element for promoting crystallization of 1 × 10 ^{16 to} 5 × 10 ¹⁷ atoms / cm ^3.
And the standard deviation of the S value representing the electrical characteristics is within 15 mV / dec for the N-channel type and / or P
A semiconductor device characterized by being within a channel type within 30 mV / dec. 【請求項１１】請求項８において、前記活性層中には結
晶化を助長する金属元素が 1×10¹⁶〜5×10¹⁷atoms/cm³
の平均濃度で存在し、かつ、電気特性を表すＳ値がＮ
チャネル型で90±45mV/dec以内および／またはＰチャネ
ル型で 100±90mV/dec以内に収まることを特徴とする半
導体装置。11. The method according to claim 8, wherein said active layer contains a metal element for promoting crystallization of 1 × 10 ^{16 to} 5 × 10 ¹⁷ atoms / cm ^3.
Is present at an average concentration of S
A semiconductor device characterized by being within 90 ± 45 mV / dec for a channel type and / or within 100 ± 90 mV / dec for a P-channel type. 【請求項１２】請求項１乃至請求項４または請求項７ま
たは請求項８において、前記活性層のチャネル形成領域
の長さは0.01〜2 μｍであることを特徴とする半導体装
置。12. The semiconductor device according to claim 1, wherein the length of the channel forming region of the active layer is 0.01 to 2 μm. 【請求項１３】請求項１乃至請求項４または請求項７ま
たは請求項８において、前記活性層中にはＣｌ、Ｆ、Ｂ
ｒから選ばれた一種または複数種類の元素が 1×10¹⁵〜
1×10²⁰atoms/cm³ の濃度で存在することを特徴とする
半導体装置。13. The method according to claim 1, wherein Cl, F, and B are contained in the active layer.
One or more elements selected from r are 1 × 10 ¹⁵ to
A semiconductor device characterized by being present at a concentration of 1 × 10 ²⁰ atoms / cm ³ . 【請求項１４】請求項１乃至請求項４または請求項７ま
たは請求項８において、前記活性層中にはＣｌ、Ｆ、Ｂ
ｒから選ばれた一種または複数種類の元素が含まれ、 前記元素は前記活性層と前記ゲイト絶縁膜との界面に高
濃度に分布することを特徴とする半導体装置。14. The semiconductor device according to claim 1, wherein Cl, F, and B are contained in the active layer.
a semiconductor element including one or more elements selected from the group consisting of R, wherein the elements are distributed at a high concentration at an interface between the active layer and the gate insulating film. 【請求項１５】請求項１乃至請求項４または請求項６ま
たは請求項８において、前記結晶化を助長する金属元素
とはＦｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉ
ｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種類
の元素であることを特徴とする半導体装置。15. The method according to claim 1, wherein the metal element that promotes crystallization is Fe, Co, Ni, Ru, Rh, Pd, Os, or I.
A semiconductor device, which is one or more elements selected from r, Pt, Cu, and Au. 【請求項１６】請求項１乃至請求項４または請求項８に
おいて、前記結晶性珪素膜は減圧熱ＣＶＤ法により成膜
した非晶質珪素膜を結晶化して得られることを特徴とす
る半導体装置。16. A semiconductor device according to claim 1, wherein said crystalline silicon film is obtained by crystallizing an amorphous silicon film formed by a low pressure thermal CVD method. . 【請求項１７】半導体薄膜でなる活性層を有する半導体
装置を作製するにあたって、 絶縁表面を有する基体上に非晶質珪素膜を成膜する工程
と、 前記非晶質珪素膜に対して結晶化を助長する金属元素を
保持させる工程と、 第１の加熱処理により前記非晶質珪素膜を結晶性珪素膜
に変成させる工程と、 前記結晶性珪素膜をパターニングして活性層を形成する
工程と、 前記活性層上にゲイト絶縁膜を成膜する工程と、 ハロゲン元素を含む雰囲気中において第２の加熱処理を
行うことにより前記活性層中の前記金属元素をゲッタリ
ング除去すると共に前記活性層と前記ゲイト絶縁膜との
界面に熱酸化膜を形成する工程と、 窒素雰囲気中における第３の加熱処理により前記熱酸化
膜を含めた前記ゲイト絶縁膜の膜質および界面の状態を
改善する工程と、 を少なくとも有し、 前記活性層は結晶粒界に方向性があり、かつ、前記基体
と概略平行な針状または柱状結晶が複数集合して構成さ
れる結晶構造体であることを特徴とする半導体装置の作
製方法。17. A method of manufacturing a semiconductor device having an active layer formed of a semiconductor thin film, comprising: forming an amorphous silicon film on a substrate having an insulating surface; and crystallizing the amorphous silicon film. Holding a metal element that promotes the following: a step of transforming the amorphous silicon film into a crystalline silicon film by a first heat treatment; and a step of patterning the crystalline silicon film to form an active layer. Forming a gate insulating film on the active layer, and performing a second heat treatment in an atmosphere containing a halogen element to remove the metal element in the active layer by gettering and remove the metal element from the active layer. Forming a thermal oxide film at the interface with the gate insulating film; and improving the film quality and interface state of the gate insulating film including the thermal oxide film by a third heat treatment in a nitrogen atmosphere. Wherein the active layer is a crystal structure having a plurality of needle-like or columnar crystals substantially parallel to the substrate and having directionality at crystal grain boundaries. Of manufacturing a semiconductor device. 【請求項１８】半導体薄膜でなる活性層を有する半導体
装置を作製するにあたって、 絶縁表面を有する基体上に非晶質珪素膜を成膜する工程
と、 前記非晶質珪素膜に対して結晶化を助長する金属元素を
保持させる工程と、 第１の加熱処理により前記非晶質珪素膜を結晶性珪素膜
に変成させる工程と、 前記結晶性珪素膜をパターニングして活性層を形成する
工程と、 ハロゲン元素を含む雰囲気中において第２の加熱処理を
行うことにより前記活性層中の前記金属元素をゲッタリ
ング除去すると共に熱酸化膜のみで構成されるゲイト絶
縁膜を形成する工程と、 窒素雰囲気中における第３の加熱処理により前記ゲイト
絶縁膜の膜質および界面の状態を改善する工程と、 を少なくとも有し、 前記活性層は結晶粒界に方向性があり、かつ、前記基体
と概略平行な針状または柱状結晶が複数集合して構成さ
れる結晶構造体であることを特徴とする半導体装置の作
製方法。18. A method for manufacturing a semiconductor device having an active layer formed of a semiconductor thin film, comprising: forming an amorphous silicon film on a substrate having an insulating surface; and crystallizing the amorphous silicon film. Holding a metal element that promotes the following: a step of transforming the amorphous silicon film into a crystalline silicon film by a first heat treatment; and a step of patterning the crystalline silicon film to form an active layer. A step of performing a second heat treatment in an atmosphere containing a halogen element to remove the metal element in the active layer by gettering and forming a gate insulating film composed of only a thermal oxide film; Improving the film quality and the state of the interface of the gate insulating film by a third heat treatment in the active layer, wherein the active layer has a directionality at a crystal grain boundary, and The method for manufacturing a semiconductor device, wherein the generally parallel acicular or columnar crystals is a crystal structure composed of a plurality assemble. 【請求項１９】請求項１７または請求項１８において、
前記非晶質珪素膜の成膜方法は減圧熱ＣＶＤ法によるこ
とを特徴とする半導体装置の作製方法。19. The method according to claim 17, wherein
The method for manufacturing a semiconductor device, wherein the method for forming the amorphous silicon film is a low pressure thermal CVD method. 【請求項２０】請求項１７または請求項１８において、
結晶化を助長する金属元素としてＦｅ、Ｃｏ、Ｎｉ、Ｒ
ｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選
ばれた一種または複数種類の元素が用いられることを特
徴とする半導体装置の作製方法。20. The method according to claim 17, wherein
Fe, Co, Ni, R as metal elements that promote crystallization
A method for manufacturing a semiconductor device, wherein one or more elements selected from u, Rh, Pd, Os, Ir, Pt, Cu, and Au are used. 【請求項２１】請求項１７または請求項１８において、
ハロゲン元素を含む雰囲気は酸素雰囲気中にＨＣｌ、Ｈ
Ｆ、ＨＢｒ、Ｃｌ₂ 、ＣｌＦ₃ 、ＢＣｌ₃ 、ＮＦ₃ 、Ｆ
₂ 、Ｂｒ₂ を含む化合物から選ばれた一種または複数種
類のガスが添加されたものであることを特徴とする半導
体装置の作製方法。21. The method according to claim 17, wherein
The atmosphere containing the halogen element is HCl, H
F, HBr, Cl ₂ , ClF ₃ , BCl ₃ , NF ₃ , F
_{2. A} method for manufacturing a semiconductor device, wherein one or more gases selected from compounds containing Br ₂ are added. 【請求項２２】請求項１７または請求項１８において、
第１の加熱処理は450 〜700 ℃の温度範囲で行われ、第
２または第３の加熱処理は700 ℃を越える温度範囲で行
われることを特徴とする半導体装置の作製方法。22. The method according to claim 17, wherein
A method for manufacturing a semiconductor device, wherein the first heat treatment is performed in a temperature range of 450 to 700 ° C, and the second or third heat treatment is performed in a temperature range exceeding 700 ° C.