JP3914396B2 - 直流または交流電界支援アニール - Google Patents
直流または交流電界支援アニール Download PDFInfo
- Publication number
- JP3914396B2 JP3914396B2 JP2001095081A JP2001095081A JP3914396B2 JP 3914396 B2 JP3914396 B2 JP 3914396B2 JP 2001095081 A JP2001095081 A JP 2001095081A JP 2001095081 A JP2001095081 A JP 2001095081A JP 3914396 B2 JP3914396 B2 JP 3914396B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- electric field
- grid
- dopant
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005684 electric field Effects 0.000 title claims description 205
- 238000000137 annealing Methods 0.000 title claims description 45
- 239000004065 semiconductor Substances 0.000 claims description 176
- 239000000758 substrate Substances 0.000 claims description 173
- 239000002019 doping agent Substances 0.000 claims description 98
- 238000000034 method Methods 0.000 claims description 91
- 238000009792 diffusion process Methods 0.000 claims description 80
- 229910052751 metal Inorganic materials 0.000 claims description 58
- 239000002184 metal Substances 0.000 claims description 58
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 19
- 229910052721 tungsten Inorganic materials 0.000 claims description 12
- 239000010937 tungsten Substances 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 10
- 239000003989 dielectric material Substances 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000004151 rapid thermal annealing Methods 0.000 claims description 3
- 235000012431 wafers Nutrition 0.000 description 134
- 230000008569 process Effects 0.000 description 29
- 238000012545 processing Methods 0.000 description 19
- 239000010453 quartz Substances 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 230000000694 effects Effects 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 239000013078 crystal Substances 0.000 description 11
- 238000012216 screening Methods 0.000 description 8
- 230000005855 radiation Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 230000004913 activation Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910001120 nichrome Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- -1 spacer nitride Chemical class 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical group [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
- H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/326—Application of electric currents or fields, e.g. for electroforming
-
- C—CHEMISTRY; METALLURGY
- C21—METALLURGY OF IRON
- C21D—MODIFYING THE PHYSICAL STRUCTURE OF FERROUS METALS; GENERAL DEVICES FOR HEAT TREATMENT OF FERROUS OR NON-FERROUS METALS OR ALLOYS; MAKING METAL MALLEABLE, e.g. BY DECARBURISATION OR TEMPERING
- C21D1/00—General methods or devices for heat treatment, e.g. annealing, hardening, quenching or tempering
- C21D1/04—General methods or devices for heat treatment, e.g. annealing, hardening, quenching or tempering with simultaneous application of supersonic waves, magnetic or electric fields
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Electrodes Of Semiconductors (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板内のドーパントの拡散を制御するための方法および装置に関する。
【０００２】
【従来の技術】
半導体デバイス構造のサイズが収縮するにつれて、収縮し続ける構造の形成を制御するために、ますます多大な制御を実行しなければならない。構造がますます小さくなると、その位置および寸法により、適切な配置を確保するために慎重な制御が必要になる。微細寸法が関連する場合、形成された構造の配置ミスまたはサイズあるいはその両方のわずかなエラーの結果、デバイスが機能しなくなるかまたは誤動作する可能性がある。半導体デバイス製造に関連するプロセスでは、所望の構造を作成するために精度のレベルを高め続ける必要がある。
【０００３】
半導体基板内にドーパントを拡散するために急速熱処理が広く使用されている。現在、急速熱処理のために、ランプまたはホット・プレートなどの放射線源を使用して、加工物を所望の温度まで急速に加熱する。次にその放射線源を使用して、加工物をその温度に維持する。さらに放射線源を使用して、制御方式で加工物を急速に冷却する。典型的なプロセスのこれらのステップのそれぞれで、ウェハ温度を感知し（加工物の赤外線を感知する高温計によるかまたは熱電対による）それを使用して、温度のフィードバック制御を行う。十分な規模の温度まで加工物を上昇させると、加工物内の種の拡散が始まる。さらに、このような拡散の速度は加工物の温度の強関数である。また、どのような拡散でもその程度は温度規模と温度時間両方の要因になる。したがって、加工物が半導体ウェハであり、その熱プロセスが、半導体ウェハ上のすべての部位でドーパント原子の均一活性化および拡散を達成するためにドーパント種の活性化アニーリングに使用する急速熱プロセスである場合、ウェハの温度の精密制御が不可欠である。
【０００４】
【発明が解決しようとする課題】
より最近のシリコン・オン・インシュレータ技術では、３℃未満３シグマ温度制御に応じてドーパントの拡散を制御することが望ましいだろう。しかし、最新式の急速温度処理機器に制限があるので、現在では５〜６℃３シグマ温度制御しか達成することができない。この温度制御問題の一因となる要因はいくつか存在する。このような要因としては、チャンバのガス流、チャンバのドアおよびロボット工学、ウェハのセンタリング、ランプ加熱のスルー・レート制限などを含む。
【０００５】
チャンバのガス流に関しては、プロセス・ガスの分布によりウェハ全域で温度勾配が存在する。急速熱処理機器にはプロセス・ガス（反応性または不活性のいずれか）が投入される。この急速熱プロセッサは熱平衡システムではない（加工物とその支持構造のみが加熱される）。したがって、投入ガスは低温であるが、ウェハ全域を移動するにつれてガスは加熱され、チャンバから出ていく。この要因により、チャンバ・コンポーネント上のガス入口付近の低温とガス出口付近の高温との温度勾配が発生する。ウェハがチャンバ内に入ると、その勾配はウェハに移転する。ウェハ回転を使用してこの効果を軽減する。しかし、ウェハ回転を備えた最新式のシステムでは、この効果が軽減されているが、依然として、固定高温計の信号においてウェハ回転周期の温度振動が非常に明白であるという明確なサインが残っている。ランプのゼロ制御が欠落しているのでこの振動は減衰することができないので、その結果、ウェハのエッジ上に局部的な高温および低温スポットが発生する。このような高温および低温スポットはチップに直接連結されており、そのチップは性能基準に適合しなくなる。
【０００６】
さらに、チャンバのドアおよびウェハ処理機器のためにウェハ全域で温度勾配が存在する。前述と同様に、ドアは処理チャンバ内に入らなければならず、ロボット・ハンドラはそのドアから加工物を挿入しなければならないので、ドア付近でチャンバ内部に対する冷却効果が発生する。トランスファ・チャンバまたは大気からの低温ガスはドア領域を冷却し、ロボット・ハンドラの末端部はヒート・シンクとして動作し、ドア領域を冷却する。したがって、高温および低温スポットが作成され、それがチップに連結され、そのチップは性能基準に適合しなくなる。
【０００７】
現況技術では、急速熱プロセッサはポケット付きリング（完全なエッジ接触）によってウェハを支持する。ウェハ・エッジ上の高温および低温スポットは、その支持「エッジ・リング」内のウェハ・センタリングが０．０１０〜０．０１５インチ以内の精度まで正確ではない場合に発生することが分かっている。熱不均一に対する補正を行うために使用するウェハ回転により準安定条件が発生し、ウェハの摂動が十分であれば、その結果、ウェハは可能な限り中心を外れるまで、求心加速することになる。したがって、ウェハの位置決めによる高温および低温スポットがしばしば作成される。このようなスポットもチップに直接連結されており、そのチップは性能基準に適合しなくなっている。
【０００８】
ランプ加熱のスルー・レート制限に関しては、Ｗハロゲン・ランプはガスを収容するための何らかのエンクロージャとともに構築されているので、そのエンクロージャは相当な量の熱を蓄積する。この蓄積された熱はどのような高周波信号も減衰し、その信号はランプ内に励起される可能性がある。そして、急速熱プロセッサ設計の進化とともにチャンバの回転速度が増加するにつれて（２００ｍｍツールは９０ＲＰＭで回転し、３００ｍｍツールは１５０〜３００ＲＰＭで回転することになる）、被制御ランプによって回転関連温度振動を減衰することはますます難しくなる。
【０００９】
急速熱処理技術の現況技術には、ドーパント拡散の制限ならびに熱収支の一致という問題がある。拡散制限に関しては、多くの技術は、活性化および拡散のための後続アニールとともに非常に大量かつ浅いドーパント注入を使用して、浅い均一ドーパント・プロファイルを達成している。必要な拡散の程度のため、非常に高温のバッチ式炉を必ず使用する。しかし、高温のバッチ式炉ではウェハのスリップが発生するので、このようなプロセスでは、特にウェハのサイズが大きくなるにつれて問題が発生する。したがって、単一ウェハ急速熱アニール・プロセスが実用的になるように、全体的なアニール拡散速度を増加する手段を提供することが望ましいと思われる。
【００１０】
熱収支の一致に関しては、現行の製造ラインの慣行の目的は、バッチおよび単一ウェハ両方の高温プロセスをすべてのステップに適したものにすることである。たとえば、バッチ式炉ＣＶＤプロセッサと単一ウェハ急速熱ＣＶＤプロセッサの両方でスペーサ窒化物膜を形成できることが望ましい。しかし、バッチ・ツールは１２５枚のウェハからなるセットを１時間以上にわたって約７５０℃の温度に保持するので、単一ウェハ・プロセッサは各ウェハをわずか２分間だけ約７５０℃に保持する。最終結果として、バッチ窒化物付着によって形成されたトランジスタのデバイス特性は単一ウェハ付着によって形成されたトランジスタの特性とは異なるものになる。この違いの理由は、温度時間の結果による拡散が２つのシステム間で大幅に異なることである。したがって、同じ熱プロファイルを保持しながら単一ウェハ・プロセスの全拡散を増加する手段が望ましいと思われる。
【００１１】
【課題を解決するための手段】
本発明は、半導体デバイス内で所望の接合プロファイルを形成するための方法に関する。半導体基板内に少なくとも１つのドーパントを投入する。半導体基板を直流または交流あるいはその両方の電界に曝しながら半導体基板と少なくとも１つのドーパントをアニールすることにより、少なくとも１つのドーパントを半導体基板内に拡散する。
【００１２】
本発明は、半導体基板内で所望の接合プロファイルを形成するための装置にも関する。この装置は、少なくとも１つのドーパントが拡散された半導体基板をアニールする手段を含む。このアニーリング手段は少なくとも１つの熱源を含む。この装置は、直流または交流あるいはその両方の電界を発生し、アニーリングと同時に直流または交流あるいはその両方の電界に半導体基板を曝す手段も含む。
【００１３】
本発明のさらに他の目的および利点は、当業者には以下の詳細な説明から容易に明らかになるだろうが、以下の詳細な説明では、本発明を実施するために企図された最良態様を単に例示することにより、本発明の好ましい実施形態のみを示し説明する。後で分かるように、本発明はその他の異なる実施形態が可能であり、そのいくつかの詳細は本発明を逸脱せずに様々な明白な点において変更が可能である。したがって、添付図面および説明は本質的に例証とみなすべきであり、限定的なものとみなすべきではない。
【００１４】
【発明の実施の形態】
本発明は、工業用ＲＴＡツールにおいてこのような浅い接合をより制御可能かつより製造可能に生産するためのプロセスおよび装置を提供する。本発明では、現在および将来必要になる浅い接合を形成するためにドーパントを活性化することができる。このような線に沿って言えば、本発明は、電界の「支援」により局部的に熱拡散を抑制または増強することによりドーパント拡散の制御を可能にする。
【００１５】
本発明は、半導体デバイス内に所望の接合プロファイルを形成するための方法を提供する。シリコン・ウェハなどの半導体基板内に少なくとも１つのドーパントを投入する。半導体基板内にドーパント（複数も可）を投入するために適当な方法であればどのような方法でも使用することができる。通常、イオン注入を使用してドーパント（複数も可）を投入する。本発明は、ドーパント活性化／拡散が行われる半導体デバイス製造中の様々な段階で有用である可能性がある。
【００１６】
半導体基板内にドーパント（複数も可）を投入した後、半導体基板とドーパント（複数も可）に対してアニーリング・プロセスを施すことにより、ドーパント（複数も可）を活性化する。アニーリングと同時に、半導体基板とドーパント（複数も可）を直流または交流あるいはその両方の電界に曝す。
【００１７】
本発明の状況では、このアニールは通常、急速熱アニール（ＲＴＡ）として行われる。ＲＴＡおよびその他の急速熱プロセスは、所与の構造を作成するために半導体デバイス製造で広く使用されるようになっている。ＲＴＡプロセスは、通常、短いプロセス時間を含み、特に、最高温度での短い時間を含む。
【００１８】
本発明によれば、アニーリングは通常、約９００℃〜約１１５０℃の温度で行われる。
【００１９】
基板の温度は、通常、約３秒〜約１０秒の期間にわたってほぼ室温から最高処理温度まで上昇する。通常、この温度は、可能な限り迅速に最高処理温度まで上昇する。また、この温度は通常、最高温度まで上昇する間に１回または複数回、足踏み状態になり、一定の期間の間、その足踏み状態（複数も可）にとどまる。
【００２０】
通常、この温度は、約０．５秒〜約１０秒の間、最高温度に維持される。この温度は、１つの期間の間、最高温度にとどまる場合もあれば、１つまたは複数の期間の間、最高温度未満に低下して、最高温度に戻る場合もある。
【００２１】
最高温度での所望の処理時間後、半導体基板の温度は低下する。通常、この温度は、可能な限り迅速に低下する。このような線に沿って言えば、温度は通常、約１０秒〜約６０秒の期間にわたってほぼ室温まで低下する。
【００２２】
さらに、本発明によるアニーリングは、通常、約０．５秒〜約１０秒の期間の間、行われる。
【００２３】
また、アニーリングが行われる圧力は変動させることができる。本発明によれば、急速熱処理ツール内の圧力は印加する電界によって決めることができる。このような線に沿って言えば、圧力を低減して、アーク放電または電気放電あるいはその両方の防止を支援してもよい。これについては、以下に明らかにする。
【００２４】
アニール中に本発明は、印加電界を使用してドーパント（複数も可）の拡散を制御する。拡散の制御としては、拡散の増強および抑制を含むことができる。極めて浅い接合の形成に関して前述した説明にもかかわらず、所与の事例では、ドーパントの拡散を増強することが望ましい場合もある。
【００２５】
本発明の一実施形態によれば、時間的かつ空間的に変動する電界を急速熱処理チャンバに投入する。次にこの電界を使用して熱処理温度制御問題の具体的な要素として前述した熱効果を阻止するか、またはこの電界を使用して前述の具体的な技術制限に対処するために行われる拡散の量を調節するか、あるいはその両方を行う。
【００２６】
交流または「交流」電界を印加すると、電界交番の両方の方向にドーパント拡散を増強することになる。急速熱プロセス中に交流電界を印加すると、全拡散が増加する。
【００２７】
前述のように、チャンバのガス流、チャンバのドアおよびロボット工学、ウェハのセンタリング問題により、周波数としてのウェハ回転速度による振動関数である温度不均一が発生する。高温計を使用すると、このような温度振動を検出することができるが、ランプ制御システムではこのような振動を補償することができない。本発明によれば、力線が加工物表面に浸透してドーパントに作用するような処理チャンバ内の位置に交流電界発生器を設置する。特に、ウェハ・エッジ付近に交流電界を発生できるように電界発生器を位置決めする。これは、チャンバの１つの領域のみで電界を発生する小さいデバイスによって実施することができる。次に高温計信号を制御手段として使用して、ウェハの最低温部分が電界を通過するときに電界が最大になるような位相角およびウェハ回転周波数で交流電界強度を振動させる。したがって、ウェハ温度の制御は改善されないが、全ドーパント拡散の制御は改善され、その結果、接合活性化アニーリングのＬｅｆｆ制御が改善され、それにより、チップ性能の制御が改善される。なお、ＬｅｆｆはＦＥＴの電気チャネル長である。
【００２８】
交流電界がその表面全域で均一に加工物に浸透するように、より大きい電界発生器をチャンバ内に配置すると、ウェハ上のすべてのポイントでの急速熱アニーリング中の全拡散が増大する。この方法により、効果的な拡散または急速熱プロセスが増大する。電界の強度を調節することにより、全拡散（または熱収支）または単一ウェハ・プロセスをバッチ式炉プロセスと一致させることができる。そのプロセスが、高度のドーパント拡散を必要とするような技術プロセス・ステップ用の実行可能なオプションになるように、単一ウェハ・プロセス中の全拡散を増加することができる。
【００２９】
交流電界は一般に約０．５Ｈｚ〜約６０Ｈｚの周波数で使用し、より一般的には約０．５Ｈｚ〜約２Ｈｚの周波数で使用する。交流電界の最高裁低振幅は通常、約１００００ｖ／ｃｍ〜約１０００００ｖ／ｃｍの範囲である。
【００３０】
交流電界を使用するための典型的な配置では、典型的なＲＴＡツールのグリッドを上部電極として使用し、ウェハを保持するチャックを下部電極として使用する。この固有ウェハは、加熱中のウェハに光を照射するための電極として機能する。固有ウェハには必要な電気ポテンシャルを印加することができる。ウェハ上または水晶板上の金属薄膜を所望のポテンシャルまで充電する。高温スポットの補正を行い、均一性を改善するために、位置の関数として電界強度を変化させることができる。
【００３１】
代替実施形態では、多くの半導体デバイス構造で特に関心があるのは垂直ドーパント・プロファイルである。この一例としては、垂直バイポーラ・トランジスタ・エミッタベース接合が考えられる。この重要な性能決定構造では、ベース・シリコン内に拡散するエミッタ・ポリシリコン・ドーパントの拡散の量によってベース幅が設定される。標準的な処理では、熱効果のみによって拡散が制御される。したがって、急速熱処理チャンバのそれぞれの制限によってプロセスの均一性が劣化し、その結果、バイポーラ・トランジスタ・チップ性能の均一性が低下する。しかし、本発明の実施例では、電界増強拡散を使用して、ウェハの低温領域内の熱拡散の欠落を補償する。したがって、この場合も全体的な性能分布が締め付けられる。そして、この場合、拡散は本質的に垂直のみなので、一次元交流電界または直流電界を使用して拡散を制御することができる。しかし、いずれの場合も、電界強度はウェハ位置によって制御し、ウェハ回転と同期させなければならないので、電界の時間的および空間的両方の変動が必要である。
【００３２】
図１２は、１Ｈｚの交流電界で２０分間の間、１０００℃で２．０×１０13ホウ素ウェル線量の場合のシミュレーション結果を示し、１００００ｖ／ｃｍという固定電界強度の場合と変動時間の場合の拡散の依存性を示す。
【００３３】
図１３には、３０分という固定時間での電界強度に対する拡散の移動性を示す。図１４は、交流電界周波数が増加すると（６０Ｈｚ）拡散増強が低下することを示している。したがって、最適性能は６０Ｈｚ未満で達成される。
【００３４】
直流電流の場合、印加電界の特性、たとえば、極性、強度、方向またはシリコン・ウェハの表面の垂線に対する角度のいずれかまたはこれらの組合せなどの制御により、ドーパント（複数も可）の拡散を制御することができる。
【００３５】
たとえば、直流電界の極性を変化させることができる。直流電界の極性は、ドーパント（複数も可）の電荷と、ドーパント（複数も可）の移動を左右することが望ましい方向によって決まる可能性がある。たとえば、正の直流電界を使用すると、負のドーパントの拡散を抑制することができる。これに対して、正の直流電界によって正のドーパントの拡散が増強されるだろう。特定の一例によれば、注入したドーパント種がＡｓ＋である場合、負の電界を印加してＡｓ＋原子を表面に引きつけることができるだろう。これに対して、注入したドーパント種がＢ-などの負のイオンである場合、正の電界を印加して分布を表面に引きつけることができるだろう。印加電界の強度は、自由キャリアのスクリーニングによって減少させることができる。一般にこのスクリーニングは増強拡散の場合の方が強くなるだろう。
【００３６】
電界は、少なくとも、ドーパントが投入された半導体基板の表面の付近で発生する。直立姿勢で半導体基板にアニールおよび直流電界を施している場合、電界は少なくとも半導体基板の上部表面で発生する。直流電界は通常、半導体基板内に延びる。線量が約１０15ｃｍ-2のドーパント注入の場合、直流電界強度がシリコン表面のその規模の１／ｅまで低減されるときの深さによって定義される電界スクリーニング深さは、通常、約０．１μｍ〜約０．２μｍである。半導体基板内および半導体基板上の複数の位置で直流電界の特性を制御すると、ドーパントの拡散が制御されることになる。
【００３７】
ドーパント（複数も可）が投入された半導体基板の表面上および表面下のすべての部分に直流電界を施さなくてもよい。別法としてまたは追加として、ドーパント（複数も可）が投入された半導体基板の表面上および表面下の複数領域に、変動特性を有する直流電界を施してもよい。このような線に沿って言えば、電界強度、方向、その他の特性のいずれかまたはこれらの組合せは、半導体基板内または半導体基板上の領域に応じて異なる可能性がある。直流電界特性が半導体基板の表面全体または表面下で同じであるかどうかにかかわらず、ｄｃ電界特性は、本発明による方法の実施中に変動する可能性がある。
【００３８】
アニーリングと電界への暴露が必ず同時に行われるように実施することは必要ではない。たとえば、その間に交流または直流電界への暴露なしに半導体基板をアニールする複数の期間が存在する可能性があるが、それは短時間である。しかし、電界支援が有効になるようにアニール温度で行うことが必要である。これは、活性化ドーパント原子の電界移動度とその質量拡散係数とのアインシュタインの関係式によって実施される熱力学の制約によるものである。
【００３９】
以下の式を使用すると、数ある要因の中で、熱力学と、ドーパント種の移動度と、質量拡散との関係を記述することができる。
【００４０】
これらの式ではＣＧＳ単位を使用するものと想定する。ドーパントの局部フラックスは以下の式で記述することができる。
【数１】
【００４１】
式中、ｘはウェハの表面からウェハの塊内部への距離であり、Ｃ（ｘ）は関心のあるドーパント・イオン種の局部数濃度（ｃｍ-3）であり、Ｚはドーパント・イオンの電荷状態であり、ｑは単位電子電荷であり、ｋはボルツマン定数であり、Ｔはウェハのケルビン温度であり、Ｄは関心のあるドーパント種の温度依存拡散係数をｃｍ2／秒で表したものであり、Ｅ（ｘ）は印加電界強度をＶ／ｃｍで表したものであり、μはドーパント・イオンに関連する自由キャリアの移動度ではなく、ドーパント・イオンそのものの移動度である。
【００４２】
移動度と拡散係数とのアインシュタインの関係式は通常通り有効である（Atomic Diffusion in Semiconductors内の「Silicon and Germanium」に含まれるS.M. Huによる「Diffusion in Silicon」, D. Shaw, (ed.) Plenum, London (1973), p. 294ff.を参照）。
μ（ｘ）＝（ｑ／ｋＴ）・Ｄ（ｘ）
次に、ドーパント種に関する拡散方程式を以下に示す。
【数２】
【００４３】
この拡散方程式は、キャリア移動をモデリングする際に検出されたものに類似したドリフト拡散方程式になる。
【数３】
【００４４】
図１０は、半導体基板内の燐ドーパント濃度と基板内の深さとの関係を示すグラフである。注入ドーパント・プロファイルと、印加直流電界なしの場合と＋／−０．０５ＭＶ／ｃｍで印加した場合に約６秒間の間、約１０００℃でアニールした後のプロファイルとを示している。正の電界は負の燐イオンの拡散を著しく抑制するが、負の電界はそれを増強することに留意されたい。原則として、直流電界は、蓄積または反転時に自由キャリアが存在することによって強くスクリーニングされる。この効果についてはここではモデリングしない。しかし、電界強度が０．０１〜０．５ＭＶ／ｃｍである場合、キャリアは最悪の場合でも弱蓄積または弱反転の状態になる。したがって、スクリーニング効果は小さく、上記のモデルは適用可能である。
【００４５】
本発明による方法の一部の実施形態によれば、半導体基板の表面に垂直な直流電界が発生する。他の実施形態によれば、半導体基板の表面に対してある角度で直流電界が発生する。半導体基板の表面に垂直な直流電界に半導体基板を曝すとドーパント（複数も可）の垂直拡散の制御が可能になる。
【００４６】
本発明によれば、直流電界または一次元交流電界によってドーパント（複数も可）の横拡散も制御することができる。ドーパント（複数も可）の制御を実施するための１つの方法は、半導体基板の表面に対してある角度で配置された直流または一次元交流電界に半導体基板を曝すことである。半導体基板の表面に対してある角度をなす直流または一次元交流電界を使用すると、たとえば、ポリシリコンＦＥＴゲートのエッジ下にあるドーパント（複数も可）の拡散を制御できるだろう。その結果、これにより、ＦＥＴデバイスのオーバラップ・キャパシタンス（Ｃｏｖ）のチューニングが可能になる。
【００４７】
半導体基板の表面に対する直流または一次元交流電界の角度は、所望の横拡散の程度に応じて変動する可能性がある。たとえば、半導体基板の表面に対して約１５°の角度をなす直流または一次元交流電界は、垂直に対して２５％の効果を横方向に発生することができる。原則として、電界角度は、半導体基板の表面に垂直な線に対して０°から約９０°まで変動する可能性がある。このような実施形態によれば、半導体基板の表面に対する直流または一次元交流電源の角度は、結果的にドーパント（複数も可）の横拡散の変調度が所望のものになるのに十分な角度である。しかし、ここに記載するように電界源が表面に近接していることについて実際的に考慮することにより、その角度がＪmax＝ｔａｎ-1（ｈ／ｒ）を超えないようにすることができるが、式中、ｈはウェハの中心にある基板から電界板までの分離の高さであり、ｒはウェハの半径である。通常、Ｊmaxは約５°未満になる。
【００４８】
アニーリングし、半導体基板に対してある角度の直流電界に曝している間に半導体基板を回転すると、それが望ましい場合に均一横方向効果が可能になる。基板を回転しない場合、その効果は印加電界の方向にバイアスがかけられるだろう。所与の事例ではこれが望ましい場合もある。
【００４９】
直流または交流電界は様々な方法でセットアップすることができる。一例によれば、電気ポテンシャルの発生源を提供する導電チャック上に半導体基板を配置する。このチャックは、図１に示すように、半導体基板の底面全体に隣接し、それに接触している表面を含むことができる。
【００５０】
このような線に沿って言えば、図１は本発明の装置の一実施形態の断面図を表している。図１に示す配置では、タングステン（Ｗ）金属からなり、約２０ｎｍ〜約５００ｎｍ程度の薄い層３がシリコン・ウェハまたは電界源ウェハ８上に付着されている。電界源ウェハ８は、アニールすべき目標シリコン・ウェハ２に位置合せされ、それと水平接触または近接接触している。メタライゼーション・プロセスによって約１０ｎｍ〜約１００ｎｍ程度の酸化物の薄い層９が金属層３上に形成されている。電界源ウェハ８と、金属層３と、酸化物／水晶層９とを含む金属酸化物ウェハは電界源の一方の電極を形成する。下にある金属チャック１はもう一方の電極を形成する。電極間で約０Ｖ〜約５Ｖの範囲の直流バイアスを印加するかまたは約０Ｖ〜約５Ｖの電圧かつ約０Ｈｚ〜約６０Ｈｚの周波数で交流を印加することにより、所望の電界が発生する。さらに図１では、チャック１および支持ウェハの上に複数のランプ４が配置されている。また、電界源ウェハ８およびチャック１には電圧源Ｖ１ ６およびＶ２ ７が接続されている。
【００５１】
別法として、チャックは、開口し、半導体基板の少なくとも一部分を露出する少なくとも１つの通路を含む表面を含む部分を含むことができる。すなわち、ウェハは、当技術分野で周知のやり方で、たとえば図２に示す環状チャック上のそのエッジを介して取り付けるか、または図３に示す水晶ピンにより取り付けることができる。このような線に沿って言えば、チャックは、環状部分と同心の大きい開口部を含む環状部分を含むことができる。このような大きい単一開口部は、環状部分のみが半導体基板の周縁部の付近で半導体基板と係合するように、半導体基板とほぼ同じ大きさのサイズを有することができるだろう。
【００５２】
図２は図１に示す実施形態と同様の他の実施形態の断面図を表しているが、ウェハは環状金属チャック１０上に取り付けられ、そのチャックは目標ウェハの周縁部のみと接触している。このチャックは、目標ウェハ２の下でチャック１０に取り付けられた基板グリッド１１も含む。この場合、環状金属チャックは第２の電極を形成する。
【００５３】
図３は図１に示す実施形態と同様の他の実施形態の断面図を表している。しかし、図３のウェハは支持ピン１２上に水平に取り付けられている。一実施形態によれば、このピンは中空の水晶ピンである。当然のことながら、このピンは他の材料で作ることができ、他の構成を有することもできる。通常、少なくとも３本または４本のピンがウェハを支持するが、図３にはそのうちの２本が示されている。そのピンが中空である場合、そのピンによってタングステン・ワイヤに給電することができる。このワイヤはピン上に位置することができる目標ウェハの裏面に接触することができ、その結果、第２の電極を形成する。グリッド１１は、ピンに取り付け、ワイヤに電気的に接続することができる。
【００５４】
図２および図３に示すように、目標ウェハの下に配置されたチャックまたはボディは、複数の穿孔を含む中央部分を含む。このような線に沿って言えば、図２および図３は、環状チャック部材またはウェハ支持ピンに接続された導電材料のグリッドを示している。半導体基板は、チャックまたはピン上に置かれたときにグリッドに接触することができる。グリッドは、アニーリングのために関心のある温度範囲内で溶解または劣化しないタングステン・ワイヤあるいはその他の適当な金属または合金で構成することができる。また、グリッドは、半導体基板の付近に配置されているが半導体基板に接触していない、後述するグリッドと同様のものにすることもできる。
【００５５】
チャックはクランプを含むことができる。このクランプは前述の環状部材に含まれていてもよい。この環状クランプは適当な材料であればどのような材料で作ることもできる。通常、環状クランプは金属で作られている。金属クランプ・リングは、電界用の電気接地ポテンシャルを提供することができる。
【００５６】
クランプのうち、目標ウェハの上面上に横に突出する部分は、通常、わずか約０．５ｍｍしか突出しておらず、垂直方向に表面より上には約０．２５ｍｍしか突出していない。この横突出部は通常、機械的安定度と良好な電気接触をもたらすのには十分であるが、後述する上部電極によって発生する電界を妨げるのに十分なものではない。垂直突出部は通常、上部電極がクランプ固定した目標ウェハに対して水平方向に極めて接近できるように最小限のものになっている。ここに記載するようなクランプは通常、ソース電極が目標ウェハに接触する場合には使用できない。
【００５７】
環状クランプの使用は、熱質量を低減するために望ましい可能性があり、それにより、半導体基板の温度自体の熱低下を最大にするのに役に立つ。この構成を使用するときの電界の分布がウェハ平面内で均一になることを保証するのに役立つように、電界のもう一方の平面に使用するものとして後述するものと同様の微細ワイヤ・グリッドを半導体基板および環状チャック・リングに接触して配置することができる。このようなワイヤ・グリッドは、より均一な電界を発生し、追加の熱質量を最小限にするのに役立つ可能性がある。
【００５８】
図４は電界源ウェハ８が目標ウェハの両側に配置された本発明のさらに他の実施形態を示している。２枚の電界源ウェハ間に挟まれた目標ウェハはチャック１上に配置されている。均一電界を発生することが望ましい場合、通常、電界源ウェハを使用することになるだろう。
【００５９】
電界の発生は、図５、図６、および図７に示すワイヤなどの導電材料のグリッドまたは金属薄膜で構成可能な導電プレートを配置することも含むことができる。空間的に変動する電界を発生することが望ましい場合、通常、グリッド電界源を使用することになるだろう。このグリッドまたはプレートは通常、半導体基板の表面の少なくとも一部分に隣接して配置されるが、接触はしていない。しかし、酸化物層でグリッドまたはプレートを絶縁する場合、直前に記載したように接触を妨げると思われるクランプの突出部分が存在する限り、接触は容認できる。
【００６０】
この用語が暗示するように、グリッドは、それを通る複数の通路を含む。グリッド通路は、アニーリング・ランプから放出される熱放射がほとんど減衰せずにそれを通過できるという意味で実際の通路である。しかし、上部電極が連続金属水晶／酸化物層スタックで形成される場合、熱放射は目標ウェハから直接ブロックされる。しかし、そのスタックを通る熱伝導は、目標ウェハのこれらの層を通って伝播するのに約０．５秒しかかからないことが分かっており、その放射の一部は結局、本発明の目的であるドーパント・アニーリングに有用な熱として吸収される。
【００６１】
グリッドは、適当な導電材料で作ることができ、図５、図６、および図７に示すようにグリッドの水晶または酸化物層スタックとして構成することができる。通常、この金属あるいはその他の適当な金属または合金は所望のアニーリング温度では溶解またはゆがみあるいはその両方を免れる。一例によれば、グリッドはタングステンで作られている。十分に高い融点を有する他の適当な耐火金属としては、クロム（Ｃｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、ＮｉＣｒを含む。
【００６２】
図５に示す第１のワイヤグリッド・レベルは、付着した水晶または酸化物の約１０ｎｍ〜約１００ｎｍの距離分だけ、電界源ウェハ基板から分離することができる。第１のワイヤグリッド・レベルは、約１００ｎｍ〜約５００ｎｍの厚さを有する平行なタングステン・ワイヤからなるパターンを含むことができる。ウェハの平面に平行なワイヤの幅は、所望の程度の印加電界の空間変動によって定義することができる。しかし、通常、その幅はそれぞれのワイヤの一方の端部でタングステン・ワイヤまたは銅線などの外部ワイヤへのワイヤボンドを可能にするのに十分なものであることが望ましい。このような外部ワイヤは、電界を発生するために直流または交流電圧源に接続することができる。
【００６３】
図５は、タングステン層が矩形グリッドとしてパターン形成された本発明の装置の一実施形態の斜視図を表している。露出したシリコン・ウェハ１３上に約１００ｎｍ程度の水晶または酸化物の薄い層１４を付着することができる。水晶または酸化物層１４の付着に続いて、平行なタングステン・ワイヤの層１５の形成を行うことができる。このワイヤは単純なマスキング・プロセスによって形成することができる。
【００６４】
約１００ｎｍ程度の付着した水晶または酸化物のもう１つの薄い層１６によって、同じように形成されたタングステン・ワイヤの直交列１７を分離することができる。ワイヤへの接点はワイヤ・ボンドにより形成することができる。第２のワイヤ・グリッド・レベル１７上には水晶または酸化物のもう１つの層１８を付着することもできる。次に、これらの行および列は個別にバイアスをかけて、直流電界源の一方の電極を形成することができる。その結果得られる電界は目標ウェハに衝突し、目標ウェハの平面内で可変式に空間的に変動する可能性がある。目標ウェハの裏面は、図１、図２、図３、または図４に示すように支持することができる。
【００６５】
ワイヤグリッド・レベル自体は、前述の範囲内などの所望の厚さのタングステン金属を付着し、当技術分野で周知の標準的なマスクおよびエッチ・プロセスを使用してその金属にパターン形成することによって形成することができる。第２のワイヤグリッド・レベルは、さらに約１０ｎｍ〜１００ｎｍの付着した水晶または酸化物によって第１のレベルから分離することができる。これには通常、少なくともワイヤの厚さに余分に約１０ｎｍ〜約１００ｎｍを加えた程度の厚さまで水晶または酸化物を付着することが必要である。任意選択で、さらに水晶または酸化物を付着することができるが、当技術分野で周知の通り、その水晶または酸化物を所望の厚さまで研摩することができる。次に第２のレベルのタングステン・ワイヤは第１のレベルと同様に形成することができるが、そのワイヤは第１の層のワイヤに直交して敷設される。もう１つの約１００ｎｍ〜約５００ｎｍの酸化物または水晶の膜を第２のワイヤグリッド・レベル上に付着して、下にあるアニールすべきウェハへの短絡を防止するためにそれを不動態化することができるが、これは前述の電界源ウェハの下に敷かれることになる。
【００６６】
図６は、グリッドが環状パターンに形成されたグリッドの他の実施形態の斜視図を表している。図６に示す環状グリッド１９は、図５の矩形グリッドに類似したやり方で形成することができる。ベース・ウェハ１３と、環状配線層１９と、放射状配線層２０は、水晶または酸化物の付着膜２１および２２によって分離することができる。個々の環状部と放射状部との接続は、層間のバイアによって行うことができる。ワイヤ・ボンドにより、交流または直流バイアスのために放射状ワイヤへの接点を形成することができる。この場合、環状ワイヤは放射状ワイヤによって個々にバイアスをかけることができる。
【００６７】
図６に示す実施形態などの放射状グリッドは、矩形パターンについて前述したものと同様に形成することができるが、当技術分野で周知の通り、適切なマスク定義によって形成される。
【００６８】
図７は図５に示す実施形態の単純化を表す実施形態を示している。図７に示す実施形態では、タングステン・ワイヤの層２３を１つだけ使用している。ワイヤ・グリッド２３の上には水晶または酸化物の層２４を配置することができる。図７に示す実施形態のワイヤは、クロスハッチ風にパターン形成され、したがって、ワイヤ交点で接続されている。したがって、矩形グリッド用のワイヤは、電気的にバイアスをかけたときに等ポテンシャルになる。
【００６９】
図８は、図５、図６、および図７に示すグリッドを膜２５で置き換えた実施形態を示している。この膜は、タングステンあるいは本明細書に記載したようなその他の適当な金属または合金で作ることができる。膜２５の上には水晶または酸化物の層２６が配置されている。
【００７０】
図８に示す連続金属膜２５は上記のプロセスの単純な変形によって形成することができるが、これは通常、パターン形成または第２の金属層を必要としない。しかし、この単一金属層は通常、下にあるアニールすべきウェハへの短絡を防止するために前述のように不動態化しなければならない。
【００７１】
本発明のさらに他の変形形態は、処理中のウェハへの印加電界の浸透を阻止するスクリーニング層を含むことができる。スクリーニング層は、印加電界からウェハをスクリーニングするよう動作可能な材料であればどのような材料も含むことができる。一実施形態によれば、このスクリーニング層は、酸化物層の上に付着した金属層を含む。この金属層は厚いものにすることができる。たとえば、金属層は５００ｎｍを上回る厚さを有することができる。適当な金属であればどのような金属も使用することができる。一例によれば、この金属としてはタングステン膜を含む。前述の「電界スクリーン・マスク」により、目標ウェハの選択領域のみに電界アニール支援を施すことができる。
【００７２】
図９は、半導体基板の表面上に２部電界スクリーン・マスクまたは犠牲層を含む、半導体基板の断面図を示している。このような線に沿って言えば、図９は、その上に半導体ウェハ３２が配置されたチャック３０を示している。半導体基板の複数領域には燐３４およびホウ素３６によってドーピングが施されている。
【００７３】
犠牲層３８は２部層である。このような線に沿って言えば、犠牲層は酸化物層４０と金属層４２とを含む。犠牲層は、ホウ素領域３６のエッジを越えてウェハ３２の表面３３上を延びるように設けられているが、燐領域３４からは離れている。図９には、金属酸化物でマスクしたホウ素ドープ領域のいずれか一方の側に水晶または酸化物の任意選択層４４が示されている。これは、その上で電界源グリッド／金属スタック４６と接触するかまたはそれと位置合せするためのプレーナ表面を提供する。
【００７４】
図９に示す電界源グリッド／金属スタックの実施形態は、ウェハ上のタングステン金属の層５０と、金属層上の酸化物／水晶層５２とを備えたウェハ４８を含む。このような電界源ウェハについては上記で詳述している。図９に示すマスキング方式は、下にあるウェハ内のドーパントから印加電界をスクリーニングする犠牲金属層を含むが、そのドーパントは電界支援の全効果に完全に曝される。
【００７５】
電界源グリッド／金属スタックは、半導体の表面の一部分の上に配置することができる。別法として、電界源グリッド／金属スタックは、半導体基板の一部分の上だけに配置することもできる。電界源グリッド／金属スタックは実際には複数のサブグリッドで構成することができる。半導体基板の１つまたは複数の選択部分の上だけに電界源グリッド／金属スタックまたはサブグリッドを配置すると、ドーパント（複数も可）の拡散をさらに制御するのに役立つ可能性がある。
【００７６】
電界源グリッド／金属スタックが半導体基板から離れて配置される距離は、実施形態に応じて様々である可能性がある。図１、図２、図３、および図４に示すように、電界源グリッド／金属スタックは、目標ウェハに接触して配置するかまたは半導体基板から約１００ｎｍ〜約５００ｎｍ離れた距離に配置することができる。電界源グリッド／金属スタックが半導体基板に接触して配置されている場合、図５、図６、図７、および図８に示す上部の水晶または酸化物層は、電界支援アニール中に目標ウェハを通る電流を防止するために必要な絶縁体を提供することができる。
【００７７】
電界の分布を改良するのに役立つように、電界源グリッドは複数の個別にバイアス可能なワイヤを含むことができる。追加としてまたは別法として、グリッドは複数のサブグリッドを含むこともできる。このサブグリッド自体は、個別にバイアス可能なワイヤを含むこともできる。グリッド、各バイアス可能ワイヤ、または各サブグリッド、あるいはこれらの組合せは、電気ポテンシャルの発生源に接続し、たとえば図１、図２、図３、および図４に示すように、チャック／下部グリッドと電界源グリッドとの間のウェハの平面内で空間的に変動する電界を発生することができる。電界源が２つの水晶／酸化物絶縁層間に挟まれた均一金属膜で構成される場合、目標ウェハの表面の電界は目標ウェハの平面内で均一になる可能性がある。
【００７８】
さらに、複数の位置でグリッドまたはサブグリッドへの電気接点を設けることもできる。各位置は別々にバイアス可能なものにすることができる。グリッドの所望のレイアウトに応じて、グリッドワイヤ・コンポーネントは、原則として、当技術分野で周知のやり方で達成される配線レイアウトにより個別に接触することができる。これは、電界の制御と、それによりドーパントの拡散をさらに改良する働きをすることができる。
【００７９】
前述のように、その構造にかかわらず、グリッドは通常、半導体基板の表面全体を覆うのに十分なサイズを有する。このようなグリッドは、ウェハの表面でそれに対して垂直に一定の電界を発生することができる。
【００８０】
半導体基板の表面に垂直な直流または一次元交流電界を発生するために、半導体基板の表面に平行に電界源グリッド／金属スタックが配置されている。直流または一次元交流電界が半導体基板の表面に対してある角度をなすようにする場合、グリッドと基板は互いにある角度で配置されることになる。前述のように、この角度はＪmax未満になるように制限することもできる。
【００８１】
使用する場合、印加直流電界の強度は実施形態に応じて様々になる可能性がある。電界強度に影響する可能性のある１つの要因は、望ましいドーパントの拡散の増強または抑制の所望の程度である。通常、直流電界は半導体基板の表面で約０．０１ＭＶ／ｃｍ〜約１．０ＭＶ／ｃｍの強度を有することになる。浅い接合半導体技術の場合、すなわち、ドーパント・ポケットの深さが約０．２５ｍｍ未満である場合、アニーリング温度が通常、約９００℃〜約１１５０℃の範囲になり、アニーリング時間が約０．５秒〜約１０秒の範囲になることは当技術分野では周知のことである。この場合、たとえば、燐またはヒ素などのｎ＋ドーパントを増強／抑制するためには、規模が＋／−０．０１ＭＶ／ｃｍの電界を推奨する。ホウ素などのｐ＋ドーパントの場合、この抑制／増強は逆転する。基板内に深く注入されたドーパントの拡散／アニーリングを左右するためには、約０．１〜約１．０ＭＶ／ｃｍ程度など、より大きい電界が必要になる可能性がある。目標ウェハの基板の表面下の電界強度は、キャリア・スクリーニングのため、基板内の深さに応じて変動する可能性がある。また、表面上および表面下の電界強度は実際に変動する可能性がある。
【００８２】
上記で言及したように、本発明による方法は、半導体基板の選択部分上での直流または交流電界強度の変動または低減あるいはその両方を含むことができる。これにより、ドーパント種の拡散の局部制御が可能になる。直流または交流電界は様々な方法で制御することができる。
【００８３】
直流電界強度を制御するための１つの方法は、ドーパントが注入された半導体基板の表面の少なくとも１つの部分上に少なくとも１つの犠牲層を設けることである。直流または交流電界強度を制御できる材料であればどのような材料でも使用することができ、これは所望のアニーリング温度で溶解、劣化、分解のいずれかあるいはこれらの組合せを免れる。通常、犠牲層は直流または交流電界強度を低減するものである。この少なくとも１つの犠牲層は金属層を含むことができる。前述のように、耐火金属であるタングステン、クロム、ニッケル、白金、ＮｉＣｒ合金がこのような金属の例である。
【００８４】
この少なくとも１つの犠牲層は、少なくとも１つの誘電材料の層も含むことができる。この誘電層は、金属層と半導体基板との間の半導体基板の表面上に位置することになる。誘電層にはどのような誘電材料も使用することができる。少なくとも１つの犠牲層で使用可能な誘電材料の例としては、少なくとも１つの窒化物または少なくとも１つの酸化物あるいはその両方を含む。犠牲層（複数も可）は、標準的なフォトリソグラフィ・マスキング技法により付着することができる。
【００８５】
誘電層の厚さは実施形態に応じて様々になる可能性がある。通常、誘電層は約２０ｎｍの厚さを有する。より一般的には、誘電層は約１０ｎｍ〜約１００ｎｍの厚さを有する。
【００８６】
同様に、金属層の厚さは実施形態に応じて様々になる可能性がある。典型的な厚さは前述の通りである。
【００８７】
犠牲層の厚さおよび組成は、結果的に直流電界に所望の効果をもたらすのに十分なものである。
【００８８】
基板およびドーパント（複数も可）をアニールするために、１つまたは複数の熱源を使用することができる。熱源（複数も可）は、ドーパント（複数も可）が投入された半導体基板の反対側に配置することができる。少なくとも１つの熱源が配置された側は、グリッドの反対側である場合もある。
【００８９】
犠牲層を使用するのではなく、半導体基板の表面に極めて接近しているがそれに接触せずに位置するよう、電界源グリッド／金属スタックを工作することも可能である。選択的に活性化されるかバイアスがかけられて、ウェハの所望の領域で局部的に必要な電界を発生する、より小さいグリッドのアレイになるよう、グリッドをさらに工作することも可能である。サブグリッドを使用すると、ウェハ上の個別チップの規模での制御すら可能になる。これは、他のソースから発生するデバイス挙動のウェハ・レベルのエクスカーションを制御する際の極値になる可能性がある。
【００９０】
本発明は、半導体基板内で所望の接合プロファイルを形成するための装置も提供する。本発明による装置は前述の方法を実施することができる。このような線に沿って言えば、本発明による装置は、少なくとも１つのドーパント種が拡散された半導体基板をアニールする手段を含む。このアニーリング手段は少なくとも１つの熱源を含む。
【００９１】
図１、図２、図３、および図４は、本発明による装置の数通りの実施形態を示している。図１に示す装置の実施形態は、半導体基板２、この場合は半導体ウェハを支持する導電チャック１を含む。このチャックは前述の通りのものにすることができる。このような線に沿って言えば、チャックは、図２に示すように目標ウェハの上面および底面が露出したままにする環状リングを含むことができる。同様に、チャックと、その結果、半導体基板は回転することができる。この回転は、望ましい場合、半導体基板全体での処理の均一性を保証するのに役立つ可能性がある。
【００９２】
図２に示すように、電界源グリッド／金属スタックの反対側の環状チャック内には、上記で言及した耐火金属の１つなどの導電材料で製作したワイヤ・グリッド３を配置することができる。このグリッドは必ずしもウェハに接触していなくてもよい。別法として、図３に示すように、このようなワイヤ・グリッドは、チャックの代わりに目標ウェハの下に位置することができるが、必ずしもウェハに接触していなくてもよい。後者の場合、図３に示すように、それによりタングステン・ワイヤに給電して直流ポテンシャル源Ｖ２への接触を可能にする中空水晶ピン上でウェハを支持することができる。図４は、図１、図２、および図３に示すチャックまたはワイヤ・グリッドの代わりに重複電界源グリッド／金属スタックが目標ウェハの下に取り付けられている、他の実施形態を示している。いずれの場合もポテンシャル源Ｖ２は、下にあるチャック、グリッド、または電界源グリッド／金属スタックに適用可能である。
【００９３】
基板および注入したドーパント（複数も可）をアニールするための熱を提供するために、複数のランプ４が配置されている。この熱源（複数も可）は、チャックおよび支持された半導体基板の周りのどこにでも配置することができる。このような線に沿って言えば、図１に示すランプなどの熱源（複数も可）は、別法としてまたは追加として、図１に示すようにチャックの反対側に配置することもできる。図１に示すようにチャックの反対側にランプを配置すると、あまり起こりそうもないがウェハのデバイス側面または上面とワイヤ・グリッド・アレイとの間で干渉を引き起こす可能性がある。
【００９４】
しかし、多くの熱源が使用され、その熱源は前述のプロセスを実施可能なものにすることができる。
【００９５】
直流または交流電界を発生するために、グリッド５とチャック１は、単独でまたはグリッド３とともに、少なくとも１つの電圧源６および７にそれぞれ接続することができる。この電圧源は、前述の個別にバイアス可能なワイヤまたはサブグリッドに接続することができる。この電圧源により、グリッド５とチャック／グリッド３との間で電界が発生する。図１、図２、図３、および図４に示す実施形態の電界は半導体基板の表面に垂直である。前述の通り、グリッドまたは半導体基板あるいはその両方は、図１１に示すように、横拡散ならびに垂直拡散ならびに垂直拡散と横拡散との割合を制御するためにそれらが互いにある角度をなすように配置することができる。
【００９６】
図１１は、横拡散が実施／制御される実施形態を示している。たとえば、図１１は、目標ウェハ５６の表面に垂直な線に対して角度θで電界源グリッド／金属スタック５４を傾けた場合の効果を示している。したがって、その結果として目標ウェハ５６で発生する電界は図１１に示すように非対称である。このような線に沿って言えば、電界は右側よりドーパント・ポケット５８の左側の方が強くなる。したがって、二次元に外方拡散したドーパント・プロファイル６０は非対称になり、左側では距離Ｌだけ拡散し、これは右側の拡散距離Ｒより遠い距離である。したがって、垂直外方拡散距離Ｖについては、その割合は左右で不均等になる。
【００９７】
装置のチャック、ランプ、グリッド、その他の要素は通常、処理チャンバ（図示せず）内で設けられる。処理チャンバを使用すると、処理チャンバ内のすべての条件の制御が可能になる。このような線に沿って言えば、本発明による装置は、処理チャンバ内の圧力を制御するためのポンプを含むことができる。また、この装置は、処理チャンバ内に所望のガス（複数も可）を投入するための少なくとも１つのガス源も含むことができる。
【００９８】
図５および図７に示す実施形態では、ワイヤの各端部でワイヤ・ボンドにより、グリッド内の各個別ワイヤに対して所望のポテンシャル源への接触を行うことができる。各ポテンシャル源は固有の強度を有することができ、したがって、目標ウェハの表面の平面内で空間的に変動可能な電界を提供する。図６に示す実施形態では、第２のレベルの放射状ワイヤにより第１のグリッド層の各ワイヤ環状部に接触することができる。
【００９９】
当技術分野で周知の手段により介在する水晶または酸化物によりエッチングされたバイアにより接触を行うことができる。ポテンシャル源へのワイヤボンド接触は、各放射状ワイヤの自由端で行うことができる。図５に表した実施形態のように、各放射状ワイヤ用のポテンシャル源は固有のものにすることができる。
【０１００】
図５、図６、および図７に示す実施形態では、酸化物または水晶の膜上に金属グリッド膜を付着させることができる。このグリッドは、当技術分野で周知のマスキング技法により形成することができる。図５および図６に示す実施形態では、上にある第２の金属グリッドとの間に水晶または酸化物の介在層が付着されている。
【０１０１】
図７に示す実施形態は第２のグリッド層を含まない。また、図８に表した実施形態もグリッドを含まない。図７および図８に示す実施形態ではどちらも水晶または酸化物の介在層は不要である。
【０１０２】
図７のグリッドが発生する電界は、定義上、目標ウェハの平面内で周期的なものである。これに対して、図８に表した均一膜が発生する電界は均一かつ一定のものであり、目標ウェハの表面全体に及ぶ。
【０１０３】
上記の本発明により様々なオプションが提示される場合、目標上のドーパント拡散の局部制御に関する利点がもたらされる。
【０１０４】
半導体基板の表面での直流または交流電界の強度は様々になる可能性がある。通常、直流または交流電界は約０．０１ＭＶ／ｃｍ〜約１．０ＭＶ／ｃｍの強度を有する。極性は、ドーパント・タイプによって決まり、イオン化種を表面まで励起して所望の浅い接合を作成するかまたは拡散増強が望ましい場合には表面から離れるように選択される。電界が約１．０ＭＶ／ｃｍを上回る場合、その結果、絶縁破壊が発生するか、またはウェハ上に存在する可能性のある薄いゲート酸化物に損傷を加えるか、あるいはその両方が発生する可能性がある。通常、厚さが４．０ｎｍ未満の酸化物は「薄い」とみなされる。
【０１０５】
前述のように、直流または交流電界の強度は、半導体基板の表面上から表面下まで様々に変動する可能性がある。たとえば、シリコン・ウェハ上の酸化物内では電界は約３．９＊Ｅの値を有する可能性があり、式中、Ｅは空気中または真空中での印加電界強度である。シリコン自体の電界は約１１．９＊Ｅの値を有する。
【０１０６】
まとめとして、本発明の構成に関して以下の事項を開示する。
【０１０７】
（１）半導体基板内で所望の接合プロファイルを形成するための方法であって、
半導体基板内に少なくとも１つのドーパントを投入するステップと、
半導体基板を直流または交流電界に曝しながら半導体基板をアニールすることにより少なくとも１つのドーパントを拡散するステップとを含む方法。
（２）電界が交流電界である、上記（１）に記載の方法。
（３）電界が直流電界である、上記（１）に記載の方法。
（４）電界が、６０Ｈｚ以下の周波数を有する交流電界である、上記（１）に記載の方法。
（５）周波数が約０．５〜約６０Ｈｚである、上記（４）に記載の方法。
（６）ドーパントがイオン注入によって注入される、上記（１）に記載の方法。
（７）アニールが急速熱アニールである、上記（１）に記載の方法。
（８）直流電界がドーパント拡散を抑制する、上記（３）に記載の方法。
（９）直流電界がドーパント拡散を増強する、上記（３）に記載の方法。
（１０）電界が、半導体基板の上部表面で半導体基板の上部表面に垂直に発生する、上記（１）に記載の方法。
（１１）電気ポテンシャルの発生源を提供する導電チャック上に半導体基板を配置するステップと、
半導体基板の表面の少なくとも一部分に隣接して導電材料の少なくとも１つのグリッドを配置するステップと、
少なくとも１つのグリッドと導電チャックにバイアスをかけて、交流または直流電界を発生するステップとをさらに含む、上記（１）に記載の方法。
（１２）半導体基板の少なくとも１つの表面に隣接して電界源ウェハを配置するステップと、
電界源ウェハにバイアスをかけるステップとをさらに含む、上記（１）に記載の方法。
（１３）半導体基板の上部表面全体の上にグリッドが配置される、上記（１１）に記載の方法。
（１４）グリッドが、約１００ｎｍ〜約５００ｎｍの距離だけ半導体基板から分離されるように配置される、上記（１１）に記載の方法。
（１５）グリッドが複数の個別にバイアス可能なワイヤを含み、ワイヤに個別にバイアスをかけるステップをさらに含む、上記（１１）に記載の方法。
（１６）グリッドがタングステンを含む、上記（１１）に記載の方法。
（１７）半導体基板の選択部分で直流または交流電界の強度を低減するステップをさらに含む、上記（１）に記載の方法。
（１８）電界強度を低減するステップが、
半導体基板の上部表面の一部分上に少なくとも１つの犠牲層を設け、少なくとも１つのドーパントを電界からシールドするステップを含む、上記（１７）に記載の方法。
（１９）少なくとも１つの犠牲層が、半導体基板の上部表面の一部分上の金属層を含む、上記（１８）に記載の方法。
（２０）犠牲層が、金属層と半導体基板との間の半導体基板の上部表面上に誘電材料の層をさらに含む、上記（１９）に記載の方法。
（２１）電界が、半導体基板の上部表面で約０．０１ＭＶ／ｃｍ〜約１．０ＭＶ／ｃｍの強度を有する、上記（１）に記載の方法。
（２２）直流電界が正である、上記（３）に記載の方法。
（２３）直流電界が負である、上記（３）に記載の方法。
（２４）１気圧以下の圧力で実施される、上記（１）に記載の方法。
（２５）ドーパントの横拡散および垂直拡散が直流電界または交流電界によって制御される、上記（１）に記載の方法。
（２６）ドーパントの横拡散を制御するステップが、
半導体基板の上部表面で半導体基板の上部表面に対してある角度で直流電界または交流電界を発生するステップを含む、上記（２５）に記載の方法。
（２７）電界が半導体基板の上部表面に対して約１５°までの角度になっている、上記（２６）に記載の方法。
（２８）アニーリングおよび直流電界への暴露中に半導体基板を回転するステップをさらに含む、上記（２７）に記載の方法。
（２９）アニーリングが約９００℃〜約１１５０℃の温度で行われる、上記（１）に記載の方法。
（３０）アニーリングが約０．５秒〜約１０秒の間、行われる、上記（１）に記載の方法。
（３１）約９００℃〜約１１５０℃の温度が約０．５秒〜約１０秒の間、維持される、上記（２９）に記載の方法。
（３２）約１０秒〜約６０秒の期間にわたって、温度が約９００℃〜約１１５０℃の温度から室温まで低下する、上記（２９）に記載の方法。
（３３）半導体基板内で所望の接合プロファイルを形成するための装置であって、
少なくとも１つのドーパントが拡散された半導体基板をアニールする手段であって、少なくとも１つの熱源を含む手段と、
直流または交流電界を発生し、アニーリングと同時に直流または交流電界に半導体基板を曝す手段とを含む装置。
（３４）電界が交流電界である、上記（３３）に記載の装置。
（３５）電界が直流電界である、上記（３３）に記載の装置。
（３６）電界が一次元電界である、上記（３３）に記載の装置。
（３７）電界が直流電界である、上記（３３）に記載の装置。
（３８）少なくとも１つのドーパントを半導体基板内に拡散する手段をさらに含む、上記（３３）に記載の装置。
（３９）電界発生手段が、半導体基板の上部表面で半導体基板の上部表面に垂直に直流電界を発生する、上記（３３）に記載の装置。
（４０）電界発生手段が、
その上に半導体基板が配置された導電チャックと、
チャックにバイアスをかける手段と、
半導体基板がチャック上に配置されたときに半導体基板の少なくとも１つの表面の少なくとも一部分に隣接して配置された導電材料の少なくとも１つのグリッドと、
少なくとも１つのグリッドにバイアスをかける手段とを含む、上記（３３）に記載の装置。
（４１）電界発生手段が、
その上に半導体基板が配置された導電チャックと、
チャックにバイアスをかける手段と、
半導体基板がチャック上に配置されたときに半導体基板の少なくとも１つの表面の少なくとも一部分に隣接して配置された少なくとも１つの電界源ウェハと、少なくとも１つの電界源ウェハにバイアスをかける手段とを含む、上記（３３）に記載の装置。
（４２）少なくとも１つのグリッドが半導体基板の上部表面全体より大きい、上記（４０）に記載の装置。
（４３）半導体基板がチャック上に配置されたときに、グリッドが約１００ｎｍ〜約５００ｎｍの距離だけ半導体基板から分離される、上記（４０）に記載の装置。
（４４）少なくとも１つのグリッドが複数の個別にバイアス可能なワイヤを含み、グリッド・バイアス手段がワイヤに個別にバイアスをかける、上記（４０）に記載の装置。
（４５）半導体基板の選択部分で電界の強度を低減する手段をさらに含む、上記（３３）に記載の装置。
（４６）電界が、半導体基板の上部表面で約０．０１ＭＶ／ｃｍ〜約１．０ＭＶ／ｃｍの強度を有する、上記（３３）に記載の装置。
（４７）電界が６０Ｈｚ以下の周波数を有する交流電界である、上記（３３）に記載の装置。
（４８）少なくとも１つのドーパントの横拡散を電界によって制御する手段をさらに含む、上記（４６）に記載の装置。
（４９）少なくとも１つのドーパントの横拡散を制御する手段が、
半導体基板の上部表面で半導体基板の上部表面に対してある角度で電界を発生する手段を含む、上記（４８）に記載の装置。
（５０）電界が半導体基板の上部表面に対して約１５°までの角度で発生する、上記（４９）に記載の装置。
（５１）アニーリングおよび電界への暴露中に半導体基板を回転する手段をさらに含む、上記（３３）に記載の装置。
（５２）少なくとも１つの熱源が、グリッドと反対の半導体の一方の側に配置される、上記（４０）に記載の装置。
（５３）チャックが、半導体基板をクランプ固定するための環状クランプと、環状クランプに接続された導電材料のグリッドとを含む、上記（４０）に記載の装置。
【図面の簡単な説明】
【図１】本発明による配置の４通りの実施形態のうちの１つの断面図である。
【図２】本発明による配置の４通りの実施形態のうちの１つの断面図である。
【図３】本発明による配置の４通りの実施形態のうちの１つの断面図である。
【図４】本発明による配置の４通りの実施形態のうちの１つの断面図である。
【図５】本発明による配置の４通りの実施形態のうちの１つのオーバヘッド斜視図である。
【図６】本発明による配置の４通りの実施形態のうちの１つのオーバヘッド斜視図である。
【図７】本発明による配置の４通りの実施形態のうちの１つのオーバヘッド斜視図である。
【図８】本発明による配置の４通りの実施形態のうちの１つのオーバヘッド斜視図である。
【図９】本発明による配置の他の実施形態の断面図である。
【図１０】半導体基板内の燐ドーパント濃度と半導体基板内の深さとの関係を示すグラフである。
【図１１】本発明による配置のさらに他の実施形態の断面図である。
【図１２】変動時間における交流電界のシミュレーション結果を示すグラフである。
【図１３】シミュレーション結果および電界応力の効果を示すグラフである。
【図１４】１Ｈｚおよび６０Ｈｚの周波数の場合のシミュレーション結果を示すグラフである。
【符号の説明】
１ 金属チャック
２ 目標シリコン・ウェハ
３ 金属層
４ ランプ
６ 電圧源
７ 電圧源
８ 電界源ウェハ
９ 酸化物／水晶層
【発明の属する技術分野】
本発明は、半導体基板内のドーパントの拡散を制御するための方法および装置に関する。
【０００２】
【従来の技術】
半導体デバイス構造のサイズが収縮するにつれて、収縮し続ける構造の形成を制御するために、ますます多大な制御を実行しなければならない。構造がますます小さくなると、その位置および寸法により、適切な配置を確保するために慎重な制御が必要になる。微細寸法が関連する場合、形成された構造の配置ミスまたはサイズあるいはその両方のわずかなエラーの結果、デバイスが機能しなくなるかまたは誤動作する可能性がある。半導体デバイス製造に関連するプロセスでは、所望の構造を作成するために精度のレベルを高め続ける必要がある。
【０００３】
半導体基板内にドーパントを拡散するために急速熱処理が広く使用されている。現在、急速熱処理のために、ランプまたはホット・プレートなどの放射線源を使用して、加工物を所望の温度まで急速に加熱する。次にその放射線源を使用して、加工物をその温度に維持する。さらに放射線源を使用して、制御方式で加工物を急速に冷却する。典型的なプロセスのこれらのステップのそれぞれで、ウェハ温度を感知し（加工物の赤外線を感知する高温計によるかまたは熱電対による）それを使用して、温度のフィードバック制御を行う。十分な規模の温度まで加工物を上昇させると、加工物内の種の拡散が始まる。さらに、このような拡散の速度は加工物の温度の強関数である。また、どのような拡散でもその程度は温度規模と温度時間両方の要因になる。したがって、加工物が半導体ウェハであり、その熱プロセスが、半導体ウェハ上のすべての部位でドーパント原子の均一活性化および拡散を達成するためにドーパント種の活性化アニーリングに使用する急速熱プロセスである場合、ウェハの温度の精密制御が不可欠である。
【０００４】
【発明が解決しようとする課題】
より最近のシリコン・オン・インシュレータ技術では、３℃未満３シグマ温度制御に応じてドーパントの拡散を制御することが望ましいだろう。しかし、最新式の急速温度処理機器に制限があるので、現在では５〜６℃３シグマ温度制御しか達成することができない。この温度制御問題の一因となる要因はいくつか存在する。このような要因としては、チャンバのガス流、チャンバのドアおよびロボット工学、ウェハのセンタリング、ランプ加熱のスルー・レート制限などを含む。
【０００５】
チャンバのガス流に関しては、プロセス・ガスの分布によりウェハ全域で温度勾配が存在する。急速熱処理機器にはプロセス・ガス（反応性または不活性のいずれか）が投入される。この急速熱プロセッサは熱平衡システムではない（加工物とその支持構造のみが加熱される）。したがって、投入ガスは低温であるが、ウェハ全域を移動するにつれてガスは加熱され、チャンバから出ていく。この要因により、チャンバ・コンポーネント上のガス入口付近の低温とガス出口付近の高温との温度勾配が発生する。ウェハがチャンバ内に入ると、その勾配はウェハに移転する。ウェハ回転を使用してこの効果を軽減する。しかし、ウェハ回転を備えた最新式のシステムでは、この効果が軽減されているが、依然として、固定高温計の信号においてウェハ回転周期の温度振動が非常に明白であるという明確なサインが残っている。ランプのゼロ制御が欠落しているのでこの振動は減衰することができないので、その結果、ウェハのエッジ上に局部的な高温および低温スポットが発生する。このような高温および低温スポットはチップに直接連結されており、そのチップは性能基準に適合しなくなる。
【０００６】
さらに、チャンバのドアおよびウェハ処理機器のためにウェハ全域で温度勾配が存在する。前述と同様に、ドアは処理チャンバ内に入らなければならず、ロボット・ハンドラはそのドアから加工物を挿入しなければならないので、ドア付近でチャンバ内部に対する冷却効果が発生する。トランスファ・チャンバまたは大気からの低温ガスはドア領域を冷却し、ロボット・ハンドラの末端部はヒート・シンクとして動作し、ドア領域を冷却する。したがって、高温および低温スポットが作成され、それがチップに連結され、そのチップは性能基準に適合しなくなる。
【０００７】
現況技術では、急速熱プロセッサはポケット付きリング（完全なエッジ接触）によってウェハを支持する。ウェハ・エッジ上の高温および低温スポットは、その支持「エッジ・リング」内のウェハ・センタリングが０．０１０〜０．０１５インチ以内の精度まで正確ではない場合に発生することが分かっている。熱不均一に対する補正を行うために使用するウェハ回転により準安定条件が発生し、ウェハの摂動が十分であれば、その結果、ウェハは可能な限り中心を外れるまで、求心加速することになる。したがって、ウェハの位置決めによる高温および低温スポットがしばしば作成される。このようなスポットもチップに直接連結されており、そのチップは性能基準に適合しなくなっている。
【０００８】
ランプ加熱のスルー・レート制限に関しては、Ｗハロゲン・ランプはガスを収容するための何らかのエンクロージャとともに構築されているので、そのエンクロージャは相当な量の熱を蓄積する。この蓄積された熱はどのような高周波信号も減衰し、その信号はランプ内に励起される可能性がある。そして、急速熱プロセッサ設計の進化とともにチャンバの回転速度が増加するにつれて（２００ｍｍツールは９０ＲＰＭで回転し、３００ｍｍツールは１５０〜３００ＲＰＭで回転することになる）、被制御ランプによって回転関連温度振動を減衰することはますます難しくなる。
【０００９】
急速熱処理技術の現況技術には、ドーパント拡散の制限ならびに熱収支の一致という問題がある。拡散制限に関しては、多くの技術は、活性化および拡散のための後続アニールとともに非常に大量かつ浅いドーパント注入を使用して、浅い均一ドーパント・プロファイルを達成している。必要な拡散の程度のため、非常に高温のバッチ式炉を必ず使用する。しかし、高温のバッチ式炉ではウェハのスリップが発生するので、このようなプロセスでは、特にウェハのサイズが大きくなるにつれて問題が発生する。したがって、単一ウェハ急速熱アニール・プロセスが実用的になるように、全体的なアニール拡散速度を増加する手段を提供することが望ましいと思われる。
【００１０】
熱収支の一致に関しては、現行の製造ラインの慣行の目的は、バッチおよび単一ウェハ両方の高温プロセスをすべてのステップに適したものにすることである。たとえば、バッチ式炉ＣＶＤプロセッサと単一ウェハ急速熱ＣＶＤプロセッサの両方でスペーサ窒化物膜を形成できることが望ましい。しかし、バッチ・ツールは１２５枚のウェハからなるセットを１時間以上にわたって約７５０℃の温度に保持するので、単一ウェハ・プロセッサは各ウェハをわずか２分間だけ約７５０℃に保持する。最終結果として、バッチ窒化物付着によって形成されたトランジスタのデバイス特性は単一ウェハ付着によって形成されたトランジスタの特性とは異なるものになる。この違いの理由は、温度時間の結果による拡散が２つのシステム間で大幅に異なることである。したがって、同じ熱プロファイルを保持しながら単一ウェハ・プロセスの全拡散を増加する手段が望ましいと思われる。
【００１１】
【課題を解決するための手段】
本発明は、半導体デバイス内で所望の接合プロファイルを形成するための方法に関する。半導体基板内に少なくとも１つのドーパントを投入する。半導体基板を直流または交流あるいはその両方の電界に曝しながら半導体基板と少なくとも１つのドーパントをアニールすることにより、少なくとも１つのドーパントを半導体基板内に拡散する。
【００１２】
本発明は、半導体基板内で所望の接合プロファイルを形成するための装置にも関する。この装置は、少なくとも１つのドーパントが拡散された半導体基板をアニールする手段を含む。このアニーリング手段は少なくとも１つの熱源を含む。この装置は、直流または交流あるいはその両方の電界を発生し、アニーリングと同時に直流または交流あるいはその両方の電界に半導体基板を曝す手段も含む。
【００１３】
本発明のさらに他の目的および利点は、当業者には以下の詳細な説明から容易に明らかになるだろうが、以下の詳細な説明では、本発明を実施するために企図された最良態様を単に例示することにより、本発明の好ましい実施形態のみを示し説明する。後で分かるように、本発明はその他の異なる実施形態が可能であり、そのいくつかの詳細は本発明を逸脱せずに様々な明白な点において変更が可能である。したがって、添付図面および説明は本質的に例証とみなすべきであり、限定的なものとみなすべきではない。
【００１４】
【発明の実施の形態】
本発明は、工業用ＲＴＡツールにおいてこのような浅い接合をより制御可能かつより製造可能に生産するためのプロセスおよび装置を提供する。本発明では、現在および将来必要になる浅い接合を形成するためにドーパントを活性化することができる。このような線に沿って言えば、本発明は、電界の「支援」により局部的に熱拡散を抑制または増強することによりドーパント拡散の制御を可能にする。
【００１５】
本発明は、半導体デバイス内に所望の接合プロファイルを形成するための方法を提供する。シリコン・ウェハなどの半導体基板内に少なくとも１つのドーパントを投入する。半導体基板内にドーパント（複数も可）を投入するために適当な方法であればどのような方法でも使用することができる。通常、イオン注入を使用してドーパント（複数も可）を投入する。本発明は、ドーパント活性化／拡散が行われる半導体デバイス製造中の様々な段階で有用である可能性がある。
【００１６】
半導体基板内にドーパント（複数も可）を投入した後、半導体基板とドーパント（複数も可）に対してアニーリング・プロセスを施すことにより、ドーパント（複数も可）を活性化する。アニーリングと同時に、半導体基板とドーパント（複数も可）を直流または交流あるいはその両方の電界に曝す。
【００１７】
本発明の状況では、このアニールは通常、急速熱アニール（ＲＴＡ）として行われる。ＲＴＡおよびその他の急速熱プロセスは、所与の構造を作成するために半導体デバイス製造で広く使用されるようになっている。ＲＴＡプロセスは、通常、短いプロセス時間を含み、特に、最高温度での短い時間を含む。
【００１８】
本発明によれば、アニーリングは通常、約９００℃〜約１１５０℃の温度で行われる。
【００１９】
基板の温度は、通常、約３秒〜約１０秒の期間にわたってほぼ室温から最高処理温度まで上昇する。通常、この温度は、可能な限り迅速に最高処理温度まで上昇する。また、この温度は通常、最高温度まで上昇する間に１回または複数回、足踏み状態になり、一定の期間の間、その足踏み状態（複数も可）にとどまる。
【００２０】
通常、この温度は、約０．５秒〜約１０秒の間、最高温度に維持される。この温度は、１つの期間の間、最高温度にとどまる場合もあれば、１つまたは複数の期間の間、最高温度未満に低下して、最高温度に戻る場合もある。
【００２１】
最高温度での所望の処理時間後、半導体基板の温度は低下する。通常、この温度は、可能な限り迅速に低下する。このような線に沿って言えば、温度は通常、約１０秒〜約６０秒の期間にわたってほぼ室温まで低下する。
【００２２】
さらに、本発明によるアニーリングは、通常、約０．５秒〜約１０秒の期間の間、行われる。
【００２３】
また、アニーリングが行われる圧力は変動させることができる。本発明によれば、急速熱処理ツール内の圧力は印加する電界によって決めることができる。このような線に沿って言えば、圧力を低減して、アーク放電または電気放電あるいはその両方の防止を支援してもよい。これについては、以下に明らかにする。
【００２４】
アニール中に本発明は、印加電界を使用してドーパント（複数も可）の拡散を制御する。拡散の制御としては、拡散の増強および抑制を含むことができる。極めて浅い接合の形成に関して前述した説明にもかかわらず、所与の事例では、ドーパントの拡散を増強することが望ましい場合もある。
【００２５】
本発明の一実施形態によれば、時間的かつ空間的に変動する電界を急速熱処理チャンバに投入する。次にこの電界を使用して熱処理温度制御問題の具体的な要素として前述した熱効果を阻止するか、またはこの電界を使用して前述の具体的な技術制限に対処するために行われる拡散の量を調節するか、あるいはその両方を行う。
【００２６】
交流または「交流」電界を印加すると、電界交番の両方の方向にドーパント拡散を増強することになる。急速熱プロセス中に交流電界を印加すると、全拡散が増加する。
【００２７】
前述のように、チャンバのガス流、チャンバのドアおよびロボット工学、ウェハのセンタリング問題により、周波数としてのウェハ回転速度による振動関数である温度不均一が発生する。高温計を使用すると、このような温度振動を検出することができるが、ランプ制御システムではこのような振動を補償することができない。本発明によれば、力線が加工物表面に浸透してドーパントに作用するような処理チャンバ内の位置に交流電界発生器を設置する。特に、ウェハ・エッジ付近に交流電界を発生できるように電界発生器を位置決めする。これは、チャンバの１つの領域のみで電界を発生する小さいデバイスによって実施することができる。次に高温計信号を制御手段として使用して、ウェハの最低温部分が電界を通過するときに電界が最大になるような位相角およびウェハ回転周波数で交流電界強度を振動させる。したがって、ウェハ温度の制御は改善されないが、全ドーパント拡散の制御は改善され、その結果、接合活性化アニーリングのＬｅｆｆ制御が改善され、それにより、チップ性能の制御が改善される。なお、ＬｅｆｆはＦＥＴの電気チャネル長である。
【００２８】
交流電界がその表面全域で均一に加工物に浸透するように、より大きい電界発生器をチャンバ内に配置すると、ウェハ上のすべてのポイントでの急速熱アニーリング中の全拡散が増大する。この方法により、効果的な拡散または急速熱プロセスが増大する。電界の強度を調節することにより、全拡散（または熱収支）または単一ウェハ・プロセスをバッチ式炉プロセスと一致させることができる。そのプロセスが、高度のドーパント拡散を必要とするような技術プロセス・ステップ用の実行可能なオプションになるように、単一ウェハ・プロセス中の全拡散を増加することができる。
【００２９】
交流電界は一般に約０．５Ｈｚ〜約６０Ｈｚの周波数で使用し、より一般的には約０．５Ｈｚ〜約２Ｈｚの周波数で使用する。交流電界の最高裁低振幅は通常、約１００００ｖ／ｃｍ〜約１０００００ｖ／ｃｍの範囲である。
【００３０】
交流電界を使用するための典型的な配置では、典型的なＲＴＡツールのグリッドを上部電極として使用し、ウェハを保持するチャックを下部電極として使用する。この固有ウェハは、加熱中のウェハに光を照射するための電極として機能する。固有ウェハには必要な電気ポテンシャルを印加することができる。ウェハ上または水晶板上の金属薄膜を所望のポテンシャルまで充電する。高温スポットの補正を行い、均一性を改善するために、位置の関数として電界強度を変化させることができる。
【００３１】
代替実施形態では、多くの半導体デバイス構造で特に関心があるのは垂直ドーパント・プロファイルである。この一例としては、垂直バイポーラ・トランジスタ・エミッタベース接合が考えられる。この重要な性能決定構造では、ベース・シリコン内に拡散するエミッタ・ポリシリコン・ドーパントの拡散の量によってベース幅が設定される。標準的な処理では、熱効果のみによって拡散が制御される。したがって、急速熱処理チャンバのそれぞれの制限によってプロセスの均一性が劣化し、その結果、バイポーラ・トランジスタ・チップ性能の均一性が低下する。しかし、本発明の実施例では、電界増強拡散を使用して、ウェハの低温領域内の熱拡散の欠落を補償する。したがって、この場合も全体的な性能分布が締め付けられる。そして、この場合、拡散は本質的に垂直のみなので、一次元交流電界または直流電界を使用して拡散を制御することができる。しかし、いずれの場合も、電界強度はウェハ位置によって制御し、ウェハ回転と同期させなければならないので、電界の時間的および空間的両方の変動が必要である。
【００３２】
図１２は、１Ｈｚの交流電界で２０分間の間、１０００℃で２．０×１０13ホウ素ウェル線量の場合のシミュレーション結果を示し、１００００ｖ／ｃｍという固定電界強度の場合と変動時間の場合の拡散の依存性を示す。
【００３３】
図１３には、３０分という固定時間での電界強度に対する拡散の移動性を示す。図１４は、交流電界周波数が増加すると（６０Ｈｚ）拡散増強が低下することを示している。したがって、最適性能は６０Ｈｚ未満で達成される。
【００３４】
直流電流の場合、印加電界の特性、たとえば、極性、強度、方向またはシリコン・ウェハの表面の垂線に対する角度のいずれかまたはこれらの組合せなどの制御により、ドーパント（複数も可）の拡散を制御することができる。
【００３５】
たとえば、直流電界の極性を変化させることができる。直流電界の極性は、ドーパント（複数も可）の電荷と、ドーパント（複数も可）の移動を左右することが望ましい方向によって決まる可能性がある。たとえば、正の直流電界を使用すると、負のドーパントの拡散を抑制することができる。これに対して、正の直流電界によって正のドーパントの拡散が増強されるだろう。特定の一例によれば、注入したドーパント種がＡｓ＋である場合、負の電界を印加してＡｓ＋原子を表面に引きつけることができるだろう。これに対して、注入したドーパント種がＢ-などの負のイオンである場合、正の電界を印加して分布を表面に引きつけることができるだろう。印加電界の強度は、自由キャリアのスクリーニングによって減少させることができる。一般にこのスクリーニングは増強拡散の場合の方が強くなるだろう。
【００３６】
電界は、少なくとも、ドーパントが投入された半導体基板の表面の付近で発生する。直立姿勢で半導体基板にアニールおよび直流電界を施している場合、電界は少なくとも半導体基板の上部表面で発生する。直流電界は通常、半導体基板内に延びる。線量が約１０15ｃｍ-2のドーパント注入の場合、直流電界強度がシリコン表面のその規模の１／ｅまで低減されるときの深さによって定義される電界スクリーニング深さは、通常、約０．１μｍ〜約０．２μｍである。半導体基板内および半導体基板上の複数の位置で直流電界の特性を制御すると、ドーパントの拡散が制御されることになる。
【００３７】
ドーパント（複数も可）が投入された半導体基板の表面上および表面下のすべての部分に直流電界を施さなくてもよい。別法としてまたは追加として、ドーパント（複数も可）が投入された半導体基板の表面上および表面下の複数領域に、変動特性を有する直流電界を施してもよい。このような線に沿って言えば、電界強度、方向、その他の特性のいずれかまたはこれらの組合せは、半導体基板内または半導体基板上の領域に応じて異なる可能性がある。直流電界特性が半導体基板の表面全体または表面下で同じであるかどうかにかかわらず、ｄｃ電界特性は、本発明による方法の実施中に変動する可能性がある。
【００３８】
アニーリングと電界への暴露が必ず同時に行われるように実施することは必要ではない。たとえば、その間に交流または直流電界への暴露なしに半導体基板をアニールする複数の期間が存在する可能性があるが、それは短時間である。しかし、電界支援が有効になるようにアニール温度で行うことが必要である。これは、活性化ドーパント原子の電界移動度とその質量拡散係数とのアインシュタインの関係式によって実施される熱力学の制約によるものである。
【００３９】
以下の式を使用すると、数ある要因の中で、熱力学と、ドーパント種の移動度と、質量拡散との関係を記述することができる。
【００４０】
これらの式ではＣＧＳ単位を使用するものと想定する。ドーパントの局部フラックスは以下の式で記述することができる。
【数１】
式中、ｘはウェハの表面からウェハの塊内部への距離であり、Ｃ（ｘ）は関心のあるドーパント・イオン種の局部数濃度（ｃｍ-3）であり、Ｚはドーパント・イオンの電荷状態であり、ｑは単位電子電荷であり、ｋはボルツマン定数であり、Ｔはウェハのケルビン温度であり、Ｄは関心のあるドーパント種の温度依存拡散係数をｃｍ2／秒で表したものであり、Ｅ（ｘ）は印加電界強度をＶ／ｃｍで表したものであり、μはドーパント・イオンに関連する自由キャリアの移動度ではなく、ドーパント・イオンそのものの移動度である。
【００４２】
移動度と拡散係数とのアインシュタインの関係式は通常通り有効である（Atomic Diffusion in Semiconductors内の「Silicon and Germanium」に含まれるS.M. Huによる「Diffusion in Silicon」, D. Shaw, (ed.) Plenum, London (1973), p. 294ff.を参照）。
μ（ｘ）＝（ｑ／ｋＴ）・Ｄ（ｘ）
次に、ドーパント種に関する拡散方程式を以下に示す。
【数２】
この拡散方程式は、キャリア移動をモデリングする際に検出されたものに類似したドリフト拡散方程式になる。
【数３】
図１０は、半導体基板内の燐ドーパント濃度と基板内の深さとの関係を示すグラフである。注入ドーパント・プロファイルと、印加直流電界なしの場合と＋／−０．０５ＭＶ／ｃｍで印加した場合に約６秒間の間、約１０００℃でアニールした後のプロファイルとを示している。正の電界は負の燐イオンの拡散を著しく抑制するが、負の電界はそれを増強することに留意されたい。原則として、直流電界は、蓄積または反転時に自由キャリアが存在することによって強くスクリーニングされる。この効果についてはここではモデリングしない。しかし、電界強度が０．０１〜０．５ＭＶ／ｃｍである場合、キャリアは最悪の場合でも弱蓄積または弱反転の状態になる。したがって、スクリーニング効果は小さく、上記のモデルは適用可能である。
【００４５】
本発明による方法の一部の実施形態によれば、半導体基板の表面に垂直な直流電界が発生する。他の実施形態によれば、半導体基板の表面に対してある角度で直流電界が発生する。半導体基板の表面に垂直な直流電界に半導体基板を曝すとドーパント（複数も可）の垂直拡散の制御が可能になる。
【００４６】
本発明によれば、直流電界または一次元交流電界によってドーパント（複数も可）の横拡散も制御することができる。ドーパント（複数も可）の制御を実施するための１つの方法は、半導体基板の表面に対してある角度で配置された直流または一次元交流電界に半導体基板を曝すことである。半導体基板の表面に対してある角度をなす直流または一次元交流電界を使用すると、たとえば、ポリシリコンＦＥＴゲートのエッジ下にあるドーパント（複数も可）の拡散を制御できるだろう。その結果、これにより、ＦＥＴデバイスのオーバラップ・キャパシタンス（Ｃｏｖ）のチューニングが可能になる。
【００４７】
半導体基板の表面に対する直流または一次元交流電界の角度は、所望の横拡散の程度に応じて変動する可能性がある。たとえば、半導体基板の表面に対して約１５°の角度をなす直流または一次元交流電界は、垂直に対して２５％の効果を横方向に発生することができる。原則として、電界角度は、半導体基板の表面に垂直な線に対して０°から約９０°まで変動する可能性がある。このような実施形態によれば、半導体基板の表面に対する直流または一次元交流電源の角度は、結果的にドーパント（複数も可）の横拡散の変調度が所望のものになるのに十分な角度である。しかし、ここに記載するように電界源が表面に近接していることについて実際的に考慮することにより、その角度がＪmax＝ｔａｎ-1（ｈ／ｒ）を超えないようにすることができるが、式中、ｈはウェハの中心にある基板から電界板までの分離の高さであり、ｒはウェハの半径である。通常、Ｊmaxは約５°未満になる。
【００４８】
アニーリングし、半導体基板に対してある角度の直流電界に曝している間に半導体基板を回転すると、それが望ましい場合に均一横方向効果が可能になる。基板を回転しない場合、その効果は印加電界の方向にバイアスがかけられるだろう。所与の事例ではこれが望ましい場合もある。
【００４９】
直流または交流電界は様々な方法でセットアップすることができる。一例によれば、電気ポテンシャルの発生源を提供する導電チャック上に半導体基板を配置する。このチャックは、図１に示すように、半導体基板の底面全体に隣接し、それに接触している表面を含むことができる。
【００５０】
このような線に沿って言えば、図１は本発明の装置の一実施形態の断面図を表している。図１に示す配置では、タングステン（Ｗ）金属からなり、約２０ｎｍ〜約５００ｎｍ程度の薄い層３がシリコン・ウェハまたは電界源ウェハ８上に付着されている。電界源ウェハ８は、アニールすべき目標シリコン・ウェハ２に位置合せされ、それと水平接触または近接接触している。メタライゼーション・プロセスによって約１０ｎｍ〜約１００ｎｍ程度の酸化物の薄い層９が金属層３上に形成されている。電界源ウェハ８と、金属層３と、酸化物／水晶層９とを含む金属酸化物ウェハは電界源の一方の電極を形成する。下にある金属チャック１はもう一方の電極を形成する。電極間で約０Ｖ〜約５Ｖの範囲の直流バイアスを印加するかまたは約０Ｖ〜約５Ｖの電圧かつ約０Ｈｚ〜約６０Ｈｚの周波数で交流を印加することにより、所望の電界が発生する。さらに図１では、チャック１および支持ウェハの上に複数のランプ４が配置されている。また、電界源ウェハ８およびチャック１には電圧源Ｖ１ ６およびＶ２ ７が接続されている。
【００５１】
別法として、チャックは、開口し、半導体基板の少なくとも一部分を露出する少なくとも１つの通路を含む表面を含む部分を含むことができる。すなわち、ウェハは、当技術分野で周知のやり方で、たとえば図２に示す環状チャック上のそのエッジを介して取り付けるか、または図３に示す水晶ピンにより取り付けることができる。このような線に沿って言えば、チャックは、環状部分と同心の大きい開口部を含む環状部分を含むことができる。このような大きい単一開口部は、環状部分のみが半導体基板の周縁部の付近で半導体基板と係合するように、半導体基板とほぼ同じ大きさのサイズを有することができるだろう。
【００５２】
図２は図１に示す実施形態と同様の他の実施形態の断面図を表しているが、ウェハは環状金属チャック１０上に取り付けられ、そのチャックは目標ウェハの周縁部のみと接触している。このチャックは、目標ウェハ２の下でチャック１０に取り付けられた基板グリッド１１も含む。この場合、環状金属チャックは第２の電極を形成する。
【００５３】
図３は図１に示す実施形態と同様の他の実施形態の断面図を表している。しかし、図３のウェハは支持ピン１２上に水平に取り付けられている。一実施形態によれば、このピンは中空の水晶ピンである。当然のことながら、このピンは他の材料で作ることができ、他の構成を有することもできる。通常、少なくとも３本または４本のピンがウェハを支持するが、図３にはそのうちの２本が示されている。そのピンが中空である場合、そのピンによってタングステン・ワイヤに給電することができる。このワイヤはピン上に位置することができる目標ウェハの裏面に接触することができ、その結果、第２の電極を形成する。グリッド１１は、ピンに取り付け、ワイヤに電気的に接続することができる。
【００５４】
図２および図３に示すように、目標ウェハの下に配置されたチャックまたはボディは、複数の穿孔を含む中央部分を含む。このような線に沿って言えば、図２および図３は、環状チャック部材またはウェハ支持ピンに接続された導電材料のグリッドを示している。半導体基板は、チャックまたはピン上に置かれたときにグリッドに接触することができる。グリッドは、アニーリングのために関心のある温度範囲内で溶解または劣化しないタングステン・ワイヤあるいはその他の適当な金属または合金で構成することができる。また、グリッドは、半導体基板の付近に配置されているが半導体基板に接触していない、後述するグリッドと同様のものにすることもできる。
【００５５】
チャックはクランプを含むことができる。このクランプは前述の環状部材に含まれていてもよい。この環状クランプは適当な材料であればどのような材料で作ることもできる。通常、環状クランプは金属で作られている。金属クランプ・リングは、電界用の電気接地ポテンシャルを提供することができる。
【００５６】
クランプのうち、目標ウェハの上面上に横に突出する部分は、通常、わずか約０．５ｍｍしか突出しておらず、垂直方向に表面より上には約０．２５ｍｍしか突出していない。この横突出部は通常、機械的安定度と良好な電気接触をもたらすのには十分であるが、後述する上部電極によって発生する電界を妨げるのに十分なものではない。垂直突出部は通常、上部電極がクランプ固定した目標ウェハに対して水平方向に極めて接近できるように最小限のものになっている。ここに記載するようなクランプは通常、ソース電極が目標ウェハに接触する場合には使用できない。
【００５７】
環状クランプの使用は、熱質量を低減するために望ましい可能性があり、それにより、半導体基板の温度自体の熱低下を最大にするのに役に立つ。この構成を使用するときの電界の分布がウェハ平面内で均一になることを保証するのに役立つように、電界のもう一方の平面に使用するものとして後述するものと同様の微細ワイヤ・グリッドを半導体基板および環状チャック・リングに接触して配置することができる。このようなワイヤ・グリッドは、より均一な電界を発生し、追加の熱質量を最小限にするのに役立つ可能性がある。
【００５８】
図４は電界源ウェハ８が目標ウェハの両側に配置された本発明のさらに他の実施形態を示している。２枚の電界源ウェハ間に挟まれた目標ウェハはチャック１上に配置されている。均一電界を発生することが望ましい場合、通常、電界源ウェハを使用することになるだろう。
【００５９】
電界の発生は、図５、図６、および図７に示すワイヤなどの導電材料のグリッドまたは金属薄膜で構成可能な導電プレートを配置することも含むことができる。空間的に変動する電界を発生することが望ましい場合、通常、グリッド電界源を使用することになるだろう。このグリッドまたはプレートは通常、半導体基板の表面の少なくとも一部分に隣接して配置されるが、接触はしていない。しかし、酸化物層でグリッドまたはプレートを絶縁する場合、直前に記載したように接触を妨げると思われるクランプの突出部分が存在する限り、接触は容認できる。
【００６０】
この用語が暗示するように、グリッドは、それを通る複数の通路を含む。グリッド通路は、アニーリング・ランプから放出される熱放射がほとんど減衰せずにそれを通過できるという意味で実際の通路である。しかし、上部電極が連続金属水晶／酸化物層スタックで形成される場合、熱放射は目標ウェハから直接ブロックされる。しかし、そのスタックを通る熱伝導は、目標ウェハのこれらの層を通って伝播するのに約０．５秒しかかからないことが分かっており、その放射の一部は結局、本発明の目的であるドーパント・アニーリングに有用な熱として吸収される。
【００６１】
グリッドは、適当な導電材料で作ることができ、図５、図６、および図７に示すようにグリッドの水晶または酸化物層スタックとして構成することができる。通常、この金属あるいはその他の適当な金属または合金は所望のアニーリング温度では溶解またはゆがみあるいはその両方を免れる。一例によれば、グリッドはタングステンで作られている。十分に高い融点を有する他の適当な耐火金属としては、クロム（Ｃｒ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、チタン（Ｔｉ）、ＮｉＣｒを含む。
【００６２】
図５に示す第１のワイヤグリッド・レベルは、付着した水晶または酸化物の約１０ｎｍ〜約１００ｎｍの距離分だけ、電界源ウェハ基板から分離することができる。第１のワイヤグリッド・レベルは、約１００ｎｍ〜約５００ｎｍの厚さを有する平行なタングステン・ワイヤからなるパターンを含むことができる。ウェハの平面に平行なワイヤの幅は、所望の程度の印加電界の空間変動によって定義することができる。しかし、通常、その幅はそれぞれのワイヤの一方の端部でタングステン・ワイヤまたは銅線などの外部ワイヤへのワイヤボンドを可能にするのに十分なものであることが望ましい。このような外部ワイヤは、電界を発生するために直流または交流電圧源に接続することができる。
【００６３】
図５は、タングステン層が矩形グリッドとしてパターン形成された本発明の装置の一実施形態の斜視図を表している。露出したシリコン・ウェハ１３上に約１００ｎｍ程度の水晶または酸化物の薄い層１４を付着することができる。水晶または酸化物層１４の付着に続いて、平行なタングステン・ワイヤの層１５の形成を行うことができる。このワイヤは単純なマスキング・プロセスによって形成することができる。
【００６４】
約１００ｎｍ程度の付着した水晶または酸化物のもう１つの薄い層１６によって、同じように形成されたタングステン・ワイヤの直交列１７を分離することができる。ワイヤへの接点はワイヤ・ボンドにより形成することができる。第２のワイヤ・グリッド・レベル１７上には水晶または酸化物のもう１つの層１８を付着することもできる。次に、これらの行および列は個別にバイアスをかけて、直流電界源の一方の電極を形成することができる。その結果得られる電界は目標ウェハに衝突し、目標ウェハの平面内で可変式に空間的に変動する可能性がある。目標ウェハの裏面は、図１、図２、図３、または図４に示すように支持することができる。
【００６５】
ワイヤグリッド・レベル自体は、前述の範囲内などの所望の厚さのタングステン金属を付着し、当技術分野で周知の標準的なマスクおよびエッチ・プロセスを使用してその金属にパターン形成することによって形成することができる。第２のワイヤグリッド・レベルは、さらに約１０ｎｍ〜１００ｎｍの付着した水晶または酸化物によって第１のレベルから分離することができる。これには通常、少なくともワイヤの厚さに余分に約１０ｎｍ〜約１００ｎｍを加えた程度の厚さまで水晶または酸化物を付着することが必要である。任意選択で、さらに水晶または酸化物を付着することができるが、当技術分野で周知の通り、その水晶または酸化物を所望の厚さまで研摩することができる。次に第２のレベルのタングステン・ワイヤは第１のレベルと同様に形成することができるが、そのワイヤは第１の層のワイヤに直交して敷設される。もう１つの約１００ｎｍ〜約５００ｎｍの酸化物または水晶の膜を第２のワイヤグリッド・レベル上に付着して、下にあるアニールすべきウェハへの短絡を防止するためにそれを不動態化することができるが、これは前述の電界源ウェハの下に敷かれることになる。
【００６６】
図６は、グリッドが環状パターンに形成されたグリッドの他の実施形態の斜視図を表している。図６に示す環状グリッド１９は、図５の矩形グリッドに類似したやり方で形成することができる。ベース・ウェハ１３と、環状配線層１９と、放射状配線層２０は、水晶または酸化物の付着膜２１および２２によって分離することができる。個々の環状部と放射状部との接続は、層間のバイアによって行うことができる。ワイヤ・ボンドにより、交流または直流バイアスのために放射状ワイヤへの接点を形成することができる。この場合、環状ワイヤは放射状ワイヤによって個々にバイアスをかけることができる。
【００６７】
図６に示す実施形態などの放射状グリッドは、矩形パターンについて前述したものと同様に形成することができるが、当技術分野で周知の通り、適切なマスク定義によって形成される。
【００６８】
図７は図５に示す実施形態の単純化を表す実施形態を示している。図７に示す実施形態では、タングステン・ワイヤの層２３を１つだけ使用している。ワイヤ・グリッド２３の上には水晶または酸化物の層２４を配置することができる。図７に示す実施形態のワイヤは、クロスハッチ風にパターン形成され、したがって、ワイヤ交点で接続されている。したがって、矩形グリッド用のワイヤは、電気的にバイアスをかけたときに等ポテンシャルになる。
【００６９】
図８は、図５、図６、および図７に示すグリッドを膜２５で置き換えた実施形態を示している。この膜は、タングステンあるいは本明細書に記載したようなその他の適当な金属または合金で作ることができる。膜２５の上には水晶または酸化物の層２６が配置されている。
【００７０】
図８に示す連続金属膜２５は上記のプロセスの単純な変形によって形成することができるが、これは通常、パターン形成または第２の金属層を必要としない。しかし、この単一金属層は通常、下にあるアニールすべきウェハへの短絡を防止するために前述のように不動態化しなければならない。
【００７１】
本発明のさらに他の変形形態は、処理中のウェハへの印加電界の浸透を阻止するスクリーニング層を含むことができる。スクリーニング層は、印加電界からウェハをスクリーニングするよう動作可能な材料であればどのような材料も含むことができる。一実施形態によれば、このスクリーニング層は、酸化物層の上に付着した金属層を含む。この金属層は厚いものにすることができる。たとえば、金属層は５００ｎｍを上回る厚さを有することができる。適当な金属であればどのような金属も使用することができる。一例によれば、この金属としてはタングステン膜を含む。前述の「電界スクリーン・マスク」により、目標ウェハの選択領域のみに電界アニール支援を施すことができる。
【００７２】
図９は、半導体基板の表面上に２部電界スクリーン・マスクまたは犠牲層を含む、半導体基板の断面図を示している。このような線に沿って言えば、図９は、その上に半導体ウェハ３２が配置されたチャック３０を示している。半導体基板の複数領域には燐３４およびホウ素３６によってドーピングが施されている。
【００７３】
犠牲層３８は２部層である。このような線に沿って言えば、犠牲層は酸化物層４０と金属層４２とを含む。犠牲層は、ホウ素領域３６のエッジを越えてウェハ３２の表面３３上を延びるように設けられているが、燐領域３４からは離れている。図９には、金属酸化物でマスクしたホウ素ドープ領域のいずれか一方の側に水晶または酸化物の任意選択層４４が示されている。これは、その上で電界源グリッド／金属スタック４６と接触するかまたはそれと位置合せするためのプレーナ表面を提供する。
【００７４】
図９に示す電界源グリッド／金属スタックの実施形態は、ウェハ上のタングステン金属の層５０と、金属層上の酸化物／水晶層５２とを備えたウェハ４８を含む。このような電界源ウェハについては上記で詳述している。図９に示すマスキング方式は、下にあるウェハ内のドーパントから印加電界をスクリーニングする犠牲金属層を含むが、そのドーパントは電界支援の全効果に完全に曝される。
【００７５】
電界源グリッド／金属スタックは、半導体の表面の一部分の上に配置することができる。別法として、電界源グリッド／金属スタックは、半導体基板の一部分の上だけに配置することもできる。電界源グリッド／金属スタックは実際には複数のサブグリッドで構成することができる。半導体基板の１つまたは複数の選択部分の上だけに電界源グリッド／金属スタックまたはサブグリッドを配置すると、ドーパント（複数も可）の拡散をさらに制御するのに役立つ可能性がある。
【００７６】
電界源グリッド／金属スタックが半導体基板から離れて配置される距離は、実施形態に応じて様々である可能性がある。図１、図２、図３、および図４に示すように、電界源グリッド／金属スタックは、目標ウェハに接触して配置するかまたは半導体基板から約１００ｎｍ〜約５００ｎｍ離れた距離に配置することができる。電界源グリッド／金属スタックが半導体基板に接触して配置されている場合、図５、図６、図７、および図８に示す上部の水晶または酸化物層は、電界支援アニール中に目標ウェハを通る電流を防止するために必要な絶縁体を提供することができる。
【００７７】
電界の分布を改良するのに役立つように、電界源グリッドは複数の個別にバイアス可能なワイヤを含むことができる。追加としてまたは別法として、グリッドは複数のサブグリッドを含むこともできる。このサブグリッド自体は、個別にバイアス可能なワイヤを含むこともできる。グリッド、各バイアス可能ワイヤ、または各サブグリッド、あるいはこれらの組合せは、電気ポテンシャルの発生源に接続し、たとえば図１、図２、図３、および図４に示すように、チャック／下部グリッドと電界源グリッドとの間のウェハの平面内で空間的に変動する電界を発生することができる。電界源が２つの水晶／酸化物絶縁層間に挟まれた均一金属膜で構成される場合、目標ウェハの表面の電界は目標ウェハの平面内で均一になる可能性がある。
【００７８】
さらに、複数の位置でグリッドまたはサブグリッドへの電気接点を設けることもできる。各位置は別々にバイアス可能なものにすることができる。グリッドの所望のレイアウトに応じて、グリッドワイヤ・コンポーネントは、原則として、当技術分野で周知のやり方で達成される配線レイアウトにより個別に接触することができる。これは、電界の制御と、それによりドーパントの拡散をさらに改良する働きをすることができる。
【００７９】
前述のように、その構造にかかわらず、グリッドは通常、半導体基板の表面全体を覆うのに十分なサイズを有する。このようなグリッドは、ウェハの表面でそれに対して垂直に一定の電界を発生することができる。
【００８０】
半導体基板の表面に垂直な直流または一次元交流電界を発生するために、半導体基板の表面に平行に電界源グリッド／金属スタックが配置されている。直流または一次元交流電界が半導体基板の表面に対してある角度をなすようにする場合、グリッドと基板は互いにある角度で配置されることになる。前述のように、この角度はＪmax未満になるように制限することもできる。
【００８１】
使用する場合、印加直流電界の強度は実施形態に応じて様々になる可能性がある。電界強度に影響する可能性のある１つの要因は、望ましいドーパントの拡散の増強または抑制の所望の程度である。通常、直流電界は半導体基板の表面で約０．０１ＭＶ／ｃｍ〜約１．０ＭＶ／ｃｍの強度を有することになる。浅い接合半導体技術の場合、すなわち、ドーパント・ポケットの深さが約０．２５ｍｍ未満である場合、アニーリング温度が通常、約９００℃〜約１１５０℃の範囲になり、アニーリング時間が約０．５秒〜約１０秒の範囲になることは当技術分野では周知のことである。この場合、たとえば、燐またはヒ素などのｎ＋ドーパントを増強／抑制するためには、規模が＋／−０．０１ＭＶ／ｃｍの電界を推奨する。ホウ素などのｐ＋ドーパントの場合、この抑制／増強は逆転する。基板内に深く注入されたドーパントの拡散／アニーリングを左右するためには、約０．１〜約１．０ＭＶ／ｃｍ程度など、より大きい電界が必要になる可能性がある。目標ウェハの基板の表面下の電界強度は、キャリア・スクリーニングのため、基板内の深さに応じて変動する可能性がある。また、表面上および表面下の電界強度は実際に変動する可能性がある。
【００８２】
上記で言及したように、本発明による方法は、半導体基板の選択部分上での直流または交流電界強度の変動または低減あるいはその両方を含むことができる。これにより、ドーパント種の拡散の局部制御が可能になる。直流または交流電界は様々な方法で制御することができる。
【００８３】
直流電界強度を制御するための１つの方法は、ドーパントが注入された半導体基板の表面の少なくとも１つの部分上に少なくとも１つの犠牲層を設けることである。直流または交流電界強度を制御できる材料であればどのような材料でも使用することができ、これは所望のアニーリング温度で溶解、劣化、分解のいずれかあるいはこれらの組合せを免れる。通常、犠牲層は直流または交流電界強度を低減するものである。この少なくとも１つの犠牲層は金属層を含むことができる。前述のように、耐火金属であるタングステン、クロム、ニッケル、白金、ＮｉＣｒ合金がこのような金属の例である。
【００８４】
この少なくとも１つの犠牲層は、少なくとも１つの誘電材料の層も含むことができる。この誘電層は、金属層と半導体基板との間の半導体基板の表面上に位置することになる。誘電層にはどのような誘電材料も使用することができる。少なくとも１つの犠牲層で使用可能な誘電材料の例としては、少なくとも１つの窒化物または少なくとも１つの酸化物あるいはその両方を含む。犠牲層（複数も可）は、標準的なフォトリソグラフィ・マスキング技法により付着することができる。
【００８５】
誘電層の厚さは実施形態に応じて様々になる可能性がある。通常、誘電層は約２０ｎｍの厚さを有する。より一般的には、誘電層は約１０ｎｍ〜約１００ｎｍの厚さを有する。
【００８６】
同様に、金属層の厚さは実施形態に応じて様々になる可能性がある。典型的な厚さは前述の通りである。
【００８７】
犠牲層の厚さおよび組成は、結果的に直流電界に所望の効果をもたらすのに十分なものである。
【００８８】
基板およびドーパント（複数も可）をアニールするために、１つまたは複数の熱源を使用することができる。熱源（複数も可）は、ドーパント（複数も可）が投入された半導体基板の反対側に配置することができる。少なくとも１つの熱源が配置された側は、グリッドの反対側である場合もある。
【００８９】
犠牲層を使用するのではなく、半導体基板の表面に極めて接近しているがそれに接触せずに位置するよう、電界源グリッド／金属スタックを工作することも可能である。選択的に活性化されるかバイアスがかけられて、ウェハの所望の領域で局部的に必要な電界を発生する、より小さいグリッドのアレイになるよう、グリッドをさらに工作することも可能である。サブグリッドを使用すると、ウェハ上の個別チップの規模での制御すら可能になる。これは、他のソースから発生するデバイス挙動のウェハ・レベルのエクスカーションを制御する際の極値になる可能性がある。
【００９０】
本発明は、半導体基板内で所望の接合プロファイルを形成するための装置も提供する。本発明による装置は前述の方法を実施することができる。このような線に沿って言えば、本発明による装置は、少なくとも１つのドーパント種が拡散された半導体基板をアニールする手段を含む。このアニーリング手段は少なくとも１つの熱源を含む。
【００９１】
図１、図２、図３、および図４は、本発明による装置の数通りの実施形態を示している。図１に示す装置の実施形態は、半導体基板２、この場合は半導体ウェハを支持する導電チャック１を含む。このチャックは前述の通りのものにすることができる。このような線に沿って言えば、チャックは、図２に示すように目標ウェハの上面および底面が露出したままにする環状リングを含むことができる。同様に、チャックと、その結果、半導体基板は回転することができる。この回転は、望ましい場合、半導体基板全体での処理の均一性を保証するのに役立つ可能性がある。
【００９２】
図２に示すように、電界源グリッド／金属スタックの反対側の環状チャック内には、上記で言及した耐火金属の１つなどの導電材料で製作したワイヤ・グリッド３を配置することができる。このグリッドは必ずしもウェハに接触していなくてもよい。別法として、図３に示すように、このようなワイヤ・グリッドは、チャックの代わりに目標ウェハの下に位置することができるが、必ずしもウェハに接触していなくてもよい。後者の場合、図３に示すように、それによりタングステン・ワイヤに給電して直流ポテンシャル源Ｖ２への接触を可能にする中空水晶ピン上でウェハを支持することができる。図４は、図１、図２、および図３に示すチャックまたはワイヤ・グリッドの代わりに重複電界源グリッド／金属スタックが目標ウェハの下に取り付けられている、他の実施形態を示している。いずれの場合もポテンシャル源Ｖ２は、下にあるチャック、グリッド、または電界源グリッド／金属スタックに適用可能である。
【００９３】
基板および注入したドーパント（複数も可）をアニールするための熱を提供するために、複数のランプ４が配置されている。この熱源（複数も可）は、チャックおよび支持された半導体基板の周りのどこにでも配置することができる。このような線に沿って言えば、図１に示すランプなどの熱源（複数も可）は、別法としてまたは追加として、図１に示すようにチャックの反対側に配置することもできる。図１に示すようにチャックの反対側にランプを配置すると、あまり起こりそうもないがウェハのデバイス側面または上面とワイヤ・グリッド・アレイとの間で干渉を引き起こす可能性がある。
【００９４】
しかし、多くの熱源が使用され、その熱源は前述のプロセスを実施可能なものにすることができる。
【００９５】
直流または交流電界を発生するために、グリッド５とチャック１は、単独でまたはグリッド３とともに、少なくとも１つの電圧源６および７にそれぞれ接続することができる。この電圧源は、前述の個別にバイアス可能なワイヤまたはサブグリッドに接続することができる。この電圧源により、グリッド５とチャック／グリッド３との間で電界が発生する。図１、図２、図３、および図４に示す実施形態の電界は半導体基板の表面に垂直である。前述の通り、グリッドまたは半導体基板あるいはその両方は、図１１に示すように、横拡散ならびに垂直拡散ならびに垂直拡散と横拡散との割合を制御するためにそれらが互いにある角度をなすように配置することができる。
【００９６】
図１１は、横拡散が実施／制御される実施形態を示している。たとえば、図１１は、目標ウェハ５６の表面に垂直な線に対して角度θで電界源グリッド／金属スタック５４を傾けた場合の効果を示している。したがって、その結果として目標ウェハ５６で発生する電界は図１１に示すように非対称である。このような線に沿って言えば、電界は右側よりドーパント・ポケット５８の左側の方が強くなる。したがって、二次元に外方拡散したドーパント・プロファイル６０は非対称になり、左側では距離Ｌだけ拡散し、これは右側の拡散距離Ｒより遠い距離である。したがって、垂直外方拡散距離Ｖについては、その割合は左右で不均等になる。
【００９７】
装置のチャック、ランプ、グリッド、その他の要素は通常、処理チャンバ（図示せず）内で設けられる。処理チャンバを使用すると、処理チャンバ内のすべての条件の制御が可能になる。このような線に沿って言えば、本発明による装置は、処理チャンバ内の圧力を制御するためのポンプを含むことができる。また、この装置は、処理チャンバ内に所望のガス（複数も可）を投入するための少なくとも１つのガス源も含むことができる。
【００９８】
図５および図７に示す実施形態では、ワイヤの各端部でワイヤ・ボンドにより、グリッド内の各個別ワイヤに対して所望のポテンシャル源への接触を行うことができる。各ポテンシャル源は固有の強度を有することができ、したがって、目標ウェハの表面の平面内で空間的に変動可能な電界を提供する。図６に示す実施形態では、第２のレベルの放射状ワイヤにより第１のグリッド層の各ワイヤ環状部に接触することができる。
【００９９】
当技術分野で周知の手段により介在する水晶または酸化物によりエッチングされたバイアにより接触を行うことができる。ポテンシャル源へのワイヤボンド接触は、各放射状ワイヤの自由端で行うことができる。図５に表した実施形態のように、各放射状ワイヤ用のポテンシャル源は固有のものにすることができる。
【０１００】
図５、図６、および図７に示す実施形態では、酸化物または水晶の膜上に金属グリッド膜を付着させることができる。このグリッドは、当技術分野で周知のマスキング技法により形成することができる。図５および図６に示す実施形態では、上にある第２の金属グリッドとの間に水晶または酸化物の介在層が付着されている。
【０１０１】
図７に示す実施形態は第２のグリッド層を含まない。また、図８に表した実施形態もグリッドを含まない。図７および図８に示す実施形態ではどちらも水晶または酸化物の介在層は不要である。
【０１０２】
図７のグリッドが発生する電界は、定義上、目標ウェハの平面内で周期的なものである。これに対して、図８に表した均一膜が発生する電界は均一かつ一定のものであり、目標ウェハの表面全体に及ぶ。
【０１０３】
上記の本発明により様々なオプションが提示される場合、目標上のドーパント拡散の局部制御に関する利点がもたらされる。
【０１０４】
半導体基板の表面での直流または交流電界の強度は様々になる可能性がある。通常、直流または交流電界は約０．０１ＭＶ／ｃｍ〜約１．０ＭＶ／ｃｍの強度を有する。極性は、ドーパント・タイプによって決まり、イオン化種を表面まで励起して所望の浅い接合を作成するかまたは拡散増強が望ましい場合には表面から離れるように選択される。電界が約１．０ＭＶ／ｃｍを上回る場合、その結果、絶縁破壊が発生するか、またはウェハ上に存在する可能性のある薄いゲート酸化物に損傷を加えるか、あるいはその両方が発生する可能性がある。通常、厚さが４．０ｎｍ未満の酸化物は「薄い」とみなされる。
【０１０５】
前述のように、直流または交流電界の強度は、半導体基板の表面上から表面下まで様々に変動する可能性がある。たとえば、シリコン・ウェハ上の酸化物内では電界は約３．９＊Ｅの値を有する可能性があり、式中、Ｅは空気中または真空中での印加電界強度である。シリコン自体の電界は約１１．９＊Ｅの値を有する。
【０１０６】
まとめとして、本発明の構成に関して以下の事項を開示する。
【０１０７】
（１）半導体基板内で所望の接合プロファイルを形成するための方法であって、
半導体基板内に少なくとも１つのドーパントを投入するステップと、
半導体基板を直流または交流電界に曝しながら半導体基板をアニールすることにより少なくとも１つのドーパントを拡散するステップとを含む方法。
（２）電界が交流電界である、上記（１）に記載の方法。
（３）電界が直流電界である、上記（１）に記載の方法。
（４）電界が、６０Ｈｚ以下の周波数を有する交流電界である、上記（１）に記載の方法。
（５）周波数が約０．５〜約６０Ｈｚである、上記（４）に記載の方法。
（６）ドーパントがイオン注入によって注入される、上記（１）に記載の方法。
（７）アニールが急速熱アニールである、上記（１）に記載の方法。
（８）直流電界がドーパント拡散を抑制する、上記（３）に記載の方法。
（９）直流電界がドーパント拡散を増強する、上記（３）に記載の方法。
（１０）電界が、半導体基板の上部表面で半導体基板の上部表面に垂直に発生する、上記（１）に記載の方法。
（１１）電気ポテンシャルの発生源を提供する導電チャック上に半導体基板を配置するステップと、
半導体基板の表面の少なくとも一部分に隣接して導電材料の少なくとも１つのグリッドを配置するステップと、
少なくとも１つのグリッドと導電チャックにバイアスをかけて、交流または直流電界を発生するステップとをさらに含む、上記（１）に記載の方法。
（１２）半導体基板の少なくとも１つの表面に隣接して電界源ウェハを配置するステップと、
電界源ウェハにバイアスをかけるステップとをさらに含む、上記（１）に記載の方法。
（１３）半導体基板の上部表面全体の上にグリッドが配置される、上記（１１）に記載の方法。
（１４）グリッドが、約１００ｎｍ〜約５００ｎｍの距離だけ半導体基板から分離されるように配置される、上記（１１）に記載の方法。
（１５）グリッドが複数の個別にバイアス可能なワイヤを含み、ワイヤに個別にバイアスをかけるステップをさらに含む、上記（１１）に記載の方法。
（１６）グリッドがタングステンを含む、上記（１１）に記載の方法。
（１７）半導体基板の選択部分で直流または交流電界の強度を低減するステップをさらに含む、上記（１）に記載の方法。
（１８）電界強度を低減するステップが、
半導体基板の上部表面の一部分上に少なくとも１つの犠牲層を設け、少なくとも１つのドーパントを電界からシールドするステップを含む、上記（１７）に記載の方法。
（１９）少なくとも１つの犠牲層が、半導体基板の上部表面の一部分上の金属層を含む、上記（１８）に記載の方法。
（２０）犠牲層が、金属層と半導体基板との間の半導体基板の上部表面上に誘電材料の層をさらに含む、上記（１９）に記載の方法。
（２１）電界が、半導体基板の上部表面で約０．０１ＭＶ／ｃｍ〜約１．０ＭＶ／ｃｍの強度を有する、上記（１）に記載の方法。
（２２）直流電界が正である、上記（３）に記載の方法。
（２３）直流電界が負である、上記（３）に記載の方法。
（２４）１気圧以下の圧力で実施される、上記（１）に記載の方法。
（２５）ドーパントの横拡散および垂直拡散が直流電界または交流電界によって制御される、上記（１）に記載の方法。
（２６）ドーパントの横拡散を制御するステップが、
半導体基板の上部表面で半導体基板の上部表面に対してある角度で直流電界または交流電界を発生するステップを含む、上記（２５）に記載の方法。
（２７）電界が半導体基板の上部表面に対して約１５°までの角度になっている、上記（２６）に記載の方法。
（２８）アニーリングおよび直流電界への暴露中に半導体基板を回転するステップをさらに含む、上記（２７）に記載の方法。
（２９）アニーリングが約９００℃〜約１１５０℃の温度で行われる、上記（１）に記載の方法。
（３０）アニーリングが約０．５秒〜約１０秒の間、行われる、上記（１）に記載の方法。
（３１）約９００℃〜約１１５０℃の温度が約０．５秒〜約１０秒の間、維持される、上記（２９）に記載の方法。
（３２）約１０秒〜約６０秒の期間にわたって、温度が約９００℃〜約１１５０℃の温度から室温まで低下する、上記（２９）に記載の方法。
（３３）半導体基板内で所望の接合プロファイルを形成するための装置であって、
少なくとも１つのドーパントが拡散された半導体基板をアニールする手段であって、少なくとも１つの熱源を含む手段と、
直流または交流電界を発生し、アニーリングと同時に直流または交流電界に半導体基板を曝す手段とを含む装置。
（３４）電界が交流電界である、上記（３３）に記載の装置。
（３５）電界が直流電界である、上記（３３）に記載の装置。
（３６）電界が一次元電界である、上記（３３）に記載の装置。
（３７）電界が直流電界である、上記（３３）に記載の装置。
（３８）少なくとも１つのドーパントを半導体基板内に拡散する手段をさらに含む、上記（３３）に記載の装置。
（３９）電界発生手段が、半導体基板の上部表面で半導体基板の上部表面に垂直に直流電界を発生する、上記（３３）に記載の装置。
（４０）電界発生手段が、
その上に半導体基板が配置された導電チャックと、
チャックにバイアスをかける手段と、
半導体基板がチャック上に配置されたときに半導体基板の少なくとも１つの表面の少なくとも一部分に隣接して配置された導電材料の少なくとも１つのグリッドと、
少なくとも１つのグリッドにバイアスをかける手段とを含む、上記（３３）に記載の装置。
（４１）電界発生手段が、
その上に半導体基板が配置された導電チャックと、
チャックにバイアスをかける手段と、
半導体基板がチャック上に配置されたときに半導体基板の少なくとも１つの表面の少なくとも一部分に隣接して配置された少なくとも１つの電界源ウェハと、少なくとも１つの電界源ウェハにバイアスをかける手段とを含む、上記（３３）に記載の装置。
（４２）少なくとも１つのグリッドが半導体基板の上部表面全体より大きい、上記（４０）に記載の装置。
（４３）半導体基板がチャック上に配置されたときに、グリッドが約１００ｎｍ〜約５００ｎｍの距離だけ半導体基板から分離される、上記（４０）に記載の装置。
（４４）少なくとも１つのグリッドが複数の個別にバイアス可能なワイヤを含み、グリッド・バイアス手段がワイヤに個別にバイアスをかける、上記（４０）に記載の装置。
（４５）半導体基板の選択部分で電界の強度を低減する手段をさらに含む、上記（３３）に記載の装置。
（４６）電界が、半導体基板の上部表面で約０．０１ＭＶ／ｃｍ〜約１．０ＭＶ／ｃｍの強度を有する、上記（３３）に記載の装置。
（４７）電界が６０Ｈｚ以下の周波数を有する交流電界である、上記（３３）に記載の装置。
（４８）少なくとも１つのドーパントの横拡散を電界によって制御する手段をさらに含む、上記（４６）に記載の装置。
（４９）少なくとも１つのドーパントの横拡散を制御する手段が、
半導体基板の上部表面で半導体基板の上部表面に対してある角度で電界を発生する手段を含む、上記（４８）に記載の装置。
（５０）電界が半導体基板の上部表面に対して約１５°までの角度で発生する、上記（４９）に記載の装置。
（５１）アニーリングおよび電界への暴露中に半導体基板を回転する手段をさらに含む、上記（３３）に記載の装置。
（５２）少なくとも１つの熱源が、グリッドと反対の半導体の一方の側に配置される、上記（４０）に記載の装置。
（５３）チャックが、半導体基板をクランプ固定するための環状クランプと、環状クランプに接続された導電材料のグリッドとを含む、上記（４０）に記載の装置。
【図面の簡単な説明】
【図１】本発明による配置の４通りの実施形態のうちの１つの断面図である。
【図２】本発明による配置の４通りの実施形態のうちの１つの断面図である。
【図３】本発明による配置の４通りの実施形態のうちの１つの断面図である。
【図４】本発明による配置の４通りの実施形態のうちの１つの断面図である。
【図５】本発明による配置の４通りの実施形態のうちの１つのオーバヘッド斜視図である。
【図６】本発明による配置の４通りの実施形態のうちの１つのオーバヘッド斜視図である。
【図７】本発明による配置の４通りの実施形態のうちの１つのオーバヘッド斜視図である。
【図８】本発明による配置の４通りの実施形態のうちの１つのオーバヘッド斜視図である。
【図９】本発明による配置の他の実施形態の断面図である。
【図１０】半導体基板内の燐ドーパント濃度と半導体基板内の深さとの関係を示すグラフである。
【図１１】本発明による配置のさらに他の実施形態の断面図である。
【図１２】変動時間における交流電界のシミュレーション結果を示すグラフである。
【図１３】シミュレーション結果および電界応力の効果を示すグラフである。
【図１４】１Ｈｚおよび６０Ｈｚの周波数の場合のシミュレーション結果を示すグラフである。
【符号の説明】
１ 金属チャック
２ 目標シリコン・ウェハ
３ 金属層
４ ランプ
６ 電圧源
７ 電圧源
８ 電界源ウェハ
９ 酸化物／水晶層
Claims (31)
- 半導体基板内で所望の接合プロファイルを形成するための方法であって、
電気ポテンシャルの発生源を提供する導電チャック上に半導体基板を配置するステップと、
半導体基板の表面の少なくとも一部分に隣接して導電材料の少なくとも１つのグリッドを配置するステップと、
半導体基板内に少なくとも１つのドーパントを投入するステップと、
少なくとも１つのグリッドと導電チャックにバイアスをかけて、交流または直流電界を発生するステップと、
半導体基板をアニールするステップと、を含む方法。 - 電界が、６０Ｈｚ以下の周波数を有する交流電界である、請求項１に記載の方法。
- ドーパントがイオン注入によって注入される、請求項１に記載の方法。
- アニールが急速熱アニールである、請求項１に記載の方法。
- 半導体基板の上部表面全体の上にグリッドが配置される、請求項１に記載の方法。
- グリッドが、１００ｎｍ〜５００ｎｍの距離だけ半導体基板から分離されるように配置される、請求項１に記載の方法。
- グリッドが複数の個別にバイアス可能なワイヤを含み、ワイヤに個別にバイアスをかけるステップをさらに含む、請求項１に記載の方法。
- グリッドがタングステンを含む、請求項１に記載の方法。
- 半導体基板の選択部分で直流または交流電界の強度を低減するステップをさらに含む、請求項１に記載の方法。
- 電界強度を低減するステップが、
半導体基板の上部表面の一部分上に少なくとも１つの犠牲層を設け、少なくとも１つのドーパントを電界からシールドするステップを含む、請求項９に記載の方法。 - 少なくとも１つの犠牲層が、半導体基板の上部表面の一部分上の金属層を含む、請求項１０に記載の方法。
- 犠牲層が、金属層と半導体基板との間の半導体基板の上部表面上に誘電材料の層をさらに含む、請求項１１に記載の方法。
- 電界が、半導体基板の上部表面で０．０１ＭＶ／ｃｍ〜１．０ＭＶ／ｃｍの強度を有する、請求項１に記載の方法。
- 交流または直流電界を発生するステップは、半導体基板の上部表面で半導体基板の上部表面に対して所定の角度で直流電界または交流電界を発生して、ドーパントの横拡散を制御するステップを含む、請求項１に記載の方法。
- 電界が半導体基板の上部表面に対して１５°までの角度になっている、請求１４項に記載の方法。
- アニーリングが９００℃〜１１５０℃の温度で行われる、請求項１に記載の方法。
- アニーリングが０．５秒〜１０秒の間、行われる、請求項１６に記載の方法。
- 半導体基板内で所望の接合プロファイルを形成するための装置であって、
少なくとも１つのドーパントが拡散された半導体基板をアニールする手段であって、少なくとも１つの熱源を含む手段と、
直流または交流電界を発生し、アニーリングと同時に直流または交流電界に半導体基板を曝す手段とを含み、
電界発生手段が、
その上に半導体基板が配置された導電チャックと、
チャックにバイアスをかける手段と、
半導体基板がチャック上に配置されたときに半導体基板の少なくとも１つの表面の少なくとも一部分に隣接して配置された導電材料の少なくとも１つのグリッドと、
少なくとも１つのグリッドにバイアスをかける手段とを含む、装置。 - 少なくとも１つのドーパントを半導体基板内に拡散する手段をさらに含む、請求項１８に記載の装置。
- 電界発生手段が、半導体基板の上部表面で半導体基板の上部表面に垂直に直流電界を発生する、請求項１８に記載の装置。
- 少なくとも１つのグリッドが半導体基板の上部表面全体より大きい、請求項１８に記載の装置。
- 半導体基板がチャック上に配置されたときに、グリッドが１００ｎｍ〜５００ｎｍの距離だけ半導体基板から分離される、請求項１８に記載の装置。
- 少なくとも１つのグリッドが複数の個別にバイアス可能なワイヤを含み、グリッド・バイアス手段がワイヤに個別にバイアスをかける、請求項１８に記載の装置。
- 半導体基板の選択部分で電界の強度を低減する手段をさらに含む、請求項１８に記載の装置。
- 電界が、半導体基板の上部表面で０．０１ＭＶ／ｃｍ〜１．０ＭＶ／ｃｍの強度を有する、請求項１８に記載の装置。
- 電界が６０Ｈｚ以下の周波数を有する交流電界である、請求項１８に記載の装置。
- 半導体基板の上部表面で半導体基板の上部表面に対して所定の角度で電界を発生して、少なくとも１つのドーパントの横拡散を電界によって制御する手段をさらに含む、請求項１８に記載の装置。
- 電界が半導体基板の上部表面に対して１５°までの角度で発生する、請求項２７に記載の装置。
- アニーリングおよび電界への暴露中に半導体基板を回転する手段をさらに含む、請求項１８に記載の装置。
- 少なくとも１つの熱源が、グリッドと反対の半導体の一方の側に配置される、請求項１８に記載の装置。
- チャックが、半導体基板をクランプ固定するための環状クランプと、環状クランプに接続された導電材料のグリッドとを含む、請求項１８に記載の装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/538,309 US6274465B1 (en) | 2000-03-30 | 2000-03-30 | DC electric field assisted anneal |
| US09/538309 | 2000-03-30 | ||
| US09/809887 | 2001-03-16 | ||
| US09/809,887 US6552411B2 (en) | 2000-03-30 | 2001-03-16 | DC or AC electric field assisted anneal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001319888A JP2001319888A (ja) | 2001-11-16 |
| JP3914396B2 true JP3914396B2 (ja) | 2007-05-16 |
Family
ID=27065778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001095081A Expired - Fee Related JP3914396B2 (ja) | 2000-03-30 | 2001-03-29 | 直流または交流電界支援アニール |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6822311B2 (ja) |
| EP (1) | EP1139394A3 (ja) |
| JP (1) | JP3914396B2 (ja) |
| CN (1) | CN1319135C (ja) |
| SG (1) | SG100658A1 (ja) |
| TW (1) | TW503485B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006006526A1 (ja) * | 2004-07-09 | 2006-01-19 | Sekisui Chemical Co., Ltd. | 基材外周処理方法及び装置 |
| EP1783824A4 (en) | 2004-08-06 | 2009-04-01 | Sumitomo Electric Industries | METHOD FOR MANUFACTURING P-TYPE SEMICONDUCTORS AND SEMICONDUCTOR ELEMENT |
| JP5495920B2 (ja) * | 2010-04-23 | 2014-05-21 | グローバルウェーハズ・ジャパン株式会社 | シリコンウェーハの熱処理方法 |
| CN103268858B (zh) * | 2013-05-13 | 2015-11-18 | 华南师范大学 | 一种近红外光电硅材料的制备方法 |
| CN103258912B (zh) * | 2013-05-13 | 2016-04-13 | 华南师范大学 | 一种微构造硅雪崩二极管的制备方法 |
| CN111333348A (zh) * | 2020-03-10 | 2020-06-26 | 醴陵旗滨电子玻璃有限公司 | 化学强化方法、化学强化装置和化学强化玻璃 |
| US11335792B2 (en) | 2020-04-06 | 2022-05-17 | Tokyo Electron Limited | Semiconductor processing system with in-situ electrical bias and methods thereof |
| US20210367046A1 (en) * | 2020-04-06 | 2021-11-25 | Tokyo Electron Limited | Semiconductor manufacturing platform with in-situ electrical bias and methods thereof |
| US11894240B2 (en) * | 2020-04-06 | 2024-02-06 | Tokyo Electron Limited | Semiconductor processing systems with in-situ electrical bias |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60224272A (ja) * | 1984-04-20 | 1985-11-08 | Nec Corp | 絶縁基板ｍｉｓ型電界効果トランジスタの製造方法 |
| US4671845A (en) * | 1985-03-22 | 1987-06-09 | The United States Of America As Represented By The Secretary Of The Navy | Method for producing high quality germanium-germanium nitride interfaces for germanium semiconductors and device produced thereby |
| JPS63138741A (ja) * | 1986-12-01 | 1988-06-10 | Nippon Telegr & Teleph Corp <Ntt> | 化合物半導体基板のアニ−ル装置 |
| US5343064A (en) * | 1988-03-18 | 1994-08-30 | Spangler Leland J | Fully integrated single-crystal silicon-on-insulator process, sensors and circuits |
| JPH04280425A (ja) | 1991-03-07 | 1992-10-06 | Sony Corp | 配線形成方法 |
| US5279976A (en) | 1991-05-03 | 1994-01-18 | Motorola, Inc. | Method for fabricating a semiconductor device having a shallow doped region |
| KR100309934B1 (ko) | 1992-06-24 | 2002-06-20 | 구사마 사부로 | 박막트랜지스터,고체장치,표시장치,및박막트랜지스터의제조방법 |
| JPH0621064A (ja) * | 1992-07-06 | 1994-01-28 | Seiko Epson Corp | 半導体装置の製造方法 |
| US5412242A (en) | 1993-04-14 | 1995-05-02 | Yeda Research And Development Co., Ltd. | Semiconductor device with p-n junction based on dopant profile in equilibrium with internal electric field created by this junction |
| US5463244A (en) | 1994-05-26 | 1995-10-31 | Symetrix Corporation | Antifuse programmable element using ferroelectric material |
| JPH09232532A (ja) * | 1996-02-22 | 1997-09-05 | Toshiba Corp | 強誘電体メモリの製造方法 |
| US5729094A (en) | 1996-04-15 | 1998-03-17 | Massachusetts Institute Of Technology | Energetic-electron emitters |
| EP0897594B1 (en) | 1996-05-08 | 2004-07-28 | Advanced Micro Devices, Inc. | Control of junction depth and channel length using generated interstitial gradients to oppose dopant diffusion |
| US6033587A (en) * | 1996-09-20 | 2000-03-07 | Georgia Tech Research Corporation | Method and apparatus for low energy electron enhanced etching and cleaning of substrates in the positive column of a plasma |
| CN100481233C (zh) * | 1998-07-28 | 2009-04-22 | Lg电子株式会社 | 光记录介质以及管理光记录介质缺陷区的方法 |
| US6185355B1 (en) | 1998-09-01 | 2001-02-06 | Henry H. Hung | Process for making high yield, DC stable proton exchanged waveguide for active integrated optic devices |
| US6623865B1 (en) * | 2000-03-04 | 2003-09-23 | Energenius, Inc. | Lead zirconate titanate dielectric thin film composites on metallic foils |
| US6274465B1 (en) | 2000-03-30 | 2001-08-14 | International Business Machines Corporataion | DC electric field assisted anneal |
-
2001
- 2001-03-26 EP EP01302786A patent/EP1139394A3/en not_active Withdrawn
- 2001-03-26 SG SG200101933A patent/SG100658A1/en unknown
- 2001-03-28 TW TW090107395A patent/TW503485B/zh not_active IP Right Cessation
- 2001-03-29 JP JP2001095081A patent/JP3914396B2/ja not_active Expired - Fee Related
- 2001-03-29 CN CNB011121580A patent/CN1319135C/zh not_active Expired - Fee Related
-
2003
- 2003-04-15 US US10/413,301 patent/US6822311B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1139394A3 (en) | 2006-02-15 |
| SG100658A1 (en) | 2003-12-26 |
| TW503485B (en) | 2002-09-21 |
| US20030201515A1 (en) | 2003-10-30 |
| JP2001319888A (ja) | 2001-11-16 |
| CN1319135C (zh) | 2007-05-30 |
| EP1139394A2 (en) | 2001-10-04 |
| CN1323061A (zh) | 2001-11-21 |
| US6822311B2 (en) | 2004-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11302556B2 (en) | Apparatus for spatial and temporal control of temperature on a substrate | |
| JP3914396B2 (ja) | 直流または交流電界支援アニール | |
| US6552411B2 (en) | DC or AC electric field assisted anneal | |
| US5219798A (en) | Method of heating a semiconductor substrate capable of preventing defects in crystal from occurring | |
| US7671412B2 (en) | Method and device for controlling temperature of a substrate using an internal temperature control device | |
| US20040226516A1 (en) | Wafer pedestal cover | |
| US7241672B2 (en) | Method and apparatus for rapid cooldown of annealed wafer | |
| US20040229477A1 (en) | Apparatus and method for producing a <111> orientation aluminum film for an integrated circuit device | |
| KR20180001452A (ko) | 베이스 플레이트 구조체 및 그 제조방법, 기판 고정 장치 | |
| JP5601004B2 (ja) | 半導体素子及び半導体素子の製造方法 | |
| Litovski | 10 Basics of Semiconductor Technology | |
| US6989310B2 (en) | Process and installation for doping an etched pattern of resistive elements | |
| JPH0384901A (ja) | サーミスタの作製方法 | |
| JP2004179409A (ja) | 半導体素子の製造方法 | |
| JPH1064988A (ja) | 真空処理装置 | |
| JPH04130626A (ja) | 半導体素子製造装置 | |
| JPH06252080A (ja) | ウェハ冷却装置及び半導体処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050823 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051121 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070123 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070202 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |