JP3914151B2 - データ変換回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくはクロックに同期して動作する半導体記憶装置に関する。
【従来の技術】
CPUの高速化に伴って、DRAM(dynamic random access memory)等の半導体記憶装置に於ては、より高い信号周波数でデータ信号の入出力を行って、データ転送速度の高速化をはかることが要求される。この要求に応える半導体記憶装置として、SDRAM(synchronous dynamic random access memory)は、入力されるクロック信号に同期して動作することで高速な動作を実現する。
図1は、DRAMのメモリセル周辺の回路構成の一例を示す。図1の回路は、容量501、NMOSトランジスタ502乃至512、PMOSトランジスタ513、PMOSトランジスタ521及び522、及びNMOSトランジスタ523及び524を含む。PMOSトランジスタ521及び522とNMOSトランジスタ523及び524は、センスアンプ520を構成する。
メモリセルである容量501には、1ビットの情報が記憶される。サブワード線選択信号SWが選択されると、セルゲートであるNMOSトランジスタ502が導通し、容量501のデータがビット線BLに読み出される。このときビット線トランスファー信号BLT1はHIGHになっており、NMOSトランジスタ503及び504は導通状態にある。一方、ビットセントランスファー信号BLT0はLOWになっており、NMOSトランジスタ505及び506は非導通状態にある。従ってビット線BL及び/BLのデータは、NMOSトランジスタ503及び504を介して、センスアンプ520に読み込まれる。センスアンプ520は、センスアンプ駆動信号SA1、SA2が活性化されてトランジスタ513及び512が導通することにより動作し、ビット線BL及び/BLのデータを増幅する。増幅されたビット線BL及び/BLのデータは、コラム線選択信号CLが選択されると、コラムゲートであるNMOSトランジスタ510及び511を介して、データバスDB及び/DBに読み出される。
データ書き込みの場合は、上記読み出しの場合と逆の手順を経て、データバスDB及び/DBのデータが容量501に記憶される。
図2は、DRAMに於けるデータ読み出し動作を説明するタイミングチャートである。
図2に示されるようにデータ読み出しの場合、DRAMに対するコマンドとして、ビット線BL及び/BLを所定の電圧にプリチャージするプリチャージコマンド(PRE)、ローアクセスのための/RASコマンド(R)、及びコラムアクセスのための/CASコマンド(C)が順次入力される。
図1及び図2を参照して、データ読み出しの場合のタイミング制御について以下に説明する。
/RASコマンドが入力されると、ビット線トランスファー信号BLT0がLOW(BLT1はHIGH)になり、ビット線BL及び/BLのみがセンスアンプ520に接続される。これと同時に、図1のプリチャージ信号PRをLOWに落とし、ビット線BLのリセット状態を解除する。更にメインワード線選択信号MWをHIGHにすると共にサブワード線選択信号SWをHIGHにすることで、特定のワード線を選択する。これによりNMOSトランジスタ502が導通されて、容量501のデータがビット線BLに読み出される。図2に示されるように、メインワード線選択信号MW及びサブワード線選択信号SWがHIGHになるタイミングで、ビット線BLにデータが現われる。
次にセンスアンプ520を駆動するために、センスアンプ駆動信号SA1及びSA2がアクティブになり、NMOSトランジスタ512及びPMOSトランジスタ513が導通される。図2に示されるように、センスアンプ520が駆動されることによって、ビット線BL及び/BL上のデータが増幅されて振幅が増大する。
振幅が増大したところで、/CASコマンドに対応してコラム線選択信号CLがHIGHになり特定のコラムを選択する。選択されたコラムのNMOSトランジスタ510及び511(コラムゲート)が導通されて、データがデータバスDB及び/DBに読み出される。データバスDB及び/DBに読み出されたデータは、DRAMからデータ信号DQとして出力され、例えば4ビット連続したデータ読み出しが行われる。
プリチャージコマンドが入力されると、適切なタイミングでプリチャージ信号PRがHIGHになり、NMOSトランジスタ507乃至509が導通されて、ビット線BL及び/BLが所定の電位VPRにプリチャージされる。これによって、図2に示されるようにビット線BL及び/BLがリセットされて、次の/RASコマンドに対応したデータ読み出しに備えることが出来る。
上述のような構成のDRAMでは、同一のローアドレス(同一のワード線)のデータを連続的に読みだす場合には、異なるコラムを順次選択することで、異なるコラムアドレスのデータを順次読みだすことが出来る。図1のセンスアンプ520は、複数のコラムの各々に対して設けられており、これら複数のセンスアンプ520は、同一のローアドレスで異なったコラムアドレスのデータを格納している。従って、異なるコラムを順次選択して、センスアンプ520が既に格納しているデータを読み出せば、データ読み出しを連続的に行うことが出来る。
しかし異なったローアドレス(異なったワード線)のデータを読み出そうとすると(即ちページミスヒットの場合)、このワード線が選択するメモリセルからのデータを、ビット線BL及び/BLに新たに読みだす必要がある。更に、新たなデータをビット線BL及び/BLに読み出すためには、予めビット線BL及び/BLをプリチャージしておく必要がある。従って、あるローアドレスのデータを読み出した後に異なるローアドレスのデータを読み出す場合には、図2に示すように、読み出されるデータ間に大きな時間間隔が生じてしまう。図2の動作例に於ては、異なるローアドレスのデータ読み出しの間で、10クロックの間隔がある。
このように異なるローアドレスを読み出す場合に読み出しデータ間で大きな時間間隔が生じてしまうことは、高速なデータ読み出し動作を実現する際の阻害要因となっていた。
一つのバンクから異なるローアドレスを連続して読み出すためには、ローアクセスをパイプライン化することが考えられる。上述のような従来のDRAMにおいては、コラムアクセスをパイプライン化することで、コラムアドレスデータの連続した読み出しを可能にしているが、ローアクセスのパイプライン化は行われていなかった。
ローアドレス入力からデータ出力までを、第1段のコマンドデコード及び周辺回路動作、第2段のセンスアンプ動作、及び第3段のデータ出力動作に分けて考える。ロー系のパイプライン動作を行うためには、まず第1のローアクセスに関して第1段の動作を実行する。第1のローアクセスが第2段の動作を開始するときには、第2のローアクセスの第1段の動作を開始し、更に第1のローアクセスが第3段の動作を行うときには、第2のローアクセスに関して第2段の動作及び第3のローアクセスに関して第1の動作を実行する。このようにして、各動作サイクルにおいて、異なったローアクセスに対する第1段、第2段、及び第3段の動作が並列に実行されるようにすれば、ロー系のパイプライン動作を実現することが出来る。
【発明が解決しようとする課題】
しかしながら従来のDRAMにおいては、同一のローアドレスから複数のコラムアドレスを連続して読み出す場合、バースト長を変化可能となっている。即ち連続して読み出すデータの個数をバースト長としてモード設定し、バースト長が指示する数のデータを連続したコラムアドレスから読み出すことが行われる。この場合、連続したコラムアドレスデータをアクセスするためにセンスアンプが動作している期間、即ち上記第2段のセンスアンプ動作の期間は、モード設定するバースト長によって変化することになる。
このようにモード設定によって第2段の動作期間が変化してしまうのでは、ロー系に関して乱れのないパイプライン動作を実行することは不可能である。即ちメモリコントローラ側から見た場合、/RASコマンド(或いはアクティベーションコマンド)を一定の間隔で連続して入力することが出来ない。また同様に、バースト長に応じてプリチャージコマンドの入力タイミングを変化させる必要があり、ロー系に関するパイプライン動作を実行することを困難にしていた。
従って本発明は、異なるローアドレスをアクセスする場合にローアドレスのパイプライン動作を実現することで、高速なアクセスが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体記憶装置は、選択されたワード線に対応するメモリセルのデータをビット線を介して受け取り保持する複数のセンスアンプと、コラムアドレスに応じて複数のコラムゲートを同時に選択することで選択されたセンスアンプから複数ビットのパラレルデータを読み出すためのコラムデコーダと、該パラレルデータをシリアルデータに変換するデータ変換ユニットと、前記ワード線を選択するためのローアクセス信号が生成されてから第1の遅延時間後に内部プリチャージ信号を生成して該ビット線及び該複数のセンスアンプをリセットするプリチャージ信号生成ユニットを含むことを特徴とする。
上記発明に於いては、ローアドレス入力からデータ出力までを第1段のコマンドデコード及び周辺回路動作、第2段のセンスアンプ動作、及び第3段のデータ出力動作に分けて考えた場合に、第2段のセンスアンプ動作の期間をバースト長に関わらず一定にすることが出来る。即ち、一度に複数のコラムゲートを開いてデータをパラレルに読み出すために、固定の期間だけセンスアンプを駆動しておけばよい。これによって、第2段のセンスアンプ動作の期間をバースト長に関わらず一定にして、乱れのないロー系のパイプライン動作を実行可能になる。またユーザが外部から任意にプリチャージタイミングを設定する場合、この任意性がパイプライン動作を乱す要因となり得るが、本発明に於いては内部プリチャージ信号によってリセット動作を実行することで、この要因を払拭することが出来る。また更に、センスアンプからのデータ読み出しの直後に、最適なタイミングでプリチャージを実行することが可能になり、センスアンプの動作能力の限界に近い高速なサイクルでのデータ読み出しを実現することが出来る。
また本発明に於ては、データ変換ユニットは、バースト長信号に応答してパラレルデータのうちの所定数のビットを選択し、シリアルデータとして出力することを特徴とする。したがって乱れの無いロー系パイプライン動作を実行しながらも、異なったバースト長設定にしたがったデータ読み出しが出来る。
【0002】
また本発明においては、一回のローアクセスに対して複数のデータをパラレルでセンスアンプから読み出し、シリアルデータに変換して半導体記憶装置外部に出力するので、連続した途切れのないデータ出力を実現することが出来る。
また本発明においては、ローアクセス命令とコラムアクセス命令とを、一つに纏めたパケットとして、半導体記憶装置に入力することを特徴とする。従って、ローアクセスの短縮に対応して、命令入力間の時間間隔を短縮することが可能である。例えばこのローアクセス命令とコラムアクセス命令は、連続する2つのクロックパルスにそれぞれ応答して入力されて良い。
また本発明においては、プリチャージ信号生成ユニットは、センスアンプからデータが読み出された直後に内部プリチャージ信号によりビット線及びセンスアンプをリセットすることを特徴とする。従って、センスアンプに対してデータがアクセスされた直後に自動的にプリチャージすることで、ローアクセス間の間隔を最大限に短縮することが出来る。
また本発明においては、プリチャージ信号生成ユニットは、信号を第1の遅延時間だけ遅延させる遅延素子列を用いて、単純な回路構造でプリチャージ信号生成ユニットを構成することが出来る。
また本発明においては、センスアンプは複数のセンスアンプブロックに分割され、選択されたセンスアンプブロックのセンスアンプに対してのみローアクセス動作を実行することを特徴とする。従って、駆動するセンスアンプの数を少なくすることで、ローアクセス動作に必要な制御信号の負荷を軽減して高速な信号切り替わりを実現し、ローアクセス間の時間間隔の短縮に対応した高速な信号制御を達成することが出来る。
また本発明においては、複数のセンスアンプブロックの各々に対応するワードデコーダを更に含み、ローアクセス時には選択されたセンスアンプブロックに対してのみ、ワードデコーダが選択されたメモリセルをビット線に接続することを特徴とする。従って、センスアンプブロック毎にワードデコーダを設けることで、ローアクセス動作に必要なワード選択信号の負荷を軽減することが可能であり、ローアクセス間の時間間隔の短縮に対応した高速なワード選択信号制御を達成することが出来る。
また本発明においては、複数のセンスアンプブロックの各々に対応するビット線トランスファー信号生成ユニットを更に含み、ローアクセス時には選択されたセンスアンプブロックに対してのみビット線トランスファー信号生成ユニットがビット線をセンスアンプに接続することを特徴とする。従って、センスアンプブロック毎にビット線トランスファー信号生成ユニットを設けることで、ローアクセス動作に必要なビット線トランスファー信号の負荷を軽減することが可能であり、ローアクセス間の時間間隔の短縮に対応した高速なビット線トランスファー信号制御を達成することが出来る。
また本発明においては、複数のセンスアンプブロックの各々に対応するセンスアンプ駆動信号生成ユニットを更に含み、ローアクセス時には選択されたセンスアンプブロックに対してのみセンスアンプ駆動信号生成ユニットがセンスアンプを駆動することを特徴とする。従って、センスアンプブロック毎にセンスアンプ駆動信号生成ユニットを設けることで、ローアクセス動作に必要なセンスアンプ駆動信号の負荷を軽減することが可能であり、ローアクセス間の時間間隔の短縮に対応した高速なセンスアンプ駆動信号制御を達成することが出来る。
また本発明においては、半導体記憶装置は複数のバンクを更に含み、複数のバンクの各々が前記メモリセル、前記センスアンプ、及び前記ビット線を含み、複数のバンクの各々の内部でセンスアンプが複数のセンスアンプブロックに分割されることを特徴とする。従って、本発明による半導体記憶装置を、複数のバンクで構成出来る。
また本発明においては、複数のセンスアンプブロック毎に設けられたビット線トランスファー信号生成ユニットを含むことを特徴とする。従って、ビット線トランスファー信号生成ユニットを各センスアンプブロックに設けた場合に比較して、半導体記憶装置のチップ面積を削減することが出来る。
また本発明においては、ローアクセス命令を連続して入力する場合、メモリセルのデータがビット線に現われてから、センスアンプがデータを増幅し、その後ビット線及びセンスアンプがリセットされるまでの一連の動作が中断されることなく同一の周期で連続して繰り返されることを特徴とする。従って、ローアクセスに関してパイプライン動作に適した構成に基づいたパイプライン動作を実行可能であるので、センスアンプの動作能力の限界に近い高速なサイクルで、連続するローアクセス動作を中断することなく行うことが出来る。
また本発明においては、センスアンプが保持するデータをコラムゲートを介してデータバスに読み出すためのダイレクトセンスアンプ回路を更に含むことを特徴とする。従って、ビット線の電位レベルが読み出し動作によって変動することがなく、ビット線をプリチャージするタイミングを早めることが可能であり、動作サイクルを高速化することが可能である。
また本発明においては、ローアドレスとコラムアドレスとを、外部から入力されるクロック信号の同一のタイミングで受け取ることを特徴とする。従って、クロック周波数を低く設定した場合であっても、ローアクセス命令からデータ読み出しまでの時間を一定に保つことが出来る。
【発明の実施の形態】
以下に本発明の実施例を添付の図面を用いて詳細に説明する。
図3は、本発明によるDRAMのブロック図を示す。
図3のDRAM10は、複数の入力バッファ11、パケットコマンドデコーダ12、RAS生成ユニット13、PRE生成ユニット14、制御ユニット15、プリデコーダ16、ワードデコーダ18、BLTデコーダ19、SA生成ユニット20、1/4デコーダ21、CAS生成ユニット22、制御ユニット23、プリデコーダ24、コラムデコーダ25、コア回路26、RB生成ユニット27、読み出しバッファ28、変換ユニット29、出力バッファ30、及びモードレジスタ31を含む。
図3のDRAM10のデータ読み出し動作を、一般的なDRAMと同様である基本動作部分についてまず説明する。
クロック信号、コントロール信号、及びアドレス信号が、DRAM10の外部から入力バッファ11に入力される。クロック信号はDRAM10の動作を同期制御するために、DRAM10内の各構成要素に供給される。コントロール信号は、パケットコマンドデコーダ12でデコードされ、デコード結果に応じてRAS生成ユニット13及びCAS生成ユニット22を制御する。アドレス信号は、ローアドレス系のプリデコーダ16及びコラムアドレス系のプリデコーダ24に供給される。
RAS生成ユニット13は、従来の/RAS信号に対応するコントロール信号であるアクティベーションコマンドACTが入力されると、内部RAS信号である信号RASZを生成する。RAS生成ユニット13は、リフレッシュコマンド入力時に信号RASZを連続的に内部生成してリフレッシュ動作を実行するためのものであり、アクティベーションコマンドACTの入力時には信号RASZを単発的に生成する。信号RASZは、メモリセルのデータをセンスアンプに読み込むことを指令する信号であり、制御ユニット15に供給される。制御ユニット15は、信号RASZを受け取ると、SA生成ユニット20を制御して、センスアンプ駆動信号SA1及びSA2を適切なタイミングで生成させる。なお1/4デコーダ21は、従来からある階層ワードデコード方式に於て、選択されたメインワードデコーダに従属する4つのサブワードデコーダから、一つのサブワードデコーダを選択するためのデコーダである。
ローアドレス系のプリデコーダ16は、供給されたローアドレスをラッチすると共にプリデコードする。プリデコード結果は、ワードデコーダ18、BLTデコーダ19、及び1/4デコーダ21に供給される。プリデコーダ16は、ブロックデコーダ17を含み、DRAM10内に配置された複数のメモリブロックの一つを選択する。この選択されたメモリブロックに於てのみ、ワードデコーダ18、BLTデコーダ19、SA生成ユニット20、及び1/4デコーダ21が動作し、コア回路20内でデータをメモリセルから読み出してセンスアンプに格納する。
コア回路26は、図1に示すメモリセル501がロー及びコラムに関してアレイ状に配置されたものであり、各コラム毎に図1のセンスアンプ520が設けられる。上記ローアドレス系の読み出し動作によって、ローアドレスで選択されたワード線に対応する複数のメモリセルのデータが、複数のセンスアンプ520に格納される。
CAS生成ユニット22は、従来の/CAS信号に対応するコントロール信号である読み出しコマンドRDが入力されると、内部CAS信号を生成する。内部CAS信号は、センスアンプ520のデータをコア回路26から読み出しバッファ28に読み出すことを指令する信号であり、制御ユニット23に供給される。制御ユニット23は、内部CAS信号を受け取ると、コラムデコーダ25を制御して、コラム線選択信号CLを適切なタイミングで生成させる。
コラムアドレス系のプリデコーダ24は、供給されたコラムアドレスをラッチすると共にプリデコードする。プリデコード結果は、コラムデコーダ25に供給されると共に、RB生成ユニットに供給される。コラムデコーダ25は、コラムアドレスで指定されるコラムに対してコラム線選択信号CLを供給し、そのコラムのセンスアンプ520からデータを読み出して、読み出しバッファ28に供給する。RB生成ユニット27は、適切なタイミングで信号RBを読み出しバッファ28に供給して、読み出しバッファ28にデータを読み込ませる。
読み出しバッファ28は読み込んだデータを増幅し、そのデータは出力バッファ30を介してDRAM10の外部に送出される。
上記基本動作に加えて、本発明によるDRAM10に於ては、パケットコマンドデコーダ12、PRE生成ユニット14、及び変換ユニット29を設けることによって、ロー系のパイプライン動作を実現する。
PRE生成ユニット14は、内部RAS信号である信号RASZを受け取ると、所定の時間が経過した後にプリチャージ信号PREを生成する。この内部生成されたプリチャージ信号PREは、外部からプリチャージ信号PREが供給された場合と同様に、RAS生成ユニット13をリセットしてプリチャージ動作を行わせる。この内部生成されたプリチャージ信号PREによるプリチャージ動作を、以降では自己プリチャージと呼ぶ。
またコア回路26からデータを読み出す際には、センスアンプ520の連続したコラムアドレスのデータがパラレルデータとして読み出される。このパラレルデータは、読み出しバッファ28を介して、変換ユニット29に供給される。変換ユニット29は、パラレルデータをシリアルデータに変換し、モードレジスタ31に設定されるバースト長に従って所定数のシリアルデータを出力バッファ30に供給する。
図3の本発明によるDRAMにおいては、センスアンプ520からパラレルにデータを読み出すことで、ローアドレス入力からデータ出力までを第1段のコマンドデコード及び周辺回路動作、第2段のセンスアンプ動作、及び第3段のデータ出力動作に分けて考えた場合に、第2段のセンスアンプ動作の期間をバースト長に関わらず一定にすることが出来る。センスアンプが開いて(駆動して)いる期間中に、選択したコラムのコラムゲートを開いてデータをセンスアンプから読み出す必要があるが、従来においては、連続した複数のコラムアドレスに対して順次コラムゲートを開くために、センスアンプが駆動している期間はバースト長に依存する。しかしながら本発明に於いては、一度に複数のコラムゲートを開いてデータをパラレルに読み出し、バースト長に基づく出力データの選択は、変換ユニット29で行われために、固定の期間だけセンスアンプを駆動しておけばよい。これによって、第2段のセンスアンプ動作の期間をバースト長に関わらず一定にすることが出来る。
また第2段のセンスアンプ動作の期間が一定となることで、ユーザが外部からプリチャージコマンドを入力する必要はなくなり、内部で自動的に生成された内部プリチャージ信号PREによって、最適なタイミングで自己プリチャージを行うことが可能になる。この内部プリチャージ信号は、内部RAS信号であるRASZをバースト長等によらず一定時間遅延することで得られる。ユーザが外部から任意にプリチャージタイミングを設定する場合、この任意性がパイプライン動作を乱す要因となり得るが、本発明に於いては、この要因を払拭することが出来る。また更に、センスアンプからのコラム線選択信号CLによるデータ読み出しの直後に、最適なタイミングでプリチャージを実行することが可能になり、センスアンプの動作能力の限界に近い高速なサイクルでのデータ読み出しを実現することが出来る。
図4は、本発明によるDRAMの動作を模式的に示した図である。図4を用いて、本発明によるDRAMにおけるロー系のパイプライン動作を更に詳細に説明する。
図4に示されるように、本発明によるDRAMに於てはコマンド(アクティベーションコマンドACT)が入力されると、まず第1のサイクルで、コマンドデコード及びセンスアンプ動作以外のローアクセスに関連する周辺回路の動作が行われる。その後第2のサイクルで、センスアンプ動作に関連するサイクルが行われる。即ちこの第2のサイクルで、ワード線選択によるセルデータのビット線への出力、ビット線データのセンスアンプによる増幅、コラム線選択によるビット線データのデータバスへの読み出し、ビット線プリチャージ等のリセット動作が行われる。次に第3のサイクルで、データ出力動作が行われる。即ちこの第3のサイクルで、パラレルデータがシリアルデータに変換されて、出力バッファからデータが出力される。本発明のDRAMに於ては、図4に示すように、これら3つのサイクルは互いに重ね合わさりパイプライン的に動作する。
従来の構成では、選択したバースト長でコラム線選択信号CLを1回或いは複数回立ち上げてデータを読み出し、このデータ読み出しの後にプリチャージコマンド入力によるリセット動作を行う。この従来の構成は、バースト長がユーザ選択可能であり固定でないため、コラム線選択信号CLを1回或いは複数回立ち上げてデータを読み出した後に、ユーザが入力するプリチャージコマンドでプリチャージを行う必要がある。従ってセンスアンプの活性化時間は、バースト長に応じて変化してしまい、図4のセンスアンプ動作の期間が伸縮してしまうので、アクティベーションコマンドACTを、センスアンプ動作開始のタイミングで入力するようなパイプライン動作は、極めて実現することが難しい。仮にそのようなパイプライン動作を実現可能であるとしても、その制御系は極めて複雑なものとなることが予想される。
それに対して本発明によるDRAMに於ては、バースト長によらず複数のコラム線を一度に選択してパラレルデータを読み出し、そのパラレルデータをバースト長に応じて選択し、シリアルデータに変換して出力する構成としたことで、センスアンプが動作する第2のサイクルの長さは固定となる。従って、固定のタイミングで自己プリチャージによるリセット動作を実行することが可能となり、従来のようにプリチャージコマンドを外部から入力する必要がない。このように、プリチャージコマンドを入力する必要がないために、アクティベーションコマンドACTの入力を早めることが可能であると共に、センスアンプ動作サイクルの長さが一定であるために、第1乃至第3の各サイクルを重ね合わせたパイプライン動作を容易に制御することが可能になる。
このようなパイプライン動作に於ては、図4から分かるように、コマンド(アクティベーションコマンドACT)を入力する間隔である時間tRCを、パイプライン動作しない従来の構成と比較して極めて短くすることが可能になる。またこの時間tRCは、図4に示されるように、センスアンプ動作サイクルの時間で決まってくる。何故なら図4の第1、第2、第3のサイクルのうち、第2のサイクルに要する時間が最も長い。従ってこの最も長い第2のサイクルを図4のごとく間断無く連続的に繰り返すと、データの読み出しレートが最も高くなると共に、この第2のサイクルの時間がtRCと対応することになる。 図5(a)乃至5(c)は、センスアンプ動作サイクルとアクティベーションコマンドACT入力間隔tRCとの関係を示す図である。
図5(a)に示されるように、アクティベーションコマンドACTを入力する間隔が、時間tRCとして定義される。図5(b)に示されるように、センスアンプサイクル(センスアンプ動作サイクル)は、ワード線選択サイクルと、センスアンプ駆動サイクルと、リセットサイクルとに分けることが出来る。図5(c)に示されるように、ワード線選択サイクルに於ては、ワード線選択信号SWがHIGHになり、ビット線BL及び/BLにセルデータが現われる。センスアンプ駆動サイクルに於ては、センスアンプ駆動信号SA1及びSA2を活性にしてセンスアンプを駆動し、これによってビット線BL及び/BLのデータを増幅する。更にセンスアンプ駆動サイクルに於て、ビット線BL及び/BLのデータが十分に増幅された後に、コラム線選択信号CLをHIGHにして、ビット線BL及び/BLのデータをデータバスに読み出す。次にリセットサイクルに於て、ワード線選択信号SWをリセットすると共に、プリチャージ信号PRをHIGHにしてビット線BL及び/BLをプリチャージする。なおこの時点では、センスアンプ駆動信号SA1及びSA2は、非活性とされている。
図5(a)及び図5(b)から分かるように、アクティベーションコマンドACTを時間tRC間隔で連続して入力すると、センスアンプサイクルは中断することなく連続して繰り返される。従って、ワード線選択サイクル、センスアンプ駆動サイクル、及びリセットサイクルからなるセンスアンプサイクルの長さに応じて、アクティベーションコマンドACT入力間隔tRCが決まることになる。即ち本発明の構成に於ては、センスアンプサイクルの各動作を高速にしてセンスアンプサイクルの時間を短くすれば、時間tRCもまた短くなり、DRAMのデータ読み出し速度を向上させることが出来ることになる。
【0003】
尚、図4においては、第2のサイクル(センスアンプ動作)が終了した後に、第3のサイクル(データ出力)が開始するように図示されてあるが、より詳細に見ると、図5(b)(c)に示すように、コラム選択信号CLをHに立ち上げた後に第3のサイクルを開始することが出来る。この場合、データの出力動作とビット線のプリチャージ動作は、並行して行われる。
図6は、自己プリチャージによるローアクセス高速化を説明するためのタイミングチャートである。上述のように、本発明においては内部プリチャージ信号PREによって最適なタイミングで自己プリチャージを行うことで、高速なローアクセス動作を実現することが出来る。図3及び図6を参照して、本発明のDRAM10によるローアクセス動作のタイミングについて、以下に説明する。
アクティベーションコマンドACTが入力されると、RAS生成ユニット13が信号RASZを生成する。信号RASZは制御ユニット15に供給され、制御ユニット15がワードデコーダ18、BLTデコーダ19、SA生成ユニット20、及び1/4デコーダ21を制御して、ワード線選択信号MW及びSW、ビット線トランスファー信号BLT、及びセンスアンプ駆動信号SA1及びSA2を適切なタイミングで生成させる。これによりメモリセル501(図1参照)のデータが、センスアンプ520に読み出される。これは図4に於て、ビット線BLにデータが現われ、その後振幅が増幅されることに対応する。 信号RASZは更に、PRE生成ユニット14にも供給される。PRE生成ユニット14は、信号RASZを受け取ってから所定の時間が経過した後に、内部プリチャージ信号PREを生成する。
また読み出しコマンドRDの入力に対応して、CAS生成ユニット22、制御ユニット23、プリデコーダ24、及びコラムデコーダ25が動作する。この動作によって、コラムアドレスが選択するコラムのコラム線選択信号CLがHIGHになり、センスアンプ520(図1参照)のデータがデータバスDB及び/DBを介してグローバルデータバスGDB(図3)に読み出される。
読み出しバッファ28が、グローバルデータバスGDBのデータを読み込んで増幅する。この読み出しバッファ28が保持するデータはパラレルデータであり、データ変換部29がパラレル・シリアル変換することでデータをシリアルデータに変換する。このシリアルデータが、出力バッファ30からDRAM10外部に出力される。
図6に示されるように、内部生成されたプリチャージ信号PREは、従来外部からプリチャージ信号が入力された時と同様の動作で、ビット線トランスファー信号BLT及びワード線選択信号MW及びSWをリセットすると共に、ビット線BL及び/BLを所定の電位にプリチャージする。このプリチャージ信号PREによるプリチャージ動作は、図6に示されるように、コラム線選択信号CLによりデータがセンスアンプ520から読み出された直後である。それに対して図2に示される従来のタイミングでは、コラム線選択信号CLによるデータ読み出しの後、外部からプリチャージコマンドが入力されプリチャージ動作が実行されるまで、読み出し動作の上では無駄な時間が存在する。
本発明に於ては、アクティベーションコマンドACTのタイミングに基づいてプリチャージ信号PREを内部発生させることで、コラム線選択信号CLによるデータ読み出しの直後にプリチャージ動作を実行することが出来る。本発明において、センスアンプの活性化時間をバースト長によらず一定としたことにより、プリチャージ信号PREを容易に発生させることが出来る。即ち、内部RAS信号(RASZ)を一定時間遅延させることで得られる。この一定時間とは、内部RAS信号に応答してワード線を選択して立ち上げるまでの時間と、センスアンプによりビット線電位を充分に増幅するまでの時間と、コラムゲートを開いてビット線に現れたデータをデータバスへ読み出すまでの時間を考慮して決定すれば良い。従って、異なるローアドレスのデータを読み出す必要がある場合に、新たなローアドレスのデータを読み出すまでの時間を大幅に短縮することが可能である。
なおコラム線選択信号CLによってデータを読み出した後であっても、センスアンプによるビット線BL及び/BLのデータ増幅が完了しないうちにサブワード線を閉じてしまうと、センスアンプのデータがメモりセルに格納されずにデータが破壊されてしまう。従って通常のDRAMと同様に、プリチャージ動作を実行するのは、センスアンプによるデータ増幅が完了した後である必要があることはいうまでもない。このため本発明に於いて、リセットサイクルを実行する前のセンスアンプサイクルに要する期間は、センスアンプの駆動能力に依存することになる。
【0004】
また図6において、アクティブコマンドACTとリードコマンドRDを、2つの連続したクロックに同期して取り込むように構成されている。これにより、リードコマンドと同時に取り込まれるコラムアドレスを、より早いタイミングで取り込むことが出来る。これにより、コラムゲートをより早いタイミングで開くことが可能になる。また後述するセンスアンプブロックの分割のために、コラムアドレスを必要とするが、本発明ではコラムアドレスを早いタイミングで取り込むため、早い時間にセンスアンプブロックの選択的な活性化の動作を開始することが出来る。一方従来は、図2に示すごとく、アクティブコマンドの入力からリードコマンドの入力まで一定期間(図2では21ns)開けていた。これは、センスアンプによりビット線電位が十分増幅された後で、コラムゲートを開くようにするためである。本発明において、このようなタイミング制御は、制御ユニット15,23において行われている。
更に、コア回路26からデータを並列に読み出して、変換ユニット29でパラレル・シリアル変換することで、図6に示されるように連続的にデータを読みだすことが可能になる。尚、このパラレル・シリアル変換時に、バースト長情報に基づいたデータの選択も行われる。
前述したように、本発明のDRAM10に於ては、コマンドをパケット形式で受け取ることで、コマンド間の間隔を短縮するようにしている。即ち図6に於て、アクティベーションコマンドACT及び読み出しコマンドRDを、2サイクルにまたがる一つのパケットとしてDRAM10に入力する。ユーザは、従来の図2のように、アクティベーションコマンドACTと読み出しコマンドRDの入力間隔を気にする必要が無い。入力されたパケットコマンドは、パケットコマンドデコーダ12によりデコードされる。デコード結果に従って、RAS系の信号がパケットコマンドデコーダ12からRAS生成ユニット13及びプリデコーダ16に供給され、CAS系の信号がパケットコマンドデコーダ12からCAS生成ユニット22及びプリデコーダ24に供給される。
またローアクセス間の時間間隔を短縮すると、図2と図6の比較からも分かるように、ワード線選択信号SW、ビット線トランスファー信号BLT、及びセンスアンプ駆動信号SA1及びSA2に於て、信号の切り替わり間のタイミングも短縮される。この場合に信号切り替わりが緩慢では、十分な短縮をはかることが出来ない。そこで本発明のDRAM10では、センスアンプ列を複数のセンスアンプブロックに分割し、選択されたセンスアンプブロックのセンスアンプに対してのみセンスアンプ駆動信号SA1、SA2を与え、また選択されたセンスアンプブロックに対応するメモリブロックに対してのみワード線選択信号SW、ビット線トランスファー信号BLTを与える。これによってこれらの信号の負荷が軽減されて、信号の切り替わりを急峻にすることが出来る。 なおこれらの信号はローアクセス時に駆動される信号であるが、センスアンプブロックを選択的に活性化するためには、更にコラムアドレスも必要とする。しかしながら従来の図2のようなタイミングでは、ローアクセスの時点ではコラムアドレスが入力されていないために、特定のコラムアドレスを選択してそれに対するセンスアンプだけを駆動するといった動作は不可能である。それに対して、本発明に於ては、アクティベーションコマンドACT及び読み出しコマンドRDを一つのパケットとして受信するので、ローアクセス時には既にコラムアドレスが特定されている。従って、特定のコラムアドレスに対応するセンスアンプブロックを選択して、そのセンスアンプブロックのセンスアンプに対してのみローアクセス動作を実行することが出来る。
以下に、図3に示されるDRAM10の各部の構成について説明する。なお従来技術と同様である要素については説明を省略する。
図7は、図3のPRE生成ユニット14の構成を示す回路図である。
PRE生成ユニット14は、インバータ41乃至48、NAND回路49、複数の抵抗R、及び複数の容量Cを含む。インバータ41乃至44と、複数の抵抗Rと、複数の容量Cは第1の遅延素子列(delayA)を構成する。インバータ45乃至47と、複数の抵抗Rと、複数の容量Cは第2の遅延素子列(delayB)を構成する。第1の遅延素子列にはHIGHパルスである信号RASZが入力され、第1の遅延時間の後に、信号PREがHIGHになる。遅延された信号RASZは更に第2の遅延素子列によって第2の遅延時間だけ遅延され、信号PREをLOWにする。従って、プリチャージ信号PREの立ち上がりタイミングは第1の遅延素子列の第1の遅延時間によって決定され、プリチャージ信号PREがHIGHである期間は第2の遅延素子列の第2の遅延時間によって決定される。この第1の遅延時間は、バースト長によらず一定である。前述したように、本発明では各読み出しサイクルにおいて、センスアンプの活性化期間がバースト長によらず一定となっている。このためプリチャージ信号PRE生成回路の構成も非常に単純な構成になっている。
上述の構成のPRE生成ユニット14を用いれば、RAS生成ユニット13が生成した信号RASZから所定の時間が経過した後に、内部プリチャージ信号PREを生成することが出来る。
図8は、図3のパケットコマンドデコーダ12の構成図である。
図8のパケットコマンドデコーダ12は、コマンドラッチ・デコーダ50、アドレスラッチ51、インバータ52及び53、PMOSトランジスタ54、NMOSトランジスタ55、PMOSトランジスタ56、NMOSトランジスタ57、クロックバッファ301、及びインバータ302乃至305を含む。 図9は、図8のコマンドラッチ・デコーダ50の構成図である。
図9に示されるように、コマンドラッチ・デコーダ50は、4個のラッチ58−1乃至58−4と、コマンドデコーダ59を含む。
図10は、図9のコマンドデコーダ59の構成図である。
図10に示されるコマンドデコーダ59は、NAND回路310及び311を含むデコーダ部320と、インバータ312、複数のインバータ313、NOR回路314、インバータ315、複数のインバータ316、及びNOR回路317を含む。
図9において、コマンドラッチ・デコーダ50のラッチ58−1乃至58−4は、クロック信号に同期して入力されたコントロール信号/RAS、/CAS、/WE、及び/CKEをラッチする。これらのコントロール信号の組み合わせにより、アクティベーションコマンドACT及び読み出しコマンドRDが指定される。ラッチ58−1乃至58−4の各々は、各コントロール信号をラッチして、同論理の信号と反転論理の信号との2つの信号を出力する。例えば、/RAS信号に対しては、信号rasx及びraszの2つの信号を出力する。
図10に示されるように、コマンドデコーダ59のコマンドデコード部320は、コントロール信号/RAS、/CAS、/WE、及び/CKEに対する同論理の信号と反転論理の信号との適当な組み合わせを、NAND回路310及び311の入力に供給することで、コントロール信号のデコードを行う。デコード結果として、図10の例では、NAND回路310が内部アクティベーション信号を生成し、NAND回路311が内部読み出し信号を生成する。コマンドデコード部320において、NAND回路310及び311への入力信号の組み合わせは、コントロール信号のどの組み合わせが内部アクティベーション信号及び内部読み出し信号に対応するかに依存し、設計時の決定事項である。図10では詳細な結線関係については省略してある。
図10に示されるように、アクティベーションコマンドACTに対応して、異なったパルス幅を有した2つのパルス信号AC及びAPが生成される。アクティブサイクル信号ACは、入力信号(rasx, rasz, ・・・ )に同期した信号であり、これらの入力信号は、後述するようにラッチ58−1乃至58−4によってクロック1周期分保持された信号である。従って、アクティブサイクル信号ACは、クロック1周期分のパルス幅を持つ信号である。またアクティブパルス信号APは、入力信号に同期して立ち上がるが、立ち下がりはインバータ313からなるディレイ段の長さによって制御される信号である。同様に、読み出しコマンドRDに対応して、異なったパルス幅を有した2つのパルス信号CC及びCPが生成される。コラムアクセスサイクル信号CCは、クロック1周期分のパルス幅を持つ信号であり、コラムアクセスパルス信号CPは、入力信号に同期して立ち上がるが、立ち下がりはインバータ316からなるディレイ段の長さによって制御される信号である。
図11は、図8のコマンドパケットデコーダ12の動作を示すタイミング図である。図8及び図11を参照して、コマンドパケットデコーダ12の動作を説明する。
アクティベーションコマンドACT及び読み出しコマンドRDは連続したサイクルでパケットとして入力されるので、第1サイクルでアクティベーションコマンドACTをラッチし、第2サイクルで読み出しコマンドRDをラッチする。これらのラッチされたコマンドは、上述のようにコマンドデコーダ50でデコード解釈される。コマンドデコーダ50は、アクティベーションコマンドACTに対応して、上述のように所定のタイミングでアクティブパルス信号APとアクティブサイクル信号ACを生成する。アクティブパルス信号APは、RAS生成ユニット13へ供給され、アクティブサイクル信号ACは、PMOSトランジスタ54及びNMOSトランジスタ55からなるゲートを開く。
また更にコマンドデコーダ59は、読み出しコマンドRDに対応して、上述のように所定のタイミングでコラムアクセスパルス信号CPとコラムアクセスサイクル信号CCを生成する。コラムアクセスパルス信号CPは、CAS生成ユニット22へ供給され、コラムアクセスサイクル信号CCは、PMOSトランジスタ56及びNMOSトランジスタ57からなるゲートを開く。
アドレスラッチ51は、アドレス信号をクロック信号に同期してラッチする。ラッチされたローアドレスは、アクティブサイクル信号ACの指示するタイミングでロー系のプリデコーダ16へ供給される。この際、インバータ302及び303からなるラッチが、このローアドレスを保持する。またラッチされたコラムアドレスは、コラムアクセスサイクル信号CCの指示するタイミングでコラム系のプリデコーダ24へ供給される。この際、インバータ304及び305からなるラッチが、このコラムアドレスを保持する。
上述の構成のパケットコマンドデコーダ12を用いれば、アクティベーションコマンドACT及び読み出しコマンドRDを連続したサイクルでパケットとして入力し、RAS系の信号とCAS系の信号を、夫々の経路に分配することが出来る。
図12(a)は、図9のラッチ58−1乃至58−4の各々に用いられるラッチの構成図である。図12(b)は、図12(a)のラッチの動作を示すタイミング図である。
図12(a)のラッチは、PMOSトランジスタ321乃至324、NMOSトランジスタ325乃至331、インバータ332及び333、PMOSトランジスタ334、NMOSトランジスタ335、PMOSトランジスタ336、NMOSトランジスタ337、及びインバータ338乃至340を含む。PMOSトランジスタ334、NMOSトランジスタ335、PMOSトランジスタ336、及びNMOSトランジスタ337は、トライステートバッファ350を構成する。またインバータ338及び339は、出力ラッチ351を構成する。
クロック信号clkzの立ち上がりに同期して、入力信号inzを取り込む。取り込まれた入力信号inzの値によって、トライステートバッファ350が制御され、出力信号outz及びoutxが出力される。クロック信号clkzが立ち下がると、トライステートバッファ350の状態は、Hi−Z出力状態となる。このとき立ち上がり同期で取り込んだ入力信号inzのデータは、出力ラッチ351によって保持される。出力ラッチ351のデータは、クロック信号inzの次の立ち上がりエッジで新たなデータが取り込まれるまで保持される。
このようにして、図12(a)のラッチは、クロック1周期分の出力信号outz及びoutxを出力することが出来る。
図13は、図3のDRAMにおけるコラムアクセス動作を示すタイミング図である。
外部クロック信号に同期して、例えば3つの読み出しモードを示すコントロール信号(READ)が取り込まれる。コントロール信号は、図8乃至図10を参照して説明したように、パケットコマンドデコーダ12によってデコードされて、コラムアクセスパルス信号CPが生成される。コラムアクセスパルス信号CPは、図3のCAS生成ユニット22に供給される。
CAS生成ユニット22は、読み出しモードパルス信号readpz及びコラムアドレス取り込み信号caezを生成する。読み出しモードパルス信号readpzは、図3の制御ユニット23に供給され、コラムアドレス取り込み信号caezは、図3のプリデコーダ24に供給される。
読み出しモードパルス信号readpzを受け取った制御ユニット23は、コラム線選択信号CLの発生タイミング及びパルス幅を決定するコラムゲート選択パルス信号cspzを生成する。またコラムアドレス取り込み信号caezを受け取ったプリデコーダ24は、コラムアドレスをプリデコードして、コラムアドレスプリデコード信号を生成する。尚、図13では3ビットのコラムアドレスプリデコード信号1〜3が、プリデコーダ24から出力されていることを示している。
図3のコラムデコーダ25は、コラムアドレスプリデコード信号とコラムゲート選択パルス信号cspzとを受け取り、コラムアドレスプリデコード信号が指定するコラムアドレスのコラムゲートに対して、コラムアドレス選択パルス信号cspzが指定するタイミング及びパルス幅のコラムゲート線選択信号CLを供給する。
【0005】
尚、図13中、コラム線選択信号の破線部は、前回のコラムアドレスプリデコード信号(HHH)とは異なるプリデコード信号(LLL)により、前回選択されたコラム選択線とは異なる別のコラム選択線が選択されたことを示している。また同図中、readz信号は、後述する図15のセレクタ制御ユニットで使用される信号で、図3の制御ユニット23が生成し、クロックの立ち上がりに応答してコラムアクセスパルス信号CPが出力されていればHになり、クロックの立ち上がりに応答して同パルス信号CPが出力されないとLに変化する信号である。
このようにして、コア回路26から読み出しバッファ28にデータを読み出すことが出来る。
【0006】
図14は、コア回路26中の複数のセンスアンプから同時にデータが読み出されて、そのパラレルデータが、グローバルデータバス(GDB)及び読み出しバッファ28を介して変換ユニット29へ転送される様子を示した模式図である。この例では、4ビットのパラレルデータが転送される様子を示している。
【0007】
図中SA0(1N)乃至SA3(4N)は、16個のセンスアンプを示している。1つのサブワード線SW(図示せず)を選択することにより、その選択サブワード線に対応するメモリセルのデータが、これら16個のセンスアンプにそれぞれ転送され増幅されている。
【0008】
この状態で、コラムデコーダ25により、コラム選択線cl0zをHにする(残りのcl1z、cl2z、cl3zはLである)。すると、16個のセンスアンプのうち、SA0(1N)〜SA0(4N)に対応するコラムゲートが同時に開き、SA0(1N)〜SA0(4N)で増幅された読み出しデータがパラレルに4本のグローバルデータバスGDB(1N)乃至GDB(4N)に転送される。
【0009】
ここで注意が必要なのは、モードレジスタ31に記憶されたバースト長が如何なる値(1、2、4、・・・)であっても、同時に開くコラムゲートは4つであり、4ビットのパラレルデータが出力されるということである。
【0010】
これら4ビットのパラレルデータは、信号RBに応答して活性化された読み出しバッファ28に取り込まれて増幅され、更に変換ユニット29へ送られる。
【0011】
変換ユニット29は、読み出しバッファ28から供給されたパラレルデータを、パラレル・シリアル変換する。
図15は、変換ユニット29の構成を示す構成図である。
図15の変換ユニット29は、スイッチ回路60、レジスタ361乃至364を含むレジスタ回路61、NAND回路369乃至372を含むセレクタ回路62、NAND回路365乃至368を含むアドレス組み合わせ回路63、セレクタ制御ユニット64、NOR回路373及びインバータ374を含むタイミング回路65、NAND回路375、インバータ376、NAND回路377、NOR回路378、及びレベルシフタ66及び67を含む。レベルシフタ66及び67には、PMOSトランジスタ379及びNMOSトランジスタ380を含む出力バッファ30(図3参照)が接続される。
図3の制御ユニット23からのデータイネーブル信号(例えば、cspz信号を所定時間遅延した信号)が、スイッチ回路60に入力されると、図3の読み出しバッファ28からのパラレルデータd0乃至d3が、レジスタ361乃至364(レジスタ回路61)に読み込まれる。レジスタ回路61が保持するパラレルデータd0乃至d3は、セレクタ回路62に供給される。セレクタ回路62においては、セレクタ制御ユニット64によって制御されるタイミングで、ゲートとして動作するNAND回路369乃至372を開くことで、パラレルデータd0乃至d3をシリアルデータに変換して出力する。出力されるシリアルデータは、タイミング回路65が生成するタイミングで、レベルシフタ66及び67に供給される。レベルシフタ66及び67は、データの電圧レベルをシフトして、電圧シフト後のデータを出力バッファ30に供給する。
【0012】
尚、レベルシフタ回路66及び67は、それぞれ例えば図16のように構成される。即ち、互いに交差接続されるPMOS661及び662と、NAND回路377又はNOR回路378からの入力を受け、PMOS661に直列接続されるNMOS663と、インバータ665を介してPMOS663とは反転した位相の入力を受け、PMOS662に直列接続されるNMOS664で構成される。
このようにして、読み出しバッファ28からのパラレルデータが、変換ユニット29においてシリアルデータに変換されて、出力バッファ30からデータ信号DQとして出力される。なおセレクタ回路62からシリアルデータが供給されないタイミングにおいては、タイミング回路65の出力がLOWとなるので、NAND回路377及びNOR回路378の出力は、それぞれHIGH及びLOWとなる。従ってシリアルデータが出力されないタイミングにおいては、出力バッファ30の出力は、浮遊状態(ハイインピーダンス状態)となる。 図17は、セレクタ制御ユニット64の構成を示す構成図である。
図17のセレクタ制御ユニット64は、シフトレジスタ381乃至384、セレクタスイッチ回路385、NAND回路386乃至388、及びインバータ389を含む。セレクタスイッチ回路385は、スイッチs1乃至s8を含む。
図3の入力バッファ11から供給される内部クロック信号は、シフトレジスタ381乃至384に供給される。シフトレジスタ381乃至384は更に、図3の制御ユニット23から、図13に示されたタイミングの読み出し信号readzを受け取る。4個のシフトレジスタ381乃至384は、各々が1ビットのシフトレジスタであり、全体で4ビットのシフトレジスタを構成する。シフトレジスタ381乃至384の各々は、読み出し信号readzが入力されている間、内部クロック信号に同期して4周期に1回up/downを行う。
セレクタスイッチ回路385は、バースト長とアドレス組み合わせ回路63からのコラムアドレス組み合わせ信号とによって、スイッチs1乃至s8のどれを導通するかを決定する。コラムアドレス組み合わせ信号は、パラレルデータd0乃至d3のうちで、どのデータを出力するかを決定する。またバースト長は、シリアルに出力されるデータのうちで、出力しないビットにマスクをかけることで、出力DQがハイインピーダンスとなるように制御する。このバースト長は、図3のモードレジスタ31に記憶されているもので、バースト長には例えば1、2、4、8がある。
図17に示されるように、スイッチs1乃至s8は、4つのグループ1N乃至4Nに分けられる。グループ1Nは、スイッチs1乃至s4を含む。グループ2Nは、スイッチs5及びs6を含む。グループ3Nは、スイッチs7を含む。またグループ4Nは、スイッチs8を含む。それぞれのグループのスイッチの活性/非活性は、バースト長によって制御される。例えばバースト長が1(bl1zが選択)である場合には、グループ1Nのみが活性状態にされ、他のグループは非活性状態にされる。バースト長が2(bl2zが選択)である場合には、グループ1N及び2Nが活性状態にされ、他のグループは非活性状態にされる。
またコラムアドレス信号caa0x/z及びcaa1x/z(x及びzは互いに反転論理)は、図15に示されるように、NAND回路365乃至368によって組み合わされ、コラムアドレス組み合わせ信号としてセレクタスイッチ回路385に供給される。コラムアドレス信号caa0x/z及びcaa1x/zの組み合わせによって、パラレルデータd0乃至d3の何れを選択するかを決定する。
【0013】
図18(a)乃至図18(c)は、バースト長( BL) がそれぞれ1、2、4の場合にセレクタ回路62及びセレクタスイッチ385の選択の仕方を示した図である。
バースト長が1の場合には、図18(a)に示すごとく、グループ1Nのスイッチs1乃至s4が活性状態にあり、他のグループ2N〜4Nのスイッチは非活性である。バースト長が1の場合は、コラムアドレス信号caa0x/z及びcaa1x/zの組み合わせにより、NAND回路369〜372の1つが開くように、スイッチs1〜s4のうち何れか1つが選択される。例えばcaa0x及びcaa1xをHIGHにすることで例えばスイッチs1を選択し、これによってデータd0を選択することが出来る。また例えばcaa0z及びcaa1zをHIGHにすることで例えばスイッチs4を選択して、これによってデータd3を選択することが出来る。このようにバースト長が1の場合には、データd0乃至d3のうちで何れのデータを出力するかを、コラムアドレス信号の組み合わせで決定できる。
バースト長が2の場合には、図18(b)に示すごとく、グループ1N及び2Nが活性状態にあり、他のグループ3N及び4Nは非活性である。バースト長が2の場合には、コラムアドレス信号caa1x/zは無視(何れもH固定)されて、コラムアドレス信号caa0x/zにより、NAND回路369と370の組かNAND回路371と372の組か、何れか一方の組が開くように、スイッチが選択される。例えばcaa0xをHIGHにすることで、例えばスイッチs1及びスイッチs5を選択する。これによってデータd0及びd1を、内部クロックに同期させてシリアルデータとして出力できる。また例えばcaa0zをHIGHにすることで、例えばスイッチs3及びスイッチs6を選択する。これによってデータd2及びd3を、内部クロックに同期させてシリアルデータとして出力できる。
バースト長が4の場合には、図18(c)に示すごとく、全グループ1N乃至4Nが活性状態にある。この場合には、コラムアドレス信号に関わらずスイッチs1、s5、s7、及びs8が選択される。これによってデータd0乃至d3を、内部クロックに同期させてシリアルデータとして出力できる。
上述の構成の変換ユニット29を用いることで、図3に於て読み出しバッファ28から供給される並列データを、シリアルデータに変換して出力バッファ30に供給することが出来る。又、並列データをシリアルデータに変換すると同時に、バースト長信号及びコラムアドレス信号の一部を用いて、必要な数のデータを選択することが出来る。
図19は、図3のワードデコーダ18及び1/4デコーダ21を含むワード線選択回路の回路図である。
図19のワード線選択回路は、メイン1/4デコーダ70、サブ1/4デコーダ80、メインワードデコーダ90、及びサブワードデコーダ100を含む。メイン1/4デコーダ70とサブ1/4デコーダ80が、図3の1/4デコーダ21に対応し、、メインワードデコーダ90及びサブワードデコーダ100が、図3のワードデコーダ18に対応している。
メイン1/4デコーダ70は、PMOSトランジスタ71乃至73、NMOSトランジスタ74乃至76、インバータ77、NAND回路78を含む。NAND回路78には、BLTデコーダ19からブロック選択信号BSと、プリデコーダ16からメイン1/4デコーダ選択信号QSが供給される。当該ブロックの当該メイン1/4デコーダ70が選択されると、NAND回路78はLOWを出力する。このLOW出力により、メイン1/4デコーダ70は図19に示されるようにHIGHを出力する。
サブ1/4デコーダ80は、PMOSトランジスタ81乃至83と、NMOSトランジスタ84乃至86を含む。PMOSトランジスタ81とNMOSトランジスタ85のゲートには、メイン1/4デコーダ70からの出力が入力される。NMOSトランジスタ84のゲートには、コラムブロック選択信号CSが供給される。このコラムブロック選択信号CSは、選択されたセンスアンプブロックに対応するサブワード選択線を選択するための信号である。コラムブロック選択信号CS及びメイン1/4デコーダ70の出力がHIGHになると、サブ1/4デコーダ80は、図19に示されるようにHIGH及びLOWを出力する。
メインワードデコーダ90は、PMOSトランジスタ91乃至93と、NMOSトランジスタ94乃至96と、インバータ97と、NAND回路98を含む。NAND回路98には、BLTデコーダ19からのブロック選択信号BSと、プリデコーダ16からのメインワードデコーダ選択信号MWSが供給される。当該ブロックの当該メインワードデコーダ90が選択されると、NAND回路98はLOWを出力する。このLOW出力により、メインワードデコーダ90は図19に示されるようにメインワード線MWにHIGHを出力する。
サブワードデコーダ100は、PMOSトランジスタ101とNMOSトランジスタ102及び103を含む。図19に示されるレベルの出力をメインワードデコーダ90及びサブ1/4デコーダ80から受け取ると、サブワードデコーダ100は、サブワード選択線信号SWとしてHIGHを出力する。このHIGHレベルであるサブワード選択線信号SWによって、特定のワード線が選択されたことになる。
図19に於て、サブ1/4デコーダ80にコラムブロック選択信号CSが供給されるために、複数のセンスアンプブロックから特定のセンスアンプブロックを選択して、そのセンスアンプブロックに対してワード線選択によるビット線へのデータ読み出しを行うことが出来る。
図20は、図3のBLTデコーダ19を含むビット線トランスファー信号発生回路を示す。
図20のビット線トランスファー信号発生回路は、メインBLT発生回路110とサブBLT発生回路120を含む。
メインBLT発生回路110は、PMOSトランジスタ111乃至113、NMOSトランジスタ114乃至116、インバータ117及び118、NAND回路119を含む。NAND回路119には、図3のプリデコーダ16からメインBLT発生回路選択信号BLTSが供給される。当該メインBLT発生回路110が選択されると、NAND回路119はLOWを出力する。このLOW出力により、メインBLT発生回路110は図20に示されるようにHIGHを出力する。またインバータ118よりブロック選択信号BSを出力し、この信号BSは、ワードデコーダ18、SA生成ユニット20、及び1/4デコーダ21に供給される。
サブBLT発生回路120は、PMOSトランジスタ121乃至124と、NMOSトランジスタ125乃至128を含む。PMOSトランジスタ121とNMOSトランジスタ126のゲートには、メインBLT発生回路110からの出力が入力される。NMOSトランジスタ125のゲートには、コラムブロック選択信号CSが供給される。このコラムブロック選択信号CSは、選択されたセンスアンプブロックに対応するビット線トランスファーゲートを選択するための信号である。コラムブロック選択信号CSがHIGHになり、更にメインBLT発生回路110の出力がHIGHになると、サブBLT発生回路120の出力であるビット線トランスファー信号BLTが駆動される。
図20に於て、サブBLT発生回路120にコラムブロック選択信号CSが供給されるために、複数のセンスアンプブロックから特定のセンスアンプブロックを選択して、そのセンスアンプブロックに対してビット線を接続することが出来る。
図21は、図3のSA生成ユニット20を含むセンスアンプ駆動信号発生回路を示す。
図21のセンスアンプ駆動信号発生回路は、メインSA発生回路130とサブSA発生回路140を含む。
メインSA発生回路130は、NAND回路131及びインバータ132を含む。NAND回路131には、図3のBLTデコーダ19からブロック選択信号BSと、図3のプリデコーダ16からメインセンスアンプラッチ信号SAが供給される。当該ブロックが選択されるとメインSA発生回路130は、メインセンスアンプラッチ信号SA’を出力する
サブSA発生回路140は、PMOSトランジスタ141乃至143と、NMOSトランジスタ144乃至146を含む。PMOSトランジスタ141とNMOSトランジスタ144のゲートには、メインSA発生回路130からメインセンスアンプラッチ信号SA’が入力される。NMOSトランジスタ144のゲートには、コラムブロック選択信号CSが供給される。このコラムブロック選択信号CSは、センスアンプブロックを選択するための信号である。コラムブロック選択信号CSがHIGHになると、メインセンスアンプラッチ信号SAによって、サブSA発生回路140の出力であるセンスアンプ駆動信号SA1及びSA2がLOW及びHIGHになる。
図21に於て、サブSA発生回路140にコラムブロック選択信号CSが供給されるために、複数のセンスアンプブロックから特定のセンスアンプブロックを選択して、そのセンスアンプブロックのセンスアンプを駆動することが可能になる。
上述のようにセンスアンプ列を複数のセンスアンプブロックに分割し、選択されたセンスアンプブロックのセンスアンプに対してのみワード線選択信号SW、ビット線トランスファー信号BLT、センスアンプ駆動信号SA1及びSA2を駆動する。これによってこれらの信号の負荷が軽減されて、信号の切り替わりを急峻にすることが出来る。
このようにセンスアンプ列を複数のセンスアンプブロックに分割してセンスアンプブロック毎に制御する構成とすれば、動作の高速化をはかることが出来る。しかしながらこの場合、センスアンプブロック毎に各制御回路が必要になるために、チップ面積の増大をまねいてしまう。そこでビット線トランスファー信号発生回路に於て、一つのサブBLT発生回路を複数(2乃至3程度)のセンスアンプブロックにまたがって配置することが考えられる。
図22は、サブBLT発生回路を複数のセンスアンプブロックに対して設けた配置を示す図である。図22に於て、図20と同一のメインBLT発生回路110から出力される信号は、2つのセンスアンプブロック164毎に設けられたサブBLT発生回路120Aに供給される。ここでCS1乃至CS8は、図22に示される8つのセンスアンプブロック164を夫々選択するコラムブロック選択信号で、図3のプリデコーダ24で生成される。各サブBLT発生回路120Aは更に、隣り合う2つのコラムブロック選択信号CSn及びCSn+1(n:奇数)を受け取る。コラムブロック選択信号CSn及びCSn+1の何れか一つがHIGHになり、更にメインBLT発生回路110からの信号がHIGHの場合になると、サブBLT発生回路120Aの出力であるビット線トランスファー信号BLTが駆動される。
図23は、サブBLT発生回路120Aの回路構成を示す回路図である。
サブBLT発生回路120Aは、PMOSトランジスタ121乃至124と、NMOSトランジスタ125乃至129を含む。PMOSトランジスタ121とNMOSトランジスタ127のゲートには、メインBLT発生回路110からの出力が入力される。NMOSトランジスタ125のゲートにはコラムブロック選択信号CSnが供給され、NMOSトランジスタ126のゲートにはコラムブロック選択信号CSn+1が供給される。コラムブロック選択信号CSn及びCSn+1がHIGHになり、更にメインBLT発生回路110の出力がHIGHになると、サブBLT発生回路120Aの出力であるビット線トランスファー信号BLTが駆動される。
このように制御回路(サブBLT発生回路120A)を複数(図22及び図23の例では2つ)のセンスアンプブロック毎に設けることで、回路面積の増大を抑さえることが出来る。同様にビット線をリセットする制御回路も複数のセンスアンプブロック毎に設けることが可能である。
図24は、本発明によるDRAM10のチップ構成を示す図である。図24に示されるように、本発明によるDRAM10は、例えば、8つのセルアレイブロック(バンク)150−1乃至150−8を含む。
図25は、図24のセルアレイブロックの構成を示す図である。図25は、図24の8つのセルアレイブロック(バンク)150−1乃至150−8のうちの任意の一つであるセルアレイブロック150を示す。
セルアレイブロック150は、図19のメインワードデコーダ90に対応するメインワードデコーダ領域160と、m−sクロス領域161と、8つのサブブロック162を含む。各サブブロック162は、図19のサブワードデコーダ100に対応するサブワードデコーダ領域163、図1のセンスアンプ520に対応する複数のセンスアンプを含むセンスアンプブロック164、s−sクロス領域165、及びメモリセル、サブワード選択線、ビット線等を含むメモリセル領域166を含む。
m−sクロス領域161は、図19のメイン1/4デコーダ70と、図20のメインBLT発生回路110と、図21のメインSA発生回路130を含む。s−sクロス領域165は、図19のサブ1/4デコーダ80と、図20のサブBLT発生回路120と、図21のサブSA発生回路140を含む。
【0014】
尚、図1に示すごとく、センスアンプ駆動信号SA1、SA2に対応して動作し、センスアンプ520を活性化するためのPMOSトランジスタ513及びNMOSトランジスタ512からなるセンスアンプ駆動トランジスタを、各センスアンプブロック164内の複数のセンスアンプに対して共通に一対設け、この共通のセンスアンプ駆動トランジスタをs−sクロス領域165に設けることも出来る。
【0015】
一方、各センスアンプブロック内の複数のセンスアンプを駆動するための負荷が非常に大きい場合、共通のセンスアンプ駆動用トランジスタのサイズが大きくなってしまい、s−sクロス領域165に他の回路が入りきれない場合がある。そのような場合は、個々のセンスアンプ1つ1つに対してセンスアンプ駆動トランジスタを設けるようにして、該駆動トランジスタをセンスアンプブロック164内にレイアウトすれば良い。
上述のようなレイアウトによって、センスアンプ列を複数のセンスアンプブロック164に分割し、選択されたセンスアンプブロック164のセンスアンプに対してのみワード線選択信号SW、ビット線トランスファー信号BLT、センスアンプ駆動信号SA1及びSA2を駆動する構成を実現できる。これによってこれらの信号の負荷を軽減して、信号の切り替わりを急峻にすることが出来る。
図26は、ダイレクトセンスアンプ方式によるデータ読み出し/データ書き込みを説明する図である。
図1に於ては、データ読み出し/データ書き込みに於て、NMOSトランジスタ510及び511をコラムゲートとして用いたトランスファーコラムゲート方式を採用している。図1のようなトランスファーコラムゲート方式に於ては、ビット線BL及び/BLのデータをデータバスDB及び/DBに読みだす際に、データバスDB及び/DBの負荷でビット線BL及び/BLの電圧レベルが変動してしまう。この電圧レベルが変動した状態でワード線選択信号SWをLOWにして、セルゲートであるNMOSトランジスタ502を閉じてしまうと、変動した電圧レベルでメモリセル501のデータが変化してしまう可能性がある。従って、ビット線BL及び/BLの電圧レベルが安定状態にまで戻るのを待ってから、ワード線選択信号SWをLOWにする必要がある。
従ってトランスファーコラムゲート方式を採用した場合には、ビット線BL及び/BLの電圧レベルが安定状態に戻ってからプリチャージを実行する必要があり、本発明による自己プリチャージのタイミングをそれ程早くすることが出来ない。そこで図1に示されるようなダイレクトセンスアンプ方式を用いれば、自己プリチャージのタイミングを早めて、動作速度を更に向上させることが可能である。
図26のダイレクトセンスアンプ方式に於ては、図1のコラムゲート510及び511の代わりに、データ読み出し回路200及びデータ書き込み回路210が用いられる。データ読み出し回路200はNMOSトランジスタ201乃至204を含み、データ書き込み回路210はNMOSトランジスタ211乃至214を含む。
データ読み出し時には、ビット線BL及び/BLにデータが読み出されてデータが安定した後に、コラム線選択信号CLがHIGHになり、データ読み出し回路200のNMOSトランジスタ203及び204が導通される。この時、ビット線BL及び/BLのデータに応じて、データ読み出し回路200のNMOSトランジスタ201及び202がオン或いはオフされるので、データがデータバスDB及び/DBに現われることになる。なおデータ読み出し時には、ライトブロック選択信号WBはLOWになっており、データ書き込み回路210のNMOSトランジスタ211及び214はオフとなっている。
データ書き込み時には、ライトブロック選択信号WBをHIGHにして、データ書き込み回路210のNMOSトランジスタ211及び214を導通させる。次にデータバスDB及び/DBに書き込みデータが到達し、更にコラム線選択信号CLがHIGHになり、データ書き込み回路210のNMOWトランジスタ212及び213が導通される。これにより、データバスDB及び/DBのデータがビット線BL及び/BLに書き込まれる。なおこの時、データ読み出し回路200のNMOSトランジスタ203及び204が導通されるが、書き込み信号の駆動能力の方が勝るので、問題なくデータ書き込みを行うことが出来る。
このようにダイレクトセンスアンプ方式に於ては、データ読み出しの際に、ビット線BL及び/BLは直接にデータバスDB及び/DBに接続されるのではなく、ビット線BL及び/BLの電圧レベルでNMOSトランジスタ201及び202を駆動することで、データバスDB及び/DBにデータを転送する。従って、データバスDB及び/DBの負荷によってビット線BL及び/BLの電圧レベルが変動することがない。
図27(a)及び27(b)は、ワード線選択信号SW、コラム線選択信号CL、及びビット線BL及び/BLの信号のタイミングを、トランスファーコラムゲート方式の場合とダイレクトセンスアンプ方式の場合に関して示すタイミングチャートである。
図27(a)は、トランスファーコラムゲート方式の場合を示し、コラム線選択信号CLがHIGHになると、ビット線BL及び/BLの電圧レベルが変動する。この電圧変動がなくなるまで待って、ワード線選択信号SWをリセットする。これに対して図27(b)に示すダイレクトセンスアンプ方式の場合には、コラム線選択信号CLがHIGHになりデータを読み出しても、ビット線BL及び/BLの電圧レベルは変動しない。従って、ビット線BL及び/BLのデータを読み出した直後に、自己プリチャージによりワード線選択信号SWをリセットして、ビット線BL及び/BLをプリチャージすることが可能になる。
このようにダイレクトセンスアンプ方式を用いれば、本発明による自己プリチャージのタイミングを早めて、データ読み出し速度を更に向上させることが出来る。
図28(a)及び28(b)は、クロック周波数を低くしたときに生じる問題点について説明する図である。
コラム線選択信号CLは、読み出しコマンドRDと同時に入力されるコラムアドレスを読み込んで、所定時間後に指定されたコラム線が選択されることでHIGHになる。即ち、コラム線選択信号CLが立ち上がるタイミングは、読み出しコマンドRDの入力タイミングから所定時間が経過した後である。従って図4に示されるように、アクティベーションコマンドACTを入力して次のサイクルで読み出しコマンドRDが入力される構成では、コラム線選択信号CLが立ち上がるタイミングは、アクティベーションコマンドACTが入力されるタイミングではなく、読み出しコマンドRDが入力されるタイミングで決定される。
このような構成では、クロック信号の周波数が低くなった場合に、アクティベーションコマンドACT入力からデータ出力までの時間tRACが、長くなってしまうという問題がある。
図28(a)は、例えばクロックサイクルが 5nsの場合の動作を示すタイミングチャートである。図に示されるように、読み出しコマンドRDが入力されてから12.5ns後にコラム線選択信号CLがHIGHになる。1クロックは 5nsであるので、アクティベーションコマンドACTが入力されてからコラム線選択信号CLがHIGHになるまでの時間間隔は、17.5nsである。コラム線選択信号CLがHIGHになってからデータ出力までに12.5nsかかるとすると、アクティベーションコマンドACT入力からデータ出力までの時間tRACは、30nsになる。
図28(b)は、例えばクロックサイクルが10nsの場合の動作を示すタイミングチャートである。図に示されるように、読み出しコマンドRDが入力されてから12.5ns後にコラム線選択信号CLがHIGHになる。1クロックは10nsであるので、アクティベーションコマンドACTが入力されてからコラム線選択信号CLがHIGHになるまでの時間間隔は、22.5nsである。コラム線選択信号CLがHIGHになってからデータ出力までに17.5nsかかるとすると、アクティベーションコマンドACT入力からデータ出力までの時間tRACは、40nsになる。
このように、アクティベーションコマンドACTを入力して次のサイクルで読み出しコマンドRDを入力する構成では、コラム線選択信号CLが立ち上がるタイミングは、アクティベーションコマンドACT入力後の読み出しコマンドRD入力のタイミングで決定されるので、クロック信号の周波数が低くなった場合に、アクティベーションコマンドACT入力からデータ出力までの時間tRACが長くなってしまう。
これを解決するためには、アクティベーションコマンドACTと読み出しコマンドRDとを同時に入力する構成とすればよい。
図29は、アクティベーションコマンドACTと読み出しコマンドRDとを同時に入力した場合のタイミングチャートである。
図29は、クロックサイクルが10nsの場合の動作を示し、読み出しコマンドRDが入力されてから17.5ns後にコラム線選択信号CLがHIGHになる。アクティベーションコマンドACTと読み出しコマンドRDとは同時入力であるので、アクティベーションコマンドACTが入力されてからコラム線選択信号CLがHIGHになるまでの時間間隔もまた17.5nsである。コラム線選択信号CLがHIGHになってからデータ出力までに12.5nsかかるとすると、アクティベーションコマンドACT入力からデータ出力までの時間tRACは30nsになり、クロックサイクルが 5nsの場合と同一のtRACとなる。 このようにアクティベーションコマンドACTと読み出しコマンドRDとを同時に入力する構成とすれば、クロック周波数の如何に関わらず、常に同一のtRACを保証することが出来る。なお、アクティベーションコマンドACTと読み出しコマンドRDとを同時に入力することは、それらのコマンドと、更にローアドレス及びコラムアドレスを同時に入力することを意味する。この動作を実行するためには、ローアドレス及びコラムアドレス用のアドレス入力ピンを設けておけばよく、ローアドレス入力ピンへの入力アドレスはローアドレス制御系へ、コラムアドレス入力ピンへの入力アドレスはコラムアドレス制御系へ供給するだけでよい。
【0016】
以上の説明では、アクティベーションコマンドACTと読み出しコマンドRDを別々のコマンドとして説明し、その2つのコマンドを同時に入力するように説明しているが、ACT+RDと等価のコマンドを定義しておけば、その1つのコマンドを外部CLKの立ち上がりに同期して入力しても良い。
図30は、本発明によるDRAMの別の構成例を示す。図30は、上述のように、アクティベーションコマンドACTと読み出しコマンドRDとを同時に入力する場合の構成を示す。図30において、図3と同一の構成要素は同一の番号で参照され、その説明は省略する。
図30のDRAM10Aは、コントロール信号、ローアドレス信号、及びコラムアドレス信号を受け取る別々の入力バッファ11Aと、コマンドデコーダ12Aを含む。各入力バッファ11Aは、クロック信号を受け取る入力バッファ11から供給される内部クロック信号に同期して、それぞれの信号を取り込む通常のバッファである。入力されたローアドレスは、ローアドレス系のプリデコーダ16に供給され、入力されたコラムアドレスは、コラムアドレス系のプリデコーダ24に供給される。このように、ローアドレス及びコラムアドレス用のアドレス入力バッファを別々に設けて、ローアドレスはローアドレス制御系へ、コラムアドレスはコラムアドレス制御系へ供給すれば、ローアドレス及びコラムアドレスの同時入力を実現することが出来る。
なおコマンドデコーダ12Aは、図3のパケットコマンドデコーダ12と異なり、パケットコマンドをロードレス系及びコラムアドレス系に分配する必要はない。従って、図30のコマンドデコーダ12Aは、通常のコマンドデコーダでよい。なおアクティベーションコマンドACTと読み出しコマンドRDとを同時に入力するためには、ロー系制御動作開始とコラム系制御動作開始とを同時に指定するコマンドを、コントロール信号の組み合わせとして用意しておけばよい。
従って、他の部分に関しては特に制御系の設計等を変更することなく、図3と同様の構成で、アクティベーションコマンドACT及び読み出しコマンドRDを同時に入力する構成を実現できる。
【0017】
図31は、変換ユニット29のほかの実施例を示す構成図である。
【0018】
図15及び図17に図示された変換ユニット29の実施例との主な差異は、図15のセレクタ制御ユニットと同様の機能を有する回路として後述するデータバススイッチ440を設けた点と、パラレルシリアル変換を4ビット→2ビット→1ビットの2段階で行うように構成した点である。
【0019】
即ち、図31の変換ユニット29は、読み出しバッファ28からの4ビットのパラレルデータを受け、バースト長信号及びコラムアドレスの一部の情報に基づいて入力側のバス線と出力側のバス線との間の接続経路を変えるデータバススイッチ440と、該データバススイッチ440の出力側に順次接続された第1のレジスタ450及び第2のレジスタ460と、該第2のレジスタ460から出力される4ビット構成のパラレルデータを2ビット構成のパラレルデータに変換する4ビット→2ビット変換回路470と、該4ビット→2ビット変換回路470の出力側に設けられ前記2ビット構成のパラレルデータを1ビットシリアルデータに変換するためのデータ出力タイミングスイッチ480及びラッチ&レベルシフタ回路430から構成されている。
【0020】
次に、各構成要素のより詳細な構成及び動作を説明する。
【0021】
データバススイッチ440は、4本のデータバス線d0、d1、d2、d3にそれぞれ対応して設けられたスイッチsw1n、sw2n、sw3nと、データバスd1とd3を接続するためのsw24と、d0とd3を接続するためのスイッチsw14と、d0とd2を接続するためのスイッチsw13と、d0とd1を接続するためのスイッチsw12で構成されている。これらのスイッチは、バースト長信号BL及びコラムアドレス信号の一部caa0z、caa1zに対応してそのオン/オフが制御される。
【0022】
図32は、バースト長BLがそれぞれ1、2、4の場合の各スイッチの状態を示す表である。まず、バースト長BLが4の場合、データバス線d0−d3の各データはそのままデータバス線d0’−d3’へ伝えられる。すなわちこの場合、コラムアドレス信号caa0z、caa1zの値にかかわらず、スイッチsw1n、sw2n、sw3nはオン(close)、スイッチsw24、sw14、sw13、sw12はオフ(open)である。
【0023】
次いで、バースト長BLが2の場合、データバス線d0’及びd1’に伝えられたデータが外部に出力されるように構成されている。したがってこの場合、データバス線d0、d1のデータの組をデータバス線d0’、d1’に伝えるか、データバス線d2、d3のデータの組をデータバス線d0’、d1’に伝える。何れのデータの組を伝えるかは、コラムアドレス信号caa0zの論理値により決定される。すなわち、データバス線d0、d1のデータの組をデータバス線d0’、d1’に伝える場合はコラムアドレス信号caa0zをLレベルにする。すると、スイッチsw1n、sw2n、sw3nはオン(close)、スイッチsw24、sw14、sw13、sw12はオフ(open)になる。一方、データバス線d2、d3のデータの組をデータバス線d0’、d1’に伝える場合はコラムアドレス信号caa0zをHレベルにする。すると、スイッチsw3n、sw24、sw13はオン(close)、スイッチsw1n、sw2n、sw14n、sw12はオフ(open)になる。これによりデータバス線d2のデータはスイッチsw13を介してデータバス線d0’へ伝えられ、d3のデータはスイッチsw24を介してd1へ伝えられる。尚、バースト長BLが2の場合、もう1ビットのコラムアドレス信号caa1zの論理値は、スイッチの選択には使用しない。
【0024】
一方、バースト長BLが1の場合、データバス線d0、d1、d2、d3のデータのうちいずれか1ビットが選択され、選択されたデータビットがデータバス線d0’に伝えられ、このデータが外部に出力される。このデータの選択は、コラムアドレス信号caa0z及びcaa1zの論理値の組み合わせに基づいて行われる。すなわち、データバス線d0のデータを選択する場合は、caa0z及びcaa1zを共にLレベルとする。すると、スイッチsw1n、sw2n、sw3nはオン(close)、スイッチsw24、sw14、sw13、sw12はオフ(open)なる。この場合データバス線d0のデータがデータバス線d0’に伝えられる。またデータバス線d1のデータを選択する場合は、caa0zをHレベル、caa1zをLレベルにする。すると、スイッチsw2n、sw3n、sw12がオン(close)、スイッチsw1n、sw24、sw13はオフ(open)となる。この場合、データバス線d1のデータがスイッチsw12を介してデータバス線d0’へ伝えられる。さらに、データバス線d2、d3のデータをそれぞれ選択する場合も、図32の論理表に基づいて各スイッチがオン/オフする。
【0025】
データバススイッチ440から出力されるパラレルデータd0’−d3’は、第1のレジスタ450に伝えられ、さらに第2のレジスタ460に伝えられる。
第1のレジスタ450は、4つのディレイドフリップフロップDFF401−404で構成され、各DFFのデータ取り込みタイミングは第1の制御信号po0zで制御される。第2のレジスタ460も同様に、4つのディレイドフリップフロップDFF405−408で構成され、各DFFのデータ取り込みタイミング及びラッチタイミングは第2の制御信号po1zで制御される。
【0026】
図33は、第1及び第2のレジスタ450、460の動作タイミングを示している。図中、d[0、2]はデータバス線d0’及びd2’上のデータ、d[1、3]はデータバス線d1’及びd3’上のデータに対応している。
【0027】
図33中の、時刻t1において、データバス線d0’−d3’にパラレルデータが現れる。次いで、時刻t2において、第1の制御信号po0zがHからLに変化すると、第1のレジスタ450を構成する4つのディレイドフリップフロップ401−404はデータバス線d0’−d3’のデータをそれぞれラッチする。次いで、時刻t3において、第2の制御信号がLからHに変化すると、第2のレジスタ460を構成する4つのディレイドフリップフロップ405−408はそれぞれ対応するディレイドフリップフロップ401−404にラッチされているデータを取り込む。そして、時刻t4になり、第2の制御信号がHからLに変化すると、4つのディレイドフリップフロップ405−408は取り込んだデータをラッチする。その後、第1の制御信号がLからHに変化すると、4つのディレイドフリップフロップ401−404は再びデータバス線d0’−d3’のデータを受け入れる状態となる。以上の動作により、データバス線d0’−d3’のパラレルデータは、第1のレジスタ450及び第2のレジスタ460に順次転送される。
【0028】
第2のレジスタ460にラッチされたデータは、次いで4ビット→2ビット変換回路470に伝達される。ここで、4ビットパラレルデータが2ビットパラレルデータに変換される。この4ビット→2ビット変換回路470は、ディレイドフリップフロップDFF409−411と出力バッファ回路420−423で構成されている。また、この4ビット→2ビット変換回路470には、4つの制御クロック信号psc1k0z−psc1k3zが供給されており、これらの制御クロックが、出力バッファ回路420−423の出力タイミング及びディレイドフリップフロップDFF409−411のデータラッチタイミングを制御している。また、出力バッファ回路420の出力線と422の出力線が共通にノードdd0に接続されている。これはワイヤードOR接続となっている。そして、出力バッファ回路420からデータを出力する時、出力バッファ回路422の出力端はハイインピーダンス状態になっており、逆に、出力バッファ回路422からデータを出力する時、出力バッファ回路420の出力端はハイインピーダンス状態になってる。次いで、4ビット→2ビット変換回路470から2ビットのデータが、ノードdd0、dd1に出力され、それらはデータ出力タイミングスイッチ480に伝えられる。データ出力タイミングスイッチ480は2つのスイッチswdd0、swdd1で構成され、それぞれ出力制御クロック信号outp0z及びoutp1zによりオン/オフが制御される。このデータ出力タイミングスイッチ480は、まず一方のスイッチswdd0を閉じる(on)ことによりノードdd0に現れたデータビットを次段のラッチ&レベルシフタ回路430へ伝え、次いで他方のスイッチswdd1を閉じることによりノードdd1に現れたデータをラッチ&レベルシフタ回路430に伝える。このような動作により、データ出力タイミングスイッチ480はノードdd0、dd1に現れた2ビットのデータを1ビットずつシーケンシャルに次段のラッチ&レベルシフタ回路430へ伝える。ラッチ&レベルシフタ回路430では、入力データをラッチするとともに、入力データのレベルを変換して、図3の出力バッファ30へ伝える。
【0029】
図34は、バースト長BLが4の時の4ビット→2ビット変換回路470からラッチ&レベルシフタ回路430にかけての動作タイミングを示している。以下図34をもちいて、これらの回路の動作についてより詳細に説明する。
【0030】
まず初期状態として、第2のレジスタ460を構成する4つのDFF405−408に読み出しデータがラッチされている。
【0031】
そして、4ビット→2ビット変換回路470の動作を制御する4つの制御クロック信号psc1k0z−psc1k3zは、図34に示すように、psc1k1z→psc1k2z→psc1k3z→psc1k0zの順番で順次Hのパルスを出力する。まずpsc1k1zがHになると、出力バッファ回路420がそれに応答してノードdd0へDFF405から受け取ったデータを出力する、と同時に、DFF409がDFF406から出力されるデータをラッチする。次いで、psc1k2がHになると、出力バッファ回路421がそれに応答してノードdd1へDFF409から受け取ったデータを出力する、と同時に、DFF410がDFF407から出力されるデータをラッチする。このような動作が繰り返されて、ノードdd0及びdd1には、図34のノードdd0及びdd1における波形からわかるように、4ビット→2ビット変換回路470から交互に新たな読み出しデータが出力される。
【0032】
尚、4ビット→2ビット変換回路470中のDFF409−411は、4ビット→2ビット変換回路470が変換動作中に、次の読み出しデータの組を第2のレジスタ460にラッチできるようにして、データ出力端子DQからデータを隙間なく出力することを可能にするために設けられている。
【0033】
データ出力タイミングスイッチ480の動作を制御する2つの出力制御クロック信号outp0z及びoutp1zも、図34に示すようなタイミングで、交互にHパルスを出力する。そして、ノードdd0に新たなデータが現れると、所定の時間後にoutp0zがHになりスイッチswdd0がオンすることにより、ノードdd0のデータがラッチ&レベルシフタ回路430に転送される。次いで、ノードdd1に新たなデータが現れると、所定の時間後にoutp1zがHになりスイッチswdd1がオンすることにより、ノードdd1のデータがラッチ&レベルシフタ回路430に転送される。このような動作を繰り返すことにより、ノードdd0及びdd1のデータが交互にシーケンシャルにラッチ&レベルシフタ回路430に送られ、2ビット→1ビット変換を行なうことができる。
【0034】
尚、以上の動作説明は、バースト長BLが4の場合である。図35(a)及び図35(b)の表は、バースト長が1、2、4の場合の、4つの制御クロック信号psc1k0z−psc1k3z及び2つの出力制御クロック信号outp0z、outp1zの動作状況を示している。
【0035】
バースト長BLが4の場合は、前述したように、4つの制御クロック信号psc1k0z−psc1k3z及び2つの出力制御クロック信号outp0z、outp1zの全てがクロッキング動作を行い、第2のレジスタ460の4つのDFF405−408から出力される4ビットのパラレルデータをシリアルデータに変換する。
【0036】
一方、バースト長BLが2の場合は、4つの制御クロック信号のうち2つの制御クロック信号psc1k1z及びpsc1k2zと2つの出力制御クロック信号outp0z及びoutp1zがクロッキング動作を行なう。バースト長BLが2の場合は、前述したように、ノードd0’及びd1’だけに読み出しデータが送られ、ノードd2’及びd3’には読み出しデータは送られない。したがって、ノードd0’及びd1’に現れる読み出しデータを外部に出力するために必要な上記制御クロック信号及び出力制御クロック信号だけがクロッキング動作を行なう。
【0037】
また、バースト長BLが1の場合は、4つの制御クロック信号のうち1つの制御クロック信号psc1k1zと、2つの出力制御クロック信号のうち一方outp0zだけがクロッキング動作を行なう。バースト長BLが1の場合は、前述したように、ノードd0’だけに読み出しデータが送られ、ノードd1’−d3’には読み出しデータは送られない。したがって、ノードd0’に現れる読み出しデータを外部に出力するために必要な上記制御クロック信号及び出力制御クロック信号だけがクロッキング動作を行なう。
【0038】
上記実施例では、第2のレジスタ460から出力される4ビットデータをまず4ビット→2ビット変換回路470により2ビットデータに変換し、次いで2ビットデータをデータ出力タイミングスイッチ480及びラッチ&レベルシフタ430により1ビットに変換している。すなわち、パラレル/シリアル変換を2段階に分けて行なっている。
【0039】
一方、上記実施例のうち4ビット→2ビット変換回路470中の4つの出力バッファ回路420〜423の出力を共通にワイヤードOR接続とし、データ出力タイミングスイッチ480をスイッチ1個で構成しても良い。この場合、データ出力タイミングスイッチ480を構成するスイッチは1個となり、構成が簡単になる。
【0040】
他方、高速動作のためにクロック信号の周波数が高くなると、その高い周波数に対応して、1個のスイッチswddに対する1つの出力制御クロック信号outp#zを生成するのが困難となる。このような場合は、図31のようにデータ出力タイミングスイッチ480を2つのスイッチで構成し、それらのスイッチを前述の1つの出力制御クロック信号の約半分の周波数を有する2つの出力制御クロック信号outp0z、outp1zで制御するように構成すれば良い。
【0041】
図36(a)は、図31中のディレイドフリップフロップDDFの一構成例である。また図36(b)は、図36(a)の動作を示すタイミングチャートである。
【0042】
このディレイドフリップフロップDFFは、PMOS501、NMOS502からなるトランスファーゲート509と、インバータ507及び508と、PMOS503、504、及びNMOS505、506からなるクロックドインバータ510で構成されている。
【0043】
図31中の制御信号po0z、po1z、psc1k0z−psc1k3zに対応するクロック信号clkzがHの時、トランスファゲート509がオンすることにより、入力データinがDFFに取り込まれ、一方この時クロックドインバータ510はオフ状態である。次いでクロック信号clkzがLになると、トランスファゲート509はオフ状態となり、入力データinはDFFから切り離される。これと同時に、クロックドインバータ510は活性化状態となり、インバータ508とクロックドインバータ510でラッチ回路を構成し、クロック信号clkzがLになった時点でDFFが取り込んでいたデータをラッチする。
【0044】
図37(a)は、図31中の出力バッファ420−423の一構成例である。また図37(b)は、図37(a)の動作を示すタイミングチャートである。
【0045】
この出力バッファ回路は、インバータ511及び512、NAND回路515、NOR回路516、PMOS517及びNMOS518からなるバッファ回路519、インバータ513及び514からなるラッチ回路520を含む。 図31中の制御信号psc1k0z−psc1k3zに対応するクロック信号clkzがHになると、NAND回路515及びNOR回路516はインバータとして機能するので、入力データと同相の出力データが出力ノードoutに現われ、この出力データがラッチ回路520に保持される。一方、クロック信号clkzがLになると、PMOS517及びNMOS518は共にオフ状態となり、出力ノードはハイインピーダンス状態になる。
【0046】
図38は、図31中のラッチ&レベルシフタ回路403の一構成例を示している。但しPMOS547及びNMOS548からなる部分525は、出力トランジスタ部であり、図3の30に対応するものである。
【0047】
このラッチ&レベルシフタ回路403は、PMOS531、532、NMOS533、534、インバータ543、544からなるラッチ付きのレベルシフト回路521と、これと同様の構成を有するレベルシフト回路522と、PMOS535、NMOS536からなるインバータ523と、PMOS541、NMOS542からなるインバータ524を含む。尚、図中Vccq及びVssqは、内部回路の電源線Vii、Vssとは独立の電源線であり、Vccqには、例えばViiとは異なる電位が供給されている。
【0048】
PMOS533及び539のゲートには、データ出力タイミングスイッチ480の出力線dd0’及びdd1’(図31参照)がそれぞれ共通に接続されている。例えば、出力線dd0’からデータが供給されている時、出力線dd0’のデータがHであれば、データ出力端子DQにHのデータ出力され、出力線dd0’のデータがLであれば、データ出力端子DQにLのデータ出力される。
【0049】
他の変形例として、レベルシフト回路522及びインバータ524を省略し、その代りに、インバータ523の出力をPMOS547とNMOS548のゲートに共通に接続するように構成しても良い。但し、データ出力端子DQをハイインピーダンス状態に制御する必要がある場合には、図38のような構成の方が適している。
【0050】
またNMOS539のゲートを出力線dd0’及びdd1’に接続することにかえて、図31中のデータ出力タイミングスイッチ480に更に、出力制御クロック信号outp0z及びoutp1zにそれぞれ制御されるもう1組のスイッチswdd00及びswdd11を設けて、NMOS539のゲートをスイッチswdd00を介してノードdd0及びスイッチswdd11を介してノードdd1に接続するように構成しても良い。
【0051】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
本発明に於いては、ローアドレス入力からデータ出力までを第1段のコマンドデコード及び周辺回路動作、第2段のセンスアンプ動作、及び第3段のデータ出力動作に分けて考えた場合に、第2段のセンスアンプ動作の期間をバースト長に関わらず一定にすることが出来る。即ち、一度に複数のコラムゲートを開いてデータをパラレルに読み出すために、固定の期間だけセンスアンプを駆動しておけばよい。これによって、第2段のセンスアンプ動作の期間をバースト長に関わらず一定にして、乱れのないロー系のパイプライン動作を実行可能になる。
【0052】
またユーザが外部から任意にプリチャージタイミングを設定する場合、この任意性がパイプライン動作を乱す要因となり得るが、本発明に於いては内部プリチャージ信号によってリセット動作を実行することで、この要因を払拭することが出来る。また更に、センスアンプからのデータ読み出しの直後に、最適なタイミングでプリチャージを実行することが可能になり、センスアンプの動作能力の限界に近い高速なサイクルでのデータ読み出しを実現することが出来る。
【0053】
従って高速なデータ読み出し動作の可能な半導体記憶装置を提供することが可能となり、産業上の発展に寄与するところが大きい。
【図面の簡単な説明】
【図1】DRAMのメモリセル周辺の回路構成の一例を示す回路図である。
【図2】DRAMに於けるデータ読み出し動作を説明するためのタイミングチャートである。
【図3】本発明によるDRAMのブロック図である。
【図4】本発明によるDRAMの動作を模式的に示した図である。
【図5】(a)乃至5(c)は、センスアンプ動作サイクルとアクティベーションコマンドACT入力間隔tRCとの関係を示す図である。
【図6】図3のDRAMに於て、自己プリチャージによるローアクセス高速化を説明するためのタイミングチャートである。
【図7】図3のPRE生成ユニットの構成を示す回路図である。
【図8】図3のパケットコマンドデコーダの構成図である。
【図9】図8のコマンドラッチ・デコーダの構成図である。
【図10】図9のコマンドデコーダの構成図である。
【図11】図8のコマンドパケットデコーダの動作を示すタイミング図である。
【図12】(a)は、図9のラッチの構成図であり、(b)は、ラッチの動作を示すタイミング図である。
【図13】図3のDRAMにおけるコラムアクセス動作を示すタイミング図である。
【図14】コア回路中の複数のセンスアンプから読み出されたパラレルデータがグローバルデータバス及び読み出しバッファを介して変換ユニットへ転送される様子を示した模式図である。
【図15】図3の変換ユニットの構成図である。
【図16】レベルシフタ回路の構成を示す回路図である。
【図17】図15のセレクタ制御ユニットの構成を示す構成図である。
【図18】(a)乃至18(c)は、バースト長が1、2、4の場合のセレクタ回路及びセレクタスイッチの選択の仕方を示した図である。
【図19】図3のワードデコーダ及び1/4デコーダを含むワード線選択回路の回路図である。
【図20】図3のBLTデコーダを含むビット線トランスファー信号発生回路の回路図である。
【図21】図3のSA生成ユニットを含むセンスアンプ駆動信号発生回路の回路図である。
【図22】サブBLT発生回路を複数のセンスアンプブロックに対して設けた配置を示す図である。
【図23】図22のサブBLT発生回路の回路構成を示す回路図である。
【図24】本発明によるDRAMのチップ構成を示す図である。
【図25】図24のセルアレイブロックの構成を示す図である。
【図26】ダイレクトセンスアンプ方式によるデータ読み出し/データ書き込みを説明する図である。
【図27】(a)及び(b)は、ワード線選択信号SW、コラム線選択信号CL、及びビット線BL及び/BLの信号のタイミングを、トランスファーコラムゲート方式の場合とダイレクトセンスアンプ方式の場合に関して示すタイミングチャートである。
【図28】(a)及び28(b)は、クロック周波数を低くしたときに生じる問題点について説明する図である。
【図29】アクティベーションコマンドACTと読み出しコマンドRDとを同時に入力した場合のタイミングチャートである。
【図30】本発明によるDRAMの別の構成例を示す図である。
【図31】変換ユニットの別の実施例を示す構成図である。
【図32】バースト長BLがそれぞれ1、2、4の場合の各スイッチの状態を示す図である。
【図33】第1及び第2のレジスタの動作タイミングを示すタイミング図である。
【図34】バースト長BLが4の時の4ビット→2ビット変換回路からラッチ&レベルシフタ回路にかけての動作タイミングを示すタイミング図である。
【図35】(a)及び35(b)は、バースト長が1、2、4の場合の4つの制御クロック信号及び2つの出力制御クロック信号の動作状況を示す図である。
【図36】(a)は、図31のディレイドフリップフロップDFFの構成例を示す回路図であり、(b)は、(a)の動作を示すタイミング図である。
【図37】(a)は、図31の出力バッファの構成例を示す回路図であり、(b)は、(a)の動作を示すタイミング図である。
【図38】図31に示されるラッチ&レベルシフタ回路の構成例を示す回路図である。
【符号の説明】
10 DRAM
11 入力バッファ
12 パケットコマンドデコーダ
13 RAS生成ユニット
14 PRE生成ユニット
15 制御ユニット
16 プリデコーダ
18 ワードデコーダ
19 BLTデコーダ
20 SA生成ユニット
21 1/4デコーダ
22 CAS生成ユニット
23 制御ユニット
24 プリデコーダ
25 コラムデコーダ
26 コア回路
27 RB生成ユニット
28 読み出しバッファ
29 変換ユニット
30 出力バッファ
31 モードレジスタ
Claims (7)
- メモリセル部から読み出された複数ビットのパラレルデータをシリアルデータに変換するデータ変換回路であって、
バースト長情報とアドレス情報に基づいて制御信号を生成するセレクタ制御部と、
前記複数ビットのパラレルデータを受け、前記制御信号に基づいたタイミングで前記複数ビットのうちの所定数を選択し通過させる複数のゲートにより、その選択したビットをシリアルに出力するセレクタ部
を有し、該セレクタ制御部は、
クロック信号に応答してシフト動作を行う複数のシフト回路と、
前記アドレス情報を受け、該複数のシフト回路からの複数の出力クロック信号に応答して前記制御信号を出力するスイッチ回路を有し、
前記スイッチ回路は、該複数の出力クロック信号を受け取る複数のスイッチからなり、該複数のスイッチは前記アドレス情報及び前記バースト長情報に応じて選択的に導通して該複数の出力クロック信号を選択的に通過させ、通過した所定数の出力クロック信号を前記制御信号として前記複数のゲートに供給することにより該セレクタ部に該複数ビットのうちの所定数を選択させることを特徴とするデータ変換回路。 - 前記セレクタ部とデータ出力端子の間に設けられたデータ出力部と、
前記セレクタ制御部からの前記制御信号が非活性状態を示す時、前記データ出力端子がハイインピーダンス状態になるように前記データ出力部に対し第2の制御信号を出力するタイミング回路を更に有することを特徴とする請求項1に記載のデータ変換回路。 - メモリセル部から読み出された複数ビットのパラレルデータをシリアルデータに変換するデータ変換回路であって、
前記複数ビットのパラレルデータを受ける複数の第1のデータバス線と、
複数の信号線から構成されバースト長に応じた数の所定の信号線のデータが外部に出力される複数の第2のデータバス線と、
バースト長信号及びコラムアドレス信号に応答して、前記複数の第1のデータバス線の前記複数ビットのパラレルデータのうちの所定数のビットを選択して該選択されたビットを前記第2のデータバス線のうちの前記所定の信号線に供給するように前記複数の第1のデータバス線と前記複数の第2のデータバス線との間の接続を切り替えるデータバススイッチ回路と、
前記複数の第2のデータバス線のうちの前記所定の信号線のデータをシリアルデータに変換するためのパラレル/シリアル変換回路
を含むことを特徴とするデータ変換回路。 - 前記データバススイッチ回路は、前記複数の第2のデータバス線のうちの1つと他の1つの間に設けられたスイッチを有することを特徴とする請求項3記載のデータ変換回路。
- 前記スイッチは、前記バースト長信号及びコラムアドレス信号に応答してオン/オフ制御されることを特徴とする請求項4記載のデータ変換回路。
- 前記パラレル/シリアル変換回路は、前記複数の第2のデータバス線のデータを複数の段階に分けてシリアルデータに変換することを特徴とする請求項3記載のデータ変換回路。
- 前記複数の第2のデータバス線は第1、第2、第3及び第4のデータバスで構成され、
前記パラレル/シリアル変換回路は、
前記第2のデータバスに接続され、第1の制御クロック信号に応答して動作する第1のラッチ回路と、
前記第3のデータバスに接続され、第2の制御クロック信号に応答して動作する第2のラッチ回路と、
前記第4のデータバスに接続され、第3の制御クロック信号に応答して動作する第3のラッチ回路と、
前記第1のデータバスに接続され、前記第1の制御クロック信号に応答して動作する第1の出力バッファ回路と、
前記第1のラッチ回路の出力に接続され、前記第2の制御クロック信号に応答して動作する第2の出力バッファ回路と、
前記第2のラッチ回路の出力に接続され、前記第3の制御クロック信号に応答して動作 する第3の出力バッファ回路と、
前記第3のラッチ回路の出力に接続され、第4の制御クロック信号に応答して動作する第4の出力バッファ回路と、
前記第1及び第3の出力バッファ回路が共通に接続された第1の信号線と、
前記第2及び第4の出力バッファ回路が共通に接続された第2の信号線と、
出力制御クロック信号に応答して、第1の信号線と第2の信号線とを交互に出力ノードに接続するデータ出力タイミングスイッチ
を有することを特徴とする請求項3記載のデータ変換回路。
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