JP3913188B2 - 配線基板 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体基板の側面を経由して形成された導電パターンにより、半導体基板の両面の外部電極が電気的に接続された配線基板に関するものである。
【0002】
【従来の技術】
近年、コンピューターや通信機器を中心とした電子機器の小型化と高機能化に伴い、半導体装置には小型化、高密度化および高速化が要求されるようになった。そのため、複数個の半導体チップを配線基板上に搭載してモジュール化し、小型、高密度化を図ったマルチチップ型の半導体装置が提案されている。
【0003】
以下、従来の半導体装置について形態別に説明する。
【0004】
図60〜図64は、従来の半導体装置を示した断面図である。
【0005】
まず図60に示すように、配線基板1上に複数の半導体チップ2がフリップチップ方式により搭載され、半導体チップ2の電極と配線基板1の接続電極とが金属バンプ3により電気的に接続されており、1つの配線基板に対して複数の半導体チップが平面に並んで搭載されている。
【0006】
次に図61に示すように、配線基板4上に複数の半導体チップ5が積層され、それぞれの半導体チップ5の電極と配線基板4の接続電極とが金属ワイヤー6により電気的に接続され、配線基板に対する半導体チップの実装面積が平面に半導体チップを並べる形態に比較して小さくなっている。
【0007】
また図62に示すように、2つの半導体チップ7の電極形性面を対向させ、それぞれの半導体チップ7の電極が金属バンプ8により電気的に接続されており、基板レスの積層構造となっている。
【0008】
また図63に示すように、半導体チップ9が金属バンプ10を介して配線基板11にフリップチップ方式により搭載された半導体装置が複数個積層され、それぞれの配線基板11の配線どうしが金属バンプ12により電気的に接続されている。
【0009】
以上、従来の半導体装置を形態別に説明したが、従来の半導体装置はいずれも複数の半導体チップから構成された半導体装置を実現するものであり、複数の半導体チップが配線基板に対して平面に搭載された形態、配線基板に対して積層された形態、半導体チップどうしが回路形成面を対向して金属バンプにより電気的に接続された形態および配線基板に半導体チップが搭載された実装体が積層された形態であった。
【0010】
また、それぞれの半導体装置を構成している半導体チップは、その片面のみにしか電極が形成されていないため、半導体チップを積層する場合には金属ワイヤーや基板を用いて半導体チップ相互の電気的接続を行っていた。
【0011】
図64は、従来の樹脂配線基板を用いた半導体装置の断面図である。
【0012】
図64に示すように、エポキシ樹脂を含む複合材料で形成された樹脂配線基板1上に、単数または複数の半導体チップ2がフリップチップ方式により平面に搭載され、半導体チップ2の表面電極と樹脂配線基板1の表面の接続電極とが金属バンプ3により電気的に接続されている。さらに、樹脂配線基板1の裏面の接続電極は半田ボール404によりマザーボード405の配線と電気的に接続されている。なお、樹脂配線基板1の両面の接続電極は、樹脂配線基板1の内部を貫通するスルーホール(図示せず)の内壁に形成された導電パターンによって電気的に接続されている。
【0013】
このように、半導体チップ2はマザーボード405に直接実装されるのではなく、半導体チップ2とマザーボード405との間に樹脂配線基板1を介した構造となっている。
【0014】
【発明が解決しようとする課題】
しかしながら、従来の複数の半導体チップが積層された半導体装置では、それぞれの形態において以下のような課題がある。
【0015】
まず図60に示したように、配線基板1上に複数の半導体チップ2を平面に並べるため、少なくとも配線基板1の面積は、複数の半導体チップ2の面積の総和よりも大きくする必要があり、搭載する半導体チップ2の個数が増加するほど配線基板1の面積を大きくしなければならない。
【0016】
また図61に示した半導体装置では、半導体チップ5が積層されるごとに、配線基板4の配線と電気的に接続する金属ワイヤー6を接続するための電極を半導体チップ5の上面に露出させる必要があるために、基板から離れた半導体チップ5は小さくなる。したがって、同サイズの半導体チップを積層することは不可能であり、半導体チップ5の積層数が増加すると金属ワイヤー6の合計長さも長くなることから、配線長が長くなるという課題がある。
【0017】
また図62に示した半導体装置では、半導体チップ7を3個以上積層することは不可能であるので、半導体装置としての機能に限界がある。
【0018】
また図63に示した半導体装置では、複数の半導体チップ9間に配線基板11を設ける必要があるため、半導体チップ積層後の半導体装置の厚さが大きくなるという課題がある。
【0019】
以上、従来の半導体装置では、複数の半導体チップを平面に並べた場合に実装面積が増大し、金属ワイヤー接続のための電極を設ける必要から同サイズの半導体チップの積層が不可能であり、積層される半導体チップ数が限定され、半導体装置としての機能が制限され、積層される半導体チップ間に基板を設ける構造により半導体装置の厚みが大きくなることから、小型化、高機能化、高速化を達成することが困難であった。
【0020】
また、エポキシ樹脂を含む複合材料を用いた樹脂配線基板の温度および湿度等による特性変化は、半導体チップの特性変化よりも大きく、特に熱膨張係数においては半導体チップの基材であるシリコンとエポキシ樹脂系の複合材料とでは顕著な差があり、半導体チップと樹脂配線基板との接合部に大きなストレスが発生するので、接合部が破断してしまう危険性がある。
【0021】
さらに、樹脂配線基板は半導体チップに比較して平坦性が十分でないため、半導体チップを樹脂配線基板に対して直接接合するフリップチップ方式では、半導体チップの電極に形成された金属バンプと樹脂配線基板の接続電極との電気的な接続が安定しないという課題がある。
【0022】
また、半導体チップの寸法精度に比較して、樹脂配線基板に形成された配線の寸法精度が十分でないので、半導体チップの表面電極と樹脂配線基板の接続電極との接続部において位置ズレが生じ、接合不良となることがある。
【0023】
さらに、樹脂配線基板上に半導体チップを平面に搭載した構造であるので、樹脂配線基板の面積は、搭載した半導体チップの合計面積よりも小さくすることは不可能であり、搭載する半導体チップの個数が増加するほど樹脂配線基板の面積が大きくなってしまうという課題がある。
【0024】
本発明は、前記した従来の課題を解消するために、半導体チップの側面を経由した導電パターンによって半導体チップ両面の電極を電気的に接続することにより、複数の半導体チップを配線基板に積層しても、半導体チップを積層した半導体装置の厚みおよび基板面積の増大および半導体チップ間の配線長の増加を招かない点に主眼を置き、配線基板の基材としてシリコンを用いた配線基板を提供するものである。
【0026】
【課題を解決するための手段】
請求項1記載の配線基板は、基材がシリコンからなる配線基板であって、配線基板に複数の貫通孔を有し、配線基板の表面に第1の導電パターンが形成され、貫通孔は配線基板の裏面となす内角が鈍角をなして形成された斜面に設けられ、裏面および斜面に第2の導電パターンが形成され、第1の導電パターンと第2の導電パターンとが複数の貫通孔に形成された第3の導電パターンにより電気的に接続されていることを特徴とするものである。
【0027】
請求項1記載の配線基板によれば、斜面を形成することにより、穴を深く形成することが不要となるので、加工時間の短縮化を図ることができるとともにコスト削減を達成できる。また、シリコン基板を研削してその厚みを薄くすることも不要となるので、安定した搬送を確保できる。
【0035】
請求項2記載の配線基板は、請求項1において、基板の表面と直角をなすように側面に絶縁層を形成したものである。
【0036】
請求項2記載の配線基板によれば、請求項1と同様な効果のほか、配線基板の側面を補強するとともに、側面の導電パターンの保護を向上させることができる。
【0037】
請求項3記載の配線基板は、請求項1において、第1の導電パターンと基板との間と、第2の導電パターンと基板との間のどちらか、或いは両方に低応力の樹脂層を有するものである。
【0038】
請求項3記載の配線基板によれば、請求項1と同様な効果のほか、半導体チップと配線基板との間で発生する温度変化による応力を緩和することができ、半導体チップの実装信頼性を高めることができる。
【0057】
【発明の実施の形態】
以下、本発明の半導体チップおよびその製造方法ならびにその半導体チップを用いた半導体装置の実施の形態について、図面を参照しながら説明する。
【0058】
まず、本発明の半導体チップについて説明する。最初に、本発明の第1の実施形態について説明する。
【0059】
図1は本実施形態の半導体チップの断面図である。図1に示すように、半導体基板13の表面である第1の面14に素子(図示せず)および多層導電パターン(図示せず)が形成されており、第1の面14から斜面15まで加工された貫通孔16が形成され、底面である第2の面17となす内角が鈍角となるように形成された斜面15が半導体基板13の外形の一部をなしている。本実施形態では、斜面と第2の面とのなす内角は135度であり、斜面は第2の面から50[ μm] の位置まで形成されている。これにより、斜面上に供給された一定量の樹脂が密着しやすくなり、導電パターンを外部からの衝撃に対して保護することができ、半導体基板の表面に形成された電極を電気的に接続する導電パターンの距離が短くなることから、高速化に対応できる。
【0060】
また、第1の面14に形成された表面電極18は、貫通孔16の内壁および斜面15の表面に形成された導電パターン19と電気的に接続されている。導電パターン19は貫通孔16に充填されていてもよく、導電パターン19の厚みは好ましくは5〜15[ μm] であり、本実施形態では10[ μm] である。そして、表面電極18の材質はアルミニウム(Al)または銅(Cu)等からなり、表面電極18の厚みは0.3〜1.0[ μm] であるが、半導体チップの製造プロセスによって異なり、例えば、配線幅が0.13[ μm] の銅(Cu)からなる配線を形成する製造プロセスでは、配線の厚みは0.45[ μm] である。
【0061】
次に、形成された表面電極および導電パターンに対して形成される絶縁層について説明する。表面電極18を除く半導体基板13の第1の面14、第2の面17、斜面15および貫通孔16の内壁には第1の絶縁層20が形成され、第1の絶縁層20の厚みは、好ましくは0.5〜10[ μm] であり、本実施形態では1[ μm] である。そして、導電パターン19の一部が第1の外部電極21および第2の外部電極22として開口され、それらの電極を除く導電パターン19上および、導電パターン19が形成されていない第1の絶縁層20および第2の面17における第1の絶縁層20上には、第2の絶縁層23が形成されている。
【0062】
ここで、第2の絶縁層23の厚みは1〜30[ μm] であり、本実施形態では、二酸化ケイ素(SiO2 )、窒化ケイ素(SiN)および酸窒化膜(SiON)の場合は1[ μm] 、ポリイミドの場合は7[ μm] である。なお、第2の絶縁層23はソルダーレジストを主材料としてもよく、この場合の厚みは、本実施形態では30[ μm] である。また、第1の外部電極21および第2の外部電極22は導電パターン19の一部として形成されているため、第1の外部電極21の厚みおよび第2の外部電極22の厚みは、導電パターン19の厚みと同一である。
【0063】
以上、本実施形態の半導体チップは、半導体基板の表面電極と半導体基板の両面に形成された外部電極とが電気的に接続されているので、複数の半導体チップが対向して積層された状態で、相互の半導体チップの電気的な接続が可能となる。
【0064】
次に、本実施形態の半導体チップの製造方法について説明する。
【0065】
図2〜図16は、本実施形態の半導体チップの製造方法の各工程の断面図である。
【0066】
まず、図2(a)に示すように、複数の半導体チップ単位からなり、600〜1000[ μm] の厚みのウェハー状態の半導体基板13を用意し、半導体基板13の表面である第1の面14に、素子(図示せず)および多層導電パターン(図示せず)および表面電極18を形成する。ここで、表面電極18が形成される位置は、特に限定されてはいないが、本実施形態では半導体チップ単位の周囲に形成する。また、表面電極18を除く領域には、本実施形態では窒化ケイ素(SiN)を主材料とした表面絶縁層25を形成するが、SiN以外の材料で形成されていてもよく、保護膜としての機能を有する材料ならば特に限定されるものではない。また、表面絶縁層25の厚みは0.5〜10[ μm] であり、本実施形態では1[ μm] である。なお、表面絶縁層25は外部からの衝撃に対する保護を目的としているものであるので、特に表面絶縁層25が形成される必要はない。
【0067】
また、点線は半導体基板を半導体チップ単位に分割するためのダイシング時の切削刃の幅方向の両端部が通過する位置を示しており、2本の点線の中央部が半導体チップ単位どうしの境界部である。
【0068】
次に、穴の加工工程について説明する。
【0069】
図2(b)は半導体基板の第1の面から穴を加工した状態を示す断面図である。
【0070】
図2(b)に示すように、RIE(Reactive Ion Etching)法によって、半導体基板13の第1の面14から厚み方向に貫通させることなく、深さが20〜100[ μm] の穴26を形成するが、穴の形成位置は、半導体チップ単位の周囲に形成され、本実施形態では半導体チップ単位の境界線から50[ μm] の位置にある直線上で、対応する穴から最も近い位置である。本実施形態では穴の深さは70[ μm] であり、斜面を形成することによって穴が貫通した貫通孔の長さは50[ μm] 程度である。なお、穴26の形成方法はRIE法に限定されるものではなく、光エッチング、ウエットエッチング、超音波加工、放電加工などを用いることも可能であり、前記の種々の加工方法を組み合わせてもよい。
【0071】
以上、半導体基板に形成する穴の加工方法であるRIE法は、反応性ガスプラズマを利用したドライエッチング法であり、半導体ウェハーの微細加工に用いられる方法であり、その際、穴以外の部分がエッチングされないように、穴以外の部分を被覆したマスクを絶縁層上に形成し、エッチング後マスクを除去する。
【0072】
次に図3(c)に示すように、表面電極18の開口部を除き、穴26の内壁および表面絶縁層25上に第1の絶縁層20を形成した後、表面電極18の部分が開口したマスクを第1の絶縁層20上に形成し、表面電極18上に形成された絶縁層をエッチングした後、マスクを除去する。ここで、第1の絶縁層20は、CVD法、スパッタ法、光CVD法、塗布などの方法により、二酸化ケイ素(SiO2 )、窒化ケイ素(SiN)、酸窒化膜(SiON)、ポリイミドなどを材料とした膜が形成されたものである。
【0073】
次に図3(d)に示すように、第1の絶縁層20上に第1の積層金属膜27を形成するが、第1の積層金属膜27はバリア層上にシード層が積層された2層構造となっている。ここで、バリア層およびシード層は、スパッタ法またはCVD法または電子ビーム蒸着法などにより形成される。バリア層はチタン(Ti)、チタンタングステン(Ti/W)、クロム(Cr)、ニッケル(Ni)のいずれかの材料が用いられ、シード層は銅(Cu)、金(Au)、銀(Ag)、ニッケル(Ni)などが用いられる。
【0074】
次に図4(e)に示すように、第1の積層金属膜27を電極として、電解めっき法により、第1の導電パターン28を穴26の内壁に形成し、所望の配線および電極の形状として第1の積層金属膜27上に形成する。その際、所望の配線および電極の形状にするため、第1の積層金属膜27上にめっきレジスト29を形成しておき、電解めっき後、めっきレジスト29を除去する。なお、第1の導電パターン28は穴26に充填して形成してもよい。また、第1の導電パターン28の材料としては銅(Cu)、金(Au)、タングステン(W)、モリブデン(Mo)、ニッケル(Ni)、チタン(Ti)、アルミニウム(Al)などが用いられる。
【0075】
次に図4(f)に示すように、第1の導電パターン28をマスクとして、第1の導電パターン28が形成された領域以外の部分の第1の積層金属膜27をエッチングにより除去する。
【0076】
次に図5(g)に示すように、第1の導電パターン28の一部を第1の外部電極21として開口して第2の絶縁層23を形成するが、その際、第2の絶縁層23を第1の外部電極21を除く第1の導電パターン28および第1の絶縁層20上に形成した後、第1の外部電極21の部分が開口したマスクを形成し、第1の外部電極21の開口部分の第2の絶縁層23をエッチングした後、マスクを除去する。なお、第2の絶縁層23はCVD法、スパッタ法、光CVD法、塗布法などにより、二酸化ケイ素(SiO2 )、窒化ケイ素(SiN)、酸窒化膜(SiON)、ポリイミドなどの膜が形成されたものである。
【0077】
以上、半導体基板の表面には導電性物質として、表面電極18と電気的に接続された第1の外部電極21のみが、第2の絶縁層23から露出した状態で形成されている。
【0078】
次に図6に示すように、半導体基板の第1の面14を接着剤30により支持体31に接着し、機械研削またはCMP(Chemical Mechanical Polishing)法によって、半導体基板13を第2の面17から研削し、50〜200[ μm] の厚みまで加工する。なお本実施形態では、研削後の半導体基板の厚みは100[ μm] である。
【0079】
次に図7に示すように、半導体基板13の第2の面17において、半導体チップ単位の境界部をはさむ2本の点線の中央部をベベルカットにより切断し、半導体基板13の第2の面17と鈍角をなす斜面15を形成するとともに、第1の導電パターン28を斜面15に露出させる。したがって、図2(b)に示したように、半導体基板13に形成する穴26は半導体基板13を貫通させる必要がなく、穴26を加工するのに要する時間を短縮することができる。なお、図2(b)に示した穴26の加工深さは、ベベルカットにおける切削深さおよび切削刃の先端形状によって決定される。
【0080】
ここで、ベベルカットとは、比較的厚みが大きく、先端部が斜面により形成された切削刃を用いることにより、半導体基板にも第2の面となす内角が鈍角となる斜面を形成するような切削方法のことである。なお、ベベルカットに用いる切削刃の厚みは、隣接する貫通孔の距離よりも100[ μm] 程度以上大きいことが望ましい。本実施形態では、隣接する貫通孔の距離が100[ μm] であり、ベベルカットに用いた切削刃の厚みは200[ μm] である。なお、本実施形態ではベベルカットによる加工方法を示したが、エッチングによって加工してもよい。
【0081】
次に図8に示すように、第1の導電パターン28の斜面15に露出した部分を除く斜面15および第2の面17全面に、第3の絶縁層32を形成するが、その際、第3の絶縁層32を斜面15および第2の面17全面に形成した後、第1の導電パターン28が露出した部分が開口したマスクを第3の絶縁層32上に形成し、第1の導電パターン28の開口部分の第3の絶縁層32をエッチングした後、マスクを除去する。なお、第3の絶縁層32は、CVD法、スパッタ法、光CVD法、塗布などにより、二酸化ケイ素(SiO2 )、窒化ケイ素(SiN)、酸窒化膜(SiON)、ポリイミドなどの膜を形成したものである。
【0082】
また、第3の絶縁層32は、第1の絶縁層20よりもエッチング速度が大きい材料で形成することが望ましい。つまり、第3の絶縁層32をエッチングして開口する際に、マスクのズレが生じても第1の絶縁層20をほとんどエッチングすることなく、第3の絶縁膜32を選択的にエッチングして開口することができ、第1の絶縁層20を部分的に除去してしまうことはないからである。
【0083】
次に図9に示すように、斜面15および第2の面17全面に第2の積層金属膜33を形成する。第2の積層金属膜33はバリア層上にシード層が積層された2層構成である。バリア層とシード層は、スパッタ法、CVD法または電子ビーム蒸着法などにより形成される。バリア層にはチタン(Ti)、チタンタングステン(Ti/W)、クロム(Cr)、ニッケル(Ni)などが用いられ、シード層には銅(Cu)、金(Au)、銀(Ag)、ニッケル(Ni)などが用いられる。
【0084】
次に図10に示すように、第2の積層金属膜33を電極とする電解めっき法により、所望の配線および電極の形状の第2の導電パターン34を斜面15および第2の面17に対して形成することで、第2の導電パターン34は第2の積層金属膜33を介して斜面15から露出する第1の導電パターン28と電気的に接続される。その際、所望の配線および電極の形状を形成するために、第2の導電パターン34を形成する必要のない部分の第2の積層金属膜33上には、めっきレジスト35を形成しておき、電解めっき後、めっきレジスト35を除去する。また、第2の導電パターン34の材料としては、銅(Cu)、金(Au)、タングステン(W)、モリブデン(Mo)、ニッケル(Ni)、チタン(Ti)、アルミニウム(Al)などが用いられる。
【0085】
次に図11に示すように、第2の導電パターン34をマスクとして、エッチングにより、第2の導電パターン34を形成した領域以外の第2の積層金属膜33を除去する。
【0086】
次に図12に示すように、第2の外部電極22の開口部分を除く第2の面17全体および斜面15に、第4の絶縁層36を形成する。その際、第4の絶縁層36を斜面15および第2の面17全面に形成した後、第2の外部電極22の部分を開口したマスクを形成し、第2の外部電極22の開口部分の第4の絶縁層36をエッチングした後、マスクを除去する。なお、第4の絶縁層36は、CVD法、スパッタ法、光CVD法、塗布法などを用いて、二酸化ケイ素(SiO2 )、窒化ケイ素(SiN)、酸窒化膜(SiON)、ポリイミドなどの膜を形成したものである。
【0087】
次に図13に示すように、半導体チップ単位の境界線であるスクライブライン37においてダイシングを行い、第1の面14となす内角が直角となる側面38を形成する。その後、接着剤30と支持体31を除去して、半導体チップ39を個片に分割する。
【0088】
このような一連の半導体チップの製造工程を経ることにより、半導体チップの第1の面には第1の外部電極が第2の絶縁層から露出した状態で形成され、また、第2の面には第2の外部電極が第4の絶縁層から露出した状態で形成されており、表面電極、第1の外部電極および第2の外部電極は互いに電気的に接続される。
【0089】
なお、第1の外部電極および第2の外部電極の形成位置は特に限定されるものではなく、複数の半導体チップを積層した場合に、隣接する半導体チップの外部電極がそれぞれ対応する位置にあればよい。
【0090】
図14〜図16は、図2〜図11に示した工程の後、斜面に樹脂を供給して硬化させる工程の断面図である。図14〜図16に示す工程は、斜面の補強を目的とするものである。
【0091】
図14に示すように、図11または図12に示した工程の後、液状樹脂をその上面が第2の面の高さになるまでベベルカットされた部分に塗布することにより、第2の外部電極22として開口する部分を除く第2の面全面および斜面15に絶縁樹脂層40を形成する。
【0092】
なお、液状樹脂はポリイミドなどの応力を緩和できるものが好適である。
【0093】
次に図15に示すように、第2の面側からスクライブライン37の部分にダイシングを行い、第2の面に垂直な側面を形成する。
【0094】
次に図16に示すように、接着剤30と支持体31を除去して、半導体チップ39を個片に分割する。
【0095】
なお、貫通孔または穴の形状は円形でも四角形でもよく、円形の場合は直径が10〜20[ μm] 、四角形の場合は一辺の長さが10〜20[ μm] であり、本実施形態においては20[ μm] である。ここで、穴の形状が四角形の場合は、四角形の角部は直角ではなく、丸みを帯びた形状となる。また、RIE法の技術的革新により、直径または一辺の長さが10[ μm] よりも小さい貫通孔または穴を加工することも可能である。
【0096】
また、第1の絶縁層、第2の絶縁層、第3の絶縁層および第4の絶縁層の厚みは1〜30[ μm] であり、本実施形態では、二酸化ケイ素(SiO2 )、窒化ケイ素(SiN)および酸窒化膜(SiON)の場合は1[ μm] 、ポリイミドの場合は7[ μm] である。また、第2の絶縁層および第4の絶縁層はソルダーレジストを主材料としてもよく、この場合の厚みは、本実施形態では30[ μm] である。
【0097】
また、第1の導電パターン28および第2の導電パターン34の厚みは好ましくは5〜15[ μm] であり、本実施形態では10[ μm] である。
【0098】
本実施形態では、斜面上に液状樹脂を塗布した後、硬化した液状樹脂の部分をダイシングすることにより、切断時のチッピングなどの不具合を防止でき、第2の面に垂直で比較的厚みの大きい絶縁樹脂層で形成された半導体基板の角部を形成するとともに、半導体チップ単位の個片にすることができるので、半導体チップの側面を補強し、斜面上の第2の導電パターンを保護することができる。
【0099】
以上、本実施形態では、各種絶縁層の形成工程に加えて、半導体基板の第1の面から貫通しない途中までの穴を形成する工程と、第2の面から斜面を形成するとともに穴を貫通させる工程と、穴および斜面を経由して導電パターンを形成する工程とを設けることにより、半導体基板の両面に形成された電極が互いに電気的に接続された構造が実現できる。
【0100】
さらに、半導体基板に形成された穴内に第1の導電パターンを形成した後、穴に達し、第2の面となす内角が鈍角である斜面を形成することで、第1の導電パターンが第2の面に露出するため、穴を深く形成したり、半導体基板を薄く研磨する必要もないので、加工時間の短縮化および、加工コストの低減を実現できる。また、半導体チップの厚みの自由度が大きくなるとともに、半導体基板の厚みも比較的大きいので、半導体基板の搬送が容易となる。また、ベベルカットにより第2の面となす内角が鈍角である斜面の形成することで、第1の導電パターンが第2の面に露出するので、最初に穴を貫通させる加工方法と比較すると、製造工数および製造コストを大幅に削減できる。
【0101】
なお、製造工程数を低減させるために、第1の外部電極の形成および前記第1の導電パターンの形成、または第2の外部電極の形成および前記第2の導電パターンの形成は同時に行ってもよい。
【0102】
また、第1の導電パターンおよび第2の導電パターンの下層にバリア層およびシード層からなる積層金属膜を形成することで、バリア層による第1の導電パターンおよび第2の導電パターンの構成元素が第1の外部電極と半導体基板とに拡散することの抑制ならびに半導体チップの特性が劣化することを防止でき、シード層に対する電解めっきによって第1の導電パターンおよび第2の導電パターンを形成することができる。
【0103】
以上、本実施形態の半導体チップの製造方法により、半導体基板の第1の面に表面電極が形成され、半導体基板に形成された貫通孔の内壁を経由して導電パターンが形成され、第1の面に形成された第1の外部電極および第2の面に形成された第2の外部電極と表面電極とが導電パターンにより電気的に接続され、また、第2の面となす内角が鈍角である斜面に貫通孔が形成された半導体チップを製造することができる。
【0104】
本実施形態の半導体チップの製造方法により製造された半導体チップは、両面の電極が、半導体基板の側面を経由した導電パターンにより電気的に接続されているため、複数の半導体チップを積層して相互の半導体チップを電気的に接続することが可能になり、また、斜面の形成により配線長の短縮化ならびに斜面上に樹脂を供給することができるので導電パターンに対する外部からの衝撃の防止を達成することができ、半導体チップを積層した半導体装置の厚みの薄型化、小型化および高速化に対応することができる。
【0105】
次に、本発明の第2の実施の形態について説明する。
【0106】
図17は本実施形態の半導体チップを示す断面図である。
【0107】
ここで、第1の実施形態と同一の構成要素については同一の符号を付し、また、共通の内容については説明を省略する。
【0108】
図17に示すように、本実施形態の半導体チップが第1の実施形態の半導体チップと異なる点は、第1の外部電極の厚みおよび第2の外部電極の厚みである。
【0109】
すなわち、本実施形態の半導体チップは、第1の外部電極の表面および第2の外部電極の表面は、半導体基板の表面に形成された第2の絶縁層の表面から突出している。具体的には、メッキなどによって電極そのものの高さを確保することにより、第1の外部電極の表面および第2の外部電極の表面を第2の絶縁層の表面から突出させる。
【0110】
そのため、本実施形態の複数の半導体チップを積層した場合に、相互の半導体チップの電気的な接続を、接続部材を介することなく確保することができる。
【0111】
次に、本実施形態の半導体チップの製造方法について説明する。
【0112】
本実施形態の半導体チップの製造方法は、第1の実施の形態の半導体チップが完成した後、各外部電極の形成工程を付加したものである。つまり、第1の実施形態に示した図10〜図12または図14〜図15に示した工程の後、外部電極の高さを確保するための工程を追加している。
【0113】
すなわち、図17に示すように、メッキなどによって電極そのものの高さを確保することにより、第1の外部電極21の表面および第2の外部電極22の表面を第2の絶縁層23の表面から突出させる。これにより、複数の半導体チップを対向させて積層した場合に、接続部材を用いることなく、半導体チップ相互の電気的な接続を確保することができるので、薄型化、高速化を達成することが可能となる。
【0114】
次に、本発明の第3の実施の形態について説明する。
【0115】
図18は本実施形態の半導体チップ断面図である。
【0116】
ここで、第1の実施形態および第2の実施形態と同一の構成要素については同一の符号を付し、共通の内容については説明を省略する。
【0117】
図18に示すように、半導体基板表面に形成された表面電極に電気的に接続されない少なくとも1つの導電パターン19を有しているので、その導電パターン19は半導体チップHの集積回路と接続することなく、半導体チップHの第1の面14に形成された第1の外部電極21と第2の面17に形成された第2の外部電極22とを電気的に接続する。
【0118】
したがって、本実施形態の半導体チップは、両面に形成された外部電極が電気的に接続されるが、集積回路とは電気的に接続されない導電パターンを有する構造となっている。
【0119】
次に、本実施形態の半導体チップの製造方法について説明する。
【0120】
本実施形態の半導体チップの製造方法は、第1の実施形態の半導体チップの製造方法と比較すると、半導体基板に形成された表面電極のうち、少なくとも1つの任意の表面電極には導電パターンを形成しないことが特徴である。すなわち、第1の実施形態の半導体チップの製造方法では、半導体チップの両面の外部電極を電気的に接続する導電パターンを表面電極に電気的に接続していたが、本実施形態は、表面電極が存在しない部分に対して、半導体チップの両面の外部電極を電気的に接続する導電パターンを形成することにより、半導体チップの集積回路に電気的に接続しない導電パターンを形成する。したがって、その集積回路に電気的に接続することが不要な半導体チップを、電気的な接続を要する2つの半導体チップの間に挟んで積層することにより、挟まれた半導体チップの集積回路をパスする半導体装置の実現が可能となり、半導体チップ相互間の電気的な接続の自由度が向上する。
【0121】
以上、半導体チップの3つの実施形態は、いずれも半導体基板に対して両面に電極が形成された構造であるが、電極の構造および電気的に接続する電極が選択的である点において異なっている。
【0122】
すなわち、半導体基板表面に形成された表面電極と両面の外部電極とが、導電パターンによって電気的に接続されている形態、その外部電極の表面の高さがメッキなどによって確保されることにより絶縁層から突出した形態および半導体基板の表面電極に電気的に接続されない導電パターンにより外部電極どうしが電気的に接続された形態、少なくとも1つの外部電極に接続されない導電パターンが形成された形態があり、それらの半導体チップが複数個積層された場合に、対向した半導体チップの表面の外部電極どうしが電気的に接続でき、任意の半導体チップの集積回路への電気的接続の有無を選択することが可能となる。
【0123】
次に、本発明の半導体装置について説明する。
【0124】
以下に説明する半導体装置の各実施の形態は、前記した半導体チップの各実施形態から構成されており、第4の実施の形態〜第6の実施の形態として説明する。
【0125】
本発明の第4の実施の形態について説明する。
【0126】
図19は、本実施形態の半導体装置を示す断面図である。
【0127】
図19に示すように、前記した半導体チップの第1の実施形態として示した半導体チップA、半導体チップBおよび半導体チップCが積層されている。それぞれの半導体チップは両面に形成された外部電極が、接続部材を介して電気的に接続されている。
【0128】
すなわち、半導体チップCの表面電極18は接続部材24を介して、半導体チップBの第2の外部電極22に電気的に接続され、半導体チップBの表面電極18は接続部材24を介して半導体チップAの第2の外部電極22に電気的に接続されているので、半導体チップA、半導体チップBおよび半導体チップCは相互に電気的に接続される。
【0129】
このような構成により、本実施形態では半導体チップA、半導体チップBおよび半導体チップCの各半導体チップが、その両面に形成された電極を各半導体基板の貫通孔を経由した導電パターンにより電気的に接続され、各半導体チップを積層した場合に、半導体チップの相互の面を対向させた構成となるため、複数の半導体チップを平面的に配置した従来の半導体装置と異なり、積層する半導体チップの数が増加するにつれて半導体装置の実装面積が増大するといった問題は解消される。
【0130】
また、各半導体チップの両面に配置した電極をそれぞれ対応させて電気的に接続するため、従来のように積層した各半導体チップの電気的接続を金属ワイヤーで接続する形態と異なり、実装基板から離れた上層の半導体チップに対して、その半導体チップの下層の電極を露出させる必要がなく、同サイズの半導体チップの積層だけでなく、異種サイズの半導体チップを所望の順序で積層することも可能であるので、各半導体チップ間の配線長が長くなるといった問題もない。
【0131】
さらに、従来の各半導体チップの表面どうしを対向させて接続するCOC(Chip On Chip)構造では、電極が形成された素子形成面は半導体チップの一方の面のみであったために、半導体チップの積層数が2枚に限定されていたが、本実施形態では半導体チップの両面に電極が形成可能な構造であるために、各半導体チップの両面の電極を電気的に接続することが可能となり、半導体チップの積層数を増大させることが可能となる。
【0132】
また、本実施形態では各半導体チップの電極を対応させて積層するため、配線基板を用いて積層した従来の半導体装置のように半導体装置全体の厚みの増大を招くこともなく、複数の半導体チップを積層した半導体装置の厚みを小さくすることができ、実装面積においては、積層する半導体チップのサイズと同等の実装面積となる。
【0133】
以上、本実施形態の半導体チップを積層した半導体装置により、複数の半導体チップを積層することが可能となって、積層する半導体チップのサイズおよび配列の制約を受けず、各半導体チップ間の配線長が長くなることなく、積層した厚みが小さくなるので、実装面積の増大を招かない小型化、高密度化、高速化に対応した半導体装置の実現が可能となる。
【0134】
なお、本実施形態では半導体チップの積層数が3個の場合について説明したが、2個または4個以上の半導体チップを積層することも可能である。
【0135】
次に、本発明の第5の実施の形態について説明する。
【0136】
図20は、各半導体チップの電極どうしを、接続部材を用いることなく直接接合して半導体チップを積層した半導体装置を示した断面図である。
【0137】
なお、図1の半導体装置と対応する部分には図1と同一の符号を付してあり、図19と共通する内容については説明を省略する。
【0138】
図20に示すように、各半導体チップにおける電極、絶縁層および導電パターンの構成は同様であるが、半導体チップ相互の電気的な接続方法が第4の実施形態と異なる点である。
【0139】
すなわち、半導体チップFの第1の外部電極21は半導体チップEの第2の外部電極22に直接接合され、半導体チップEの第1の外部電極21は半導体チップDの第2の外部電極22に直接接合されるので、半導体チップD、半導体チップEおよび半導体チップFの3個の半導体チップは相互に電気的に接続される。
【0140】
ここで、各半導体チップの第1の外部電極21および第2の外部電極22は第2の絶縁層23よりも突出していることが必要であるので、例えば、メッキなどによって電極そのものの高さを確保しておくことが望ましい。
【0141】
このように、本実施形態は接続部材を使用せずに半導体基板の外部電極どうしを直接接続することにより、第4の実施の形態の場合よりも、半導体チップを積層後の半導体装置の厚みを小さくすることができるとともに、配線長を短くすることもでき、半導体チップを積層した半導体装置の厚みが小さく、小型化かつ高速化に対応した半導体装置を実現できる。
【0142】
次に、第6の実施の形態について説明する。
【0143】
図21は、本実施形態の半導体装置を示した断面図である。
【0144】
図19と対応する部分には図1と同一の符号を付してあり、共通の内容については説明を省略する。
【0145】
図21に示すように、半導体チップHは、半導体チップGおよび半導体Iとは構成が異なり、導電パターンに接続する第1の電極または第3の電極が形成されておらず、本実施形態の半導体チップの特徴的構成を示している。
【0146】
すなわち、半導体チップGとIは、第1の面に形成された表面電極18、第1の外部電極21および第2の面に形成された第2の外部電極22が導電パターン19により電気的に接続されており、半導体チップHの第2の外部電極22に電気的に接続した半導体チップIの第1の外部電極21と、半導体チップHの第1の外部電極21に電気的に接続された半導体チップGの第2の外部電極22とは電気的に接続されるが、半導体チップHの集積回路には接続されないので、半導体チップHの集積回路をパスすることができる。これにより、その集積回路に電気的に接続することが不要な半導体チップを、電気的な接続を要する2つの半導体チップの間に挟んで積層することにより、半導体チップ相互間の電気的な接続の自由度が向上する。
【0147】
以上、3つの半導体装置の実施形態について述べたが、いずれの実施形態も半導体チップを積層して半導体装置を構成するものであり、半導体基板に形成された表面電極と導電パターンを介して電気的に接続された外部電極を有する複数の半導体チップを積層した半導体装置であって、外部接続電極どうしが接続部材を介して電気的に接続された形態、前記半導体チップの外部電極どうしを直接電気的に接続する形態および半導体基板の表面電極に接続しない導電パターンにより両面の外部電極が電気的に接続された半導体チップを少なくとも1つ用いた形態である。
【0148】
なお、第4の実施の形態〜第6の実施の形態では、導電パターンの下地として積層金属膜を、導電パターンと第1の樹脂層との間および導電パターンと表面電極との間に形成してもよい。積層金属膜はバリア層とシード層とからなり、バリア層により導電パターンの構成元素の拡散の防止および半導体チップの特性劣化防止を達成することができ、またシード層を設けることで電解メッキ法による導電パターンのメッキが可能となる。また、積層金属膜を構成するバリア層およびシード層それぞれの厚みは、バリア層が0.05〜0.35[ μm] 、シード層が0.2〜0.8[ μm] であり、本実施形態ではバリア層の厚みが0.2[ μm] 、シード層の厚みが0.5[ μm] である。
【0149】
このように、その両面に外部電極が形成された半導体チップを積層した半導体装置により、半導体チップの実装面積が増大することなく、配線基板および金属ワイヤが不要になる小型化、高密度化および高速化が可能となる。
【0150】
以上、本発明の半導体チップにより、半導体チップの両面に形成された電極は導電パターンを介して電気的に接続されるので、金属ワイヤを用いずに複数の半導体チップを積層することが可能となり、また、第2の面となす内角が鈍角となる斜面の形成により、配線長の短縮化および樹脂供給による半導体チップ側面の保護を実現できる。
【0151】
また、本発明の半導体チップを積層した半導体装置は、複数の半導体チップが対向した面において電気的に接続されるため、配線長の短縮化、半導体装置の厚みおよび実装面積の増大防止が可能である。
【0152】
また、半導体チップの製造方法においては、半導体基板の第2の面となす内角が鈍角である斜面の形成によって、半導体基板に形成した穴を貫通させるので、斜面形成時前に穴の加工時間を短縮できる。また、半導体チップ単位の分割において、斜面上に供給した樹脂部を切断することにより、切断時のチッピングなどの不具合を防止できる。
【0153】
以下、本発明の配線基板およびその製造方法の第7の実施の形態について説明する。
【0154】
まず、本実施形態の配線基板について説明する。図22は、本実施形態の配線基板の断面図である。
【0155】
図22に示すように、厚みが50〜200[μm]のシリコンを基材とするシリコン基板106の表面107から斜面108まで貫通孔109が形成され、裏面110となす内角が鈍角となるように形成された斜面108が配線基板111の外形の一部をなしている。本実施形態では、貫通孔109は配線基板111の個片単位の境界部の近傍、例えば境界部から50〜150[μm]の位置に形成されている。貫通孔109の形状は円形でも四角形でもよく、円形の場合は直径が10〜20[μm]であり、四角形の場合はその一辺の長さが10〜20[μm]で、四角形の角部は直角ではなく丸みを帯びた形状となる。また、本実施形態では斜面108と裏面110とのなす内角は135度であり、斜面108は裏面から10〜50[μm]の位置まで形成されている。本実施形態では、基板厚が100[μm]、斜面108は裏面110から20[μm]の位置まで形成されている。そして、シリコン基板106の表面107および裏面110には、それぞれ第1の導電パターン112および第2の導電パターン113が形成されている。また、貫通孔の内壁および斜面には第3の導電パターン114が形成され、第3の導電パターン114により第1の導電パターン112と第2の導電パターン113とが電気的に接続されている。このように、シリコン基板の裏面となす内角が鈍角となる斜面を形成することで、シリコン基板の両面の電極を電気的に接続する導電パターンの距離が短くなり、高速化に対応した配線パターンを確保できる。なお、第3の導電パターン114は貫通孔の内壁に沿って形成されても、貫通孔に充填されてもよい。これらの各導電パターンの材料としては、銅(Cu)、金(Au)、タングステン(W)、モリブデン(Mo)、ニッケル(Ni)、チタン(Ti)およびアルミニウム(Al)などが用いられる。各導電パターンのそれぞれの厚みは、いずれも好ましくは5〜15[μm]であり、本実施形態では10[μm]であり、各外部電極の材料、厚みは各導電パターンと同一である。
【0156】
この導電パターンの下地として、積層金属膜が各導電パターンと第1の絶縁層115との間に形成されてもよく、積層金属膜はバリア層の上面にシード層が積層された2層構造であり、バリア層により各導電パターンの構成元素の拡散の防止および配線基板の特性劣化を防止することができ、シード層を設けることで電解メッキ法による導電パターンのメッキが可能となる。バリア層はチタン(Ti)、チタンタングステン(Ti/W)、クロム(Cr)およびニッケル(Ni)などが材料として用いられ、厚みは0.05〜0.35[μm]であり、本実施形態では0.2[μm]である。また、シード層は銅(Cu)、金(Au)、銀(Ag)およびニッケル(Ni)などが材料として用いられ、厚みは0.2〜0.8[μm]であり、本実施形態では0.5[μm]である。
【0157】
また、シリコン基板106と第1の導電パターン112、第2の導電パターン113および第3の導電パターン114との間には第1の絶縁層115が形成され、シリコン基板106と各導電パターンとが電気的に絶縁されている。さらに、第1の導電パターン112の電極部116以外の表面および第2の導電パターン113の電極部117以外の裏面は第2の絶縁層118で被覆されているが、各電極部は各導電パターンの一部であり、各導電パターンに対応する各電極部は同時に形成されるものである。なお、各絶縁層は厚みが1〜30[μm]の二酸化ケイ素(SiO2)、窒化ケイ素(SiN)、酸窒化膜(SiON)、ポリイミド膜などが用いられ、二酸化ケイ素(SiO2)、窒化ケイ素(SiN)、酸窒化膜(SiON)の場合は1[μm]、ポリイミド膜の場合は7[μm]である。また、第2の絶縁層118はソルダーレジストを主材料としてもよく、この場合の厚みは、本実施形態では30[μm]である。
【0158】
本実施の形態では、各導電パターンは1層形成されているが、2層以上の導電パターンが絶縁層と交互に形成されてもよく、各導電パターンの層数は限定されるものではない。
【0159】
以上、シリコンを基材とするシリコン基板に貫通孔が形成され、シリコン基板の両面に形成された電極がシリコン基板の両面および貫通孔に形成された導電パターンを介して電気的に接続された配線基板により、配線基板に実装される半導体チップと同程度の高精度なパターン形成ならびに平坦性を達成することができるので接合信頼性の向上を実現することが可能である。
【0160】
次に、本実施形態の配線基板の製造方法について説明する。
【0161】
なお、図22と同一の構成要素には同一の符号を付している。
【0162】
図23〜図38は、本実施形態の配線基板の製造方法の各工程の断面図または平面図である。
【0163】
まず、図23に示すように、600〜1000[μm]の厚みのウェハー状態のシリコン基板106を用意する。なお、図に示した破線はシリコン基板を分割後の配線基板単位に分割するためのダイシング時の切削刃の幅方向の両端部が通過する位置を示しており、2本の破線の中央部が配線基板の個片単位どうしの境界部である。
【0164】
図24は、シリコン基板の表面から穴を加工した状態を示す平面図であり、図25(a)は図24のV−V'箇所の断面図である。
【0165】
図24および図25(a)に示すように、RIE(Reactive IonEtching)法によって、シリコン基板106の表面107から厚み方向に貫通させることなく、深さが20〜100[μm]の穴119を形成するが、穴119の形成位置は、分割後の配線基板の個片単位の周囲に形成され、本実施形態では分割後の配線基板の個片単位の境界線から50[μm]の位置に形成される。
【0166】
本実施形態では、シリコン基板106の厚みは100[μm]、穴119の深さは70[μm]であり、後工程において斜面108を形成することによって穴119が貫通した貫通孔109の長さは50[μm]程度である。なお、穴119の形成方法はRIE法に限定されるものではなく、光エッチング、ウエットエッチング、超音波加工、放電加工などを用いることも可能であり、前記の種々の加工方法を組み合わせてもよい。
【0167】
以上、シリコン基板に形成する穴の加工方法であるRIE法は、反応性ガスプラズマを利用したドライエッチング法であり、半導体ウェハーの微細加工に用いられる方法であり、その際、穴以外の部分がエッチングされないように、穴以外の部分を被覆したマスクを絶縁層上に形成し、エッチング後マスクを除去する。
【0168】
次に図25(b)に示すように、穴119の内壁およびシリコン基板の表面107上に第1の絶縁層120を形成する。ここで、第1の絶縁層120は、CVD法、スパッタ法、光CVD法、塗布などの方法により、二酸化ケイ素(SiO2)、窒化ケイ素(SiN)、酸窒化膜(SiON)、ポリイミドなどを材料とした膜が形成されたものである。
【0169】
次に図26(c)に示すように、第1の絶縁層120上に第1の積層金属膜121を形成するが、第1の積層金属膜121はバリア層上にシード層が積層された2層構造となっている。ここで、バリア層およびシード層は、スパッタ法またはCVD法または電子ビーム蒸着法などにより形成される。バリア層はチタン(Ti)、チタンタングステン(Ti/W)、クロム(Cr)、ニッケル(Ni)のいずれかの材料が用いられ、シード層は銅(Cu)、金(Au)、銀(Ag)、ニッケル(Ni)などが用いられる。
【0170】
次に図26(d)に示すように、第1の積層金属膜121を電極として、電解めっき法により、第1の導電パターン112を穴119の内壁および第1の積層金属膜121上に形成する。その際、所望の配線および電極の形状にするため、第1の積層金属膜121上にめっきレジスト122を形成しておき、電解めっき後、めっきレジスト122を除去する。なお、第1の導電パターン112は穴119に充填して形成してもよい。また、第1の導電パターン112の材料としては銅(Cu)、金(Au)、タングステン(W)、モリブデン(Mo)、ニッケル(Ni)、チタン(Ti)、アルミニウム(Al)などが用いられる。
【0171】
次に図27(e)に示すように、第1の導電パターン112をマスクとして、第1の導電パターン112が形成された領域以外の部分の第1の積層金属膜121をエッチングにより除去する。
【0172】
次に図27(f)に示すように、第1の導電パターン112の一部を第1の外部電極123として開口して第2の絶縁層124を形成するが、その際、第2の絶縁層124を第1の外部電極123を除く第1の導電パターン112および第1の絶縁層120上に形成した後、第1の外部電極123の部分が開口したマスクを形成し、第1の外部電極123の開口部分の第2の絶縁層124をエッチングした後、マスクを除去する。なお、第2の絶縁層124はCVD法、スパッタ法、光CVD法、塗布法などにより、二酸化ケイ素(SiO2)、窒化ケイ素(SiN)、酸窒化膜(SiON)、ポリイミドなどの膜が形成されたものである。
【0173】
次に図28に示すように、シリコン基板106の表面107を接着剤125により支持体126に接着し、機械研削またはCMP(Chemical Mechanical Polishing)法によって、シリコン基板106を裏面110から研削し、50〜200[μm]の厚みまで加工する。なお本実施形態では、研削後のシリコン基板の厚みは100[μm]である。
【0174】
次に図29に示すように、シリコン基板106の裏面110において、分割後の配線基板の個片単位の境界部をはさむ2本の点線の中央部をベベルカットにより切断し、シリコン基板106の裏面110と鈍角をなす斜面108を形成するとともに、第1の導電パターン114を斜面108に露出させる。したがって、図25(a)に示したように、シリコン基板106に形成する穴119はシリコン基板106を貫通させる必要がなく、穴119を加工するのに要する時間を短縮することができる。なお、図25(a)に示した穴119の加工深さは、ベベルカットにおける切削深さおよび切削刃の先端形状によって決定される。
【0175】
ここで、ベベルカットとは、刃の厚みが比較的大きく、先端部が斜面により形成された切削刃を用いることにより、シリコン基板にも裏面となす内角が鈍角となる斜面を形成するような切削方法のことである。なお、ベベルカットに用いる切削刃の厚みは、隣接する貫通孔の距離よりも100[μm]程度以上大きいことが望ましい。本実施形態では、隣接する貫通孔の距離が100[μm]であり、ベベルカットに用いた切削刃の厚みは200[μm]である。なお、本実施形態ではベベルカットによる加工方法を示したが、エッチングによって加工してもよい。
【0176】
次に図30に示すように、第1の導電パターン114の斜面108に露出した部分を除く斜面108および裏面110の全面に、第3の絶縁層127を形成するが、その際、第3の絶縁層127を斜面108および裏面110の全面に形成した後、第1の導電パターン114が露出した部分が開口したマスクを第3の絶縁層127上に形成し、第1の導電パターン114の開口部分の第3の絶縁層127をエッチングした後、マスクを除去する。なお、第3の絶縁層127は、CVD法、スパッタ法、光CVD法、塗布などにより、二酸化ケイ素(SiO2)、窒化ケイ素(SiN)、酸窒化膜(SiON)、ポリイミドなどの膜を形成したものである。
【0177】
また、第3の絶縁層127は、第1の絶縁層120よりもエッチング速度が大きい材料で形成することが望ましい。つまり、第3の絶縁層127をエッチングして開口する際に、マスクのズレが生じても第1の絶縁層120をほとんどエッチングすることなく、第3の絶縁層127を選択的にエッチングして開口することができ、第1の絶縁層120を部分的に除去してしまうことはないからである。
【0178】
次に図31に示すように、斜面108および裏面110の全面に第2の積層金属膜128を形成する。第2の積層金属膜128はバリア層上にシード層が積層された2層構成である。バリア層とシード層は、スパッタ法、CVD法または電子ビーム蒸着法などにより形成される。バリア層にはチタン(Ti)、チタンタングステン(Ti/W)、クロム(Cr)、ニッケル(Ni)などが用いられ、シード層には銅(Cu)、金(Au)、銀(Ag)、ニッケル(Ni)などが用いられる。
【0179】
次に図32に示すように、第2の積層金属膜128を電極とする電解めっき法により、所望の配線および電極の形状の第2の導電パターン129を斜面108および裏面110に対して形成することで、第2の導電パターン129は第2の積層金属膜128を介して斜面108から露出する第1の導電パターン114と電気的に接続される。その際、所望の配線および電極の形状を形成するために、第2の導電パターン129を形成する必要のない部分の第2の積層金属膜128上には、めっきレジスト130を形成しておき、電解めっき後、めっきレジスト130を除去する。また、第2の導電パターン129の材料としては、銅(Cu)、金(Au)、タングステン(W)、モリブデン(Mo)、ニッケル(Ni)、チタン(Ti)、アルミニウム(Al)などが用いられる。
【0180】
次に図33に示すように、第2の導電パターン129をマスクとして、エッチングにより、第2の導電パターン129を形成した領域以外の第2の積層金属膜128を除去する。
【0181】
次に図34に示すように、第2の外部電極131の開口部分を除く裏面110の全体および斜面108に、第4の絶縁層132を形成する。その際、第4の絶縁層132を斜面108および裏面110の全面に形成した後、第2の外部電極131の部分を開口したマスクを形成し、第2の外部電極131の開口部分の第4の絶縁層132をエッチングした後、マスクを除去する。なお、第4の絶縁層132は、CVD法、スパッタ法、光CVD法、塗布法などを用いて、二酸化ケイ素(SiO2)、窒化ケイ素(SiN)、酸窒化膜(SiON)、ポリイミドなどの膜を形成したものである。
【0182】
次に図35に示すように、配線基板の分割単位の境界線であるスクライブライン133を中心として、図34に破線で示した切削刃の幅方向の両端部の内側においてダイシングを行い、裏面110となす内角が直角となる側面134を形成する。
【0183】
このような一連の配線基板の製造工程を経ることにより、配線基板の表面には第1の外部電極が第2の絶縁層から露出した状態で形成され、また、裏面には第2の外部電極が第4の絶縁層から露出した状態で形成されており、第1の外部電極および第2の外部電極は互いに電気的に接続される。
【0184】
なお、第1の外部電極および第2の外部電極の形成位置は特に限定されるものではなく、搭載される半導体チップの電極およびマザーボードとの接合部の電極に対応する位置に外部電極がそれぞれ形成されればよい。
【0185】
図36〜図38は、図23〜図33に示した工程の後、斜面に樹脂を供給して硬化させる工程の断面図である。図36〜図38に示す工程は、斜面の補強を目的とするものである。
【0186】
図36に示すように、図33または図34に示した工程の後、液状樹脂をその上面が裏面の高さになるまでベベルカットされた部分に塗布することにより、第2の外部電極131として開口する部分を除く裏面110の全面および斜面108に絶縁樹脂層135を形成する。
【0187】
なお、液状樹脂はポリイミドなどの応力を緩和できるものが好適である。
【0188】
次に図37に示すように、裏面側からスクライブライン133を中心としてダイシングを行い、裏面に垂直な側面を形成する。
【0189】
次に図38に示すように、接着剤125と支持体126を除去して、配線基板106を個片に分割する。
【0190】
なお、貫通孔または穴の形状は円形でも四角形でもよく、円形の場合は直径が10〜20[μm]、四角形の場合は一辺の長さが10〜20[μm]であり、本実施形態においては20[μm]である。ここで、穴の形状が四角形の場合は、四角形の角部は直角ではなく、丸みを帯びた形状となる。また、RIE法の技術的革新により、直径または一辺の長さが10[μm]よりも小さい貫通孔または穴を加工することも可能である。
【0191】
また、第1の絶縁層、第2の絶縁層、第3の絶縁層および第4の絶縁層の厚みは1〜30[μm]であり、本実施形態では、二酸化ケイ素(SiO2 )、窒化ケイ素(SiN)および酸窒化膜(SiON)の場合は1[μm]、ポリイミドの場合は7[μm]である。また、第2の絶縁層および第4の絶縁層はソルダーレジストを主材料としてもよく、この場合の厚みは、本実施形態では30[μm]である。
【0192】
また、第1の導電パターン12および第2の導電パターン13の厚みは好ましくは5〜15[μm]であり、本実施形態では10[μm]である。
【0193】
本実施形態では、斜面上に液状樹脂を塗布した後、硬化した液状樹脂の部分をダイシングすることにより、切断時のチッピングなどの不具合を防止でき、裏面に垂直で比較的厚みの大きい絶縁樹脂層で形成されたシリコン基板の角部を形成するとともに、配線基板を個片に分割することができるので、配線基板の側面を補強し、斜面上の第2の導電パターンを保護することができる。
【0194】
以上、本実施形態では、各種絶縁層の形成工程に加えて、シリコン基板の第1の面から貫通しない途中までの穴を形成する工程と、裏面から斜面を形成するとともに穴を貫通させる工程と、穴および斜面を経由して導電パターンを形成する工程とを設けることにより、シリコン基板の両面に形成された電極が互いに電気的に接続された構造が実現できる。
【0195】
さらに、シリコン基板に形成された穴内に第1の導電パターンを形成した後、穴に達し、裏面となす内角が鈍角である斜面を形成することで、第1の導電パターンが裏面に露出するため、穴を深く形成したり、シリコン基板を薄く研磨する必要もないので、加工時間の短縮化および、加工コストの低減を実現できる。また、配線基板の厚みの自由度が大きくなるので、シリコン基板の搬送が容易となる。また、ベベルカットにより裏面となす内角が鈍角である斜面の形成することで、第1の導電パターンが裏面に露出するので、最初に穴を貫通させる加工方法と比較すると、製造工数および製造コストを大幅に削減できる。
【0196】
また、第1の導電パターンおよび第2の導電パターンの下層にバリア層およびシード層からなる積層金属膜を形成することで、バリア層による第1の導電パターンおよび第2の導電パターンの構成元素が第1の電極とシリコン基板とに拡散することの抑制ならびに半導体チップの特性が劣化することを防止でき、シード層に対する電解めっきによって第1の導電パターンおよび第2の導電パターンを形成することができる。
【0197】
以上、本実施形態の配線基板の製造方法により、シリコン基板に形成された貫通孔の内壁を経由して導電パターンが形成され、第1の面に形成された第1の外部電極および裏面に形成された第2の外部電極とが導電パターンにより電気的に接続され、また、裏面となす内角が鈍角である斜面に貫通孔が形成された配線基板を製造することができる。
【0198】
本実施形態の配線基板の製造方法により製造された配線基板は、両面の電極が、シリコン基板の側面を経由した導電パターンにより電気的に接続されているため、シリコン基板の両面に半導体チップおよび配線基板を接合することが可能となる。
【0199】
また、配線基板に斜面を形成することにより配線長の短縮化を確保でき、斜面上に樹脂を供給することで導電パターンに対する外部からの衝撃の防止を達成することができる。
【0200】
次に、本発明の第8の実施の形態について説明する。
【0201】
なお、第7の実施の形態と共通の内容については省略し、同一の構成要素には同一の符号を付している。
【0202】
図39は、本実施形態の配線基板の断面図である。
【0203】
図39に示すように、本実施形態の配線基板はシリコンを基材とするシリコン基板106に穴109、第1の絶縁層115、第2の絶縁層118、第1の導電パターン112、第2の導電パターン113および第3の導電パターン114がそれぞれ形成され、第1の導電パターン112と第2の導電パターン113とは第3の導電パターン114によって電気的に接続されている。本実施形態の配線基板は第7の実施形態とは異なり、シリコン基板106と第2の導電パターン113との間に低応力の樹脂層136を有している。低応力の樹脂層の材料は、エポキシ系樹脂、フェノール系樹脂、ポリイミド樹脂、シリコン系樹脂、アクリル系樹脂およびビスマルイミド系樹脂が適しており、本実施形態ではエポキシ系樹脂が用いられている。本実施形態では、低応力の樹脂層はシリコン基板と第2の導電パターンとの間に設けたが、シリコン基板と第1の導電パターンとの間に設けてもよい。また、低応力の樹脂層の厚みは5〜100[μm]が好適で、本実施形態では20[μm] であるが、配線基板の厚みを薄くするために可能な限り薄いほうがよく、樹脂材料の種類によって異なる弾性率および収縮率などの特性、基板のサイズ、実装時の温度、マザーボードの材料および半田の材料などの部材の特性に応じて、低応力の樹脂層の厚みは調整される。
【0204】
このように、マザーボードとの間で発生する温度変化によって発生する応力を低応力の樹脂層により緩和することができ、マザーボードへの実装信頼性を高めることができる。
【0205】
次に、本実施形態の配線基板の製造方法について説明する。
【0206】
本実施形態では、第7の実施の形態において図28で示したシリコン基板の裏面110の機械研削またはCMP法による研削工程の後、低応力の樹脂層をシリコン基板の裏面に形成する工程を設けている。すなわち、硬化前の液状の低応力性樹脂をシリコン基板の裏面に塗布し、露光現像により必要箇所のみ低応力の樹脂層を形成し加熱硬化させる。なお、硬化後に表面を平坦にするためにCMP法により低応力樹脂の表面を加工する場合もある。
【0207】
次に、本発明の半導体装置について説明する。
【0208】
以下に説明する半導体装置の各実施形態は、前記した配線基板の各実施形態から構成されており、第9の実施の形態および第10の実施の形態として説明する。
【0209】
本発明の第9の実施の形態について説明する。
【0210】
本実施形態の半導体装置は第7の実施形態の配線基板を用いたものであり、第7の実施形態と共通する内容については省略し、また、同一の構成要素には同一の符号を付している。
【0211】
図40は、本実施形態の半導体装置の断面図である。
【0212】
本実施形態の半導体装置は、第7の実施形態に示した配線基板に対して半導体チップ137の単体または複数個を搭載し、配線基板111をバンプ138を用いてマザーボード139に実装したものである。配線基板111は、シリコン基板106を基材として、そのシリコン基板106は裏面110となす内角が鈍角である斜面108が形成され、シリコン基板106の表面107から斜面108へ達する複数の貫通孔109とを有しており、シリコン基板106の表面107および貫通孔109内に形成された第1の導電パターン112と、裏面110および斜面108に形成された第2の導電パターン113が形成されている。第1の導電パターン112と第2の導電パターン113は、貫通孔109と斜面108の接続部分で直接電気的に接続されている。なお、第1の導電パターン112とシリコン基板106の間と、第2の導電パターン113とシリコン基板106の間には第1の絶縁層115が形成され電気的に絶縁されている。さらに、第1の導電パターン112の電極部116以外の表面および第2の導電パターン113の電極部117以外の表面および斜面108は、第2の絶縁層118で被覆されている。
【0213】
以上、半導体チップは金属バンプを介してシリコン配線基板の第1の導電パターンと電気的に接続され、第2の導電パターンはバンプを介して、マザーボードと電気的に接続されている。
【0214】
本実施形態のシリコンを基材とした配線基板を用いることにより、半導体チップと配線基板との熱膨張特性が同程度になり、接合部の信頼性を確保できるとともに、配線基板の平坦度および寸法精度が従来の樹脂配線基板に比較して向上するので、半導体チップの配線密度に対応した高密度実装が可能となる。また、配線基板とマザーボードとの接合部に金属バンプを介することにより、接合部の応力を低減して接合信頼性を向上させることが可能となる。
【0215】
次に、本発明の第10の実施の形態について説明する。
【0216】
本実施形態の半導体装置は第8の実施の形態の配線基板を用いたものであり、第8の実施の形態と共通する内容については省略し、また、同一の構成要素には同一の符号を付している。
【0217】
図41は、本実施の形態の半導体装置の断面図である。
【0218】
図41に示すように、本実施形態の半導体装置の配線基板は、シリコン基板106と第2の導電パターン113との間に低応力の樹脂層136が形成されている。なお、低応力の樹脂層136はシリコン基板106と第1の導電パターン112との間に形成されてもよい。
【0219】
本実施形態によれば、温度変化によって配線基板とマザーボードとの間に生ずる応力を低応力の樹脂層により緩和され、マザーボードに対する配線基板のへの実装信頼性を向上させることができる。また、シリコンを基材とした配線基板に半導体チップが搭載された半導体装置により、半導体チップと配線基板との熱膨張特性が同程度になり、接合部の信頼性を確保できるとともに、金属バンプを用いた配線基板とマザーボードとの接合部の応力が低減されるので接合信頼性が向上し、シリコン基板を用いた配線基板の平坦度および寸法精度により接合安定性が向上し、小型化、高密度化かつ高速化を実現できる。
【0220】
なお、第9、第10の実施形態では配線基板に半導体チップを搭載したが、半導体チップ以外の電子部品を搭載してもよい。
【0221】
以上、本発明の半導体装置の各実施形態により、配線基板に半導体チップの材料と同一のシリコンを用いることにより、半導体チップ実装時における加熱時に半導体チップと配線基板との接合部で発生する熱応力が低減されるので、接合信頼性が向上し、配線基板に形成される配線パターンは、半導体チップに形成される配線パターンと同程度の平坦度、寸法精度であるので、配線基板に対する半導体チップの高密度な実装が実現できる。また、マザーボードに対して金属バンプを介して配線基板を実装することで、金属バンプによる応力低減を図ることができ、接合信頼性が向上する。
【0222】
また、配線基板の裏面となす内角が鈍角である斜面が配線基板の外形の一部として形成されることで配線を短くすることができ、斜面に樹脂を形成することで導電パターンが保護される半導体チップが搭載された半導体装置の実現が可能となる。
【0223】
また、シリコン基板表面または裏面に低応力の樹脂層が形成されることで、配線基板とマザーボードとの間で発生する応力を緩和することができ、接合信頼性が向上する。
【0224】
以上のように、本発明の配線基板およびその製造方法により、シリコン基板の両面の電極が、貫通孔内に形成された導電パターンを介して電気的に接続される。したがって、この配線基板を用いた半導体装置は、金属バンプを介した各接合部の応力を低減して信頼性を高め、シリコンを用いた配線基板の平坦度および寸法精度により、接合の安定性および配線密度が向上し、小型化、高密度化かつ高速化が実現できる。
【0225】
また、配線基板の裏面となす内角が鈍角である斜面が配線基板の外形の一部として形成されることで配線を短くすることができ、斜面に樹脂を形成することで導電パターンが保護される半導体チップが搭載された半導体装置の実現が可能となり、さらに、上記したようにシリコン基板の裏面に低応力の樹脂層が形成されることで、配線基板とマザーボードとの間で発生する応力を緩和することができ、接合信頼性が向上する。
【0226】
本発明の第11の実施の形態について図42により説明する。図42は、本発明の第11の実施の形態に係るマルチチップ半導体装置の断面図である。このマルチチップ半導体装置は、3つの半導体チップ11 、12 、13 が積層された構成となっている。各半導体チップ11 、12 、13 は、集積形成された素子(図示せず)およびその上に形成された多層導電パターン(図示せず)を表面に有する半導体基板202からなり、その半導体基板202は表面と鋭角をなして形成された側面である斜面203と、表面の周辺に形成された複数の凹部204とを有しており、表面に形成された第1の電極205と、裏面に形成された第2の電極206と、凹部204内及び斜面203上を通り表面及び裏面に延ばされて形成された、第1の電極205と第2の電極206とを接続するための導電パターン207とから構成されている。第1の電極205と半導体基板202の間と、第2の電極206と半導体基板202の間と、導電パターン207と半導体基板202の間には絶縁層208が形成されている。また、各半導体チップ11 、12 、13 の半導体基板202上の多層配線(図示せず)にはそれぞれ、表面電極209が設けられており、表面電極209は導電パターン207と電気的に接続されている。また、各半導体チップ11 、12 、13 は、第1の電極205と第2の電極206の開口部以外の全面を絶縁層210で被覆されている。半導体チップ11 の第1の電極205は例えば金属バンプなどの接続部材211を介して、半導体チップ12 の第2の電極206に電気的に接続されている。これにより半導体チップ11 は半導体チップ12 と電気的に接続されたことになる。同様に半導体チップ12 の第1の電極205は接続部材211を介して、半導体チップ13 の第2の電極206に電気的に接続され、半導体チップ12 は半導体チップ13 と電気的に接続されている。このようにして、半導体チップ11 、12 、13 間は電気的に接続されることになる。
【0227】
本実施の形態によれば、半導体チップ11 、12 、13 を積層するため、複数の半導体チップを平面的に配置する従来のマルチチップ半導体装置と異なり、半導体チップの数が増えるほど装置の面積が増大するといった問題はない。
【0228】
また、半導体チップ11 〜13 の表面及び裏面に配置した電極205、206を介して接続するため、半導体チップ11 〜13 を積層し金属ワイヤーで接続する従来のマルチチップ半導体装置と異なり、上層になるほどの半導体チップの面積を小さく、下層の表面電極が露出するようにしなければならないといった制約はなく、同サイズの半導体チップの積み重ねはもちろんのこと異種サイズの半導体チップを所望の順番に積層することも可能であり、また、各半導体チップ間の配線長が長くなるといった問題はない。
【0229】
さらに、半導体チップの表面及び裏面に配置した電極を介して接続するため、互いの表面同士を向かい合わせ接続するCOC構造の従来のマルチチップ半導体装置と異なり、半導体チップの積層数が2枚に限定されるということはない。そして、半導体チップのみを積層するため、配線基板を用いて積層する従来のマルチチップ半導体装置と異なり、積み重ねた高さを低くすることができ、積層する半導体チップのサイズそのものを装置の実装面積とすることができる。
【0230】
したがって、本実施の形態によれば、実装面積が小さく、積層する半導体チップサイズおよび順番に制約がなく、各半導体チップ間の配線長が短く、積層高さが低く、半導体チップの積層数が2枚以上可能である、小型、高密度かつ高速に対応したマルチチップ半導体装置を実現できる。
【0231】
なお、本実施の形態では半導体チップの積層枚数が3枚の場合について説明したが、本実施の形態の構造であれば、半導体チップ積層枚数が4枚以上の場合でも同様に接続できる。
【0232】
図43は、本発明の第12の実施の形態に係るマルチチップ半導体装置の断面図である。なお、図42のマルチチップ半導体装置と対応する部分には図42と同一の符号を付してあり、詳細な説明は省略する。
【0233】
本実施の形態は、各電極205、206の接続に接続部材211を使用しない例である。半導体チップ11 の第1の電極205は半導体チップ12 の第2の電極206に直接接合されている。これにより半導体チップ11 は半導体チップ12 と電気的に接続されたことになる。半導体チップ12 の第1の電極205は半導体チップ213の第2の電極206に直接接合され、電気的に接続されている。このようにして、半導体チップ11 、12 、13 間は電気的に接続されることになる。
【0234】
本実施の形態によれば、接続部材を使用せずに電極同士を直接接続することにより、さらに積み重ねた高さを低くすることができるとともに、配線長を短くすることができる。したがって、第1の実施形態と同様の効果が得られるとともに、さらに各半導体チップ間の配線長が短く、積層高さが低い、より小型かつより高速に対応したマルチチップ半導体装置を実現できる。
【0235】
図44から図46は、本発明の第13の実施の形態に係るマルチチップ半導体装置の半導体チップの製造方法を示す工程断面図である。
まず、図44(a)に示すようにウェハ状態の半導体基板212を用意する。この半導体基板212は表面に素子(図示せず)および多層導電パターン(図示せず)を形成した後のもので多層導電パターンには表面電極213が設けられており、その表面の所望の領域にはSiNによる絶縁層214とポリイミドによる樹脂層215が形成されている。なお、絶縁層214と樹脂層215は他の材料で形成されている場合や形成されていない場合もある。
【0236】
次に図44(b)に示すように、RIE法にて半導体基板12の表面にスクライブライン216をまたぐように凹部217を形成する。その際、ほかの部分がエッチングされないようにマスクを形成し、エッチング後マスクを除去する。この凹部217の深さは20〜100μmである。この時の部分平面図を図47に示す。図44(b)および図47(b)は図47(a)のV−V′線における断面図である。なお、凹部217の形成方法はRIE法に限定されるものではなく、光エッチング、ウエットエッチング、超音波加工、放電加工などを用いることもできる。さらに、上記加工方法を組み合わせてもよい。
【0237】
次に図44(c)に示すように、表面電極213の開口部を除く、凹部217の内壁を含む表面全面に第1の絶縁層218を形成する。その際、第1の絶縁層218を表面全面に形成した後、マスクを形成し、表面電極213の開口部分の第1の絶縁層218をエッチングした後、マスクを除去する。なお、第1の絶縁層218はSiO2 、SiN、SiON、ポリイミド膜などの層を、CVD法、スパッタ法、光CVD法、塗布などにより形成する。
【0238】
次に図44(d)に示すように、表面全面にバリア層219と、シード層220を順次積層した積層金属膜を形成する。バリア層219とシード層220の形成方法は、スパッタ法またはCVD法または電子ビーム蒸着法等を用いる。バリア層はTi、Ti/W、CrまたはNi、シード層はCu、Au、AgまたはNi等を用いる。
【0239】
次に図44(e)に示すように、シード層220を電極とする電解めっきにより、凹部217を埋め込みかつ所望の配線及び電極の形状に第1の導電パターン221を形成する。その際、所望の配線及び電極の形状にするため、シード層220上にめっきレジスト222を形成しておき、電解めっき後、めっきレジスト222を除去する。第1の導電パターンとしてはCu、Au、W、Mo、Ni、Ti、Al等を用いる。
【0240】
次に図44(f)に示すように、第1の導電パターン221をマスクとするエッチングにより、第1の導電パターン221を形成した領域以外のシード層220を除去し、同じく第1の導電パターン221をマスクとするエッチングにより、第1の導電パターン221を形成した領域以外のバリア層219を除去する。
【0241】
次に図44(g)に示すように、第1の電極223の開口部分を除く表面全体に、第2の絶縁層224を形成する。その際、第2の絶縁層224を表面全面に形成した後、マスクを形成し、第1の電極223の開口部分の第2の絶縁層224をエッチングした後、マスクを除去する。なお、第2の絶縁層224はSiO2、SiN、SiON、ポリイミド膜などの層を、CVD法、スパッタ法、光CVD法、塗布などにより形成する。
【0242】
この結果、ウェハ表面には、表面電極213と電気的に接続された第1の電極223のみが、第2の絶縁層224から露出した状態で形成されている。
【0243】
次に図45(a)に示すように、ウェハ表面を接着剤225により支持体226に接着し、半導体基板212を裏面から研磨し、所望の厚みまで薄くする。研磨方法は、機械研磨またはCMPでもよい。半導体基板の厚みは50〜200μmである。
【0244】
次に図45(b)に示すように、半導体基板212の裏面から、ベベルカットにより、表面と鋭角をなす斜面227を形成することと、第1の導電パターン221を裏面からみえるように斜面227に露出することと、半導体チップ228に分割することとを同時に行う。
【0245】
なお、加工方法はエッチングでもよい。
【0246】
次に図45(c)に示すように、第1の導電パターン221の斜面227に露出した部分を除く斜面227及び裏面全体に、第3の絶縁層229を形成する。その際、第3の絶縁層229を斜面227及び裏面全面に形成した後、マスクを形成し、第1の導電パターン221の開口部分の第3の絶縁層229をエッチングした後、マスクを除去する。なお、第3の絶縁層229はSiO2 、SiN、SiON、ポリイミド膜などの層を、CVD法、スパッタ法、光CVD法、塗布などにより形成する。
【0247】
第3の絶縁層229は、第1の絶縁層218及び第2の絶縁層224よりエッチング速度の速い材料で形成するのが望ましい。
【0248】
これにより、第3の絶縁層229をエッチングして開口する際に、マスクのズレが生じても第1の絶縁層218及び第2の絶縁層224をほとんどエッチングすることなく、第3の絶縁膜229を選択的にエッチングして開口することができ、第1の導電パターン221を覆う第1の絶縁層218及び第2の絶縁層224を部分的に除去してしまうことはない。
【0249】
次に図45(d)に示すように、斜面227及び裏面の全面にバリア層230と、シード層231を順次積層した積層金属膜を形成する。バリア層230とシード層231の形成方法は、スパッタ法、CVD法または電子ビーム蒸着法等を用いる。バリア層230はTi、Ti/W、CrまたはNi、シード層231はCu、Au、AgまたはNi等を用いる。
【0250】
次に図46(a)に示すように、シード層231を電極とする電解めっきにより、斜面227及び裏面へ、斜面227から露出する第1の導電パターン221に接続するよう、所望の配線及び電極の形状の第2の導電パターン232を形成する。その際、所望の配線及び電極の形状にするため、シード層231上にめっきレジスト233を形成しておき、電解めっき後、めっきレジスト233を除去する。第2の導電パターン232としてはCu、Au、W、Mo、Ni、Ti、Al等を用いる。
【0251】
次に図46(b)に示すように、第2の導電パターン232をマスクとするエッチングにより、第2の導電パターン232を形成した領域以外のシード層231を除去し、同じく第2の導電パターン232をマスクとするエッチングにより、第2の導電パターン232を形成した領域以外のバリア層230を除去する。
【0252】
次に図46(c)に示すように、第2の電極234の開口部分及びスクライブライン216を除く、斜面227及び裏面全体に、第4の絶縁層235を形成する。その際、第4の絶縁層235を斜面227及び裏面全面に形成した後、マスクを形成し、第2の電極234の開口部分の第4の絶縁層235とスクライブライン216上の第4の絶縁層235及び第3の絶縁層229をエッチングした後、マスクを除去する。なお、第4の絶縁層235はSiO2 、SiN、SiON、ポリイミド膜などの層を、CVD法、スパッタ法、光CVD法、塗布などにより形成する。
【0253】
次に図46(d)に示すように、接着剤225と支持体226を除去して、半導体チップ228を個片に分割する。
【0254】
この結果、半導体チップ228の表面には第1の電極223のみが第2の絶縁層224から露出した状態で形成され、裏面には第2の電極234のみが第4の絶縁層235から露出した状態で形成されており、表面電極213と第1の電極223と第2の電極234とが電気的に接続された構造が完成する。
【0255】
以上述べたように、本実施の形態では、半導体基板212の表面にスクライブライン216をまたぐように凹部217を形成する工程と、そのスクライブライン216を裏面からベベルカットする工程とを備えることにより、お互いに電気的に接続されかつ表面電極213とも電気的に接続された第1の電極223と第2の電極234を半導体基板212のチップの表面と裏面のそれぞれに有する構造を形成できる。
【0256】
したがって、本実施の形態によれば、凹部217を形成した半導体基板212の表面側に第1の導電パターン221を形成した後、表面と鋭角をなす斜面227を形成した裏面側に第2の導電パターン232を形成するだけで表面から裏面へ導通する配線とすることができ、容易に表裏導通電極を形成することができる。
【0257】
また、本実施の形態によれば、ウェハ状態で形成された凹部217内に第1の導電パターン221を形成した後に凹部217の中心部分で表面を鋭角にカットすることで、第1の導電パターン221の配線のための一部が裏面から見えるようにできるため、凹部217を極端に深く形成する必要はなく、また半導体基板212を極端に薄く研磨する必要もないので、半導体チップ228の厚み設定の自由度が大きく、製造工数を低減でき、マルチチップ半導体装置用チップのコストを低減できる。
【0258】
さらに、本実施の形態によれば、第1の電極223を形成する工程と第1の導電パターン221を形成する工程を同時に行うことができ、また第2の電極234を形成する工程と前記第2の導電パターン232を形成する工程も同時に行うことができるので、製造工数をさらに低減できる。
【0259】
また、さらに本実施の形態によれば、ベベルカットにより表面と鋭角をなす斜面227を形成することと、半導体チップ228を個片に分割することと、第1の導電パターンを裏面から見えるようにすることとを同時に行うことができ、他の手段で形成する場合より製造工数及び製造コストを大幅に削減できる。
【0260】
そして、第1の導電パターン221および第2の導電パターン232の下には必ずバリア層(219、230)とシード層(220、231)が形成されているので、バリア層(219、230)により第1の導電パターン221及び第2の導電パターン232の構成元素が表面電極213と半導体基板212に拡散することによる半導体チップの特性劣化を防止することができ、またシード層(220、231)により電解めっきにて第1の導電パターン221及び第2の導電パターン232を形成することができる。
【0261】
図49は図45(b)の工程にて、ベベルカットのラインがずれた場合を示す断面図であり、図45と同一符号を付してある。図49にてA−A′は本来カットするべきラインを示し、B−B′はずれた場合を示してある。このようにずれた場合でも常に凹部217の底面がカットされるように、凹部の幅を十分広くすることにより、それぞれのラインでカットされ形成される斜面において、露出する第1の導電パターン221の中心から斜面と裏面の接点までの距離C及びDが等しく、露出する第1の導電パターン221の形状及び位置を安定させることができる。
【0262】
図50は図44(b)の工程における別の方法を示す図であり、図44と共通する部分には同一符号を付してある。図44(b)の工程における凹部217に代わり半導体基板212表面にスクライブライン216をまたぐようにダイシングにより溝237を形成する。この溝237の深さは20〜100μmである。ダイシングにて一括に形成することにより、エッチングで形成する場合と比較して工程数を少なく短時間に形成することができる。
【0263】
図48は、本発明の第14の実施の形態に係るマルチチップ半導体装置の半導体チップの製造方法を示す工程断面図である。なお、図44、45、46のマルチチップ半導体装置用チップと対応する部分には図44、45、46と同一符号を付してあり、詳細説明は省略する。本実施の形態では、第13の実施の形態の図46(b)の工程の後、図48(a)に示すように、斜面227及び第2の電極234の開口部分を除く裏面全面に、平坦になるように液状樹脂を塗布し硬化して絶縁樹脂層236を形成する。なお本実施の形態は図46(b)工程の後としたが、図46(c)の後でもよい。液状樹脂としてはポリイミド等の応力を緩和できるものがよい。
【0264】
次に図48(b)に示すように、裏面よりダイシングを行い、表面に垂直な側面を形成する。
【0265】
次に図48(c)に示すように、接着剤225と支持体226を除去して、半導体チップ228を個片に分割する。
【0266】
以上述べたように、本実施の形態では、斜面227で形成された側面を液状樹脂で埋め込むことができ、硬化した液状樹脂の部分をダイシングすることにより表面に垂直な厚い絶縁樹脂層236で形成された側面を得ると同時に、個片にすることができる。
【0267】
したがって、マルチチップ半導体装置用チップの側面を補強するとともに、斜面227上の第2の導電パターン232の保護を高めることができる。
【0268】
図51は、本発明の第15の実施の形態に係るマルチチップ半導体装置の断面図である。なお、図42のマルチチップ半導体装置と対応する部分には図42と同一の符号を付してあり、詳細は省略する。
【0269】
本実施の形態の特徴は半導体チップ12 に形成された表裏導通電極の少なくとも1つが表面電極と接続されていないことである。
【0270】
このマルチチップ半導体装置は、3つの半導体チップ11 、12 、13 が積層された構成となっている。半導体チップ11 と13 は、表面に形成された第1の電極205と、裏面に形成された第2の電極206と、表面電極209とが導電パターン207により電気的に接続されており、半導体チップ12 は、少なくとも1つの表面電極209へ電気的に接続されない導電パターン238を有し、その導電パターン238は表面に形成された第1の電極239と、裏面に形成された第2の電極240とを電気的に接続している。
【0271】
これにより、半導体チップ12 の第2の電極240に電気的に接続した半導体チップ11 の第1の電極205と、半導体チップ12 の第1の電極239に電気的に接続された半導体チップ13 の第2の電極206は、電気的に接続されるが、半導体チップ12 の集積回路には接続されないことになる。
【0272】
したがって、本実施の形態によれば、半導体チップ12 の集積回路に電気的に接続する必要がなくかつお互いを電気的に接続したい電極(205、206)が半導体チップ11 と13 にある場合、それらの電極(205、206)を半導体チップ12 に形成された集積回路に電気的に接続されていない表裏導通電極(239、240)に接続することにより、半導体チップ12 をパスすることができることになる。
【0273】
この発明の第16の実施の形態を図52に基づいて説明する。図52はこの発明の第16の実施の形態のシリコン配線基板を用いたマルチチップ半導体装置の断面図である。
【0274】
図52に示すように、このマルチチップ半導体装置は、シリコン配線基板301の表面に複数の半導体チップ308等の電子部品を単体または積層して搭載し、半田ボール306を用いてマザーボード307に実装した構成となっている。シリコン配線基板301はシリコンからなるシリコン基板305を有し、表面に形成された第1の導電パターン302と、裏面に形成された第2の導電パターン303と、側面に形成された第3の導電パターン304とから構成されている。第1の導電パターン302と第2の導電パターン303は第3の導電パターン304を介して電気的に接続されている。第1の導電パターン302は電子部品308を実装し配線するためのもので少なくとも一層からなり、第2の導電パターン303はマザーボード7に実装するための電極を有するもので少なくとも一層からなる。
【0275】
また、第1の導電パターン302とシリコン基板305の間と、第2の導電パターン303とシリコン基板305の間と、第3の導電パターン304とシリコン基板305の間には絶縁層310が形成され電気的に絶縁されている。シリコン配線基板301は、第1の導電パターン302の電極部と第2の導電パターン303の電極部以外の全面を絶縁層311で被覆されている。半導体チップ308は金属バンプ309を介して、シリコン配線基板301の第1の導電パターン302と電気的に接続されている。シリコン配線基板301の第2の導電パターン303は半田ボール306を介して、マザーボード7と電気的に接続されている。このようにして、複数の半導体チップ308はそれぞれ、シリコン配線基板301を介してそれぞれの半導体チップ308と電気的に接続されるとともに、マザーボード307とも電気的に接続されることになる。
【0276】
上記マルチチップ半導体装置用配線基板については、シリコンウェハの表面に第1の導電パターン302を形成する工程と、シリコンウェハの裏面に第2の導電パターン303を形成する工程と、シリコンウェハから個片のシリコン基板305へ分割して側面を形成する工程と、第1の導電パターン302と第2の導電パターン303とを電気的に接続する第3の導電パターン304を側面に形成する工程とを行なう。
【0277】
また、第1の導電パターンを形成する工程の後、シリコンウェハから個片のシリコン基板へ分割して側面を形成する工程を行い、その後、第2の導電パターンを形成する工程と第3の導電パターンを形成する工程とを同時に行ってもよい。
【0278】
この実施の形態によれば、シリコンを基材とした配線基板を得ることができ、これを用いたマルチチップ半導体装置は、金属バンプの接合部の応力を低減して信頼性を高め、配線基板の平坦度および寸法精度により接合の安定性を高め、樹脂配線基板が成し得ないレベルでの配線密度の向上を可能にし、小型、高密度かつ高速化を実現できる。
【0279】
この発明の第17の実施の形態を図53に基づいて説明する。図53はこの発明の第17の実施の形態のシリコン配線基板を用いたマルチチップ半導体装置の断面図である。
【0280】
図53に示すように、このマルチチップ半導体装置は、シリコン配線基板312の表面に複数の半導体チップ308等の電子部品を単体または積層して搭載し、半田ボール306を用いてマザーボード307に実装した構成となっている。シリコン配線基板312は、シリコン基板305からなり、そのシリコン基板305は表面と鋭角をなして形成された4つの側面である斜面314と、表面の周辺に形成された複数の凹部313とを有しており、表面及び凹部313に形成された第1の導電パターン302と、裏面及び斜面314に形成された第2の導電パターン303とから構成されている。第1の導電パターン302と第2の導電パターン303は、凹部313と斜面314の合わせ目で直接電気的に接続されている。第1の導電パターン302は電子部品308を実装し配線するためのもので少なくとも一層からなり、第2の導電パターン303はマザーボード307に実装するための電極を有するもので少なくとも一層からなる。シリコン基板312を表裏逆に使用する場合は、第1の導電パターン302はマザーボード317に実装するための電極を有するもので少なくとも一層からなり、第2の導電パターン303は電子部品を実装し配線するためのもので少なくとも一層からなる。
【0281】
また、第1の導電パターン2とシリコン基板305の間と、第2の導電パターン303とシリコン基板305の間には絶縁層310が形成され電気的に絶縁されている。シリコン配線基板312は、第1の導電パターン302の電極部と第2の導電パターン303の電極部以外の全面を絶縁層311で被覆されている。半導体チップ308は金属バンプ309を介して、シリコン配線基板312の第1の導電パターン302と電気的に接続されている。シリコン配線基板312の第2の導電パターン303は半田ボール306を介して、マザーボード307と電気的に接続されている。このようにして、複数の半導体チップ308はそれぞれ、シリコン配線基板301を介してそれぞれの半導体チップ308と電気的に接続されるとともに、マザーボード307とも電気的に接続されることになる。
【0282】
この実施の形態によれば、シリコンを基材とした配線基板を容易に得ることができ、これを用いたマルチチップ半導体装置は、金属バンプの接合部の応力を低減して信頼性を高め、配線基板の平坦度および寸法精度により接合の安定性を高め、樹脂配線基板が成し得ないレベルでの配線密度の向上を可能にし、小型、高密度かつ高速化を実現できる。
【0283】
この発明の第18の実施の形態を図54に基づいて説明する。図54はこの発明の第3の実施の形態のシリコン配線基板を用いたマルチチップ半導体装置の断面図である。図54に示すように、このマルチチップ半導体装置のシリコン配線基板315は、第2の導電パターン303とシリコン基板305との間に低応力の樹脂層316を有している。なお、図52のマルチチップ半導体装置と対応する部分には図52と同一の符号を付してあり、詳細な説明は省略する。
【0284】
この実施の形態によれば、マザーボードとの間で発生する温度変化による応力を樹脂層で緩和することができ、マザーボードへの実装信頼性を高めることができる。また、この実施の形態の樹脂層316を図53のマルチチップ半導体装置に適用してもよい。本実施の形態では第2の導電パターン303をマザーボード307と接続する場合を示しているが、表裏逆に使用する場合、つまり第1の導電パターン302をマザーボード307と接続する場合は第1の導電パターン302とシリコン基板305との間に低応力の樹脂層316を形成するものである。また、更に応力を緩和するために第1の導電パターン302とシリコン基板305との間と、第2の導電パターン303とシリコン基板305との間の両方に低応力の樹脂層316を形成してもよい。
【0285】
この発明の第19の実施の形態を図55〜58に基づいて説明する。図55〜57はこの発明の第19の実施の形態のマルチチップ半導体装置用配線基板の製造方法を示す工程断面図、図58はこの発明の第19の実施の形態のマルチチップ半導体装置用チップの凹部形成方法を示す平面図である。
【0286】
図57(d)に示すように、このシリコン配線基板330は、第2の実施の形態と同様に、表面と鋭角をなして側面(斜面329)が形成され表面の周囲に凹部319が形成されたシリコンからなるシリコン基板317を有し、このシリコン基板317の表面及び凹部319内に形成され電極を有する少なくとも一層からなる第1の導電パターン323と、シリコン基板317の裏面及び側面に形成され、第1の導電パターン323に接続し、電極を有する少なくとも一層からなる第2の導電パターン334とを備えている。
【0287】
次に上記構成のマルチチップ半導体装置用配線基板の製造方法について説明する。まず、図55(a)に示すようにウェハ状態のシリコン基板317を用意する。
【0288】
次に図55(b)に示すように、RIE法にてシリコン基板317表面にスクライブライン318をまたぐように凹部319を形成する。その際、ほかの部分がエッチングされないようにマスクを形成し、エッチング後マスクを除去する。この凹部319の深さは20〜100μmである。この時の部分平面図を図58に示す。図55(b)は図58のV−V′線における断面図である。なお、凹部319の形成方法はRIE法に限定されるものではなく、光エッチング、ウエットエッチング、超音波加工、放電加工などを用いることもできる。さらに、上記加工方法を組み合わせてもよい。
【0289】
次に図55(c)に示すように、凹部319の内壁を含む表面全面に第1の絶縁層320を形成する。なお、第1の絶縁層320はSiO2 、SiN、SiON、ポリイミド膜などの層を、CVD法、スパッタ法、光CVD法、塗布などにより形成する。
【0290】
次に図55(d)に示すように、表面全面にバリア層321と、シード層322を順次積層した積層金属膜を形成する。バリア層321とシード層322の形成方法は、スパッタ法またはCVD法または電子ビーム蒸着法等を用いる。バリア層321はTi、Ti/W、CrまたはNi、シード層322はCu、Au、AgまたはNi等を用いる。
【0291】
次に図55(e)に示すように、シード層322を電極とする電解めっきにより、凹部319を埋め込みかつ所望の配線及び電極の形状に第1の導電パターン323を形成する。その際、所望の配線及び電極の形状にするため、シード層322上にめっきレジスト324を形成しておき、電解めっき後、めっきレジスト324を除去する。配線材料としてはCu、Au、W、Mo、Ni、Ti、Al等を用いる。
【0292】
次に図55(f)に示すように、第1の導電パターン323をマスクとするエッチングにより、第1の導電パターン323を形成した領域以外のシード層322を除去し、同じく第1の導電パターン323をマスクとするエッチングにより、第1の導電パターン323を形成した領域以外のバリア層321を除去する。
【0293】
次に図55(g)に示すように、第1の導電パターン電極部326を除く表面全体に、第2の絶縁層325を形成する。その際、第2の絶縁層325を表面全面に形成した後、マスクを形成し、第1の導電パターン電極部326上の第2の絶縁層325をエッチングした後、マスクを除去する。なお、第2の絶縁層325はSiO2 、SiN、SiON、ポリイミド膜などの層を、CVD法、スパッタ法、光CVD法、塗布などにより形成する。
【0294】
この結果、ウェハ表面には、第1の導電パターン電極部326のみが、第2の絶縁層325から露出した状態で形成される。
【0295】
次に図56(a)に示すように、ウェハ表面を接着剤328により支持体327に接着し、シリコン基板317を裏面から研磨し、所望の厚みまで薄くする。研磨方法は、機械研磨、化学研磨またはCMPでもよい。シリコン基板317の厚みは50〜200μmである。
【0296】
次に図56(b)に示すように、シリコン基板317の裏面から、スクライブラインにてベベルカットを行い、表面と鋭角をなす斜面329を形成することと、第1の導電パターン323を裏面からみえるように斜面329に露出することと、シリコン配線基板330に分割することとを同時に行う。なお、加工方法はエッチングでもよい。
【0297】
次に図56(c)に示すように、第1の導電パターン323の斜面329に露出した部分を除く斜面329及び裏面全体に、第3の絶縁層331を形成する。その際、第3の絶縁層331を斜面329及び裏面全面に形成した後、マスクを形成し、第1の導電パターン323の開口部分の第3の絶縁層331をエッチングした後、マスクを除去する。なお、第3の絶縁層331はSiO2 、SiN、SiON、ポリイミド膜などの層を、CVD法、スパッタ法、光CVD法、塗布などにより形成する。第3の絶縁層331は、第1の絶縁層320及び第2の絶縁層325よりエッチング速度の速い材料で形成するのが望ましい。これにより、第3の絶縁層331をエッチングして開口する際に、マスクのズレが生じても第1の絶縁層320及び第2の絶縁層325をほとんどエッチングすることなく、第3の絶縁膜331を選択的にエッチングして開口することができ、第1の導電パターン323を覆う第1の絶縁層320及び第2の絶縁層325を部分的に除去してしまうことはない。
【0298】
次に図56(d)に示すように、斜面329及び裏面の全面にバリア層332と、シード層333を順次積層した積層金属膜を形成する。バリア層332とシード層333の形成方法は、スパッタ法、CVD法または電子ビーム蒸着法等を用いる。バリア層はTi、Ti/W、CrまたはNi、シード層はCu、Au、AgまたはNi等を用いる。
【0299】
次に図57(a)に示すように、シード層333を電極とする電解めっきにより、斜面329及び裏面へ、斜面329から露出する第1の導電パターン323に電気的に接続するよう、所望の配線及び電極の形状に第2の導電パターン334を形成する。その際、所望の配線及び電極の形状にするため、シード層333上にめっきレジスト335を形成しておき、電解めっき後、めっきレジスト335を除去する。配線材料としてはCu、Au、W、Mo、Ni、Ti、Al等を用いる。
【0300】
次に図57(b)に示すように、第2の導電パターン334をマスクとするエッチングにより、第2の導電パターン334を形成した領域以外のシード層333を除去し、同じく第2の導電パターン334をマスクとするエッチングにより、第2の導電パターン334を形成した領域以外のバリア層332を除去する。
【0301】
次に図57(c)に示すように、第2の導電パターン電極部337及び接着剤328部分を除く、斜面329及びを含む裏面全体に、第4の絶縁層336を形成する。その際、第4の絶縁層336を斜面329及び裏面全面に形成した後、マスクを形成し、第2の導電パターン電極部337上の第4の絶縁層336と接着剤328部分の第4の絶縁層336及び第3の絶縁層331をエッチングした後、マスクを除去する。なお、第4の絶縁層336はSiO2 、SiN、SiON、ポリイミド膜などの層を、CVD法、スパッタ法、光CVD法、塗布などにより形成する。
【0302】
次に図57(d)に示すように、接着剤328と支持体327を除去して、シリコン配線基板330を得る。
【0303】
この結果、シリコン配線基板330表面には第1の導電パターン電極部326のみが第2の絶縁層325から露出した状態で形成され、裏面には第2の導電パターン電極部337のみが第4の絶縁層336から露出した状態で形成されており、表面の第1の導電パターン電極部326と裏面の第2の導電パターン電極部337とが電気的に接続された構造が完成する。
【0304】
以上述べたように、この実施の形態では、シリコン基板317表面にスクライブライン318をまたぐように凹部319を形成する工程と、そのスクライブライン318を裏面からベベルカットする工程とを備えることにより、表面と裏面から導電パターンを形成するだけで、お互いに電気的に接続された電極をシリコン配線基板330の表面と裏面のそれぞれに有する構造を形成できる。
【0305】
したがって、本実施形態によれば、容易に表裏導通電極を形成することができる。
【0306】
また、本実施形態によれば、ウェハ状態で形成された凹部319内に第1の導電パターン323を形成した後に凹部319の中心部分で表面と鋭角にカットすることで、第1の導電パターン323の配線のための一部が裏面から見えるようにできるため、凹部319を極端に深く形成する必要はなく、またシリコン基板317を極端に薄く研磨する必要もないので、シリコン配線基板330の厚み設定の自由度が大きく、製造工数を低減でき、コストを低減できる。
【0307】
また、さらに本実施形態によれば、ベベルカットにより表面と鋭角をなす斜面329を形成することと、シリコン配線基板330を個片に分割することと、第1の導電パターン323を裏面から見えるようにすることとを同時に行うことができ、他の手段で形成する場合より製造工数及び製造コストを大幅に削減できる。
【0308】
この発明の第20の実施の形態を図59に基づいて説明する。図59はこの発明の第20の実施の形態のマルチチップ半導体装置用配線基板の製造方法を示す工程断面図である。
【0309】
図59(c)に示すように、このシリコン配線基板330は、第2の実施の形態と同様に、表面と鋭角をなして側面(斜面329)が形成され表面の周囲に凹部319が形成されたシリコンからなるシリコン基板317を有し、このシリコン基板317の表面及び凹部319内に形成され電極を有する少なくとも一層からなる第1の導電パターン323と、シリコン基板317の裏面及び側面に形成され、第1の導電パターン323に接続し、電極を有する少なくとも一層からなる第2の導電パターン334とを備え、シリコン基板317の表面と直角をなすように側面に絶縁層338を形成してある。
【0310】
次に上記構成のマルチチップ半導体装置用配線基板の製造方法について説明する。なお、図55〜57のマルチチップ半導体装置用配線基板と対応する部分には図55〜57と同一符号を付してあり、詳細説明は省略する。
【0311】
この実施の形態では、第19の実施の形態の図57(b)の工程の後、図59(a)に示すように、第2の導電パターン電極部337を除く裏面全面及び斜面329に、絶縁樹脂層338を形成する。その際、平坦になるように液状樹脂を斜面329及び裏面全面に塗布し、第2の導電パターン電極部337を開口するように露光、現像して形成する。なお本実施の形態は図57(b)工程の後としたが、図57(c)の後でもよい。液状樹脂としてはポリイミド等の応力を緩和できるものがよい。
【0312】
次に図59(b)に示すように、裏面よりスクライブラインにてダイシングを行い、表面に垂直な側面を形成する。
【0313】
次に図59(c)に示すように、接着剤328と支持体327を除去して、シリコン配線基板330を得る。
【0314】
以上述べたように、この実施の形態では、斜面329で形成された側面を液状樹脂で埋め込むことができ、硬化した液状樹脂の部分をダイシングすることにより表面に垂直な厚い絶縁樹脂層338で形成された側面を得ると同時に、個片にすることができる。
【0315】
したがって、マルチチップ半導体装置用配線基板の側面を補強するとともに、斜面329上の第2の導電パターン334の保護を高めることができる。
【0316】
なお、上記の実施の形態は一例を述べたものであり、本発明は上記の実施の形態に限定されるものではない。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【0317】
【発明の効果】
請求項1記載の配線基板によれば、斜面を形成することにより、穴を深く形成することが不要となるので、加工時間の短縮化を図ることができるとともにコスト削減を達成できる。また、シリコン基板を研削してその厚みを薄くすることも不要となるので、安定した搬送を確保できる。
【0323】
請求項2記載の配線基板によれば、請求項1と同様な効果のほか、配線基板の側面を補強するとともに、側面の導電パターンの保護を向上させることができる。
【0324】
請求項3記載の配線基板によれば、請求項1と同様な効果のほか、半導体チップと配線基板との間で発生する温度変化による応力を緩和することができ、半導体チップの実装信頼性を高めることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体チップを示す断面図である。
【図2】本発明の第1の実施の形態の半導体チップの製造工程を示す断面図である。
【図3】本発明の第1の実施形態の半導体チップの製造工程を示す断面図である。
【図4】本発明の第1の実施の形態の半導体チップの製造工程を示す断面図である。
【図5】本発明の第1の実施の形態の半導体チップの製造工程を示す断面図である。
【図6】本発明の第1の実施の形態の半導体チップの製造工程を示す断面図である。
【図7】本発明の第1の実施の形態の半導体チップの製造工程を示す断面図である。
【図8】本発明の第1の実施の形態の半導体チップの製造工程を示す断面図である。
【図9】本発明の第1の実施の形態の半導体チップの製造工程を示す断面図である。
【図10】本発明の第1の実施の形態の半導体チップの製造工程を示す断面図である。
【図11】本発明の第1の実施の形態の半導体チップの製造工程を示す断面図である。
【図12】本発明の第1の実施の形態の半導体チップの製造工程を示す断面図である。
【図13】本発明の第1の実施の形態の半導体チップの製造工程を示す断面図である。
【図14】本発明の第1の実施の形態の半導体チップの製造工程を示す断面図である。
【図15】本発明の第1の実施の形態の半導体チップの製造工程を示す断面図である。
【図16】本発明の第1の実施の形態の半導体チップの製造工程を示す断面図である。
【図17】本発明の第2の実施の形態の半導体チップを示す断面図である。
【図18】本発明の第3の実施の形態の半導体チップを示す断面図である。
【図19】本発明の第4の実施の形態の半導体装置を示す断面図である。
【図20】本発明の第5の実施の形態の半導体装置を示す断面図である。
【図21】本発明の第6の実施の形態の半導体装置を示す断面図である。
【図22】本発明の第7の実施の形態の配線基板の断面図である。
【図23】本発明の配線基板の製造方法の各工程の断面図である。
【図24】本発明の配線基板の製造方法の各工程を示す平面図
【図25】本発明の配線基板の製造方法の各工程の断面図である。
【図26】本発明の配線基板の製造方法の各工程の断面図である。
【図27】本発明の配線基板の製造方法の各工程の断面図である。
【図28】本発明の配線基板の製造方法の各工程の断面図である。
【図29】本発明の配線基板の製造方法の各工程の断面図である。
【図30】本発明の配線基板の製造方法の各工程の断面図である。
【図31】本発明の配線基板の製造方法の各工程の断面図である。
【図32】本発明の配線基板の製造方法の各工程の断面図である。
【図33】本発明の配線基板の製造方法の各工程の断面図である。
【図34】本発明の配線基板の製造方法の各工程の断面図である。
【図35】本発明の配線基板の製造方法の各工程の断面図である。
【図36】本発明の配線基板の製造方法の各工程の断面図である。
【図37】本発明の配線基板の製造方法の各工程の断面図である。
【図38】本発明の配線基板の製造方法の各工程の断面図である。
【図39】本発明の第8の実施の形態の配線基板の断面図である。
【図40】本発明の第9の実施の形態の配線基板を用いた半導体装置の断面図である。
【図41】本発明の第10の実施の形態の配線基板を用いた半導体装置の断面図である。
【図42】本発明の第11の実施の形態に係るマルチチップ半導体装置の断面図である。
【図43】本発明の第12の実施の形態に係るマルチチップ半導体装置の断面図である。
【図44】本発明の第13の実施の形態に係るマルチチップ半導体装置用チップの表面形成方法を示す工程断面図である。
【図45】本発明の第13の実施の形態に係るマルチチップ半導体装置用チップの裏面形成方法を示す前半の工程断面図である。
【図46】本発明の第13の実施の形態に係るマルチチップ半導体装置用チップの裏面形成方法を示す後半の工程断面図である。
【図47】(a)は本発明の第13の実施の形態に係るマルチチップ半導体装置用チップの凹部形成方法を示す平面図、(b)はそのV−V′線断面図である。
【図48】本発明の第14の実施の形態に係るマルチチップ半導体装置の半導体チップの製造方法を示す工程断面図である。
【図49】ベベルカットのラインがずれた場合を示す断面図である。
【図50】凹部形成における別の方法を示す斜視図である。
【図51】本発明の第15の実施の形態に係るマルチチップ半導体装置の断面図である。
【図52】本発明の第16の実施の形態のシリコン配線基板を用いたマルチチップ半導体装置の断面図である。
【図53】本発明の第17の実施の形態のシリコン配線基板を用いたマルチチップ半導体装置の断面図である。
【図54】本発明の第18の実施の形態のシリコン配線基板を用いたマルチチップ半導体装置の断面図である。
【図55】本発明の第19の実施の形態のマルチチップ半導体装置用配線基板の製造方法を示す工程断面図である。
【図56】図55の後の工程断面図である。
【図57】図56の後の工程断面図である。
【図58】本発明の第19の実施の形態のマルチチップ半導体装置用チップの凹部形成方法を示す平面図である。
【図59】本発明の第20の実施の形態のマルチチップ半導体装置用配線基板の製造方法を示す工程断面図である。
【図60】従来の半導体装置を示す断面図である。
【図61】従来の半導体装置を示す断面図である。
【図62】従来の半導体装置を示す断面図である。
【図63】従来の半導体装置を示す断面図である。
【図64】従来の半導体装置の断面図である。
【符号の説明】
1 配線基板
2 半導体チップ
3 金属バンプ
4 配線基板
5 半導体チップ
6 金属ワイヤー
7 半導体チップ
8 金属バンプ
9 半導体チップ
10 金属バンプ
11 配線基板
12 金属バンプ
13 半導体基板
14 第1の面
15 斜面
16 貫通孔
17 第2の面
18 表面電極
19 導電パターン
20 第1の絶縁層
21 第1の外部電極
22 第2の外部電極
23 第2の絶縁層
24 接続部材
25 表面絶縁層
26 穴
27 第1の積層金属膜
28 第1の導電パターン
29 めっきレジスト
30 接着剤
31 支持体
32 第3の絶縁層
33 第2の積層金属膜
34 第2の導電パターン
35 めっきレジスト
36 第4の絶縁層
37 スクライブライン
38 側面
39 半導体チップ
40 絶縁樹脂層
106 シリコン基板
107 表面
108 斜面
109 貫通孔
110 裏面
111 配線基板
112 第1の導電パターン
113 第2の導電パターン
114 第3の導電パターン
Claims (3)
- 基材がシリコンからなる配線基板であって、前記配線基板に複数の貫通孔を有し、前記配線基板の表面に第1の導電パターンが形成され、前記貫通孔は前記配線基板の裏面となす内角が鈍角をなして形成された斜面に設けられ、前記裏面および前記斜面に第2の導電パターンが形成され、前記第1の導電パターンと前記第2の導電パターンとが前記複数の貫通孔に形成された第3の導電パターンにより電気的に接続されていることを特徴とする配線基板。
- 基板の表面と直角をなすように側面に絶縁層を形成した請求項1記載の配線基板。
- 第1の導電パターンと基板との間と、第2の導電パターンと基板との間のどちらか、或いは両方に低応力の樹脂層を有する請求項1記載の配線基板。
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