JP3911862B2 - Pixel clock signal generation device and synchronization signal generation device - Google Patents
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Description
【0001】
【発明が属する技術分野】
本発明は、ピクセルクロック信号生成装置および同期信号生成装置に関する。
【0002】
【従来の技術】
例えぱ、コンピュータなどで生成した文字データや画像データをディスプレイに表示する表示装置には、ディスプレイ表示に必要な各種の同期信号を生成する同期信号生成装置が組み込まれている。
ところで、このような同期信号の周波数は、NTSC(National Television System Committee)方式やPAL(Phase Alternation by Line )方式などのテレビ方式およびパーソナルコンピュータのモニタ規格によるVESA(Video Electronics Standards Association) 方式などの各表示方式で相互に異なっている。
従って、従来では、以下に説明するように、各表示方式で独自の同期信号生成装置を用いて、同期信号を生成している。
同期信号は、NTSC方式およびPAL方式の場合、コンポジット同期信号CSyncおよび色副搬送波基準信号Fscであり、VESA方式の場合、水平同期信号HSync、水平ブランク信号HB1ank、垂直同期信号VSync、垂直水平ブランク信号VBlankおよびフィールド信号Fieldである。
【0003】
図8は、従来のNTSC方式の同期信号生成装置1の構成図である。
同期信号生成装置1は、原発振回路2および同期信号生成回路3を有する。
原発振回路2は、例えばNTSC方式用の14.31818MHzの原発振信号S2を生成し、原発振信号S2を同期信号生成回路3に出力する。
同期信号生成回路3は、原発振信号S2に基づいて、同期信号S3を生成している。同期信号生成回路3では、例えば、内蔵する水平同期信号生成カウンタにおいて、原発振信号S2に含まれる910個のパルスをカウントしたときに1個のパルスを発生する水平同期信号HSyncを生成する。
なお、従来のPAL方式の同期信号生成装置は、図8に示す原発振回路2として、PAL方式用の17.7345MHzの原発振信号S2を出力するものを用いる点を除いて、図8に示す同期信号生成装置1と同じである。
PAL方式の場合には、同期信号生成回路3では、例えば、内蔵する水平同期信号生成カウンタにおいて、原発振信号S2に含まれる908個のパルスをカウントしたときに1個のパルスを発生する水平同期信号HSyncを生成する。
【0004】
図9は従来のVESA方式の同期信号生成装置11の構成図、図10はVESA方式で選択できる実用的な、垂直同期信号の周波数(V周波数)、水平同期信号の周波数(H周波数)、解像度およびピクセルクロック信号の周波数の対応関係を示す図である。
VESA方式では、図10に示すように、周波数が相互に異なる種々のピクセルクロック信号が用いられ、同期信号生成装置11は、ピクセルクロック信号の周波数として、これらの周波数の中から任意の周波数を選択できる。
ここで、ピクセルクロック信号は、コンピュータ用のディスプレイにピクセル単位で表示を行う際に基準となる同期信号を生成するために用いられる信号である。
【0005】
同期信号生成装置11は、PLL回路5および同期信号生成回路3を有する。PLL回路5は、例えぱ、パーソナルコンピュータのシステムクロック信号S6を、外部から入力した分周比選択信号S12が示す分周比に応じた周波数で位相同期させてピクセルクロック信号S5を生成し、ピクセルクロック信号S5を同期信号生成回路7に出力する。
同期信号生成回路7は、ピクセルクロック信号S5を用いて同期信号S7を生成する。
【0006】
【発明が解決しようとする課題】
しかしながら、前述した図8に示すNTSC方式およびPAL方式の同期信号生成装置1では、原発振回路2を使うため、周波数の決定が困難であると共に、大規模および高価格化するという問題がある。
また、前述した図9に示すVESA方式の同期信号生成装置11では、PLL回路だけでは、システムクロック信号S6を、図10に示す実用的な周波数のピクセルクロック信号S5に高精度に引き込むことができないという問題がある。
【0007】
本発明は上述した従来技術の問題点に鑑みてなされ、小規模および低価格な装置構成で、実用上用いられる多様な周波数のピクセルクロック信号を高精度に生成可能なピクセルクロック信号生成装置および同期信号生成装置を提供することを目的とする。
【0008】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明のピクセルクロック信号生成装置は、ディスプレイ表示用の同期信号を生成するために用いられるピクセルクロック信号を生成する同期信号生成装置であって、第1の分周比指示信号が示す分周比で基準クロック信号を分周して第1のクロック信号を生成する第1の分周回路と、前記第1のクロック信号と第2のクロック信号との位相比較を行う位相比較回路と、前記位相比較の結果に応じて発振した第3のクロック信号を生成する電圧制御発振回路と、前記第3のクロック信号を第2の分周比指示信号が示す分周比で分周して前記第2のクロック信号を生成する第2の分周回路とを有するPLL回路と、前記第2のクロック信号を初段の分周回路に入力する直列に接続された複数の分周回路と、前記複数の分周回路から各々出力される複数のクロック信号を入力し、当該複数のクロック信号のうち一のクロック信号を、第3の分周比指示信号に基づいて選択して前記ピクセルクロック信号として出力する選択回路とを有し、前記第3の分周比指示信号が示す分周比で前記第2のクロック信号を分周して前記ピクセルクロック信号を生成する第3の分周回路とを有する。
【0009】
本発明のピクセルクロック信号生成装置では、第1の分周比指示信号、第2の分周比指示信号および第2の分周比指示信号が、それぞれ第1の分周回路、PLL回路および第3の分周回路に入力される。
そして、第1の分周回路において、前記第1の分周比指示信号が示す分周比で、基準クロック信号が分周されて第1のクロック信号が生成される。
当該第1のクロック信号はPLL回路に出力され、PLL回路の電圧制御発振回路において、前記第1のクロック信号の周波数を、第2の分周比指示信号が示す分周比で逓倍した第2のクロック信号が生成される。
次に、第3の分周回路において、前記第3の分周比指示信号が示す分周比で、前記第2のクロック信号が分周されてピクセルクロック信号が生成される。
【0010】
本発明のピクセルクロック信号生成装置は、好ましくは、前記第1の分周比指示信号、前記第2の分周比指示信号および前記第3の分周比指示信号が示す分周比を組み合わせることで、コンピュータ用のディスプレイ表示に用いられるピクセルクロック信号およびテレビ用のディスプレイ表示に用いられるピクセルクロック信号のうち一のピクセルクロック信号を選択して生成する。
【0011】
また、本発明の同期信号生成装置は、ピクセルクロック信号をピクセルクロック信号生成回路で生成し、前記ピクセルクロック信号を用いて同期信号生成回路でディスプレイ表示用の同期信号を生成する同期信号生成装置であって、前記ピクセルクロック信号生成回路は、第1の分周比指示信号が示す分周比で基準クロック信号を分周して第1のクロック信号を生成する第1の分周回路と、前記第1のクロック信号と第2のクロック信号との位相比較を行う位相比較回路と、前記位相比較の結果に応じて発振した第3のクロック信号を生成する電圧制御発振回路と、前記第3のクロック信号を第2の分周比指示信号が示す分周比で分周して前記第2のクロック信号を生成する第2の分周回路とを有するPLL回路と、第3の分周比指示信号が示す分周比で前記第2のクロック信号を分周して前記ピクセルクロック信号を生成する第3の分周回路とを有する。また、前記同期信号生成回路は、前記ピクセルクロック信号に基づいて、水平同期信号および水平ブランク信号を生成する水平同期信号生成回路と、前記ピクセルクロック信号および前記水平同期信号に基づいて、垂直同期信号および垂直ブランク信号を生成する垂直同期信号生成回路と、前記水平同期信号および前記垂直同期信号に基づいてコンポジット同期信号を生成するコンポジット同期信号生成回路とを有する。
【0012】
【発明の実施の形態】
以下、本発明の実施形態に係わるピクセルクロック信号生成回路および同期信号生成装置について説明する。
図1は本実施形態の同期信号生成装置31の構成図、図2および図3は図1に示すシステムクロック信号の周波数、表示方式、分周比指示信号S60,S61,S62で指定される分周比、VCO43から出力されるクロック信号の周波数、ピクセルクロック信号S32の周波数およびピクセルクロック信号S32と予め決められている実用的な値との誤差との関係を示す図である。
同期信号生成装置31は、ピクセルクロック信号生成回路32、同期信号生成回路33およびカウント値記憶用メモリ37を有する。
同期信号生成装置31は、例えば、パーソナルコンピュータ内に設けられ、パーソナルコンピュータが生成した画像信号をディスプレイに表示する際に用いられる同期信号S33を生成し、同期信号S33をディスプレイに出力する。同期信号生成装置31は、NTSC方式、PAL方式およびVESA方式のいずれディスプレイにも対応可能である。
【0013】
同期信号生成装置31は、ピクセルクロック信号生成回路32において分周比指示信号S60,S61,S62およびシステムクロック信号S63を用いてピクセルクロック信号S32を生成し、同期信号生成回路33において、カウント値記憶用メモリ37から読み出したカウント値信号S37およびピクセルクロック信号S32を用いて同期信号S33を生成する。
【0014】
ピクセルクロック信号生成回路32
図1に示すように、ピクセルクロック信号生成回路32は、第1の分周回路としての分周回路34、PLL回路35および第3の分周回路としての分周回路36を有する。
〔分周回路34〕
分周回路34は、外部から分周比指示信号S60を入力し、分周比指示信号S60が示す分周比Rを用いて、基準クロック信号としてのシステムクロック信号S63の周波数を1/R倍にしたクロック信号S34を生成し、クロック信号S34をPLL回路35に出力する。
ここで、分周比指示信号S60は、例えば8ビットであり、「0」〜「255」の分周比Rを指定できる。
分周比指示信号S60が示す分周比Rは、システムクロック信号S63およびピクセルクロック信号S32に応じて、図2および図3に示すように決定される。
なお、システムクロック信号S43は、パーソナルコンピュータ内で生成される。
分周器34は、システムクロック信号S63を、PLL回路35において高精度に処理が可能な周波数のクロック信号S34に分周するために用いられる。
【0015】
〔PLL回路35〕
PLL回路35は、位相比較回路40、チャージポンプ41、ループフィルタ42、電圧制御発振回路としてのVCO(Voltage Controlled 0scillator )43および第2の分周回路としての分周回路44を有する。
PLL回路35では、VCO43と位相比較回路40との間にL分周を行う分周回路44が設けられているので、VCO43から出力されるクロック信号S43が、クロック信号S34のL倍の周波数になったときに、クロック信号S34とクロック信号S44とが位相同期してロック状態になる。
【0016】
位相比較回路40は、分周回路34からのクロック信号S34と分周回路44からのクロック信号S44との位相比較を行い、当該位相比較の結果の位相差に比例した振幅を持つ信号S40を生成し、信号S40をチャージポンプ41に出力する。
【0017】
チャージポンプ41は、例えば、信号S40のレベルの正負を検出し、当該検出結果に応じてコンデンサへの電流の流入および当該コンデンサからの電流の流出を切り換え、コンデンサに蓄積されている電荷に応じた電圧を示す信号S41をループフィルタ42に出力する。
【0018】
ループフィルタ42は、チャージポンプ41からの信号S41に対してロ一パスフィルタ処理を行い、当該ローパスフィルタ処理された直流電圧信号S42をVCO43に出力する。
【0019】
VCO43は、直流電圧信号S42が持つ直流電圧に応じた周波数で発振し、当該周渡数を持つクロック信号S43を分周回路44および分周回路36 に出力する。
【0020】
分周回路44は、VCO43からのクロック信号S43を入力し、分周比指示信号S61が示す分周比Lを用いて、クロック信号S43をL分周することで、クロック信号S43の1/L倍の周波数を持つクロック信号S44を生成し、クロック信号S44を位相比較回路40に出力する。
ここで、分周比指示信号S61は、例えば13ビットであり、「0」〜「8191」の分周比Lを指定できる。
分周比指示信号S61が示す分周比Lは、システムクロック信号S63およびピクセルクロック信号S32に応じて、図2および図3に示すように決定される。
【0021】
〔分周回路36〕
分周回路36は、2分周を行う分周回路50,51,52およびマルチプレクサ53を有する。
マルチプレクサ53は、2ビットの分周比指示信号S62を入力し、VCO43からのクロック信号S43、分周回路50からのクロック信号S50、分周回路51からのクロック信号S51および分周回路52からのクロック信号S52のうち一のクロック信号を選択し、当該選択したクロック信号をピクセルクロック信号S32として同期信号生成回路33に出力する。
具体的には、マルチプレクサ53は、分周比指示信号S62が「1」、「2」、「4」および「8」を示すときに、それぞれクロック信号S43、S50、S51およびS52をそれぞれ選択する。
分周比指示信号S62が示す値は、システムクロック信号S63およびピクセルクロック信号S32に応じて、図2および図3に示すように決定される。
なお、分周器36は、PLL回路35から出力されるクロック信号S43に含まれるジッタなどを除去して波形整形された高精度なピクセルクロック信号S32を生成する役割もある。
【0022】
カウント値記憶用メモリ37
カウント値記憶用メモリ37は、同期信号生成回路33において同期信号S33を生成する際に使用される各種のカウント値を記憶している。
カウント値記憶用メモリ37に記憶されているカウント値には、後述するHFP,HS,HBP,HF,HB,VFP,VFPE,VS,VBFE,VBP,VDP,HS,HSEQ,HSVSなどがある。
【0023】
同期信号生成回路33
図4は、同期信号生成回路33の構成図である。
図4に示すように、同期信号生成回路33は、水平同期信号生成回路としてのHカウンタ70、垂直同期信号生成回路としてのVカウンタ71、色副搬送波信号生成回路としてのFSC発生回路72およびコンポジット同期信号回路としてのコンポジットカウンタ73を有する。
〔Hカウンタ70〕
Hカウンタ70は、以下に示すように、水平ブランク信号HBlank、水平同期信号HSyncおよびハーフ水平同期信号HalfHを生成する。
Hカウンタ70は、水平ブランク信号HBlankおよび水平同期信号HSyncを同期信号生成回路33の外部に出力する。
Hカウンタ70は、水平同期信号HSyncおよびハーフ水平同期信号HalfHの双方を、Vカウンタ71およびコンポジットカウンタ73に出力する。
【0024】
Hカウンタ70は、図5(A),(C)に示すように、ピクセルクロック信号S32に含まれるパルスをカウント値HFPとカウント値HSとカウント値HBPとの和に相当するカウント値だけカウントするまでの期間中ハイレベルを保持した後、ピクセルクロック信号S32に含まれるパルスをカウント値HFとカウント値HBとの和に相当するカウント値だけカウントするまでの期間中ローレベルを保持する水平ブランク信号HBlankを生成する。
【0025】
また、Hカウンタ70は、図5(B)に示すように、水平ブランク信号HBlankの立ち上がりから、ピクセルクロック信号S32に含まれるパルスをカウント値HFPだけカウントした後、当該パルスをカウント値HSだけカウントするまでの間ローレベルを保持し、それ以外の期間でハイレベルを保持する水平同期信号HSyncを生成する。
【0026】
また、Hカウンタ70は、図5(D)に示すように、水平ブランク信号HBlankの立ち上がりタイミングで立ち上がり、水平ブランク信号HBlankの立ち下がりタイミングからピクセルクロック信号S32に含まれるパルスをカウント値HFだけカウントするまでハイレベルを保持し、その後、ピクセルクロック信号S32に含まれるパルスをカウント値HBだけカウントするまでローレベルを保待し、その後、立ち上がるハーフ水平同期信号Halfを生成する。
【0027】
〔Vカウンタ71〕
Vカウンタ71は、以下に示すように、垂直ブランク信号VBlank、垂直同期信号VSync、フィールド信号Field、VFPE信号およびVBPE信号を生成する。
Vカウンタ71は、ピクセルクロック信号S32、水平同期信号HSync、ハーフ水平同期信号HalfHおよびカウント値VFP,VFPE,VS,VBFE,VBP,VDPを入力し、垂直ブランク信号VBlank、垂直同期信号VSyncおよびフィールド信号Fieldを同期信号生成回路33の外部に出力する。
Vカウンタ71は、垂直同期信号VSync、フィールド信号Field、VFPE信号およびVBPE信号をコンポジットカウンタ73に出力する。
【0028】
Vカウンタ71は、ピクセルクロック信号S32に含まれるパルスをカウントし、水平同期信号HSync、ハーフ水平同期信号HalfHおよびカウント値VFP,VFPE,VS,VBFE,VBP,VDPに応じてレベルを切り換えることで、図6(A),(D)に示す垂直ブランク信号VBlank、図6(B)、図7(B),(E)に示す垂直同期信号VSync、図7(C),(F)に示すフィールド信号Fieldを生成する。
【0029】
このとき、ブランク信号VBlankは、パルス幅が図6(A)に示すようにカウント値VFP,VFPE,VS,VBFE,VBPによって決定され、ローレベルの幅が図6(D)に示すようにカウント値VDPによって決定される。
また、ブランク信号VBlankは、水平同期信号HSyncと同期して生成される。
また、図6(B)に示すように、垂直同期信号VSyncの立ち下がりタイミングは、ブランク信号VBlankの立ち上がりタイミングと、カウント値VFP,VFPEとによって決定され、立ち上がりタイミングは、立ち下がりタイミングとカウント値VSとによって決定される。また、垂直同期信号VSyncが立ち下がるタイミングは、図7(B),(E)に示すように、奇数フィールドの場合と偶数フィールドの場合とで、1/2水平周期(H/2)だけずれており、当該ずれは、ハーフ水平同期信号HalfHを用いて調整される。
【0030】
また、Vカウンタ71は、垂直同期信号VSyncの立ち下がりタイミングでレベルを切り換えるフィールド信号Fieldを生成する。
【0031】
また、Vカウンタ71は、カウント値VFPEおよびVBFEを用いて、図6に示すVFPEおよびVBPEに対応する期間だけハイレベルを保持するVFPE信号およびVBFE信号を生成する。
【0032】
〔コンポジットカウンタ73〕
コンポジットカウンタ73は、ピクセルクロック信号S32、水平同期信号HSync、ハーフ水平同期信号HalfH、垂直同期信号VSync、VFPE信号、VBFE信号、カウント値HS,HSEQ,HSVSを入力し、コンポジット信号CSyncを生成する。
コンポジットカウンタ73は、図6(C)に示すように、VFPE信号がハイレベルの期間において、カウント値HSEQを用いてパルスを発生し、垂直同期信号VSyncがローレベルの期間において、カウント値HSVSを用いてパルスを発生し、VBFE信号がハイレベルの期間において、カウント値HSEQを用いてパルスを発生してコンポジット信号CSyncを生成する。また、コンポジットカウンタ73は、図6(C)に示すように、コンポジット信号CSyncのVFPE,VS,VBFE期間以外の期間では、水平同期信号HSyncに基づいてパルスを発生する。
【0033】
〔FSC発生回路72〕
FSC発生回路72は、カウント値記憶用メモリ37からの表示方式信号がNTSCを示す場合に、水平同期信号HSyncと同期した周波数3.579545MHzの色副搬送波基準信号FSCを出力し、表示方式信号がPALを示す場合に、水平同期信号HSyncと同期した周波数4.433618MHzの色副搬送波基準信号FSCを出力する。
【0034】
以下、同期信号生成装置31の動作について説明する。
第1の動作例
本例では、図3に示す周波数13.5MHzのシステムクロック信号S63を用いて、NTSC方式の同期信号S33を生成する場合の同期信号生成装置31の動作について説明する。
この場合には、図3に示すように、分周比「198」を示す分周比指示信号S60が分周回路34に入力され、分周比「1575」を示す分周比指示信号S61がPLL回路35に入力され、分周比「2」を示す分周比指示信号S62が分周回路36に入力される。
【0035】
そして、システムクロック信号S63が図1に示す分周回路34において分周され、システムクロック信号S63の周波数を「1/198」倍にしたクロック信号S34が生成され、当該クロック信号S34がPLL回路35に出力される。
次に、クロック信号S34が図1に示すPLL回路35においてPLL処理され、クロック信号S34の周波数を「1575」倍にした周波数107.386364MHzのクロック信号S43がVCO43で生成され、当該クロック信号S43が分周回路36に出力される。
次に、クロック信号S43が図1に示す分周回路36の分周回路50,51,52において順次に周波数を「1/2」倍にする分周が行われ、分周比「2」を示す分周比指示信号S62に基づいて、分周回路50から出力されたクロック信号S50がマルチプレクサ53で選択されてピクセルクロック信号S32として同期信号生成回路33に出力される。このとき、ピクセルクロック信号S32の周波数はNTSC方式用の53.693182MHzとなる。
【0036】
そして、図4に示す同期信号生成回路33において、ピクセルクロック信号S32に基づいて、カウント値記憶用メモリ37に記憶されているカウント値S37を用いて、コンポジット信号CSyncおよび色副搬送波基準信号FSCが生成され、これらが後段のNTSC方式のディスプレイに出力される。
後段のディスプレイでは、コンポジット信号CSyncおよび色副搬送波基準信号FSCを用いてNTSC方式の表示信号が生成される。
このとき、NTSC方式のディスプレイでは、サブピクセル単位で表示が行われる。
【0037】
第2の動作例
本例では、図3に示す周波数13.5MHzのシステムクロック信号S63を用いて、PAL方式の同期信号S33を生成する場合の同期信号生成装置31の動作について説明する。
この場合には、図3に示すように、分周比「161」を示す分周比指示信号S60が分周回路34に入力され、分周比「1269」を示す分周比指示信号S61がPLL回路35に入力され、分周比「2」を示す分周比指示信号S62が分周回路36に入力される。
【0038】
そして、システムクロック信号S63が図1に示す分周回路34において分周され、システムクロック信号S63の周波数を「1/161」倍にしたクロック信号S34が生成され、当該クロック信号S34がPLL回路35に出力される。
次に、クロック信号S34が図1に示すPLL回路35においてPLL処理され、クロック信号S34の周波数を「1269」倍にした周波数106.406832MHzのクロック信号S43がVCO43で生成され、当該クロック信号S43が分周回路36に出力される。
次に、クロック信号S43が図1に示す分周回路36の分周回路50,51,52において順次に周波数を「1/2」倍にする分周が行われ、分周比「2」を示す分周比指示信号S62に基づいて、分周回路50から出力されたクロック信号S50がマルチプレクサ53で選択されてピクセルクロック信号S32として同期信号生成回路33に出力される。このとき、ピクセルクロック信号S32の周波数はPAL方式用の53.203416MHzとなる。
【0039】
そして、図4に示す同期信号生成回路33において、ピクセルクロック信号S32に基づいて、カウント値記憶用メモリ37に記憶されているカウント値S37を用いて、コンポジット信号CSyncおよび色副搬送波基準信号FSCが生成され、これらが後段のPAL方式のディスプレイに出力される。
後段のディスプレイでは、コンポジット信号CSyncおよび色副搬送波基準信号FSCを用いてPAL方式の表示信号が生成される。
このとき、PAL方式のディスプレイでは、サブピクセル単位で表示が行われる。
【0040】
第3の動作例
本例では、図3に示す周波数13.5MHzのシステムクロック信号S63を用いて、VESA方式の同期信号S33を生成する場合の同期信号生成装置31の動作について説明する。
この場合には、図3に示すように、分周比「3」を示す分周比指示信号S60が分周回路34に入力され、分周比「1007」を示す分周比指示信号S61がPLL回路35に入力され、分周比「4」を示す分周比指示信号S62が分周回路36に入力される。
【0041】
そして、システムクロック信号S63が図1に示す分周回路34において分周され、システムクロック信号S63の周波数を「1/3」倍にしたクロック信号S34が生成され、当該クロック信号S34がPLL回路35に出力される。
次に、クロック信号S34が図1に示すPLL回路35においてPLL処理され、クロック信号S34の周波数を「1007」倍にした周波数100.700000MHzのクロック信号S43がVCO43で生成され、当該クロック信号S43が分周回路36に出力される。
次に、クロック信号S43が図1に示す分周回路36の分周回路50,51,52において順次に周波数を「1/2」倍にする分周が行われ、分周比「4」を示す分周比指示信号S62に基づいて、分周回路51から出力されたクロック信号S50がマルチプレクサ53で選択されてピクセルクロック信号S32として同期信号生成回路33に出力される。このとき、ピクセルクロック信号S32の周波数はVESA方式用の25.175000MHzとなる。
【0042】
そして、図4に示す同期信号生成回路33において、ピクセルクロック信号S32に基づいて、カウント値記憶用メモリ37に記憶されているカウント値S37を用いて、水平ブランク信号HBlank、水平同期信号HSync、垂直ブランク信号VBlank、垂直同期信号VSyncおよびフィールド信号Fieldが生成され、これらが後段のVESA方式のディスプレイに出力される。
後段のディスプレイでは、水平ブランク信号HBlank、水平同期信号HSync、垂直ブランク信号VBlank、垂直同期信号VSyncおよびフィールド信号Fieldを用いてVESA方式の表示信号が生成される。
このとき、VESA方式のディスプレイでは、ピクセル単位で表示が行われる。
【0043】
以上説明したように、ピクセルクロック信号生成器32によれば、分周比指示信号S60,S61,S62に基づいて、NTSC方式、PAL方式およびVESA方式の任意のピクセルクロック信号S32を生成できる。
また、図2および図3に示す「誤差」の項目からも分かるように、予め決められている実用的な周波数と殆ど誤差のない高精度な周波数を持つピクセルクロック信号S32を生成できる。
すなわち、ピクセルクロック信号生成器32によれば、システムクロック信号S63を分周器34で分周して生成したクロック信号S34をPLL回路35に供給するため、PLL回路35の特性(能力)に合わせた周波数を持つクロック信号S34をPLL回路35に供給でき、PLL回路35におけるPLL処理の精度を高めることができる。また、ピクセルクロック信号生成器32によれば、PLL回路35の出力であるクロック信号S43を分周器36でさらに分周してピクセルクロック信号S32を生成するため、PLL回路35におけるPLL処理が発生したジッタを分周器36で除去することができ、高精度なピクセルクロック信号S32を生成できる。
【0044】
また、同期信号生成装置31によれば、分周比指示信号S60,S61,S62に基づいて、NTSC方式、PAL方式およびVESA方式の任意の同期信号S33を高精度に生成できる。
その結果、NTSC方式、PAL方式およびVESA方式の任意のピクセルクロック信号を生成する場合に、単体の同期信号生成装置31を設ければ良く、小規模化および低価格化が図れる。
【0045】
本発明は上述した実施形態には限定されない。
上述した実施形態の動作例では、図2に示す周波数3.579545MHzのシステムクロック信号S63を用いた場合について例示したが、システムクロック信号S63の周波数は任意であり、例えば、図2および図3に示すように、周波数4.43361875MHz、13.5MHzあるいは33.0MHzなどのシステムクロック信号S63を用いてもよい。その場合には、図2および図3に示すように、分周比指示信号S60,S61,S62の分周比を変える必要がある。
また、VESA方式のピクセルクロック信号S32としても種々の周波数のものを選択できる。
【0046】
【発明の効果】
以上説明したように、本発明のピクセルクロック信号生成装置によれば、複数の表示方式に対応した多様なピクセルクロック信号を、小規模かつ安価な構成で高精度に生成できる。
また、本発明の同期信号生成装置によれば、複数の表示方式に対応したディスプレイ表示用の同期信号を、小規模かつ安価な構成で高精度に生成できる。
【図面の簡単な説明】
【図1】図1は、本発明の実施形態の同期信号生成装置の構成図である。
【図2】図2は図1に示すシステムクロック信号の周波数、表示方式、分周比指示信号で指定される分周比、VCOから出力されるクロック信号の周波数、ピクセルクロック信号生成回路32から出力されるピクセルクロック信号の周波数および当該ピクセルクロック信号と実用値との誤差との関係を示す図である。
【図3】図3は図1に示すシステムクロック信号の周波数、表示方式、分周比指示信号で指定される分周比、VCOから出力されるクロック信号の周波数、ピクセルクロック信号生成回路32から出力されるピクセルクロック信号の周波数および当該ピクセルクロック信号と実用値との誤差との関係を示す図である。
【図4】図4は、図1に示す同期信号生成回路の構成図である。
【図5】図5は、図4に示す水平ブランク信号HBlank、水平同期信号HSyncおよびハーフ水平同期信号HalfHの波形図である。
【図6】図5は、図4に示す垂直ブランク信号VBlank、垂直同期信号VSyncおよびコンポジット同期信号CSyncの波形図である。
【図7】図7は、奇数フィールドと偶数フィールドにおける図4に示すコンポジット同期信号CSync、垂直同期信号VSyncおよびフィールド信号Fieldの波形図である。
【図8】図8は、従来のNTSC/PAL方式の同期信号生成装置の構成図である。
【図9】図9は、従来のVESA方式の同期信号生成装置の構成図である。
【図10】図10はVESA方式で選択できる実用的な、垂直同期信号の周波数(V周波数)、水平同期信号の周波数(H周波数)、解像度およびピクセルクロック信号の周波数の対応関係を示す図である。
【符号の説明】
31…同期信号生成装置、32…ピクセルクロック信号生成回路、33…同期信号生成回路、34,44,50,51,37…カウント値記憶用メモリ、52…分周回路、40…位相比較回路、41…チャージポンプ、42…ループフィルタ、43…VCO、53…マルチプレクサ、70…Hカウンタ、71…Vカウンタ、72…FSC発生回路、73…コンポジットカウンタ[0001]
[Technical field to which the invention belongs]
The present invention relates to a pixel clock signal generation device and a synchronization signal generation device.
[0002]
[Prior art]
For example, a display device that displays character data and image data generated by a computer or the like on a display incorporates a synchronization signal generation device that generates various synchronization signals necessary for display display.
By the way, the frequency of such a synchronization signal is different from each other of television systems such as NTSC (National Television System Committee) system and PAL (Phase Alternation by Line) system and VESA (Video Electronics Standards Association) system based on personal computer monitor standards. The display methods are different from each other.
Therefore, conventionally, as described below, each display method generates a synchronization signal using a unique synchronization signal generation device.
The synchronization signal is the composite synchronization signal CSync and the color subcarrier reference signal Fsc in the case of the NTSC system and the PAL system, and in the case of the VESA system, the horizontal synchronization signal HSync, the horizontal blank signal HB1ank, the vertical synchronization signal VSync, and the vertical horizontal blank signal. VBlank and field signal Field.
[0003]
FIG. 8 is a configuration diagram of a conventional NTSC synchronization
The synchronization
The
The synchronization
The conventional PAL synchronous signal generator shown in FIG. 8 except that the
In the case of the PAL system, the synchronization
[0004]
FIG. 9 is a configuration diagram of a conventional VESA method synchronization
In the VESA method, as shown in FIG. 10, various pixel clock signals having different frequencies are used, and the
Here, the pixel clock signal is a signal that is used to generate a synchronization signal that serves as a reference when a pixel display is performed on a computer display.
[0005]
The synchronization
The synchronization signal generation circuit 7 generates the synchronization signal S7 using the pixel clock signal S5.
[0006]
[Problems to be solved by the invention]
However, since the NTSC and PAL
Further, in the VESA
[0007]
The present invention has been made in view of the above-described problems of the prior art, and is a pixel clock signal generation apparatus and synchronization that can generate pixel clock signals of various frequencies that are practically used with high accuracy in a small-scale and low-cost apparatus configuration. An object is to provide a signal generation device.
[0008]
[Means for Solving the Problems]
In order to solve the above-described problems of the prior art and achieve the above-described object, the pixel clock signal generation apparatus of the present invention generates a pixel clock signal used to generate a synchronization signal for display display. A signal generation device, a first frequency dividing circuit that divides a reference clock signal by a frequency division ratio indicated by a first frequency division ratio instruction signal to generate a first clock signal, and the first clock A phase comparison circuit that performs phase comparison between the signal and the second clock signal, a voltage-controlled oscillation circuit that generates a third clock signal oscillated according to the result of the phase comparison, and a third clock signal A PLL circuit having a second frequency dividing circuit that divides by a frequency dividing ratio indicated by a frequency dividing ratio indicating signal of 2 and generates the second clock signal;A plurality of serially connected frequency dividing circuits for inputting the second clock signal to a first-stage frequency dividing circuit; and a plurality of clock signals respectively output from the plurality of frequency dividing circuits; A selection circuit that selects one of the signals based on a third division ratio instruction signal and outputs the selected clock signal as the pixel clock signal;And a third frequency dividing circuit for generating the pixel clock signal by dividing the second clock signal by a frequency dividing ratio indicated by a third frequency dividing instruction signal.
[0009]
In the pixel clock signal generation device of the present invention, the first frequency division ratio instruction signal, the second frequency division ratio instruction signal, and the second frequency division ratio instruction signal are respectively supplied to the first frequency division circuit, the PLL circuit, and the first frequency division circuit. 3 is input to the
Then, in the first frequency dividing circuit, the reference clock signal is frequency-divided by the frequency dividing ratio indicated by the first frequency dividing ratio instruction signal to generate the first clock signal.
The first clock signal is output to the PLL circuit, and in the voltage-controlled oscillation circuit of the PLL circuit, a second frequency obtained by multiplying the frequency of the first clock signal by the division ratio indicated by the second division ratio instruction signal. Clock signals are generated.
Next, in the third frequency dividing circuit, the second clock signal is frequency-divided by the frequency dividing ratio indicated by the third frequency dividing ratio instruction signal to generate a pixel clock signal.
[0010]
The pixel clock signal generation device of the present invention preferably combines the frequency division ratios indicated by the first frequency division ratio instruction signal, the second frequency division ratio instruction signal, and the third frequency division ratio instruction signal. Thus, one pixel clock signal is selected and generated from the pixel clock signal used for display display for a computer and the pixel clock signal used for display display for a television.
[0011]
The synchronization signal generation device of the present invention is a synchronization signal generation device that generates a pixel clock signal by a pixel clock signal generation circuit and generates a synchronization signal for display display by the synchronization signal generation circuit using the pixel clock signal. The pixel clock signal generation circuit divides a reference clock signal by a division ratio indicated by a first division ratio instruction signal to generate a first clock signal; A phase comparison circuit that performs phase comparison between a first clock signal and a second clock signal, a voltage-controlled oscillation circuit that generates a third clock signal oscillated in accordance with a result of the phase comparison, A PLL circuit having a second frequency dividing circuit for generating the second clock signal by dividing the clock signal by the frequency dividing ratio indicated by the second frequency dividing ratio indicating signal; and a third frequency dividing ratio indicating Signal Said at to divide ratio second clock signal by dividing a third divider for generating the pixel clock signal. The synchronization signal generation circuit includes a horizontal synchronization signal generation circuit that generates a horizontal synchronization signal and a horizontal blank signal based on the pixel clock signal, and a vertical synchronization signal based on the pixel clock signal and the horizontal synchronization signal. And a vertical synchronizing signal generating circuit for generating a vertical blank signal, and a composite synchronizing signal generating circuit for generating a composite synchronizing signal based on the horizontal synchronizing signal and the vertical synchronizing signal.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a pixel clock signal generation circuit and a synchronization signal generation device according to embodiments of the present invention will be described.
FIG. 1 is a block diagram of the
The synchronization
The
[0013]
The synchronization
[0014]
Pixel clock
As shown in FIG. 1, the pixel clock
[Divider 34]
The
Here, the frequency division ratio instruction signal S60 is, for example, 8 bits, and can specify a frequency division ratio R of “0” to “255”.
The frequency division ratio R indicated by the frequency division ratio instruction signal S60 is determined as shown in FIGS. 2 and 3 according to the system clock signal S63 and the pixel clock signal S32.
The system clock signal S43 is generated in the personal computer.
The
[0015]
[PLL circuit 35]
The
In the
[0016]
The
[0017]
For example, the
[0018]
The
[0019]
The
[0020]
The
Here, the frequency division ratio instruction signal S61 is, for example, 13 bits, and can specify a frequency division ratio L of “0” to “8191”.
The frequency division ratio L indicated by the frequency division ratio instruction signal S61 is determined as shown in FIGS. 2 and 3 according to the system clock signal S63 and the pixel clock signal S32.
[0021]
[Divider 36]
The
The
Specifically, the
The value indicated by the frequency division ratio instruction signal S62 is determined as shown in FIGS. 2 and 3 according to the system clock signal S63 and the pixel clock signal S32.
The
[0022]
Count
The count
The count values stored in the count
[0023]
Synchronization
FIG. 4 is a configuration diagram of the synchronization
As shown in FIG. 4, the synchronization
[H counter 70]
The
The
The
[0024]
As shown in FIGS. 5A and 5C, the H counter 70 counts pulses included in the pixel clock signal S32 by a count value corresponding to the sum of the count value HFP, the count value HS, and the count value HBP. The horizontal blank signal that holds the low level during the period until the high level is held during the period until the pulse included in the pixel clock signal S32 is counted by the count value corresponding to the sum of the count value HF and the count value HB. Generate HBlank.
[0025]
Further, as shown in FIG. 5B, the H counter 70 counts the pulse included in the pixel clock signal S32 by the count value HFP from the rising edge of the horizontal blank signal HBlank, and then counts the pulse by the count value HS. Until then, the horizontal synchronization signal HSync is generated that maintains the low level and maintains the high level in other periods.
[0026]
Further, as shown in FIG. 5D, the
[0027]
[V counter 71]
As shown below, the
The
The V counter 71 outputs a vertical synchronization signal VSync, a field signal Field, a VFPE signal, and a VBPE signal to the
[0028]
The V counter 71 counts pulses included in the pixel clock signal S32 and switches the level according to the horizontal synchronization signal HSync, the half horizontal synchronization signal HalfH, and the count values VFP, VFPE, VS, VBFE, VBP, and VDP. Vertical blank signal VBlank shown in FIGS. 6A and 6D, vertical synchronization signal VSync shown in FIGS. 6B, 7B, and E, and fields shown in FIGS. 7C and 7F. A signal Field is generated.
[0029]
At this time, the blank signal VBlank is determined by the count values VFP, VFPE, VS, VBFE, and VBP as shown in FIG. 6A, and the low level width is counted as shown in FIG. 6D. Determined by the value VDP.
Further, the blank signal VBlank is generated in synchronization with the horizontal synchronization signal HSync.
Further, as shown in FIG. 6B, the falling timing of the vertical synchronizing signal VSync is determined by the rising timing of the blank signal VBlank and the count values VFP and VFPE, and the rising timing is determined by the falling timing and the count value. And VS. Further, as shown in FIGS. 7B and 7E, the timing at which the vertical synchronization signal VSync falls is shifted by ½ horizontal period (H / 2) between the odd field and the even field. The shift is adjusted by using the half horizontal synchronization signal HalfH.
[0030]
The
[0031]
Further, the V counter 71 uses the count values VFPE and VBFE to generate a VFPE signal and a VBFE signal that hold a high level only for a period corresponding to VFPE and VBPE shown in FIG.
[0032]
[Composite counter 73]
The
As shown in FIG. 6C, the
[0033]
[FSC generation circuit 72]
When the display system signal from the count
[0034]
Hereinafter, the operation of the synchronization
First operation example
In this example, the operation of the synchronization
In this case, as shown in FIG. 3, a frequency division ratio instruction signal S60 indicating a frequency division ratio “198” is input to the
[0035]
Then, the system clock signal S63 is frequency-divided by the
Next, the clock signal S34 is subjected to PLL processing in the
Next, the clock signal S43 is frequency-divided sequentially by “½” times in the
[0036]
Then, in the synchronization
In the subsequent display, an NTSC display signal is generated using the composite signal CSync and the color subcarrier reference signal FSC.
At this time, in the NTSC display, display is performed in units of subpixels.
[0037]
Second operation example
In this example, the operation of the synchronization
In this case, as shown in FIG. 3, a frequency division ratio instruction signal S60 indicating the frequency division ratio “161” is input to the
[0038]
Then, the system clock signal S63 is frequency-divided by the
Next, the clock signal S34 is subjected to PLL processing in the
Next, the clock signal S43 is frequency-divided sequentially by “½” times in the
[0039]
Then, in the synchronization
In the subsequent display, a PAL display signal is generated using the composite signal CSync and the color subcarrier reference signal FSC.
At this time, in the PAL system display, display is performed in units of subpixels.
[0040]
Third operation example
In this example, the operation of the synchronization
In this case, as shown in FIG. 3, a frequency division ratio instruction signal S60 indicating a frequency division ratio “3” is input to the
[0041]
Then, the system clock signal S63 is frequency-divided by the
Next, the clock signal S34 is subjected to PLL processing by the
Next, the clock signal S43 is frequency-divided sequentially by "1/2" times in the
[0042]
Then, in the synchronization
In the subsequent display, a VESA display signal is generated by using the horizontal blank signal HBlank, the horizontal synchronization signal HSync, the vertical blank signal VBlank, the vertical synchronization signal VSync, and the field signal Field.
At this time, in the VESA display, display is performed in units of pixels.
[0043]
As described above, the pixel
Further, as can be seen from the item of “error” shown in FIGS. 2 and 3, it is possible to generate the pixel clock signal S32 having a highly accurate frequency with almost no error from a predetermined practical frequency.
That is, according to the pixel
[0044]
Further, according to the synchronization
As a result, when an arbitrary pixel clock signal of the NTSC system, the PAL system, or the VESA system is generated, a single synchronization
[0045]
The present invention is not limited to the embodiment described above.
In the operation example of the above-described embodiment, the case where the system clock signal S63 having the frequency of 3.579545 MHz shown in FIG. 2 is used is exemplified. However, the frequency of the system clock signal S63 is arbitrary. As shown, a system clock signal S63 having a frequency of 4.43361875 MHz, 13.5 MHz, or 33.0 MHz may be used. In that case, as shown in FIGS. 2 and 3, it is necessary to change the frequency division ratio of the frequency division ratio instruction signals S60, S61, and S62.
Also, the VESA pixel clock signal S32 having various frequencies can be selected.
[0046]
【The invention's effect】
As described above, according to the pixel clock signal generation device of the present invention, various pixel clock signals corresponding to a plurality of display methods can be generated with high accuracy with a small and inexpensive configuration.
In addition, according to the synchronization signal generating device of the present invention, a synchronization signal for display display corresponding to a plurality of display methods can be generated with high accuracy with a small-scale and inexpensive configuration.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a synchronization signal generation device according to an embodiment of the present invention.
2 shows the frequency of the system clock signal shown in FIG. 1, the display method, the division ratio specified by the division ratio instruction signal, the frequency of the clock signal output from the VCO, and the pixel clock
3 shows the frequency of the system clock signal shown in FIG. 1, the display method, the division ratio specified by the division ratio instruction signal, the frequency of the clock signal output from the VCO, and the pixel clock
FIG. 4 is a configuration diagram of the synchronization signal generation circuit shown in FIG. 1;
FIG. 5 is a waveform diagram of the horizontal blank signal HBlank, the horizontal synchronization signal HSync, and the half horizontal synchronization signal HalfH shown in FIG. 4;
FIG. 5 is a waveform diagram of the vertical blank signal VBlank, the vertical synchronization signal VSync, and the composite synchronization signal CSync shown in FIG. 4;
7 is a waveform diagram of composite synchronization signal CSync, vertical synchronization signal VSync, and field signal Field shown in FIG. 4 in odd and even fields.
FIG. 8 is a block diagram of a conventional NTSC / PAL synchronous signal generator.
FIG. 9 is a block diagram of a conventional VESA synchronization signal generating apparatus.
FIG. 10 is a diagram showing a correspondence relationship between the frequency of the vertical synchronizing signal (V frequency), the frequency of the horizontal synchronizing signal (H frequency), the resolution, and the frequency of the pixel clock signal that can be selected by the VESA method. is there.
[Explanation of symbols]
DESCRIPTION OF
Claims (10)
第1の分周比指示信号が示す分周比で基準クロック信号を分周して第1のクロック信号を生成する第1の分周回路と、
前記第1のクロック信号と第2のクロック信号との位相比較を行う位相比較回路と、前記位相比較の結果に応じて発振した第3のクロック信号を生成する電圧制御発振回路と、前記第3のクロック信号を第2の分周比指示信号が示す分周比で分周して前記第2のクロック信号を生成する第2の分周回路とを有するPLL回路と、
前記第2のクロック信号を初段の分周回路に入力する直列に接続された複数の分周回路と、前記複数の分周回路から各々出力される複数のクロック信号を入力し、当該複数のクロック信号のうち一のクロック信号を、第3の分周比指示信号に基づいて選択して前記ピクセルクロック信号として出力する選択回路とを有し、前記第3の分周比指示信号が示す分周比で前記第2のクロック信号を分周して前記ピクセルクロック信号を生成する第3の分周回路と
を有するピクセルクロック信号生成装置。In a synchronization signal generator for generating a pixel clock signal used for generating a synchronization signal for display display,
A first frequency dividing circuit for generating a first clock signal by dividing the reference clock signal by a frequency dividing ratio indicated by the first frequency dividing ratio indicating signal;
A phase comparison circuit that performs phase comparison between the first clock signal and the second clock signal; a voltage-controlled oscillation circuit that generates a third clock signal that oscillates according to a result of the phase comparison; A PLL circuit having a second frequency dividing circuit that divides the clock signal by a frequency dividing ratio indicated by the second frequency dividing ratio instruction signal to generate the second clock signal;
A plurality of serially connected frequency dividing circuits for inputting the second clock signal to a first-stage frequency dividing circuit; and a plurality of clock signals respectively output from the plurality of frequency dividing circuits; A selection circuit that selects one of the signals based on a third division ratio instruction signal and outputs the selected clock signal as the pixel clock signal, and the frequency division indicated by the third division ratio instruction signal And a third frequency dividing circuit for generating the pixel clock signal by dividing the second clock signal by a ratio.
請求項1に記載のピクセルクロック信号生成装置。A pixel clock signal used for display display for a computer by combining the frequency division ratios indicated by the first frequency division ratio instruction signal, the second frequency division ratio instruction signal, and the third frequency division ratio instruction signal. The pixel clock signal generation device according to claim 1, wherein one pixel clock signal is selected and generated from among pixel clock signals used for display display for television.
請求項1に記載のピクセルクロック信号生成装置。By combining the frequency division ratios indicated by the first frequency division ratio instruction signal, the second frequency division ratio instruction signal, and the third frequency division ratio instruction signal, they are mutually used for display display for the computer. The pixel clock signal generation apparatus according to claim 1, wherein one pixel clock signal is selected and generated from among a plurality of pixel clock signals having different frequencies.
請求項1に記載のピクセルクロック信号生成装置。The pixel clock signal generation device according to claim 1, wherein the reference clock signal is a clock signal generated inside a computer.
前記ピクセルクロック信号生成回路は、
第1の分周比指示信号が示す分周比で基準クロック信号を分周して第1のクロック信号を生成する第1の分周回路と、
前記第1のクロック信号と第2のクロック信号との位相比較を行う位相比較回路、前記位相比較の結果に応じて発振した第3のクロック信号を生成する電圧制御発振回路および、前記第3のクロック信号を第2の分周比指示信号が示す分周比で分周して前記第2のクロック信号を生成する第2の分周回路を有するPLL回路と、
第3の分周比指示信号が示す分周比で前記第2のクロック信号を分周して前記ピクセルクロック信号を生成する第3の分周回路と
を有し、
前記同期信号生成回路は、
前記ピクセルクロック信号に基づいて、水平同期信号および水平ブランク信号を生成する水平同期信号生成回路と、
前記ピクセルクロック信号および前記水平同期信号に基づいて、垂直同期信号および垂直ブランク信号を生成する垂直同期信号生成回路と、
前記水平同期信号および前記垂直同期信号に基づいてコンポジット同期信号を生成するコンポジット同期信号生成回路と
を有する同期信号生成装置。In a synchronization signal generation device that generates a pixel clock signal by a pixel clock signal generation circuit and generates a synchronization signal for display display by the synchronization signal generation circuit using the pixel clock signal,
The pixel clock signal generation circuit includes:
A first frequency dividing circuit for generating a first clock signal by dividing the reference clock signal by a frequency dividing ratio indicated by the first frequency dividing ratio indicating signal;
A phase comparison circuit for performing phase comparison between the first clock signal and the second clock signal, a voltage controlled oscillation circuit for generating a third clock signal oscillated according to a result of the phase comparison, and the third clock signal A PLL circuit having a second frequency dividing circuit that divides the clock signal by a frequency dividing ratio indicated by the second frequency dividing instruction signal to generate the second clock signal;
A third frequency divider that divides the second clock signal by a frequency division ratio indicated by a third frequency division ratio instruction signal to generate the pixel clock signal;
The synchronization signal generation circuit includes:
A horizontal synchronization signal generating circuit that generates a horizontal synchronization signal and a horizontal blank signal based on the pixel clock signal;
A vertical synchronization signal generation circuit that generates a vertical synchronization signal and a vertical blank signal based on the pixel clock signal and the horizontal synchronization signal;
A synchronization signal generation device comprising: a composite synchronization signal generation circuit that generates a composite synchronization signal based on the horizontal synchronization signal and the vertical synchronization signal.
をさらに有する請求項5に記載の同期信号生成装置。The synchronization signal generation device according to claim 5 , further comprising: a color subcarrier signal generation circuit that generates a color subcarrier reference signal based on the horizontal synchronization signal and the horizontal blank signal .
前記第2のクロック信号を初段の分周回路に入力する直列に接続された複数の分周回路と、
前記複数の分周回路から各々出力される複数のクロック信号を入力し、当該複数のクロック信号のうち一のクロック信号を、前記第3の分周比指示信号に基づいて選択して前記ピクセルクロック信号として出力する選択回路と
を有する請求項5に記載の同期信号生成装置。The third frequency divider circuit includes:
A plurality of frequency dividers connected in series for inputting the second clock signal to a first frequency divider;
A plurality of clock signals respectively output from the plurality of frequency dividing circuits are input, and one clock signal among the plurality of clock signals is selected based on the third frequency division ratio instruction signal, and the pixel clock is selected. The synchronization signal generation device according to claim 5 , further comprising: a selection circuit that outputs the signal.
前記第1の分周比指示信号、前記第2の分周比指示信号および前記第3の分周比指示信号が示す分周比を組み合わせることで、コンピュータ用のディスプレイ表示に用いられるピクセルクロック信号およびテレビ用のディスプレイ表示に用いられるピクセルクロック信号のうち一のピクセルクロック信号を選択して生成する
請求項5に記載の同期信号生成装置。The pixel clock signal generation circuit includes:
A pixel clock signal used for display display for a computer by combining the frequency division ratios indicated by the first frequency division ratio instruction signal, the second frequency division ratio instruction signal, and the third frequency division ratio instruction signal. 6. The synchronization signal generation device according to claim 5 , wherein one of the pixel clock signals used for display display for television and a pixel clock signal used for display display is selected and generated.
前記第1の分周比指示信号、前記第2の分周比指示信号および前記第3の分周比指示信号が示す分周比を組み合わせることで、前記コンピュータ用のディスプレイ表示に用いられる相互に周波数の異なる複数のピクセルクロック信号のうち一のピクセルクロック信号を選択して生成する
請求項5に記載の同期信号生成装置。The pixel clock signal generation circuit includes:
By combining the frequency division ratios indicated by the first frequency division ratio instruction signal, the second frequency division ratio instruction signal, and the third frequency division ratio instruction signal, they are mutually used for display display for the computer. The synchronization signal generation device according to claim 5 , wherein one of the plurality of pixel clock signals having different frequencies is selected and generated.
請求項5に記載の同期信号生成装置。The synchronization signal generation device according to claim 5 , wherein the reference clock signal is a clock signal generated inside a computer.
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