JP2623973B2 - Video processing device - Google Patents
Video processing deviceInfo
- Publication number
- JP2623973B2 JP2623973B2 JP4504059A JP50405992A JP2623973B2 JP 2623973 B2 JP2623973 B2 JP 2623973B2 JP 4504059 A JP4504059 A JP 4504059A JP 50405992 A JP50405992 A JP 50405992A JP 2623973 B2 JP2623973 B2 JP 2623973B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- video
- vertical
- storage unit
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【発明の詳細な説明】 技術分野 この発明は映像を垂直方向に拡大または縮小する映像
処理装置に関し、特に映像データが格納される映像メモ
リに対する書き込み或いは読み出しの際の垂直方向のア
ドレス制御により映像の拡大・縮小を行う映像処理装置
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video processing apparatus for enlarging or reducing a video in a vertical direction, and more particularly, to a video processing apparatus for writing or reading a video memory for storing video data by controlling an address in a vertical direction. The present invention relates to a video processing device that performs enlargement / reduction.
背景技術 この発明は、複合映像信号CS中の輝度信号を映像メモ
リに映像データとして一旦書き込んだ後、これを再び読
み出してモニタに表示することを前提とする。そして、
映像メモリへの映像データの書き込み及び読み出しの際
のアドレス制御を行うことで、映像の垂直方向の拡大、
縮小を達成する。BACKGROUND ART The present invention is based on the premise that a luminance signal in a composite video signal CS is once written as video data in a video memory, and then read out again and displayed on a monitor. And
By performing address control when writing and reading video data to and from the video memory,
Achieve reduction.
第1図は従来の映像処理装置を示すブロック図であ
る。PLL(フェーズ・ロック・ループ)回路9は、映像
メモリ7の垂直方向のアドレスをインクリメントするた
めのラインクロック信号を発生する回路である。PLL回
路9内の位相比較器1の基準入力端子1(a)には、複
合映像信号CSから分離抽出された垂直同期信号が入力さ
れる。位相比較器1から出力された信号はループフィル
タ2で電圧値に変換されVCO(電圧制御発振器)3に与
えられる。VCO3はその入力信号電圧に応じた周波数のク
ロック信号を発生し、そのクロック信号は分周器8で1/
Mに分周されて位相比較器1の位相比較入力端子1
(b)にフィードバックされる。この構成により、垂直
同期信号に位相同期した周期Txのラインクロック信号LC
Kを得ることができる(ただし、Tx=Tv/M;Tvは垂直同期
信号の周期)。FIG. 1 is a block diagram showing a conventional video processing device. The PLL (phase lock loop) circuit 9 is a circuit for generating a line clock signal for incrementing a vertical address of the video memory 7. A vertical synchronizing signal separated and extracted from the composite video signal CS is input to a reference input terminal 1 (a) of the phase comparator 1 in the PLL circuit 9. The signal output from the phase comparator 1 is converted into a voltage value by a loop filter 2 and applied to a VCO (voltage controlled oscillator) 3. The VCO 3 generates a clock signal having a frequency corresponding to the input signal voltage.
Divided by M, phase comparison input terminal 1 of phase comparator 1
This is fed back to (b). With this configuration, the line clock signal LC having the period Tx synchronized with the vertical synchronization signal
K can be obtained (however, Tx = Tv / M; Tv is the period of the vertical synchronization signal).
この従来の映像処理装置では、分周器8の分周比M値
を数十から数千までのロックレンジ(ロック状態の周波
数の上限、下限周波数可変幅)にすることにより垂直方
向の拡大、縮小を実現している。しかし、一般的にはPL
L回路を使用した場合は、ロックレンジの範囲は高々10
倍程度のレンジに設定する方が安定しており、更に現在
の技術水準ではできるかぎりロックレンジを狭めること
により安定したPLL回路の構築が望まれている。In this conventional video processing apparatus, the dividing ratio M of the frequency divider 8 is set to a lock range (upper limit and lower limit frequency variable of the frequency of the lock state) from several tens to several thousands, so that the enlargement in the vertical direction can be achieved. The reduction has been achieved. But in general PL
When the L circuit is used, the lock range is at most 10
It is more stable to set the range to about twice, and it is desired in the current state of the art to construct a stable PLL circuit by narrowing the lock range as much as possible.
第2図は、第1図に示した従来装置における映像揺れ
現象を示した図である。モニタ11内に映像表示領域12が
表示され、映像表示領域12の下部を垂直方向に拡大又は
縮小した場合に発生する垂直方向の映像揺れ状態13を示
す。FIG. 2 is a diagram showing the image fluctuation phenomenon in the conventional device shown in FIG. An image display area 12 is displayed on the monitor 11, and a vertical image fluctuation state 13 that occurs when the lower portion of the image display area 12 is enlarged or reduced in the vertical direction.
第3図は、同じく従来装置における映像チラツキ現象
を示した図である。映像メモリ部7に与えられるライン
クロック信号の位相揺れによるジッタ(一定周波数に乗
ってしまう周波数性の雑音)のために、映像メモリ7に
対する垂直方向のライン跳び越し現象が生じ、モニタ上
に横線状の映像チラツキ14が現れる。FIG. 3 is a diagram showing a video flicker phenomenon in the conventional device. Due to the jitter (frequency noise that goes on a certain frequency) due to the phase fluctuation of the line clock signal applied to the video memory unit 7, a vertical line jump phenomenon occurs in the video memory 7 and a horizontal line appears on the monitor. The video flicker 14 appears.
第4図および第5図は、それぞれ映像メモリ内のライ
ンデータと、水平同期信号およびラインクロック信号と
の関係を示す図である。ラインクロック信号19の矢印は
映像メモリ7の垂直アドレスのインクリメントのタイミ
ングを示し、水平同期信号18の矢印はラインクロック19
によりインクリメントされた垂直アドレス(ライン位
置)を確定させるタインミングを示している。ここで
は、映像メモリ7からライン15、16、17が出力されるも
のとして説明する。第4図では、水平同期信号18の矢印
の後のラインクロック19の矢印のタイミングで垂直アド
レスが1ライン分だけインクリメントされ、次の水平同
期信号18の矢印でそのアドレスが確定するため、ライン
15、16、17が順次表示される。しかし、第5図では、水
平同期信号18の最初の矢印と2番目の矢印との間に、ラ
インクロック信号19の矢印が2回入っている。したがっ
て、水平同期信号18の2番目の矢印による垂直アドレス
の確定の前で、垂直アドレスのインクリメントが2回行
われることになる。このため、本来は第4図に示すライ
ン16の読み出しが行われるべきタイミングにおいて、ラ
イン17が読み出されることになり、ライン16の表示が省
かれてしまう。このように、ラインクロック信号19のジ
ッタがあると、第4図の状態と第5図の状態とが繰り返
し表示され、第3図のような映像チラツキ14が発生す
る。FIGS. 4 and 5 are diagrams showing the relationship between the line data in the video memory, the horizontal synchronizing signal and the line clock signal, respectively. The arrow of the line clock signal 19 indicates the timing of increment of the vertical address of the video memory 7, and the arrow of the horizontal synchronization signal 18 indicates the line clock 19.
Indicates the timing for determining the incremented vertical address (line position). Here, the description will be made on the assumption that the lines 15, 16, 17 are output from the video memory 7. In FIG. 4, the vertical address is incremented by one line at the timing of the arrow of the line clock 19 after the arrow of the horizontal synchronization signal 18, and the address is determined by the arrow of the next horizontal synchronization signal 18.
15, 16, 17 are displayed sequentially. However, in FIG. 5, the arrow of the line clock signal 19 is inserted twice between the first arrow and the second arrow of the horizontal synchronization signal 18. Therefore, before the vertical address is determined by the second arrow of the horizontal synchronization signal 18, the vertical address is incremented twice. For this reason, the line 17 is read at the timing at which the reading of the line 16 shown in FIG. 4 should be performed, and the display of the line 16 is omitted. As described above, when there is a jitter in the line clock signal 19, the state shown in FIG. 4 and the state shown in FIG. 5 are repeatedly displayed, and an image flicker 14 as shown in FIG. 3 occurs.
この従来装置では、PLL回路9の基準入力端子1
(a)に数10ヘルツ(Hz)という遅い周波数の垂直同期
信号が用いられ、更に、一般的には分周器8の分周値M
の設定幅を数十から数千として、分周器8のロックレン
ジを広くとるため、ループフィルタ2の定数設計が容易
ではなく、大きなジッタがラインクロック信号に現れ
る。その結果、映像メモリに対する垂直アドレスの飛び
越しが行なわれたり、行なわれなかったりする箇所が生
じ、横線状による映像チラツキ現象として醜い画面とな
ってしまう。ジッタを計算式から正確に求めるには諸々
の複雑な条件のために一般的には困難であるので、実測
値したところ、ジッタは、5〜10[μS]値が観測され
た。In this conventional device, the reference input terminal 1 of the PLL circuit 9 is
(A) uses a vertical synchronizing signal having a frequency as slow as several tens of hertz (Hz).
Is set to several tens to several thousands, and the lock range of the frequency divider 8 is widened, so that the constant design of the loop filter 2 is not easy, and large jitter appears in the line clock signal. As a result, there are places where vertical addresses are skipped over the video memory or not, resulting in an ugly screen as a video flicker phenomenon due to horizontal lines. Since it is generally difficult to accurately determine the jitter from the calculation formula due to various complicated conditions, when the actual measurement value is obtained, a value of 5 to 10 [μS] was observed for the jitter.
また、映像の拡大操作あるいは縮小操作をするための
分周比M値の変更を行うたびに、PLL回路9のダンピン
グファクタζ(制動係数)に基づく振動により、垂直方
向に伸び縮みが繰り返される。つまり、PLL回路9のア
クイジションタイム(周波数差がロックするまでの時
間)の間、垂直方向の映像揺れ減少として醜い画面とな
ってしまう。Also, every time the frequency division ratio M for changing the image is enlarged or reduced, the expansion and contraction in the vertical direction are repeated by the vibration based on the damping factor ζ (braking coefficient) of the PLL circuit 9. In other words, during the acquisition time of the PLL circuit 9 (the time until the frequency difference locks), an image becomes ugly as the vertical image fluctuation decreases.
以下に垂直方向の映像揺れ現象の原因となるアクイジ
ションタイムを求める計算式を示す。The following is a calculation formula for obtaining an acquisition time which causes a vertical image fluctuation phenomenon.
VCO3の制御電圧幅をVd[V]とすると、位相比較器1の
利得定数kΦは、 kΦ=(Vd/2)/2π[V/rad] …(数1) VCO3の制御電圧幅をFd[Hz]とすると、VCO3の変換利得
KVは、 Kv=Fd・2π/Vd[rad/V・s] …(数2) ループゲインKは、 K=KΦ・KV …(数3) で表すことができ、アクティブフィルタの場合、τ1=
C・R1,SQRT=SQUARE ROOT(√)とすると、自然角周波
数ωnは、 ωn=SQRT(K/τ1) …(数4) となる。Assuming that the control voltage width of the VCO 3 is Vd [V], the gain constant kΦ of the phase comparator 1 is kΦ = (Vd / 2) / 2π [V / rad] (Equation 1) The control voltage width of the VCO 3 is Fd [ Hz], the conversion gain of VCO3
KV is represented by Kv = Fd · 2π / Vd [rad / V · s] (Equation 2) The loop gain K can be expressed by K = KΦ · KV (Equation 3), and in the case of an active filter, τ1 =
If C · R1, SQRT = SQUARE ROOT (√), the natural angular frequency ωn is as follows: ωn = SQRT (K / τ1) (Equation 4)
一方、一般的なζ=0.7を選んだ場合、ωn・t=4.5
程度となる。On the other hand, when a general ζ = 0.7 is selected, ωn · t = 4.5
About.
したがって、アクイジションタイムをtとする自然角周
波数ωnは、 ωn=4.5/t …(数5) となる。Therefore, the natural angular frequency ωn where the acquisition time is t is: ωn = 4.5 / t (Equation 5)
そこで、(数5)を(数4)に代入すると、アクイジ
ションタイムtは t=SQRT(20・τ1/K) …(数6) となり、アクイジションタイムtは、ループゲインKの
影響を直接受けることが判る。したがって、ループゲイ
ンK内のVdを一定とした場合、VCO3の出力周波数幅Fdに
よりアクイジションタイムtは大きく影響を受ける。Therefore, when (Equation 5) is substituted into (Equation 4), the acquisition time t becomes t = SQRT (20 · τ1 / K) (Equation 6), and the acquisition time t is directly affected by the loop gain K. I understand. Therefore, when Vd in the loop gain K is constant, the acquisition time t is greatly affected by the output frequency width Fd of the VCO3.
発明の開示 本発明の目的は、PLL回路のジッタとPLL回路のアクイ
ジションタイムを最小限にとどめ、映像チラツキや映像
揺れ現象を取り除くところにある。DISCLOSURE OF THE INVENTION An object of the present invention is to minimize the jitter of a PLL circuit and the acquisition time of a PLL circuit, and to eliminate the image flicker and the image fluctuation phenomenon.
この目的を達成するために本発明の映像処理装置は、
複合映像信号における輝度信号を記憶させるための映像
メモリを備えており、映像の垂直方向の拡大・縮小を行
う映像処理装置において、複合映像信号の水平同期信号
を入力信号とし、この水平同期信号に位相同期した信号
を出力するPLL回路と、このPLL回路の出力信号を1/N2に
分周する分周器とを備え、分周器の出力信号は映像メモ
リにその垂直アドレスを歩進させるラインクロックとし
て入力され、PLL回路内の内部分周器の分周値N1は外部
からの指令により変更可能となっており、分周器の分周
値N2は、複合映像信号の垂直同期信号1周期内の水平同
期信号数に設定されており、分周器の入力信号となって
いるPLL回路の出力信号は、水平同期信号の周期の1/N1
の周期となっている。In order to achieve this object, the video processing device of the present invention comprises:
A video memory for storing a luminance signal in a composite video signal is provided.In a video processing device for vertically enlarging / reducing a video, a horizontal synchronization signal of the composite video signal is used as an input signal, and A PLL circuit that outputs a phase-synchronized signal and a frequency divider that divides the output signal of the PLL circuit by 1 / N2 are provided. The output signal of the frequency divider is a line that advances the vertical address to a video memory. It is input as a clock, and the dividing value N1 of the internal divider in the PLL circuit can be changed by an external command. The dividing value N2 of the divider is one cycle of the vertical synchronizing signal of the composite video signal. Is set to the number of horizontal synchronization signals in the PLL circuit, and the output signal of the PLL circuit which is the input signal of the frequency divider is 1 / N1 of the period of the horizontal synchronization signal.
Cycle.
PLL回路の入力信号として、映像信号の垂直同期信号
に代えて、周波数の高い水平同期信号を用いているの
で、PLL回路のジッタおよびアクイジションタイムtを
小さくすることができる。そのため、PLL回路内の内部
分周器の分周値N1を変えて映像メモリに与えるラインク
ロック信号の周波数を変化させ、これによって映像の拡
大または縮小を行った際にも映像チラツキや映像揺れ現
象が生じにくい。Since a high frequency horizontal synchronizing signal is used instead of the vertical synchronizing signal of the video signal as the input signal of the PLL circuit, the jitter and the acquisition time t of the PLL circuit can be reduced. Therefore, the frequency of the line clock signal given to the video memory is changed by changing the frequency division value N1 of the internal divider in the PLL circuit, and this causes video flickering and image fluctuation even when the video is enlarged or reduced. Is unlikely to occur.
図面の簡単な説明 第1図は従来の映像処理装置を示すブロック図。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a conventional video processing device.
第2図は第1図の従来装置による映像揺れ現象を示し
た図。FIG. 2 is a diagram showing an image fluctuation phenomenon by the conventional device of FIG.
第3図は第1図の従来装置による映像チラツキ現象を
示した図。FIG. 3 is a diagram showing an image flickering phenomenon by the conventional device of FIG.
第4図および第5図はそれぞれ従来装置における映像
メモリ内のラインデータと水平同期信号およびラインク
ロックとの関係を示す図。FIGS. 4 and 5 are diagrams showing the relationship between line data in a video memory, a horizontal synchronizing signal, and a line clock in a conventional device, respectively.
第6図は本発明の一実施例である映像処理装置を示す
ブロック図。FIG. 6 is a block diagram showing a video processing apparatus according to one embodiment of the present invention.
第7A図、第7B図および第7C図は、それぞれ、本実施例
の動作を示すタイミングチャート。7A, 7B and 7C are timing charts each showing the operation of the present embodiment.
第8図は映像の拡大および縮小を説明するための図。 FIG. 8 is a view for explaining enlargement and reduction of an image.
発明を実施するための最良の形態 第6図において、同期信号分離器61は、複合映像信号
CSから垂直同期信号VSと水平同期信号HSとを分離する回
路である。PLL回路62は、位相比較器63、ループフィル
タであるローパスフィルタ(LPF)64、電圧制御発振器
(VCO)65および分周器66で構成されている。位相比較
器63の基準入力端子63aには同期信号分離器61からの水
平同期信号HSが、また、位相比較入力部63bには分周器6
6からの信号がそれぞれ入力される。位相比較器63の出
力信号はローパスフィルタ64を介して電圧制御発振器65
に入力される。電圧制御発振器65では入力電圧に応じた
周波数のクロック信号CKを出力する。このクロック信号
CKはPLL回路62としての出力信号であると共に、内部の
分周器66にも与えられ、そこで1/N1に分周されて位相比
較器63にフィードバックされる。分周器66は、分周値N1
を記憶するN1記憶部66-1を備えている。分周値N1の値
は、パソコン74等の外部装置からの指令によりN1記憶部
66-1の内容を変更することで任意に設定できる。BEST MODE FOR CARRYING OUT THE INVENTION In FIG. 6, a synchronizing signal separator 61
This is a circuit for separating the vertical synchronization signal VS and the horizontal synchronization signal HS from CS. The PLL circuit 62 includes a phase comparator 63, a low-pass filter (LPF) 64 as a loop filter, a voltage controlled oscillator (VCO) 65, and a frequency divider 66. The reference input terminal 63a of the phase comparator 63 receives the horizontal synchronizing signal HS from the synchronizing signal separator 61.
Signals from 6 are input. The output signal of the phase comparator 63 is passed through a low-pass filter 64 to a voltage-controlled oscillator 65.
Is input to The voltage control oscillator 65 outputs a clock signal CK having a frequency according to the input voltage. This clock signal
CK is an output signal from the PLL circuit 62 and is also supplied to an internal frequency divider 66, where the frequency is divided by 1 / N1 and fed back to the phase comparator 63. The divider 66 has a division value N1
Is provided with an N1 storage unit 66-1. The value of the frequency division value N1 is stored in the N1 storage unit according to a command from an external device such as a personal computer 74.
It can be set arbitrarily by changing the contents of 66-1.
分周器67は、PLL回路62の出力信号を1/N2に分周する
回路である。この分周器67も分周器66と同様に分周値N2
を記憶するN2記憶部67-1を備えている。The frequency divider 67 is a circuit that divides the output signal of the PLL circuit 62 into 1 / N2. This frequency divider 67 has a frequency division value N2 similarly to the frequency divider 66.
Is provided.
映像メモリ70は、垂直アドレスカウンタ71と、垂直ア
ドレス記憶部72と映像記憶部73を備えている。映像記憶
部73は複合映像信号CS内の輝度信号をディジタルデータ
として記憶するものであり、ここではいわゆるVRAM(ビ
デオランダムアクセスメモリ)が用いられている。垂直
アドレスカウンタ71は、分周器67からの信号(以下この
信号をラインクロック信号LCKと呼ぶ)を計数するカウ
ンタであり、同期信号分離器61からの垂直同期信号VSに
よってリセットされる。垂直アドレス記憶部72は垂直ア
ドレスカウンタ71が出力する計数値を入力して同期信号
分離器61からの水平同期信号HSの入力タイミングで、そ
の係数値を保持する。垂直アドレス記憶部72の出力値
は、映像記憶部73に対する垂直アドレス信号となる。The video memory 70 includes a vertical address counter 71, a vertical address storage unit 72, and a video storage unit 73. The video storage unit 73 stores the luminance signal in the composite video signal CS as digital data, and here a so-called VRAM (video random access memory) is used. The vertical address counter 71 is a counter that counts a signal from the frequency divider 67 (hereinafter, this signal is referred to as a line clock signal LCK), and is reset by a vertical synchronization signal VS from the synchronization signal separator 61. The vertical address storage unit 72 receives the count value output from the vertical address counter 71 and holds the coefficient value at the input timing of the horizontal synchronization signal HS from the synchronization signal separator 61. The output value of the vertical address storage unit 72 becomes a vertical address signal for the video storage unit 73.
次にこのように構成された映像処理回路の動作を説明
する。Next, the operation of the video processing circuit thus configured will be described.
まず、複合映像信号CSが同期信号分離器61に入力さ
れ、ここで同期分離された水平同期信号HSがPLL回路62
内の位相比較器63の基準入力端子63aに入力される。こ
のとき、同じく同期信号分離器61で分離された垂直同期
信号VSは、映像メモリ70内の垂直アドレスカウンタ71お
よび垂直アドレス記憶部72をリセットする。First, the composite video signal CS is input to the synchronization signal separator 61, where the horizontally separated synchronization signal HS is separated by the PLL circuit 62.
Is input to the reference input terminal 63a of the phase comparator 63. At this time, the vertical synchronization signal VS also separated by the synchronization signal separator 61 resets the vertical address counter 71 and the vertical address storage unit 72 in the video memory 70.
PLL回路62では、電圧制御発振器65が出力するクロッ
ク信号CKが分周器66に入力される。分周器66は、クロッ
ク信号CKが入力される度に、内部カウンタをカウントア
ップし、その値がN1に達するとキャリー出力信号が発生
して位相比較器63の位相比較入力端子63bへ送られる。
位相比較器63は、入力端子63aおよび63bにそれぞれ入力
される2つの入力信号の位相差を求め、その位相差がロ
ーパスフィルタ64に送られて、電圧変換される。電圧制
御発振器65ではその変換された電圧に応じて出力するク
ロック信号CKの周波数が変化する。この変化は、基準入
力端子63aの入力信号と位相比較入力部63bの入力信号と
の位相差が極小なるように進み、位相差が零となったと
ころで安定状態すなわちロック状態となる。このように
して、ロック状態となったPLL回路62から出力されるク
ロック信号CKは、分周器67で1/N2に分周されてラインク
ロック信号LCKとなり、このラインクロック信号LCKは水
平同期信号HSに無関係に垂直アドレスカウンタ71をイン
クリメントする。垂直アドレスカウン71のカウント値は
常時垂直アドレス記憶部72に与えられるが、垂直アドレ
ス記憶部72は水平同期信号HSのタイミングでこれを保持
し、垂直アドレス信号として映像記憶部73に与える。な
お、N2の値は、垂直同期信号VSの1周期中の水平同期信
号HSの数に設定してある。In the PLL circuit 62, the clock signal CK output from the voltage controlled oscillator 65 is input to the frequency divider 66. The frequency divider 66 counts up the internal counter every time the clock signal CK is input. When the value reaches N1, a carry output signal is generated and sent to the phase comparison input terminal 63b of the phase comparator 63. .
The phase comparator 63 obtains a phase difference between two input signals input to the input terminals 63a and 63b, and the phase difference is sent to the low-pass filter 64 to be converted into a voltage. In the voltage controlled oscillator 65, the frequency of the clock signal CK to be output changes according to the converted voltage. This change proceeds so that the phase difference between the input signal of the reference input terminal 63a and the input signal of the phase comparison input unit 63b is minimized. When the phase difference becomes zero, a stable state, that is, a locked state is established. In this way, the clock signal CK output from the PLL circuit 62 in the locked state is divided by the frequency divider 67 into 1 / N2 to become a line clock signal LCK, and this line clock signal LCK is a horizontal synchronization signal. The vertical address counter 71 is incremented regardless of the HS. The count value of the vertical address count 71 is always given to the vertical address storage unit 72. The vertical address storage unit 72 holds this at the timing of the horizontal synchronization signal HS and gives it to the video storage unit 73 as a vertical address signal. Note that the value of N2 is set to the number of horizontal synchronization signals HS in one cycle of the vertical synchronization signal VS.
第7A図〜第7C図は、本実施例の動作をさらに詳しく説
明するためのタイミングチャートである。第7A図におい
て、(a)(b)(c)はそれぞれ、垂直同期信号VS、
水平同期信号HS、ラインクロック信号LCKを示す。第7B
図(a)は第7A図(b)を時間的に拡張して示した水平
同期信号HSであり、同時(b)はそれに対応するVCO出
力信号(クロック信号CK)を示す。第7C図(a)(b)
は、第7B図(a)(b)をさらに拡張表示したものであ
る。垂直同期信号VSの周期すなわち垂直同期期間をTv、
水平同期信号HSの周期すなわち水平同期期間をTh、ライ
ンクロック信号LCKの周期をTx、VCO出力信号CKの周期を
Tiとすると、 Ti=Th/N1 …(数7) であり、これを変形して Th=Ti×N1 …(数8) となる。7A to 7C are timing charts for explaining the operation of the present embodiment in more detail. In FIG. 7A, (a), (b), and (c) are vertical synchronizing signals VS,
The horizontal synchronization signal HS and the line clock signal LCK are shown. 7B
FIG. 7A shows a horizontal synchronizing signal HS obtained by expanding FIG. 7A in time, and FIG. 7B shows a corresponding VCO output signal (clock signal CK). Fig. 7C (a) (b)
Fig. 7B is an expanded display of Figs. 7A and 7B. The period of the vertical synchronization signal VS, that is, the vertical synchronization period is Tv,
The cycle of the horizontal synchronization signal HS, that is, the horizontal synchronization period is Th, the cycle of the line clock signal LCK is Tx, and the cycle of the VCO output signal CK is Th.
Assuming Ti, Ti = Th / N1 (Equation 7), which is transformed into Th = Ti × N1 (Equation 8).
また、ラインクロック信号LCKの周期Txは、 Tx=Ti×N2 …(数9) である。 The cycle Tx of the line clock signal LCK is Tx = Ti × N2 (Equation 9).
ところで、N2の値は垂直同期信号VSの1周期中の水平
同期信号HSの数に設定しているので、 Tv=Th×N2 …(数10) が成り立っている。そこで、(数8)を(数10)に代入
すると、 Tv=Ti×N1×N2 …(数11) となり、この(数11)にさらに(数9)を代入してTxに
ついて変形すると、 Tx=Tv/N1 …(数12) となる。By the way, since the value of N2 is set to the number of horizontal synchronizing signals HS in one cycle of the vertical synchronizing signal VS, Tv = Th × N2 (Equation 10) holds. Therefore, when (Equation 8) is substituted into (Equation 10), Tv = Ti × N1 × N2 (Equation 11) is obtained. By substituting (Equation 9) into (Equation 11) and transforming Tx, Tx = Tv / N1 (Equation 12)
この(数12)から、垂直同期信号VSをPLL回路の基準
入力信号とする従来の映像処理装置のPLL回路内分周器
の分周値Mと本実施例の分周器66の分周値N1とが、ライ
ンクロック信号LCKの周期との関係において同じ意義を
有することがわかる。すなわち、ラインクロック信号LC
Kを水平同期信号HSとは無関係に変化させることがで
き、これにより映像の拡大または縮小を行うことができ
る。From this (Equation 12), the frequency dividing value M of the frequency divider in the PLL circuit of the conventional video processing device using the vertical synchronization signal VS as the reference input signal of the PLL circuit and the frequency dividing value of the frequency divider 66 of the present embodiment. It can be seen that N1 has the same significance in relation to the cycle of the line clock signal LCK. That is, the line clock signal LC
K can be changed independently of the horizontal synchronizing signal HS, so that the image can be enlarged or reduced.
第8図は、映像の拡大および縮小を説明するための図
である。初めに、映像記憶部73に書き込まれているデー
タを読み出す場合について説明する。ここで同図(a)
は映像記憶部73の映像データの内容を示しているものと
する。例えば、ラインクロック信号LCKの周波数が水平
同期信号HSの2倍になるようにN1を設定すると、映像記
憶部73の垂直方向の映像データを1ラインおきに読み出
すことになる。このため、同図(b)に示すように、垂
直方向に1ラインずつ間引きされた映像データが得ら
れ、これにより垂直方向に1/2に縮小された映像が得ら
れる。FIG. 8 is a diagram for explaining enlargement and reduction of an image. First, a case where data written in the video storage unit 73 is read will be described. Here, FIG.
Indicates the content of the video data in the video storage unit 73. For example, if N1 is set so that the frequency of the line clock signal LCK is twice the frequency of the horizontal synchronization signal HS, the video data in the vertical direction of the video storage unit 73 is read out every other line. For this reason, as shown in FIG. 3B, video data thinned out line by line in the vertical direction is obtained, thereby obtaining a video reduced in half in the vertical direction.
また、2倍に拡大された映像を得るには、ラインクロ
ック信号LCKの周波数が水平同期信号HSの1/2になるよう
に設定すると、垂直方向に隣接して同一の映像データが
得られ、これにより垂直方向に2倍に拡大された映像が
得られる。この場合は上記とは反対に、同図(b)が映
像記憶部73の映像データの内容で、同図(a)が読み出
された映像となる。In order to obtain a double-enlarged video, if the frequency of the line clock signal LCK is set to be half of the horizontal synchronization signal HS, the same video data is obtained adjacently in the vertical direction. As a result, an image enlarged twice in the vertical direction is obtained. In this case, contrary to the above, FIG. 13B shows the content of the video data in the video storage unit 73, and FIG. 14A shows the read video.
また、同図(a)が映像信号の内容を示した場合であ
って、映像を垂直方向に1/2に縮小して映像記憶部73に
書き込む場合には、ラインクロック信号LCKの周波数を
水平同期信号HSの1/2倍になるように設定する。映像記
憶部73の垂直アドレスに1行おきに映像信号を書きこむ
ことにより、垂直方向の映像データが間引かれて、垂直
方向に1/2倍に縮小され、同図(b)に示されるような
映像データが映像記憶部73に書き込まれることになる。FIG. 9A shows the contents of the video signal. When the video is reduced to half in the vertical direction and written to the video storage unit 73, the frequency of the line clock signal LCK is set to the horizontal level. Set so as to be 1/2 times the synchronization signal HS. By writing the video signal at every other row in the vertical address of the video storage unit 73, the video data in the vertical direction is thinned out and reduced by a factor of 1/2 in the vertical direction, as shown in FIG. Such video data is written into the video storage unit 73.
映像の垂直方向の解像度を規定するラインクロック信
号LCKの周波数は、すでに述べたように、記憶部66-1に
記憶するN1値により任意に設定することができ、このた
め、映像の垂直方向の任意の拡大、縮小ができる。As described above, the frequency of the line clock signal LCK that defines the vertical resolution of the video can be arbitrarily set by the N1 value stored in the storage unit 66-1, as described above. Arbitrary enlargement and reduction are possible.
産業上の利用可能性 本発明によると、映像の拡大、縮小を任意に行うこと
ができる。しかも、映像メモリに与えるラインクロック
信号を作成するPLL回路の基準入力信号として、垂直同
期信号VSに対して高い周波数を持つ水平同期信号HSを用
いているので、PLL回路のループゲインKを大きくする
ことができる。したがってアクイジションタイムが従来
の1/SQRT(数百)と小さくなり、垂直方向の拡大縮小時
における垂直方向の映像揺れが生じにくくなる。また、
ロックレンジを従来同様に広げてもジッタが実測値で1
〜100[nS]と格段に小さくなる。したがって、ジッタ
による横線状による映像チラツキが除去できる。INDUSTRIAL APPLICABILITY According to the present invention, an image can be arbitrarily enlarged or reduced. In addition, since the horizontal synchronizing signal HS having a higher frequency than the vertical synchronizing signal VS is used as the reference input signal of the PLL circuit that creates the line clock signal to be applied to the video memory, the loop gain K of the PLL circuit is increased. be able to. Accordingly, the acquisition time is reduced to 1 / SQRT (several hundreds) of the conventional art, and vertical image fluctuation during vertical enlargement / reduction is less likely to occur. Also,
Even if the lock range is extended as before, the jitter is 1
It is much smaller, up to 100 [nS]. Therefore, image flicker due to horizontal lines due to jitter can be removed.
Claims (3)
るための映像メモリを備えており、映像の垂直方向の拡
大・縮小を行う映像処理装置において、 前記複合映像信号の水平同期信号を入力信号とし、該水
平同期信号に位相同期した信号を出力するPLL回路と、
このPLL回路の出力信号を1/N2に分周する分周器とを備
え、 前記分周器の出力信号は前記映像メモリにその垂直アド
レスを歩進させるラインクロックとして入力され、 前記PLL回路内の内部分周器の分周値N1は外部からの指
令により変更可能となっており、 前記分周器の分周値N2は、前記複合映像信号の垂直同期
信号1周期内の水平同期信号数に設定されており、 前記分周器の入力信号となっている前記PLL回路の出力
信号は、前記水平同期信号の周期の1/N1の周期となって
いることを特徴とする映像処理装置。A video memory for storing a luminance signal in a composite video signal, wherein the video processing apparatus performs enlargement / reduction of a video in a vertical direction. A horizontal synchronization signal of the composite video signal is used as an input signal. A PLL circuit that outputs a signal that is phase-synchronized with the horizontal synchronization signal,
A frequency divider for dividing the output signal of the PLL circuit by 1 / N2, wherein the output signal of the frequency divider is input to the video memory as a line clock for increasing the vertical address thereof, and The dividing value N1 of the inner divider can be changed by an external command. The dividing value N2 of the divider is the number of horizontal synchronizing signals in one cycle of the vertical synchronizing signal of the composite video signal. Wherein the output signal of the PLL circuit, which is an input signal of the frequency divider, has a cycle of 1 / N1 of the cycle of the horizontal synchronization signal.
分周値を記憶する記憶部を備えていることを特徴とする
請求項1に記載の映像処理装置。2. The video processing apparatus according to claim 1, wherein said internal divider includes a storage unit for storing a frequency division value based on an external command.
る映像記憶部と、前記分周器の出力信号によりインクリ
メントされる垂直アドレスカウンタと、この垂直アドレ
スカウンタの計数値を前記水平同期信号に同期して前記
映像記憶部のアドレスとして出力する垂直アドレス記憶
部とを備えていることを特徴とする請求項1に記載の映
像処理装置。3. The video memory includes: a video storage unit for storing the luminance signal; a vertical address counter incremented by an output signal of the frequency divider; and a count value of the vertical address counter as the horizontal synchronization signal. The video processing device according to claim 1, further comprising: a vertical address storage unit that outputs the address of the video storage unit in synchronization with the vertical address storage unit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4504059A JP2623973B2 (en) | 1991-01-29 | 1992-01-29 | Video processing device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP896791 | 1991-01-29 | ||
JP3-8967 | 1991-01-29 | ||
JP4504059A JP2623973B2 (en) | 1991-01-29 | 1992-01-29 | Video processing device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2623973B2 true JP2623973B2 (en) | 1997-06-25 |
Family
ID=26343601
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4504059A Expired - Fee Related JP2623973B2 (en) | 1991-01-29 | 1992-01-29 | Video processing device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2623973B2 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6153880A (en) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | Display and control device of character picture |
JPS6168294U (en) * | 1984-10-09 | 1986-05-10 |
-
1992
- 1992-01-29 JP JP4504059A patent/JP2623973B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6153880A (en) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | Display and control device of character picture |
JPS6168294U (en) * | 1984-10-09 | 1986-05-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5422678A (en) | Video processor for enlarging and contracting an image in a vertical direction | |
JP2718311B2 (en) | Time axis correction device | |
JP2942750B2 (en) | Method and apparatus for clock recovery in a digital display | |
JPS6277770A (en) | Sampling clock generating circuit for video signal | |
US5686968A (en) | Synchronizing signal generation circuit | |
JPH10319932A (en) | Display device | |
US7460113B2 (en) | Digital pixel clock generation circuit and method employing independent clock | |
JP2623973B2 (en) | Video processing device | |
JP2954043B2 (en) | OSD device | |
EP0522181B1 (en) | Apparatus for processing a signal | |
JP3911862B2 (en) | Pixel clock signal generation device and synchronization signal generation device | |
JPH0220183A (en) | Scanning line converting device | |
JP3838844B2 (en) | Reference signal generating apparatus and signal generating method thereof | |
JP3353372B2 (en) | Liquid crystal display | |
KR100194036B1 (en) | Timebase Correction Circuit of Video Equipment | |
JPS60201781A (en) | Display device | |
KR100266164B1 (en) | Method for emboding sync of divided picture and apparatus thereof | |
JP2713063B2 (en) | Digital image generation device | |
JPH0792929A (en) | Digital convergence circuit | |
JPH10301526A (en) | Pll circuit | |
JP4646637B2 (en) | Genlock device | |
JPH0635275Y2 (en) | Memory controller | |
JP2645039B2 (en) | Phase locked loop circuit | |
JPS6161755B2 (en) | ||
JPH0468669A (en) | Pll circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080411 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090411 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090411 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100411 Year of fee payment: 13 |
|
LAPS | Cancellation because of no payment of annual fees |