JP3901082B2 - Ａ／ｄ変換器制御装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器の制御装置に関する。
【０００２】
【従来の技術】
従来より、電磁弁や電磁式のアクチュエータには、例えばその動力源としてリニアソレノイドが設けられており、電磁弁の開度やアクチュエータの変位量を調整する際には、その変位量を検出し、その検出変位量が目標変位量となるようにフィードバック制御が行われる。この変位量はリニアソレノイドを流れる電流値に基づいて検出することができるため、リニアソレノイドの通電電流値を検出し、その通電電流値が目標変位量に応じた目標電流値となるようにフィードバック制御が行われるようになっている。
【０００３】
このような誘導性負荷に流れる電流をフィードバック制御する技術として、例えば特許文献１に示される制御装置が提案されている。この制御装置は、自動車に搭載された電磁弁に組み込まれたリニアソレノイド制御装置である。このリニアソレノイド制御装置において、制御ＣＰＵは例えばホストＣＰＵから入力される目標電流値とリニアソレノイドに実際に流れた実電流値（検出電流値）との偏差に基づき、リニアソレノイドをデューティ駆動するためのデューティ比を算出するフィードバック演算を実行する。ＰＷＭ信号出力回路は、制御ＣＰＵによって算出されたデューティ比に対応したＰＷＭ信号を所定の一定周期にて出力することで、スイッチング素子をデューティ駆動することによりリニアソレノイドを通電駆動する。また、リニアソレノイドの通電経路に設けられた電流検出用抵抗の両端電圧はＡ／Ｄ変換器にてＡ／Ｄ変換され、リニアソレノイドに流れた電流を表す検出電流値として、Ａ／Ｄデータ受渡用ＲＡＭに入力される。制御ＣＰＵはＰＷＭ信号出力回路から出力されるＰＷＭ信号の一定周期よりも短い周期毎にＡ／Ｄ変換器を起動させる。そして、制御ＣＰＵは、Ａ／Ｄデータ受渡用ＲＡＭからＰＷＭ信号のｍ周期時間（ｍは整数）分の複数の検出電流値を取り込み、該取り込んだ検出電流値を算術平均することにより、ｍ周期時間内の平均電流値を算出する。この後、制御ＣＰＵは、前記ＰＷＭ信号の一定周期よりも長い所定周期毎に平均電流値と目標電流値とに基づきフィードバック演算を行い、ＰＷＭ信号用のデューティ比を算出する。そして、このように算出された最新のデューティ比がＰＷＭ信号出力回路の各出力周期に反映されてそのデューティ比に応じたＰＷＭ信号が出力され、リニアソレノイドが通電駆動されることとなる。
【０００４】
【特許文献１】
特開平１１−３０８１０７号公報
【０００５】
【発明が解決しようとする課題】
特許文献１の制御方法において、リニアソレノイドの制御精度を向上させるためには、正確な平均電流値を得ることが必要となり、そのためには、検出電流値のＡ／Ｄ変換の周期を均一にする、すなわち、制御ＣＰＵによるＡ／Ｄ変換器の起動周期を均一にすることが必要とされる。制御ＣＰＵはＡ／Ｄ変換完了に伴ってＡ／Ｄ変換器から出力される割込信号に基づいて、Ａ／Ｄ変換された検出電流値のＡ／Ｄデータ受渡用ＲＡＭへの取り込み処理、及び複数の検出電流値に基づく平均電流値の算出処理等のＡ／Ｄ割込処理を実行する。このＡ／Ｄ割込処理の後、制御ＣＰＵは、前回の起動時刻に対して、Ａ／Ｄ変換の周期時間を加えることにより次回のＡ／Ｄ変換器の起動時刻を設定する。ここで、制御ＣＰＵはリニアソレノイドの制御以外の他の優先度の高い割込制御を実行するものとする。すると、例えば、制御ＣＰＵによるＡ／Ｄ割込処理の実行中に、他の優先度の高い割込制御のための割込が発生すると、制御ＣＰＵはＡ／Ｄ割込処理を途中で中断する。そして、制御ＣＰＵは、その優先度の高い割込処理を実行した後、前記中断したＡ／Ｄ割込処理を再実行してそれが完了すると、Ａ／Ｄ変換器の起動時刻の設定を行う。そのため、このように他の優先度の高い割込処理の割込が発生すると、Ａ／Ｄ変換器の起動時刻の設定時期がＡ／Ｄ変換周期の終端側に遅れることとなる。Ａ／Ｄ変換器の起動時刻の設定処理にも所定の時間を要するため、起動時刻の設定開始時期が前記Ａ／Ｄ変換周期の終端時期よりも前の時刻であったとしても、その設定終了時期が前記Ａ／Ｄ変換周期の終端時期よりも後の時刻となることがある。この場合には次回のＡ／Ｄ変換の起動時刻において制御ＣＰＵがＡ／Ｄ変換を起動することができず、Ａ／Ｄ変換周期の１周期分における検出電流値を取得することができなくなる。その結果、正確な平均電流値を得られなくなり、リニアソレノイドの制御精度が低下するという問題がある。
【０００６】
本発明は、こうした問題に鑑みてなされたものであり、その目的は、Ａ／Ｄ変換器を所定周期にて起動させることができるＡ／Ｄ変換器制御装置を提供することにある。
【０００７】
【課題を解決するための手段】
以下、上記目的を達成するための手段及びその作用効果について記載する。
請求項１に記載の発明は、入力信号を取り込んでデジタル値に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の変換完了に伴い、前記Ａ／Ｄ変換器の前回の起動時刻に所定の変換周期時間を加算して次回の起動時刻の設定処理を行うとともに、その設定された起動時刻となった時に前記Ａ／Ｄ変換器を起動させる制御部とを備え、前記Ａ／Ｄ変換器に所定の変換周期にてＡ／Ｄ変換を行わせるようにしたＡ／Ｄ変換器制御装置において、前記制御部は、前記設定処理の開始時刻が次回の起動時刻以降の時間であるときには前記Ａ／Ｄ変換器を強制的に起動させることを特徴とする。
【０００８】
Ａ／Ｄ変換器制御装置において、Ａ／Ｄ変換器の変換完了に伴う割込が発生しても、他の優先度の高い割込処理が発生すると、その優先度の高い割込処理が実行された後、起動時刻の設定処理が実行される。そのため、このように他の優先度の高い割込処理が発生すると、起動時刻の設定時期がＡ／Ｄ変換の変換周期の終端側に遅れることとなる。この設定処理の開始時刻が次回の起動時刻以降である場合には、その次回の起動時刻にてＡ／Ｄ変換器を起動することができず、Ａ／Ｄ変換の検出電流値の取りこぼしが発生することとなる。
【０００９】
この構成によれば、Ａ／Ｄ変換器の変換完了に伴う起動時刻の設定処理の開始時刻が次回の起動時刻以降の時間であるときにはＡ／Ｄ変換器を強制的に起動される。そのため、Ａ／Ｄ変換器をほぼ所定の変換周期にて連続して起動させることができ、Ａ／Ｄ変換の検出電流値のとりこぼしをなくすことができる。
【００１０】
請求項２に記載の発明は、請求項１に記載のＡ／Ｄ変換器制御装置において、前記制御部は、前記設定処理の開始時刻が次回の起動時刻よりも前の所定時間以内の時刻であるときには前記Ａ／Ｄ変換器を強制的に起動させることを特徴とする。
【００１１】
Ａ／Ｄ変換器の起動時刻の設定処理にも所定の時間を要するため、起動時刻の設定処理の開始時刻が変換周期の終端時期よりも前の時刻であったとしても、設定処理の終了が変換周期の終端時期よりも後の時刻となることがある。この場合にも次回の起動時刻にてＡ／Ｄ変換器を起動することができず、Ａ／Ｄ変換の検出電流値の取りこぼしが発生することとなる。
【００１２】
この構成によれば、Ａ／Ｄ変換器の変換完了に伴う起動時刻の設定処理の開始時刻が次回の起動時刻よりも前の所定時間以内の時刻であるときにはＡ／Ｄ変換器を強制的に起動させる。そのため、Ａ／Ｄ変換器をほぼ所定の変換周期にて連続して起動させることができ、Ａ／Ｄ変換の検出電流値のとりこぼしをなくすことができる。
【００１３】
請求項３に記載の発明のように、所定時間として少なくとも起動時間の設定処理に要する時間を含むようにしてもよい。
請求項４に記載の発明は、請求項１〜３のいずれかに記載のＡ／Ｄ変換器制御装置において、前記制御部は、前記Ａ／Ｄ変換器の強制起動が連続して所定回数以上行われたときには、前回の起動時期として現在時刻を設定することを特徴とする。
【００１４】
この構成によれば、Ａ／Ｄ変換器の強制起動が連続して所定回数以上行われると、Ａ／Ｄ変換の変換周期は本来の変換周期から大きくずれるおそれがある。この構成によれば、Ａ／Ｄ変換器の強制起動が連続して所定回数以上行われたときには、前回の起動時期として現在時刻が設定されるので、Ａ／Ｄ変換の変換周期を本来の変換周期にすることができるようになる。
【００１５】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１は、本発明が適用されたＡ／Ｄ変換器制御装置１０の構成を表すブロック図である。
【００１６】
本実施形態のＡ／Ｄ変換器制御装置１０は、自動車に搭載されたエンジンを目標状態に制御するために、エンジンに設けられたリニアソレノイド２４を通電制御するとともに、Ａ／Ｄ変換器２８の起動制御、及びエンジンの燃料噴射制御及び点火制御等の制御をも実施するものである。
【００１７】
Ａ／Ｄ変換器制御装置１０には制御ＩＣ１２が備えられている。この制御ＩＣ１２は、例えば変速機コントロール用のＣＰＵによって算出されたリニアソレノイド２４に流すべき電流を表すデータ（目標電流値）に従い、リニアソレノイド２４に流れる電流をフィードバック制御する。
【００１８】
制御ＩＣ１２は、制御ＣＰＵ１４とＰＷＭ信号出力回路１６とデータ受渡用ＲＡＭ１８とを備えている。制御ＣＰＵ１４は、リニアソレノイド２４をＰＷＭ信号にてデューティ駆動するための制御指令値としてのデューティ比を算出し、その検出結果をＰＷＭデータ（駆動データ）としてＰＷＭ信号出力回路１６に出力する。
【００１９】
ＰＷＭ信号出力回路１６は、制御ＣＰＵ１４からリニアソレノイド２４に対するＰＷＭデータを読み込み、リニアソレノイド２４をデューティ駆動するための制御信号としてのＰＷＭ信号ＳＧ１を生成する。
【００２０】
一方、制御対象となるリニアソレノイド２４は、バッテリの正極（電源電圧Ｖｂ）からバッテリの負極（グランド）に至る電源ライン中に配設されている。電源ラインにおけるリニアソレノイド２４の電源Ｖｂ側には、スイッチング手段としてのＦＥＴ２２が設けられている。このＦＥＴ２２のゲート端子にはＰＷＭ信号ＳＧ１が入力される。ＰＷＭ信号ＳＧ１がＨレベルであるときにＦＥＴ２２はオン状態となり、バッテリからリニアソレノイド２４への通電経路を通電させる。逆に、ＰＷＭ信号ＳＧ１がＬレベルであるときにＦＥＴ２２はオフ状態となり、リニアソレノイド２４の通電経路を遮断する。
【００２１】
また、リニアソレノイド２４のグランド側には、検出手段としての電流検出用抵抗２６が設けられている。つまり、所定の電位差を生じる電源ライン中に、誘導性負荷としてのリニアソレノイド２４およびスイッチング素子としてのＦＥＴ２２が直列に接続され、この直列回路に対し電流検出用抵抗２６が直列に接続されている。この抵抗２６は、リニアソレノイド２４に流れる電流を検出するためのものである。
【００２２】
電流検出用抵抗２６の両端はＡ／Ｄ変換器（Ａ／Ｄ変換手段）２８に接続されている。Ａ／Ｄ変換器２８は、制御ＣＰＵ１４から一定のＡ／Ｄ変換周期にて出力される起動信号ＫＳに基づいて起動される。Ａ／Ｄ変換器２８は、制御ＣＰＵ１４によって起動される毎に、リニアソレノイド２４に流れた電流を表す電流検出信号（電圧）を順に取り込んでデジタル値に変換し、Ａ／Ｄ変換が完了すると制御ＣＰＵ１４に対して割込信号ＷＳを出力する。
【００２３】
制御ＣＰＵ１４は、Ａ／Ｄ変換器２８から入力される割込信号ＷＳに基づいてＡ／Ｄ割込処理を実行する。このＡ／Ｄ割込処理では、Ａ／Ｄ変換器２８によって変換されたデジタル値をデータ受渡用ＲＡＭ１８に順次格納するとともに、データ受渡用ＲＡＭ１８に格納されたＰＷＭ信号ＳＧ１の１周期時間分に相当するデジタル値を平均することによりリニアソレノイド２４に流れる通電電流の平均電流値を算出する。また、制御ＣＰＵ１４はこの平均電流値の算出処理の後に、Ａ／Ｄ変換器２８の次回の起動時刻の設定処理を行う。更に、制御ＣＰＵ１４は、現在時刻Ｔｐが次回の遅延トリガ設定時刻Ｔｎ以上のときには、Ａ／Ｄ変換器２８を強制的に起動させるようになっている。
【００２４】
次に、Ａ／Ｄ変換器制御装置１０の作用を説明する。
図１に示されるように、制御ＣＰＵ１４での機能構成として、フィードバック（以下、Ｆ／Ｂ）演算部３０と、平均値算出部３２と、割込時間設定部３４とを有する。
【００２５】
平均値算出部３２は、Ａ／Ｄ変換器２８のＡ／Ｄ変換完了に伴う割込信号ＷＳに基づいて、Ａ／Ｄ変換器２８によって変換されたデジタル値をデータ受渡用ＲＡＭ１８に順次格納する。また、平均値算出部３２は、データ受渡用ＲＡＭ１８に格納されたＰＷＭ信号ＳＧ１の１周期時間分に相当するデジタル値を平均することによりリニアソレノイド２４に流れる平均電流値を算出する。
【００２６】
Ｆ／Ｂ演算部３０は、リニアソレノイド２４の目標電流値と平均値算出部３２によって算出された平均電流値とを入力し、この目標電流値と平均電流値とに基づいてリニアソレノイド２４の通電電流が目標電流値となるように制御するためのデューティ比を算出する。
【００２７】
割込時間設定部３４は、平均値算出部３２の平均電流値の算出後において、次回のＡ／Ｄ変換器２８の起動時期を設定する。
割込時間設定部３４での割込時間設定処理に関し、より詳しくは、図２に示すように、制御ＣＰＵ１４は、ステップ１１０で現在時刻Ｔｐを取り込む。
【００２８】
次のステップ１２０において、制御ＣＰＵ１４は前回の遅延トリガ設定時刻ＴｏにＡ／Ｄ変換周期Ａを加算することにより次回の遅延トリガ設定時刻Ｔｎを更新する。
【００２９】
この後、ステップ１３０において、制御ＣＰＵ１４は現在時刻Ｔｐが前回（ｎ回）の遅延トリガ設定時刻Ｔｏより大きいかどうかを判定する。現在時刻Ｔｐが前回の遅延トリガ設定時刻Ｔｏ以下であると判定すると（ステップ１３０：ＮＯ）、ステップ２００に移行する。
【００３０】
一方、現在時刻Ｔｐが前回の遅延トリガ設定時刻Ｔｏより大きいと判定すると（ステップ１３０：ＹＥＳ）、ステップ１４０に進む。ステップ１４０において、制御ＣＰＵ１４は現在時刻Ｔｐが次回（ｎ＋１回）の遅延トリガ設定時刻Ｔｎより小さいかどうかを判定する。現在時刻Ｔｐが次回の遅延トリガ設定時刻Ｔｎ以上であると判定すると（ステップ１４０：ＮＯ）、ステップ２００に移行する。
【００３１】
一方、現在時刻Ｔｐが次回の遅延トリガ設定時刻Ｔｎより小さいと判定すると（ステップ１４０：ＹＥＳ）、ステップ１５０に進む。
ステップ１５０において、制御ＣＰＵ１４は次回の遅延トリガ設定時刻ＴｒとしてＴｎを設定する。次に、制御ＣＰＵ１４はステップ１６０において、強制起動回数Ｍを０に設定し、続くステップ１７０において前回の遅延トリガ設定時刻ＴｏをＴｎに更新する。
【００３２】
そして、ステップ１８０において、時間が経過して前記ステップ１５０にて設定された遅延トリガ設定時刻Ｔｒになると、制御ＣＰＵ１４は遅延トリガを出力してＡ／Ｄ変換器２８を起動させる。
【００３３】
また、ステップ１３０においてＮＯと判定されたり、ステップ１４０においてＮＯと判定されると、変換周期が本来のＡ／Ｄ変換周期からずれていると考えられるため、ステップ２００において、制御ＣＰＵ１４はＡ／Ｄ変換器２８を強制的に起動する。そして、ステップ２１０では制御ＣＰＵ１４は強制起動回数Ｍをインクリメントする。
【００３４】
ステップ２１０に続くステップ２２０において、制御ＣＰＵ１４は強制起動回数Ｍが３より大きいかどうかを判定する。ここで、強制起動回数Ｍが３以下であると判定すると（ステップ２２０：ＮＯ）、処理はステップ２３０に進み、強制起動回数Ｍが３より大きいと判定すると（ステップ２２０：ＹＥＳ）、処理はステップ２４０に進む。
【００３５】
ステップ２３０では、制御ＣＰＵ１４は前回の遅延トリガ設定時刻ＴｏをＴｎに更新する。
ステップ２４０では、前回の遅延トリガ設定時刻Ｔｏを現在時刻Ｔｐに更新する。
【００３６】
この図２の処理を図式化したのが図３及び図４である。図３に示すように、ＰＷＭ信号出力回路１６のＰＷＭ信号ＳＧ１の出力周期において、Ａ／Ｄ変換器２８は所定のＡ／Ｄ変換周期にて起動される。
【００３７】
この詳細を図４に示す。Ａ／Ｄ変換器２８の変換完了に伴う割込信号ＷＳの入力された時刻が次回の遅延トリガ設定時刻Ｔｒより小さいと、次回の遅延トリガ設定時刻Ｔｒは前回の遅延トリガ設定時刻Ｔｏに対して変換周期Ａを加えた値に設定される。そして、時間が経過してその設定された起動時間になると、Ａ／Ｄ変換器２８が起動されてリニアソレノイド２４の通電電流のＡ／Ｄ変換が実行される。
【００３８】
また、図４に鎖線で示すように、Ａ／Ｄ変換器２８の変換完了に伴う割込信号ＷＳの入力された時刻が次回の遅延トリガ設定時刻Ｔｒ以上であると、制御ＣＰＵ１４によってＡ／Ｄ変換器２８は強制的に起動されてリニアソレノイド２４の通電電流のＡ／Ｄ変換が実行される。このとき、前回の遅延トリガ設定時刻ＴｏはＴｎに更新される。
【００３９】
さて、本実施の形態は、以下の効果がある。
・ 制御ＣＰＵ１４はＡ／Ｄ変換器２８の変換完了に伴うＡ／Ｄ変換器２８の起動時間の設定処理の開始時刻が次回の起動時刻以降の時間であるときにはＡ／Ｄ変換器を強制的に起動させるようにしている。そのため、Ａ／Ｄ変換器２８をほぼ所定の変換周期Ａにて連続して起動させることができ、Ａ／Ｄ変換の検出電流値のとりこぼしをなくすことができる。
【００４０】
・ 制御ＣＰＵ１４はＡ／Ｄ変換器２８の変換完了に伴う起動時刻の設定処理の開始時刻が次回の起動時刻よりも前の所定時間以内の時刻であるときにはＡ／Ｄ変換器２８を強制的に起動させる。そのため、Ａ／Ｄ変換器２８をほぼ所定の変換周期にて連続して起動させることができ、Ａ／Ｄ変換の検出電流値のとりこぼしをなくすことができる。
【００４１】
・ 制御ＣＰＵ１４はＡ／Ｄ変換器２８の強制起動が連続して所定回数以上行われたときには、前回の起動時期として現在時刻が設定されるので、Ａ／Ｄ変換の変換周期を本来の変換周期にすることができるようになる。
【００４２】
なお、実施の形態は、次のように変更してもよい。
・ 上記実施形態では、Ａ／Ｄ変換器２８の強制起動が連続して３回以上行われたときには、前回の起動時期として現在時刻を設定するようにしたが、この強制起動の回数は任意に設定してもよい。
【００４３】
・ 上記実施形態では、リニアソレノイド２４のフィードバック制御装置に具体化したが、これに限定されず、制御対象の動作状態を検出して目標値となるようにフィードバック制御を行うものに具体化することができる。
【００４４】
次に、上記各実施形態から把握できる他の技術的思想を、以下に記載する。
・ アナログ入力信号を取り込んでデジタル値に変換するＡ／Ｄ変換器の変換完了に伴い、前記Ａ／Ｄ変換器の前回の起動時刻に所定の変換周期時間を加算して次回の起動時刻を設定し、その設定された起動時刻となった時に前記Ａ／Ｄ変換器を起動させることにより、前記Ａ／Ｄ変換器に所定の変換周期にてＡ／Ｄ変換を行わせるようにしたＡ／Ｄ変換器制御方法において、前記次回の起動時刻の設定処理の開始時刻が次回の起動時刻以降の時間であるときには前記Ａ／Ｄ変換器を強制的に起動させるようにしたことを特徴とするＡ／Ｄ変換器制御方法。
【図面の簡単な説明】
【図１】本発明が適用されたＡ／Ｄ変換器制御装置の構成を表す機能ブロック図。
【図２】制御装置が実行する起動時間設定制御を示すフローチャート。
【図３】起動時間設定制御の実行タイミングを示す説明図。
【図４】起動時間設定制御の実行タイミングを示す説明図。
【符号の説明】
１０…Ａ／Ｄ変換器制御装置、１２…制御ＩＣ、１４…制御部としての制御ＣＰＵ、１６…ＰＷＭ信号出力回路、１８…データ受渡用ＲＡＭ、２４…リニアソレノイド、２６…電流検出用抵抗、２８…Ａ／Ｄ変換器、３０…フィードバック演算部、３２…平均値算出部、３４…割込時間設定部、Ａ…変換周期、Ｔｐ…現在時刻、ＷＳ…割込信号。
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器の制御装置に関する。
【０００２】
【従来の技術】
従来より、電磁弁や電磁式のアクチュエータには、例えばその動力源としてリニアソレノイドが設けられており、電磁弁の開度やアクチュエータの変位量を調整する際には、その変位量を検出し、その検出変位量が目標変位量となるようにフィードバック制御が行われる。この変位量はリニアソレノイドを流れる電流値に基づいて検出することができるため、リニアソレノイドの通電電流値を検出し、その通電電流値が目標変位量に応じた目標電流値となるようにフィードバック制御が行われるようになっている。
【０００３】
このような誘導性負荷に流れる電流をフィードバック制御する技術として、例えば特許文献１に示される制御装置が提案されている。この制御装置は、自動車に搭載された電磁弁に組み込まれたリニアソレノイド制御装置である。このリニアソレノイド制御装置において、制御ＣＰＵは例えばホストＣＰＵから入力される目標電流値とリニアソレノイドに実際に流れた実電流値（検出電流値）との偏差に基づき、リニアソレノイドをデューティ駆動するためのデューティ比を算出するフィードバック演算を実行する。ＰＷＭ信号出力回路は、制御ＣＰＵによって算出されたデューティ比に対応したＰＷＭ信号を所定の一定周期にて出力することで、スイッチング素子をデューティ駆動することによりリニアソレノイドを通電駆動する。また、リニアソレノイドの通電経路に設けられた電流検出用抵抗の両端電圧はＡ／Ｄ変換器にてＡ／Ｄ変換され、リニアソレノイドに流れた電流を表す検出電流値として、Ａ／Ｄデータ受渡用ＲＡＭに入力される。制御ＣＰＵはＰＷＭ信号出力回路から出力されるＰＷＭ信号の一定周期よりも短い周期毎にＡ／Ｄ変換器を起動させる。そして、制御ＣＰＵは、Ａ／Ｄデータ受渡用ＲＡＭからＰＷＭ信号のｍ周期時間（ｍは整数）分の複数の検出電流値を取り込み、該取り込んだ検出電流値を算術平均することにより、ｍ周期時間内の平均電流値を算出する。この後、制御ＣＰＵは、前記ＰＷＭ信号の一定周期よりも長い所定周期毎に平均電流値と目標電流値とに基づきフィードバック演算を行い、ＰＷＭ信号用のデューティ比を算出する。そして、このように算出された最新のデューティ比がＰＷＭ信号出力回路の各出力周期に反映されてそのデューティ比に応じたＰＷＭ信号が出力され、リニアソレノイドが通電駆動されることとなる。
【０００４】
【特許文献１】
特開平１１−３０８１０７号公報
【０００５】
【発明が解決しようとする課題】
特許文献１の制御方法において、リニアソレノイドの制御精度を向上させるためには、正確な平均電流値を得ることが必要となり、そのためには、検出電流値のＡ／Ｄ変換の周期を均一にする、すなわち、制御ＣＰＵによるＡ／Ｄ変換器の起動周期を均一にすることが必要とされる。制御ＣＰＵはＡ／Ｄ変換完了に伴ってＡ／Ｄ変換器から出力される割込信号に基づいて、Ａ／Ｄ変換された検出電流値のＡ／Ｄデータ受渡用ＲＡＭへの取り込み処理、及び複数の検出電流値に基づく平均電流値の算出処理等のＡ／Ｄ割込処理を実行する。このＡ／Ｄ割込処理の後、制御ＣＰＵは、前回の起動時刻に対して、Ａ／Ｄ変換の周期時間を加えることにより次回のＡ／Ｄ変換器の起動時刻を設定する。ここで、制御ＣＰＵはリニアソレノイドの制御以外の他の優先度の高い割込制御を実行するものとする。すると、例えば、制御ＣＰＵによるＡ／Ｄ割込処理の実行中に、他の優先度の高い割込制御のための割込が発生すると、制御ＣＰＵはＡ／Ｄ割込処理を途中で中断する。そして、制御ＣＰＵは、その優先度の高い割込処理を実行した後、前記中断したＡ／Ｄ割込処理を再実行してそれが完了すると、Ａ／Ｄ変換器の起動時刻の設定を行う。そのため、このように他の優先度の高い割込処理の割込が発生すると、Ａ／Ｄ変換器の起動時刻の設定時期がＡ／Ｄ変換周期の終端側に遅れることとなる。Ａ／Ｄ変換器の起動時刻の設定処理にも所定の時間を要するため、起動時刻の設定開始時期が前記Ａ／Ｄ変換周期の終端時期よりも前の時刻であったとしても、その設定終了時期が前記Ａ／Ｄ変換周期の終端時期よりも後の時刻となることがある。この場合には次回のＡ／Ｄ変換の起動時刻において制御ＣＰＵがＡ／Ｄ変換を起動することができず、Ａ／Ｄ変換周期の１周期分における検出電流値を取得することができなくなる。その結果、正確な平均電流値を得られなくなり、リニアソレノイドの制御精度が低下するという問題がある。
【０００６】
本発明は、こうした問題に鑑みてなされたものであり、その目的は、Ａ／Ｄ変換器を所定周期にて起動させることができるＡ／Ｄ変換器制御装置を提供することにある。
【０００７】
【課題を解決するための手段】
以下、上記目的を達成するための手段及びその作用効果について記載する。
請求項１に記載の発明は、入力信号を取り込んでデジタル値に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の変換完了に伴い、前記Ａ／Ｄ変換器の前回の起動時刻に所定の変換周期時間を加算して次回の起動時刻の設定処理を行うとともに、その設定された起動時刻となった時に前記Ａ／Ｄ変換器を起動させる制御部とを備え、前記Ａ／Ｄ変換器に所定の変換周期にてＡ／Ｄ変換を行わせるようにしたＡ／Ｄ変換器制御装置において、前記制御部は、前記設定処理の開始時刻が次回の起動時刻以降の時間であるときには前記Ａ／Ｄ変換器を強制的に起動させることを特徴とする。
【０００８】
Ａ／Ｄ変換器制御装置において、Ａ／Ｄ変換器の変換完了に伴う割込が発生しても、他の優先度の高い割込処理が発生すると、その優先度の高い割込処理が実行された後、起動時刻の設定処理が実行される。そのため、このように他の優先度の高い割込処理が発生すると、起動時刻の設定時期がＡ／Ｄ変換の変換周期の終端側に遅れることとなる。この設定処理の開始時刻が次回の起動時刻以降である場合には、その次回の起動時刻にてＡ／Ｄ変換器を起動することができず、Ａ／Ｄ変換の検出電流値の取りこぼしが発生することとなる。
【０００９】
この構成によれば、Ａ／Ｄ変換器の変換完了に伴う起動時刻の設定処理の開始時刻が次回の起動時刻以降の時間であるときにはＡ／Ｄ変換器を強制的に起動される。そのため、Ａ／Ｄ変換器をほぼ所定の変換周期にて連続して起動させることができ、Ａ／Ｄ変換の検出電流値のとりこぼしをなくすことができる。
【００１０】
請求項２に記載の発明は、請求項１に記載のＡ／Ｄ変換器制御装置において、前記制御部は、前記設定処理の開始時刻が次回の起動時刻よりも前の所定時間以内の時刻であるときには前記Ａ／Ｄ変換器を強制的に起動させることを特徴とする。
【００１１】
Ａ／Ｄ変換器の起動時刻の設定処理にも所定の時間を要するため、起動時刻の設定処理の開始時刻が変換周期の終端時期よりも前の時刻であったとしても、設定処理の終了が変換周期の終端時期よりも後の時刻となることがある。この場合にも次回の起動時刻にてＡ／Ｄ変換器を起動することができず、Ａ／Ｄ変換の検出電流値の取りこぼしが発生することとなる。
【００１２】
この構成によれば、Ａ／Ｄ変換器の変換完了に伴う起動時刻の設定処理の開始時刻が次回の起動時刻よりも前の所定時間以内の時刻であるときにはＡ／Ｄ変換器を強制的に起動させる。そのため、Ａ／Ｄ変換器をほぼ所定の変換周期にて連続して起動させることができ、Ａ／Ｄ変換の検出電流値のとりこぼしをなくすことができる。
【００１３】
請求項３に記載の発明のように、所定時間として少なくとも起動時間の設定処理に要する時間を含むようにしてもよい。
請求項４に記載の発明は、請求項１〜３のいずれかに記載のＡ／Ｄ変換器制御装置において、前記制御部は、前記Ａ／Ｄ変換器の強制起動が連続して所定回数以上行われたときには、前回の起動時期として現在時刻を設定することを特徴とする。
【００１４】
この構成によれば、Ａ／Ｄ変換器の強制起動が連続して所定回数以上行われると、Ａ／Ｄ変換の変換周期は本来の変換周期から大きくずれるおそれがある。この構成によれば、Ａ／Ｄ変換器の強制起動が連続して所定回数以上行われたときには、前回の起動時期として現在時刻が設定されるので、Ａ／Ｄ変換の変換周期を本来の変換周期にすることができるようになる。
【００１５】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図面に従って説明する。
図１は、本発明が適用されたＡ／Ｄ変換器制御装置１０の構成を表すブロック図である。
【００１６】
本実施形態のＡ／Ｄ変換器制御装置１０は、自動車に搭載されたエンジンを目標状態に制御するために、エンジンに設けられたリニアソレノイド２４を通電制御するとともに、Ａ／Ｄ変換器２８の起動制御、及びエンジンの燃料噴射制御及び点火制御等の制御をも実施するものである。
【００１７】
Ａ／Ｄ変換器制御装置１０には制御ＩＣ１２が備えられている。この制御ＩＣ１２は、例えば変速機コントロール用のＣＰＵによって算出されたリニアソレノイド２４に流すべき電流を表すデータ（目標電流値）に従い、リニアソレノイド２４に流れる電流をフィードバック制御する。
【００１８】
制御ＩＣ１２は、制御ＣＰＵ１４とＰＷＭ信号出力回路１６とデータ受渡用ＲＡＭ１８とを備えている。制御ＣＰＵ１４は、リニアソレノイド２４をＰＷＭ信号にてデューティ駆動するための制御指令値としてのデューティ比を算出し、その検出結果をＰＷＭデータ（駆動データ）としてＰＷＭ信号出力回路１６に出力する。
【００１９】
ＰＷＭ信号出力回路１６は、制御ＣＰＵ１４からリニアソレノイド２４に対するＰＷＭデータを読み込み、リニアソレノイド２４をデューティ駆動するための制御信号としてのＰＷＭ信号ＳＧ１を生成する。
【００２０】
一方、制御対象となるリニアソレノイド２４は、バッテリの正極（電源電圧Ｖｂ）からバッテリの負極（グランド）に至る電源ライン中に配設されている。電源ラインにおけるリニアソレノイド２４の電源Ｖｂ側には、スイッチング手段としてのＦＥＴ２２が設けられている。このＦＥＴ２２のゲート端子にはＰＷＭ信号ＳＧ１が入力される。ＰＷＭ信号ＳＧ１がＨレベルであるときにＦＥＴ２２はオン状態となり、バッテリからリニアソレノイド２４への通電経路を通電させる。逆に、ＰＷＭ信号ＳＧ１がＬレベルであるときにＦＥＴ２２はオフ状態となり、リニアソレノイド２４の通電経路を遮断する。
【００２１】
また、リニアソレノイド２４のグランド側には、検出手段としての電流検出用抵抗２６が設けられている。つまり、所定の電位差を生じる電源ライン中に、誘導性負荷としてのリニアソレノイド２４およびスイッチング素子としてのＦＥＴ２２が直列に接続され、この直列回路に対し電流検出用抵抗２６が直列に接続されている。この抵抗２６は、リニアソレノイド２４に流れる電流を検出するためのものである。
【００２２】
電流検出用抵抗２６の両端はＡ／Ｄ変換器（Ａ／Ｄ変換手段）２８に接続されている。Ａ／Ｄ変換器２８は、制御ＣＰＵ１４から一定のＡ／Ｄ変換周期にて出力される起動信号ＫＳに基づいて起動される。Ａ／Ｄ変換器２８は、制御ＣＰＵ１４によって起動される毎に、リニアソレノイド２４に流れた電流を表す電流検出信号（電圧）を順に取り込んでデジタル値に変換し、Ａ／Ｄ変換が完了すると制御ＣＰＵ１４に対して割込信号ＷＳを出力する。
【００２３】
制御ＣＰＵ１４は、Ａ／Ｄ変換器２８から入力される割込信号ＷＳに基づいてＡ／Ｄ割込処理を実行する。このＡ／Ｄ割込処理では、Ａ／Ｄ変換器２８によって変換されたデジタル値をデータ受渡用ＲＡＭ１８に順次格納するとともに、データ受渡用ＲＡＭ１８に格納されたＰＷＭ信号ＳＧ１の１周期時間分に相当するデジタル値を平均することによりリニアソレノイド２４に流れる通電電流の平均電流値を算出する。また、制御ＣＰＵ１４はこの平均電流値の算出処理の後に、Ａ／Ｄ変換器２８の次回の起動時刻の設定処理を行う。更に、制御ＣＰＵ１４は、現在時刻Ｔｐが次回の遅延トリガ設定時刻Ｔｎ以上のときには、Ａ／Ｄ変換器２８を強制的に起動させるようになっている。
【００２４】
次に、Ａ／Ｄ変換器制御装置１０の作用を説明する。
図１に示されるように、制御ＣＰＵ１４での機能構成として、フィードバック（以下、Ｆ／Ｂ）演算部３０と、平均値算出部３２と、割込時間設定部３４とを有する。
【００２５】
平均値算出部３２は、Ａ／Ｄ変換器２８のＡ／Ｄ変換完了に伴う割込信号ＷＳに基づいて、Ａ／Ｄ変換器２８によって変換されたデジタル値をデータ受渡用ＲＡＭ１８に順次格納する。また、平均値算出部３２は、データ受渡用ＲＡＭ１８に格納されたＰＷＭ信号ＳＧ１の１周期時間分に相当するデジタル値を平均することによりリニアソレノイド２４に流れる平均電流値を算出する。
【００２６】
Ｆ／Ｂ演算部３０は、リニアソレノイド２４の目標電流値と平均値算出部３２によって算出された平均電流値とを入力し、この目標電流値と平均電流値とに基づいてリニアソレノイド２４の通電電流が目標電流値となるように制御するためのデューティ比を算出する。
【００２７】
割込時間設定部３４は、平均値算出部３２の平均電流値の算出後において、次回のＡ／Ｄ変換器２８の起動時期を設定する。
割込時間設定部３４での割込時間設定処理に関し、より詳しくは、図２に示すように、制御ＣＰＵ１４は、ステップ１１０で現在時刻Ｔｐを取り込む。
【００２８】
次のステップ１２０において、制御ＣＰＵ１４は前回の遅延トリガ設定時刻ＴｏにＡ／Ｄ変換周期Ａを加算することにより次回の遅延トリガ設定時刻Ｔｎを更新する。
【００２９】
この後、ステップ１３０において、制御ＣＰＵ１４は現在時刻Ｔｐが前回（ｎ回）の遅延トリガ設定時刻Ｔｏより大きいかどうかを判定する。現在時刻Ｔｐが前回の遅延トリガ設定時刻Ｔｏ以下であると判定すると（ステップ１３０：ＮＯ）、ステップ２００に移行する。
【００３０】
一方、現在時刻Ｔｐが前回の遅延トリガ設定時刻Ｔｏより大きいと判定すると（ステップ１３０：ＹＥＳ）、ステップ１４０に進む。ステップ１４０において、制御ＣＰＵ１４は現在時刻Ｔｐが次回（ｎ＋１回）の遅延トリガ設定時刻Ｔｎより小さいかどうかを判定する。現在時刻Ｔｐが次回の遅延トリガ設定時刻Ｔｎ以上であると判定すると（ステップ１４０：ＮＯ）、ステップ２００に移行する。
【００３１】
一方、現在時刻Ｔｐが次回の遅延トリガ設定時刻Ｔｎより小さいと判定すると（ステップ１４０：ＹＥＳ）、ステップ１５０に進む。
ステップ１５０において、制御ＣＰＵ１４は次回の遅延トリガ設定時刻ＴｒとしてＴｎを設定する。次に、制御ＣＰＵ１４はステップ１６０において、強制起動回数Ｍを０に設定し、続くステップ１７０において前回の遅延トリガ設定時刻ＴｏをＴｎに更新する。
【００３２】
そして、ステップ１８０において、時間が経過して前記ステップ１５０にて設定された遅延トリガ設定時刻Ｔｒになると、制御ＣＰＵ１４は遅延トリガを出力してＡ／Ｄ変換器２８を起動させる。
【００３３】
また、ステップ１３０においてＮＯと判定されたり、ステップ１４０においてＮＯと判定されると、変換周期が本来のＡ／Ｄ変換周期からずれていると考えられるため、ステップ２００において、制御ＣＰＵ１４はＡ／Ｄ変換器２８を強制的に起動する。そして、ステップ２１０では制御ＣＰＵ１４は強制起動回数Ｍをインクリメントする。
【００３４】
ステップ２１０に続くステップ２２０において、制御ＣＰＵ１４は強制起動回数Ｍが３より大きいかどうかを判定する。ここで、強制起動回数Ｍが３以下であると判定すると（ステップ２２０：ＮＯ）、処理はステップ２３０に進み、強制起動回数Ｍが３より大きいと判定すると（ステップ２２０：ＹＥＳ）、処理はステップ２４０に進む。
【００３５】
ステップ２３０では、制御ＣＰＵ１４は前回の遅延トリガ設定時刻ＴｏをＴｎに更新する。
ステップ２４０では、前回の遅延トリガ設定時刻Ｔｏを現在時刻Ｔｐに更新する。
【００３６】
この図２の処理を図式化したのが図３及び図４である。図３に示すように、ＰＷＭ信号出力回路１６のＰＷＭ信号ＳＧ１の出力周期において、Ａ／Ｄ変換器２８は所定のＡ／Ｄ変換周期にて起動される。
【００３７】
この詳細を図４に示す。Ａ／Ｄ変換器２８の変換完了に伴う割込信号ＷＳの入力された時刻が次回の遅延トリガ設定時刻Ｔｒより小さいと、次回の遅延トリガ設定時刻Ｔｒは前回の遅延トリガ設定時刻Ｔｏに対して変換周期Ａを加えた値に設定される。そして、時間が経過してその設定された起動時間になると、Ａ／Ｄ変換器２８が起動されてリニアソレノイド２４の通電電流のＡ／Ｄ変換が実行される。
【００３８】
また、図４に鎖線で示すように、Ａ／Ｄ変換器２８の変換完了に伴う割込信号ＷＳの入力された時刻が次回の遅延トリガ設定時刻Ｔｒ以上であると、制御ＣＰＵ１４によってＡ／Ｄ変換器２８は強制的に起動されてリニアソレノイド２４の通電電流のＡ／Ｄ変換が実行される。このとき、前回の遅延トリガ設定時刻ＴｏはＴｎに更新される。
【００３９】
さて、本実施の形態は、以下の効果がある。
・ 制御ＣＰＵ１４はＡ／Ｄ変換器２８の変換完了に伴うＡ／Ｄ変換器２８の起動時間の設定処理の開始時刻が次回の起動時刻以降の時間であるときにはＡ／Ｄ変換器を強制的に起動させるようにしている。そのため、Ａ／Ｄ変換器２８をほぼ所定の変換周期Ａにて連続して起動させることができ、Ａ／Ｄ変換の検出電流値のとりこぼしをなくすことができる。
【００４０】
・ 制御ＣＰＵ１４はＡ／Ｄ変換器２８の変換完了に伴う起動時刻の設定処理の開始時刻が次回の起動時刻よりも前の所定時間以内の時刻であるときにはＡ／Ｄ変換器２８を強制的に起動させる。そのため、Ａ／Ｄ変換器２８をほぼ所定の変換周期にて連続して起動させることができ、Ａ／Ｄ変換の検出電流値のとりこぼしをなくすことができる。
【００４１】
・ 制御ＣＰＵ１４はＡ／Ｄ変換器２８の強制起動が連続して所定回数以上行われたときには、前回の起動時期として現在時刻が設定されるので、Ａ／Ｄ変換の変換周期を本来の変換周期にすることができるようになる。
【００４２】
なお、実施の形態は、次のように変更してもよい。
・ 上記実施形態では、Ａ／Ｄ変換器２８の強制起動が連続して３回以上行われたときには、前回の起動時期として現在時刻を設定するようにしたが、この強制起動の回数は任意に設定してもよい。
【００４３】
・ 上記実施形態では、リニアソレノイド２４のフィードバック制御装置に具体化したが、これに限定されず、制御対象の動作状態を検出して目標値となるようにフィードバック制御を行うものに具体化することができる。
【００４４】
次に、上記各実施形態から把握できる他の技術的思想を、以下に記載する。
・ アナログ入力信号を取り込んでデジタル値に変換するＡ／Ｄ変換器の変換完了に伴い、前記Ａ／Ｄ変換器の前回の起動時刻に所定の変換周期時間を加算して次回の起動時刻を設定し、その設定された起動時刻となった時に前記Ａ／Ｄ変換器を起動させることにより、前記Ａ／Ｄ変換器に所定の変換周期にてＡ／Ｄ変換を行わせるようにしたＡ／Ｄ変換器制御方法において、前記次回の起動時刻の設定処理の開始時刻が次回の起動時刻以降の時間であるときには前記Ａ／Ｄ変換器を強制的に起動させるようにしたことを特徴とするＡ／Ｄ変換器制御方法。
【図面の簡単な説明】
【図１】本発明が適用されたＡ／Ｄ変換器制御装置の構成を表す機能ブロック図。
【図２】制御装置が実行する起動時間設定制御を示すフローチャート。
【図３】起動時間設定制御の実行タイミングを示す説明図。
【図４】起動時間設定制御の実行タイミングを示す説明図。
【符号の説明】
１０…Ａ／Ｄ変換器制御装置、１２…制御ＩＣ、１４…制御部としての制御ＣＰＵ、１６…ＰＷＭ信号出力回路、１８…データ受渡用ＲＡＭ、２４…リニアソレノイド、２６…電流検出用抵抗、２８…Ａ／Ｄ変換器、３０…フィードバック演算部、３２…平均値算出部、３４…割込時間設定部、Ａ…変換周期、Ｔｐ…現在時刻、ＷＳ…割込信号。
Claims (4)
- 入力信号を取り込んでデジタル値に変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器の変換完了に伴い、前記Ａ／Ｄ変換器の前回の起動時刻に所定の変換周期時間を加算して次回の起動時刻の設定処理を行うとともに、その設定された起動時刻となった時に前記Ａ／Ｄ変換器を起動させる制御部とを備え、前記Ａ／Ｄ変換器に所定の変換周期にてＡ／Ｄ変換を行わせるようにしたＡ／Ｄ変換器制御装置において、
前記制御部は、前記設定処理の開始時刻が次回の起動時刻以降の時間であるときには前記Ａ／Ｄ変換器を強制的に起動させる
ことを特徴とするＡ／Ｄ変換器制御装置。 - 請求項１に記載のＡ／Ｄ変換器制御装置において、
前記制御部は、前記設定処理の開始時刻が次回の起動時刻よりも前の所定時間以内の時刻であるときには前記Ａ／Ｄ変換器を強制的に起動させる
ことを特徴とするＡ／Ｄ変換器制御装置。 - 請求項２に記載のＡ／Ｄ変換器制御装置において、
前記所定時間は、少なくとも前記設定処理に要する時間を含むことを特徴とするＡ／Ｄ変換器制御装置。 - 請求項１〜３のいずれかに記載のＡ／Ｄ変換器制御装置において、
前記制御部は、前記Ａ／Ｄ変換器の強制起動が連続して所定回数以上行われたときには、前回の起動時期として現在時刻を設定する
ことを特徴とするＡ／Ｄ変換器制御装置。
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