JP3897094B2 - インタフェース変換装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、イーサネット(登録商標)インタフェース(100BASE−Tx,10BASE−T等)と伝送路インタフェース(専用線インタフェース)との間のインタフェース変換装置に関する。
【0002】
【従来の技術】
イーサネットインタフェースにおけるイーサネットフレームは、可変長かつ非同期のフレームであり、伝送速度は、100Mbit/s(100BASE−T),10Mbit/s(10BASE−T)等である。一方、伝送路インタフェースのフレームは、固定長かつ同期しており、伝送速度は、64kbit/s〜6.3Mbit/s等である。通常、非同期で伝送速度が異なるインタフェースの伝送速度の変換を行う場合は、大容量のメモリを使用して、このメモリをバッファとして変換を行っている。
【0003】
【発明が解決しようとする課題】
しかしながら、従来のイーサネットインタフェース−伝送路インタフェース間のインタフェース変換装置は、大容量のFIFOメモリを使用するため、装置の価格が高くなると云う問題点がある。また、高速側(イーサネットインタフェース)から一度にデータが送られてくると、メモリが一杯になりデータの廃棄が発生してしまうという問題点がある。
【0004】
本発明は、前述した問題点に鑑みてなされたものであり、その目的は、必要最小限の容量のメモリを使用し、かつ、データの廃棄を発生することなく伝送速度の変換を行うことができるインタフェース変換装置を提供することである。
【0005】
【課題を解決するための手段】
本発明に係るインタフェース変換装置は、請求項1に記載したように、イーサネットインタフェースと伝送路インタフェースとの間のインタフェース変換装置であって、パケットの制御及び転送をするスイッチ部と、前記スイッチ部から送出されたデータをFIFOメモリに一時蓄積して伝送速度を変換し、伝送路側へデータを送出する速度変換部と、を具備し、前記スイッチ部にポーズパケットを送信する制御手段を有するインタフェース変換装置において、パラレルデータをRMII(Reduce Media Independent Interface)データに変換するパラレルシリアル変換部を有し、当該パラレルシリアル変換部は、前記制御手段よりポーズ送出の指示を受けた場合に、ポーズパケットを前記スイッチ部に送出することを特徴とする。上記構成により、必要最小限の容量のメモリで構成でき、かつ、データの廃棄を発生することなく伝送速度の変換を行うことができるインタフェース変換装置が得られるだけでなく、パラレルシリアル変換部より伝送路からのデータと同様に送出され、スイッチ部の同じ入力端子から入力させる構成のインタフェース変換装置を提供することができる。
【0006】
また、本発明に係るインタフェース変換装置は、請求項2に記載したように、前記スイッチ部は、受信した前記ポーズパケットにより、前記スイッチ部から前記FIFOメモリへのデータ出力を抑制する手段と、前記スイッチ部から前記FIFOメモリへのデータ出力を再開する手段と、を有することを特徴とする。
【0007】
【発明の実施の形態】
以下、本発明に係る実施の形態を図面に基づいて詳細に説明する。図1は、本実施の形態に係るインタフェース変換装置の機能ブロックの構成を示す図である。図1に示すように、インタフェース変換装置10は、イーサネット側インタフェース11と、物理レイヤインタフェース12と、スイッチ部13(制御手段および伝送手段)と、速度変換部14と、伝送路側インタフェース15とによって構成されている。
【0008】
次に、本実施の形態に係るインタフェース変換装置を、図2に示すインタフェース変換装置の速度変換部14の内部ブロック図を用いて説明する。図2に示すように、伝送路側から入力した信号は、伝送路側インタフェース15のフレーム終端部21を通り、(第2の)シリアルパラレル変換部22は、伝送路のシリアルデータをパラレルデータに変換する。この変換の際に、カプセリングされたフレームを認識し、フレーム以外は廃棄する。
【0009】
シリアルパラレル変換部22から送出されたパラレルデータは、伝送速度変換用の(第2の)FIFOメモリ23に入力する。このFIFOメモリ23の容量は、例えば、80kビットである。(第2の)制御回路24は、FIFOメモリ23の書き込みアドレスおよび読み出しアドレスを制御する。
【0010】
FIFOメモリ23から送出されたパラレルデータは、アンパック部25に入力する。アンパック部25は、カプセリングされたデータを元通りに復元する。この際に、プリアンブル,SFDを付加する。
【0011】
アンパック部25から送出されたデータは、1フレーム分の送信バッファであるフレームバッファ26を介して、(第2の)パラレルシリアル変換部27に送出される。
【0012】
パラレルシリアル変換部27は、パラレルデータをRMII(Reduce Media Independent Interface)データに変換する。また、(第1の)制御回路32よりポーズ送出の指示を受けた場合は、ポーズパケットをスイッチ部13に送出する。パケットの制御及び転送をするスイッチ部13は、伝送路側を伝送速度10Mbit/s,全二重,フロー制御有りの設定とする。
【0013】
(第1の)シリアルパラレル変換部29は、RMIIデータをパラレルデータに変換する。シリアルパラレル変換部29から送出されたデータは、パック部30に入力し、プリアンブル,SFDを削除し、カプセリング化する。
【0014】
パック部30から送出されたデータは、(第1の)FIFOメモリ31に入力し、伝送速度が変換される。このFIFOメモリ23の容量は、例えば、80kビットである。(第1の)制御回路32は、FIFOメモリ31の書き込みアドレスおよび読み出しアドレスを制御する。また、FIFOメモリ31の空き容量が減少した場合、スイッチ部13に、ポーズパケットを送るように制御する(イーサネット側から大量にデータが送られると、FIFOメモリ31が一杯になってしまい、データの廃棄が発生してしまうため)。
【0015】
(第1の)パラレルシリアル変換部33は、FIFOメモリ31から送出されたパラレルデータを伝送路のシリアルデータに変換し、伝送路側インタフェース15のフレーム生成部34に送出する。そして、フレーム生成部34で伝送路フレームに構成されて伝送路に送出される。
【0016】
本実施の形態のインタフェース変換装置の特徴は、データの廃棄を防ぐために、FIFOメモリ31の空き容量が一定値以下となった場合、ポーズパケットをスイッチ部13に送出し、スイッチ部13からのデータ送信を一時停止させてデータの廃棄を抑えるようにするものである。ポーズパケットは、通常、全二重方式のイーサネット間でフロー制御のために使用されるパケットであるが、本実施の形態のインタフェース変換装置は、このポーズパケットを、次に述べる制御によって、送出するタイミングおよび解除するタイミングを制御するものである。
【0017】
以下、本実施の形態のインタフェース変換装置における制御の方法について、図3を参照して、詳細に説明する。図3は、FIFOメモリ31の蓄積データ量と「ポーズ設定」または「ポーズ解除」のポーズパケット送出タイミングとの関係を示す図である。図4は、ポーズパケットのフレーム構成である。
【0018】
図4に示すように、ポーズパケットのフレームは、プリアンブル(7オクテット)、SFD(1オクテット)、宛先アドレス(6オクテット)、送信元アドレス(6オクテット)、長さ/タイプ(2オクテット)、操作コード(2オクテット)、中断時間(2オクテット)、バディング(42オクテット)、FCS(4オクテット)で構成される。
【0019】
(制御1) スイッチ部13から伝送路側のFIFOメモリ31へ出力されるデータを抑制する。スイッチ部13に対して「ポーズ設定」のポーズパケットを送ることで、スイッチ部13からのパケット出力を停止させる。このときのポーズ時間はポーズパケットに格納した中断時間(図4参照)によって指定される。例えば、中断時間の最大値「0xffff」=655536の場合のポーズ時間は次の(A)の通りである。(なお、0xffffは16進数のffffを示し、以下同様に表記する。)
655536×51.2μs(伝送速度10Mbit/s時)=3.36s・・・(A)
となる。
【0020】
スイッチ部13に対して「ポーズ設定」のポーズパケット送信時に、スイッチ部13から出力途中のパケットは終わりまで出力され、次のパケット送信が停止される。
【0021】
(制御2) スイッチ部13からFIFOメモリ31へのデータ出力を再開する。スイッチ部13に対して、「ポーズ解除」のポーズパケットを送信することでスイッチ部13からのパケットの出力を再開させる。「ポーズ解除」は、ポーズパケットの中断時間を「0x0000」=0とする。0×51.2μs(伝送速度10Mbit/s時)=0s、つまり、ポーズ時間は0となる。
【0022】
(制御3) スイッチ部13へのポーズパケットを優先的に送信する。ポーズパケットを送信する必要が生じた場合に、スイッチ部13に対して他のパケットを送信中の場合は、他のパケットの送信を一旦中断し、ポーズパケットを送信することとする。そして、ポーズパケット送信後に中断した他のパケットを先頭から送信し直す。
【0023】
スイッチ部13へのポーズパケット送信時間は、例えば、伝送速度が10Mのときには、
(8+64)byte×0.8(μs/byte)=57.6(μs)・・・(B)
となる。
【0024】
ポーズパケット送信に要する時間でFIFOメモリ31から伝送路側へ出力されるデータ量は、
(B)の値/1.33(伝送速度6Mbit/s時)(μs/byte)=43.3(byte)・・・(C)
となる((C)はポーズ解除用閾値)。
【0025】
スイッチ部13からFIFOメモリ31へのデータ出力タイミングは次に述べる通りである。FIFOメモリ31内のデータが空にならないようにするためには、FIFOメモリ31のデータ量が少なくともポーズ解除用閾値(C)の値以上の状態から、残り(C)の値未満となった時に、スイッチ部13からFIFOメモリ31へのデータ出力を再開させる必要がある。
【0026】
スイッチ部13からの1フレーム出力で、FIFOメモリ31に入力されるデータ量は以下のようになる。スイッチ部13からは、最大1536byteのフレームが出力される。フレームはパック部30で独自のカプセリングが行われ、FIFOメモリ31へは最大、
1536(byte)×2+2(byte)=3074(byte)・・・・(D)
が入力される。
【0027】
スイッチ部13からFIFOメモリ31への出力抑制タイミングは次に述べる通りである。中断時間が「0xffff」のポーズパケットを送信するときに、スイッチ部13から出力途中のパケットは、終わりまで出力されることからFIFOメモリ31の空き容量は少なくとも(D)の値以上が必要であり、ポーズパケット送信に要する時間を考慮すると、
(D)の値+64(byte)×2+2(byte)=3204(byte)・・(E)
以上必要となる((E)はポーズ設定用閾値)。FIFOの空き容量が少なくともポーズ設定用閾値(E)の値以上の状態から、残り(E)の値未満となったときに、スイッチ部13からFIFOメモリ31への出力を抑制する必要がある。
【0028】
(制御4) スイッチ部13からFIFOメモリ31へ出力されるデータの抑制を継続する。スイッチ部13に対して中断時間が「0xffff」のポーズパケットを送信して、停止させたスイッチ部13からの出力は、「(A)の値」の時間を経過するとポーズ時間が切れ、スイッチ部13からの出力が再開される。FIFOメモリ31にデータがたまっている場合は、バッファフルにより、データが破棄される可能性がある。スイッチ部13からの出力停止状態を継続させる必要がある場合は、スイッチ部13に対して、ポーズ時間が切れる前にポーズパケットを再送信する必要がある。FIFOメモリ31の空き容量は「(E)の値」以上が必要であり、よって、この「(E)の値」より空きが少ない状態が継続している間は、「(A)の値」より短い周期(図3においては3秒周期)で中断時間が「0xffff」のポーズパケットを再送信する必要がある。
【0029】
なお、イーサネットインタフェース,伝送路インタフェースの伝送速度は、本発明を達成できるものであれば任意であり、限定されない。例えば、イーサネットインタフェースの伝送速度は、100Mbit/s(100BASE−T),10Mbit/s(10BASE−T)等を適用することができる。また、伝送路インタフェースの伝送速度は、64kbit/s〜6.3Mbit/s等を適用することができる。
【0030】
【発明の効果】
以上詳記したように、本発明によれば、請求項1に記載したように、イーサネットインタフェースと伝送路インタフェースとの間のインタフェース変換装置であって、パケットの制御及び転送をするスイッチ部と、前記スイッチ部から送出されたデータをFIFOメモリに一時蓄積して伝送速度を変換し、伝送路側へデータを送出する速度変換部と、を具備し、前記スイッチ部にポーズパケットを送信する制御手段を有するインタフェース変換装置において、パラレルデータをRMII(Reduce Media Independent Interface)データに変換するパラレルシリアル変換部を有し、当該パラレルシリアル変換部は、前記制御手段よりポーズ送出の指示を受けた場合に、ポーズパケットを前記スイッチ部に送出することにより、必要最小限の容量のメモリで構成でき、かつ、データの廃棄を発生することなく伝送速度の変換を行うことができるインタフェース変換装置を提供することができるだけでなく、パラレルシリアル変換部より伝送路からのデータと同様に送出され、スイッチ部の同じ入力端子から入力させる構成のインタフェース変換装置を提供することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るインタフェース変換装置の機能ブロックの構成を示す図である。
【図2】実施の形態に係るインタフェース変換装置の速度変換部の内部ブロック図である。
【図3】(第1の)FIFOメモリの蓄積データ量と「ポーズ設定」または「ポーズ解除」のポーズパケット送出タイミングとの関係を示す図である。
【図4】ポーズパケットのフレーム構成を示す図である。
【符号の説明】
10 インタフェース変換装置
11 イーサネット側インタフェース
12 物理レイヤインタフェース
13 スイッチ部
14 速度変換部
15 伝送路側インタフェース
21 フレーム終端部
22 (第2の)シリアルパラレル変換部
23 (第2の)FIFOメモリ
24 (第2の)制御回路
25 アンパック部
26 フレームバッファ
27 (第2の)パラレルシリアル変換部
29 (第1の)シリアルパラレル変換部
30 パック部
31 (第1の)FIFOメモリ
32 (第1の)制御回路
33 (第1の)パラレルシリアル変換部
34 フレーム生成部
Claims (2)
- イーサネットインタフェースと伝送路インタフェースとの間のインタフェース変換装置であって、パケットの制御及び転送をするスイッチ部と、前記スイッチ部から送出されたデータをFIFOメモリに一時蓄積して伝送速度を変換し、伝送路側へデータを送出する速度変換部と、を具備し、前記スイッチ部にポーズパケットを送信する制御手段を有するインタフェース変換装置において、パラレルデータをRMII(Reduce Media Independent Interface)データに変換するパラレルシリアル変換部を有し、当該パラレルシリアル変換部は、前記制御手段よりポーズ送出の指示を受けた場合に、ポーズパケットを前記スイッチ部に送出することを特徴とするインタフェース変換装置。
- 請求項1に記載のインタフェース変換装置であって、前記スイッチ部は、受信した前記ポーズパケットにより、前記スイッチ部から前記FIFOメモリへのデータ出力を抑制する手段と、前記スイッチ部から前記FIFOメモリへのデータ出力を再開する手段と、を有することを特徴とするインタフェース変換装置。
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