JP3682082B2 - パケットスイッチングネットワークにおけるパケット処理のための装置および方法ならびにフレームリレーネットワークのためのフレーム処理システム - Google Patents

Description

【０００１】
【技術分野】
この発明は概してデータパケットスイッチングに関し、より特定的にはフレームリレーおよびセルリレーネットワークのためのパケット管理装置に関する。
【０００２】
【背景技術】
高速パケットネットワークの基本概念は、インテリジェントエンドユーザシステム、信頼性のあるディジタル伝送設備、および高速通信システムに見受けられる。高速通信を必要とするコンピュータアプリケーションの成長と、インテリジェントＰＣおよびワークステーションの普及と、エラーフリーの高速伝送路がますます利用可能になったこととが結合して、新形態の広域ネットワークスイッチングの必要を生み出した。この新しいスイッチング技術は、仮想回線ベースでの高速、低遅延、ポート共有および帯域幅共有を必要とする。ＴＤＭ回線スイッチングは最初の２つの特徴を提供し、Ｘ．２５パケットスイッチングは、後の２つの特徴を提供する。高速パケット技術は、新形態の「パケットモード」スイッチングとして、４つの特徴すべてを提供すべく開発され、この４つの特徴はともに、高速パケットネットワークを、ＬＡＮ−ＷＡＮインタネットワーキングにおいて見受けられるバースト的トラヒックソースに対する理想的な解決とする。
【０００３】
高速パケット技術は、ユーザに対し、性能（応答時間）を向上させる能力、および数多くの重要な形式のネットワークアプリケーションに対して伝送コストを大きく低減する能力を与える。効果的であるためには、高速パケットネットワークが以下の３つの条件を満たすことが必要である。
【０００４】
（１） 末端装置はインテリジェント上位層プロトコルを実行していなければならない。
【０００５】
（２） 伝送路は実質的にエラーフリーでなければならない。
（３） アプリケーションは可変の遅延を許容しなければならない。
【０００６】
Ｘ．２５パケットスイッチングおよびＴＤＭ回線スイッチングといったその他の広域ネットワークスイッチング技術は、回線の品質が良くない場合、ネットワークそのものがエラーフリーの配信を保証せねばならないとき、またはトラヒック（たとえばビデオまたは音声）が遅延を許容しないときには、なおも重要性を持つであろう。
【０００７】
高速パケットネットワークは、統計的多重化およびポート共有の特徴を用いる「パケットモード」サービスを提供する。しかしながら、Ｘ．２５とは異なり、高速パケットネットワークは第３層でのすべての処理を完全に排除する。さらに、高速パケットネットワークは、有効なエラーフリーフレームに対する検査を含むがエラーが発見されたとき再送信を要求しない、第２層の一部分、いわゆる「コアアスペクト」しか利用しない。したがって、一連番号、ウィンドウローテーション、肯定応答および監視パケットといったプロトコル機能は、高速パケットネットワーク内では実施されない。高速パケットネットワークからこれほども多くの機能を取除いた結果、スループット（すなわち、所与のハードウェアコストに対し１秒間に処理できるフレームの数）が大幅に増加する。なぜなら、各パケットに必要な処理が遙かに少なくなるからである。同じ理由で、高速パケットネットワークにおける遅延は、Ｘ．２５における遅延よりも小さいが、処理を全く行なわないＴＤＭネットワークよりは依然として大きい。
【０００８】
高速パケットネットワークからそれほども多くの機能を排除することを可能にするためには、末端装置は、エラーフリーのエンドツーエンドデータ送信の保証の責任を負わねばならない。実際は、ますます多くの末端装置、特にＬＡＮに接続される装置が、その機能を果たすインテリジェンスおよび処理能力を有しつつある。
【０００９】
フレームリレーおよびセルリレーは、高速パケット技術の２つの部門をなしている。フレームリレーは、僅か数文字から１０００を優に超える文字にわたる可変長を有するフレーミング構造を用いる。この特徴は、Ｘ．２５と共有のものだが、可変長フレームサイズを必要とするＬＡＮおよびその他の同期データトラヒックのソースにおいて、フレームリレーを十分に動作させるうえで非常に重要である。このことはまた、トラヒックが遭遇する遅延（常にＸ．２５よりは小さい）が、送られるフレームのサイズによって変化することを意味する。トラヒックの中には、遅延、特に可変の遅延を許容しないものもある。音声がその１つの例であり、ビデオがもう１つの例である。この理由のため、フレームリレーは、このような遅延に影響されやすいトラヒックを搬送するには十分には適していない。他方、フレームリレーは、ＬＡＮ間のトラヒックといったバースト的なデータソースの要求には非常によく整合する。
【００１０】
Ｘ．２５パケットと比較すると、フレームリレーは、フレームの最初にヘッダを付け加えることにより、フレーム構造を少し変えている。フレームリレーヘッダは、特定の宛先に対応するフレームリレー仮想回線番号である、データリンク接続識別子（ＤＬＣＩ）を含む。ＬＡＮ−ＷＡＮインタネットワーキングの場合には、ＤＬＣＩは宛先ＬＡＮが接続されているポートを表示する。ＤＬＣＩは、フレームリレーネットワークノードに入来するデータが、ネットワーク内で送られるのを、以下の３つのステップ処理を用いて可能にする。
【００１１】
１．フレームチェックシーケンス（ＦＣＳ）を用いてフレームの整合性を検査し、エラーを示していればそのフレームを廃棄する。
【００１２】
２．テーブル内でＤＬＣＩをルックアップし、ＤＬＣＩがこのリンクのために規定されていなければそのフレームを廃棄する。
【００１３】
３．フレームをテーブルで特定されたポートまたはトランクに送ることにより、その宛先にリレーする。
【００１４】
フレームリレーデータが廃棄される２つの主な理由は、フレーム内のエラーの検出およびふくそうの発生（ネットワークがオーバロード状態）である。フレームの廃棄は、ＰＣ、ワークステーションおよびホストといった末端装置におけるインテリジェンスのため、通信の整合性を妨げるものではない。これらのインテリジェント装置は、ネットワーク内のデータの損失を検出し、回復することができる複数レベルプロトコルで動作している。末端装置における上層プロトコルは、送受信される様々なフレームの一連番号の追跡を続ける。肯定応答が送られ、送信側末端に、どのフレーム番号がうまく受取られたかを知らせる。もし一連番号が欠けている場合、受信側末端は、再送信を要求する。このような態様で、末端装置は、すべてのフレームが最終的にはエラーなしに受信されることを保証する。
【００１５】
図１は、フレームリレーハイレベルデータリンクコントロール（ＨＤＬＣ）フォーマットのフィールド図であり、フレームを区切るために用いられるフラグ領域を含み、その後にはフレームリレーのアドレス指定メカニズムを示すＤＬＣＩ領域が続く。ＤＬＣＩは、フレームリレーフレームの第２のオクテットの６つの最上位ビットと、第３のオクテットの４つの最上位ビットとから構成されている。第２のオクテットのＤＬＣＩビットの後には指令／応答（Ｃ／Ｒ）表示ビットが続く。拡張アドレス（ＥＡ）ビットの値に従い、さらなるビットを使って、ＤＬＣＩを１０ビットを超えて拡張し完全なＤＬＣＩを構成してもよい。図１に示されている２オクテットのＤＬＣＩは１０２４のアドレスをカバーしている。フレームリレーの現在の実現においては、米国規格協会（ＡＮＳＩ）仕様により、ＤＬＣＩの値の割当には幾つかの制限が設けられている。ＤＬＣＩ０は、インチャネルコールコントロールシグナルのために予約されている。ＤＬＣＩ１から１５までおよび１００８から１０２２までは、将来に使用するために予約されており、ＤＬＣＩ１０２３はローカル管理インタフェース（ＬＭＩ）通信のために予約されている。したがってユーザのデータが使用できるのは、１６から１００７までの９９２のＤＬＣＩである。ＤＬＣＩ１６−９９１は論理接続に割当てられ、ＤＬＣＩ９９２−１００７は、第２層の管理に用いられる。
【００１６】
ＤＬＣＩ領域の後には、順方向明示ふくそう通知（ＦＥＣＮ）および逆方向明示ふくそう通知（ＢＥＣＮ）ビットが続く。ＦＥＣＮビットは、ふくそう回避手続がフレームの方向（ソース→ネットワーク→末端）に進められねばならないことを示している。このビットは、受信側末端が、宛先制御された送信器の速度を調節するために使われてもよい。末端は、応答／肯定応答につながるメッセージの伝送速度を下げねばならない。
【００１７】
ＢＥＣＮビットは、ふくそう回避手続がフレームの逆方向（末端→ネットワーク→ソース）に進められねばならないことを示している。このビットは、受信側末端が、ソース制御された送信器の速度を調節するために使われてもよい。ソースは、ネットワークへのすべての伝送速度を下げねばならない。
【００１８】
廃棄適格（ＤＥ）ビットは、ネットワークのふくそう状態におけるフレームの廃棄に対する、フレームの適合性を示すために用いられる。適合を示されたフレームは、ふくそうの間、その他のフレームよりも優先して廃棄されねばならない。
【００１９】
可変長の情報フィールドは、フレームリレーでは解釈されないユーザがコントロールするデータおよび情報を運ぶ。
【００２０】
情報フィールドに続く２つのオクテットのフレームチェックシーケンス（ＦＣＳ）フィールドは、フレームが送信の間壊されていないことを確かめるために用いられる。ＦＣＳは、巡回冗長検査（ＣＲＣ）多項式を、フレームのアドレスフィールドの第１ビットからフレームの情報フィールドの最終ビットまで適用した結果である。ＦＣＳは装置によって計算され、宛先装置によって再計算される。もしこの２つのＦＣＳが整合しなければ、フレームは廃棄される。ＦＣＳの後にはクローズフラグが続く。
【００２１】
セルリレーは、高速パケット技術のもう１つの部門をなしている。フレームリレーと同様、セルリレーは、インテリジェント末端システム、信頼性のあるディジタル伝送設備、および広帯域幅の容量を必要とする。フレームリレーとセルリレーの主要な違いは、転送される情報の単位である。フレームリレーは可変長の「フレーム」で情報を転送するのに対し、セルリレーは、固定長の「セル」で情報を転送する。
【００２２】
フレームリレープロトコルは、表１で記載された規格で規定されている。セルリレーはＡＴＭおよび８０２．６ ＤＱＤＢ規格で規定されている。
【００２３】
【表１】

【００２４】
現在、フレームリレーおよびセルリレープロトコルはソフトウェアにおいて実現されており、そのスループットは、パケットスイッチングのソフトウェアサポートを提供するシステムの処理能力により制限される。ゆえに、ソフトウェアベースの高速パケットスイッチングネットワークにおける処理上のボトルネックを排除するために、フレームリレーおよびセルリレーがハードウェアにおいて実現される必要がある。したがって、ハードウェアにおいてフレームまたはセルリレープロトコルをサポートするために、パケットアドレス変換およびパケットルーティングを行なうことのできるパケット管理装置を提供することが望ましいであろう。
【００２５】
【発明の開示】
この発明の１つの利点は、ハードウェアにおけるフレームリレーおよびセルリレープロトコルをサポートするパケット管理装置を提供することである。
【００２６】
この発明の他の利点は、高速パケットスイッチングに関連する処理上のボトルネックを排除するパケット管理装置を提供することである。
【００２７】
この発明の上記およびその他の利点は、少なくとも、部分的には、送信データ端末から受信したデータをアドレスフィールドを有するデータパケットに変換するためのデータ受信手段と、データパケットを一時的に記憶するためのパケットバッファ手段と、バッファ手段から読出したデータパケットを受信データ端末に送信されるデータに変換するためのデータ送信手段とを含むパケットスイッチングネットワークに、データパケットを受信するためのパケット受信器を含む、パケット処理のための装置を提供することにより達成される。アドレスフィールドが、アドレス抽出器によりデータパケットから分離される。抽出されたアドレスフィールドは、変換されたアドレスデータおよびコントロールデータを記憶する変換メモリ内のエントリを指定する。コントロールデータに応答して、アドレス置換回路は、データパケット内のアドレスフィールドを変換されたアドレスデータと置換える。パケットコントロール回路は、変換されたアドレスデータを有するデータパケットをパケットバッファ手段に転送する。パケットコントロール回路からのコントロールメッセージに応答して、パケット送信器は、パケットバッファ手段からデータパケットを読出し、そのデータパケットをデータ送信手段に転送する。
【００２８】
この発明の特定の局面に従えば、データパケットは、フレームリレー規格に適合するフォーマットのデータフレームまたはセルリレー規格に適合するフォーマットのデータセルを含み得る。
【００２９】
ネットワークコントロールおよび保守機能として、変換メモリは、データパケットのアドレスフィールドにより指定されたセルに記憶されたコントロールデータに応答して、データパケットをネットワークのコントロールプロセッサに送る。変換メモリは、データパケットに応答して、コントロールプロセッサにより更新される。
【００３０】
この発明の好ましい実施例に従えば、フレームリレーネットワークのためのフレーム処理システムは、フレームリレーネットワークを介してデータフレームスイッチングを提供するためのフォーマットにされた入来アドレスフィールドを有するデータフレームを受信するための手段を含む。受信手段に応答する手段が入来アドレスフィールドをデータフレームから分離する。入来アドレスフィールドに応答して、記憶手段は受信手段に宛先アドレスフィールドおよびコントロールデータを与える。フレームコントロール手段は、記憶手段に応答して、入来アドレスフィールドを宛先アドレスフィールドと置換える。バッファ手段は、フレームコントロール手段に応答して、宛先アドレスフィールドを有するデータフレームを一時的に記憶する。コントロールデータにより指定されたデータフレーム送信手段は、バッファ手段からデータフレームを読出し、読出したデータフレームを宛先アドレスフィールドに従って送信する。
【００３１】
好ましくは、記憶手段は、入来アドレスフィールドにより指定されたセルに、宛先アドレスフィールドおよびコントロールデータを記憶する。コントロールデータが入来アドレスフィールドがアクティブでないことを示すと、受信手段により、データフレームが廃棄されることもある。データフレーム送信手段は、データフレームコントロール手段からのコントロールメッセージに応答して、バッファ手段からデータフレームを読出す。コントロールメッセージは、データフレームが読出されるべきバッファ手段内のバッファユニットのアドレスを含み得る。
【００３２】
この発明の１つの特徴に従えば、データフレーム送信手段は、バッファ手段により与えられたデータフレームを記憶するＦＩＦＯレジスタを含む。データフレームは、ＦＩＦＯレジスタが満杯になるまで、またはＦＩＦＯレジスタに完全なデータフレームが蓄積されるまで、ＦＩＦＯレジスタ内に記憶される。
【００３３】
この発明の他の特徴に従えば、記憶手段は、データフレームに含まれるコントロール情報を、記憶手段の内容を更新するコントロールプロセッサに与える。
【００３４】
この発明の方法に従えば、以下のステップが実行される。送信データ端末から受信したデータをアドレスフィールドを有するデータパケットに変換するためのデータ受信手段と、データパケットを一時的に記憶するためのパケットバッファ手段と、バッファ手段から読出したデータパケットを受信データ端末に送信されるデータに変換するためのデータ送信手段とを有する、パケットスイッチングネットワークにおいて、パケット処理の方法は、
データパケットを受信するステップと、
データパケットからアドレスフィールドを分離するステップと、
アドレスフィールドにより指定された記憶セルに記憶された、変換されたアドレスデータおよびコントロールデータを与えるステップと、
データパケット内のアドレスフィールドを変換されたアドレスデータと置換えるステップと、
変換されたアドレスデータを有するデータパケットをパケットバッファ手段に転送するステップと、
コントロールデータに応答して、パケットバッファ手段からデータパケットを読出すステップと、
データパケットをデータ送信手段に送信するステップとを提供する。
【００３５】
好ましい実施例において、変換されたアドレスデータの妥当性が検証され、もし変換されたアドレスデータがアクティブでなければ、データフレームが廃棄されることもある。さらに、データパケットのパケット検査フィールドが検査され、もしパケット検査フィールドが送信エラーを示していれば、データパケットが廃棄されることもある。またさらに、もしパケットバッファ手段に利用可能なスペースがなければそのデータパケットを廃棄するために、パケットバッファ手段にデータパケットを記憶するために利用可能なスペースがあるかどうか検査が行なわれることもある。
【００３６】
データフレームはＦＩＦＯレジスタにバッファされてもよい。データフレームを送信手段に転送する前に、ＦＩＦＯレジスタが満杯であるかどうかまたはＦＩＦＯレジスタに完全なデータフレームが記憶されているかどうかについての検査が行なわれることもある。
【００３７】
この発明のさらにその他の利点は、以下の詳細な説明から当業者には容易に明らかになるであろう。その説明においては、この発明を実行することを意図する最高モードを簡潔に示すことにより、この発明の好ましい実施例のみが示され、説明される。この発明から逸れることなく、この発明にはその他および異なる実施例が可能であり、その幾つかの詳細には、明らかなあらゆる点においての修正が可能であることが理解されるであろう。したがって、図面および説明は、本質的に例示のものであり、制限的なものではないことが認識されるべきである。
【００３８】
【発明の最良の実施態様】
この発明は、データパケット操作の分野に一般的に適用できるが、この発明を実施するための最良の態様は、パケットスイッチングネットワークを介して転送されるデータパケットが図１に示されるフレームリレーＨＤＬＣフォーマットを有するという認識に、一部基づくものである。したがって、この発明の開示は、フレームリレーの分野において行なわれるが、この発明にはさらに広範囲のアプリケーションがあることが理解されるべきである。
【００３９】
図２を参照して、フレームリレーネットワークにおいて、回線インタフェース装置（ＬＩＤ）ＬＩＤ₀ −ＬＩＤ_N が、入力／出力（Ｉ／Ｏ）通信線を通して、末端装置に結合されている。この開示をさらに明確にするために、図２では、ＬＩＤの受信部および送信部を、それぞれが、入力通信回線４２−０から４２−Ｎおよび出力通信回線５２−０から５２−Ｎに結合された、別々のブロック４０−０から４０−Ｎおよび５０−０から５０−Ｎとして示している。しかしながら、ＬＩＤ４０および５０は、Ｉ／Ｏ通信バスとともに双方向回線インタフェースを設ける一体の装置として実現されるであろうことが理解される。ＬＩＤは、受信側では入力回線上の情報をクロック信号ＣＬＫおよび図１で示されたフォーマットを有するＨＤＬＣフレームデータに物理変換することにより、このネットワークと、たとえば、同期の端末、非同期の端末またはＴ１回線といった特定のデータ端末との間のインタフェースの役割を果たす。送信側では、ＨＤＬＣフレームデータおよびクロック信号ＣＬＫは、末端装置に適したデータに変換される。変換の形式は、インタフェースされる回線によって定まる。変換の形式は、回線ジッタ、転送遅延などを補償するための何らかのバッファ能力を含んでもよい。非同期のデータ端末の場合、非同期からＨＤＬＣへの変換を行なわなければならない。同期データ端末は、ＨＤＬＣ変換のためにタイムスロットを必要とするかもしれない。セルリレースイッチングをサポートするために、ＬＩＤは、回線インタフェースの機能に加え、セルの組立および分解を実施する。
【００４０】
したがって、特定の末端装置をサポートするために、特定の形式のＬＩＤが必要とされる。ＬＩＤの出力は一様のＨＤＬＣフレームデータおよびクロックを提供するので、特定の回線インタフェース要求に対し適切なＬＩＤを設置することにより、汎用モジュラスイッチを設けてもよい。このことにより、ＬＩＤデータ伝送速度にかかわらず、各ＬＩＤに対して同じネットワークハードウェアを繰返すことにより、システムのコストが低減する。様々な特定のＬＩＤの構造は、「高速パケットネットワークのための回線インタフェース装置（Line Interface Device for Fast-Packet Network)」と題された本発明者の、同時係属中の出願に述べられており、ここに引用により援用する。
【００４１】
スイッチングネットワークを通して転送されるデータフレームは、対応するフレームリレーパケット管理装置（ＦＲＹＰＡＭ）を通してＬＩＤに結合されたフレームバッファＲＡＭ４６内でバッファされる。受信ＦＲＹＰＡＭ部４４−０から４４−Ｎは、受信ＬＩＤ部４０−０から４０−Ｎから転送されたフレームキューの管理をそれぞれに与える。送信ＦＲＹＰＡＭ部５４−０から５４−Ｎは、フレームバッファＲＡＭ４６から読出したフレームを、送信ＬＩＤ部５０−０から５０−Ｎに、それぞれ転送する。
【００４２】
上に示されたように、受信ＬＩＤから受信ＦＲＹＰＡＭへの入力は、ＨＤＬＣフレームデータおよびクロックＣＬＫを含む。ＦＲＹＰＡＭは、巡回冗長符号（ＣＲＣ）を含む可能性のあるフレームのＦＣＳフィールドを検査する。フレームは、もしＣＲＣにエラーがあれば、廃棄される。さらに、ＦＲＹＰＡＭは、受信されたフレームの１０ビットのＤＬＣＩフィールドを得て、この値を、各受信ＦＲＹＰＡＭに接続された変換（ＸＬＡＴ）ＲＡＭ４８へのアドレスとして利用する。
【００４３】
ＦＲＹＰＡＭ４４−０から４４−Ｎにそれぞれ結合された各変換ＲＡＭ４８−０から４８−Ｎは、図３に示される、宛先アドレスのリスト、接続アクティブビット、ポート選択フィールドおよびコントロールフィールドを有するルックアップテーブルを含む。フレームがＦＲＹＰＡＭにより受信されると、得られたＤＬＣＩアドレスフィールドはテーブル内の新規の宛先アドレスへのインデックスを与える。新規の宛先アドレスは、変換ＲＡＭから読出され、受信されたフレームのアドレスと置換えられる。同じインデックスが、宛先ポートを選択し、受信されたフレームで行なわれる追加の機能を決定するために用いられる。接続アクティブビットが、ＤＬＣＩがアクティブでないことを示すと、そのフレームは廃棄される。
【００４４】
フレームがリレーされるべきなら、そのＤＬＣＩは新規の宛先アドレスと置換えられ、受信ＦＲＹＰＡＭは、書込コントロール信号ＷＲ ＣＮＴＬおよびアドレス指定信号ＡＤＤＲを発生し、フレームバッファＲＡＭのロケーション内に残留するフレームデータとともに新規アドレスを書込む。フレームバッファＲＡＭ内に完全なフレームが記憶されると、受信ＦＲＹＰＡＭは、すべての送信および受信ＦＲＹＰＡＭを接続する内部ＦＲＹＰＡＭ通信リンク５６内を介して、宛先送信ＦＲＹＰＡＭにパケット利用可能メッセージを送る。宛先ＦＲＹＰＡＭの識別番号は、変換ＲＡＭ内のルックアップテーブルから読出される。パケット利用可能メッセージは、フレームバッファＲＡＭ内のフレームアドレスおよびフレーム長を示すバイト数を含む。送信ＦＲＹＰＡＭは、送信が必要なすべてのフレームに対して送信キューを保守する。送信ＦＲＹＰＡＭは、読出コントロール信号ＲＤ ＣＮＴＬおよびアドレス指定信号ＡＤＤＲを発生し、フレームバッファＲＡＭ４６からフレームを読出し、それを、クロック信号ＣＬＫとともにＨＤＬＣフォーマット（ＨＤＬＣデータ）で対応する送信ＬＩＤ５０に送る。送信ＬＩＤは、ＦＲＹＰＡＭからのＨＤＬＣデータを、特定の回線インタフェースに適したフォーマットに変換する。この情報は、それから、通信回線５２を通して受信末端装置またはデータ端末へ転送される。ＬＩＤと同様、ＦＲＹＰＡＭの受信および送信部は、一体の装置で実現されてもよい。フレーム処理手段は、受信および送信ＦＲＹＰＡＭにより実施され、その構造は後にさらに詳細に開示される。
【００４５】
もし変換ＲＡＭ内のルックアップテーブルが、受信されたフレームがコントロールまたは保守情報を有することを示せば、送信ＦＲＹＰＡＭは、スイッチングネットワーク内のコントロールおよび保守動作を処理する、コントロールおよび保守プロセッサ６０に、このフレームを送る。プロセッサ６０はこのコントロールおよび保守フレームを用いて、仮想接続が変更されたとき、変換ＲＡＭの内容を実時間で更新する。プロセッサは、コール処理機能を果たし、スイッチされたサービスをサポートし、（たとえばループバック、エラーカウントといった）ネットワーク内の保守動作に応答するかまたはその動作を開始することもできる。さらに、コントロールおよび保守プロセッサ６０は、すべてのＬＩＤを互いに接続するとともにプロセッサ６０にも接続する内部ＬＩＤリンク５８を介して、ＤＬＣＩおよび回線インタフェースパラメータをＬＩＤに送る。
【００４６】
上に示されたように、受信ＦＲＹＰＡＭは、受信されたフレームをフレームバッファＲＡＭ４６に書込む。複数のＦＲＹＰＡＭが、複数のフレームバッファを有する共通のフレームバッファＲＡＭに書込をするのとともに、ＲＡＭの利用可能なフレームバッファの動的リストを保守するフレームバッファマネージャ６２は、受信ＦＲＹＰＡＭ動作に対しフレームバッファの割当を与える。ＦＲＹＰＡＭとフレームバッファマネージャとの間の通信は、すべてのＦＲＹＰＡＭを互いに接続するとともにフレームバッファマネージャ６２にも接続するフレームバッファ割当リンク６４を通して発生する。このリンクを通して、送信ＦＲＹＰＡＭは、データが回線に送信されたとき、フレームバッファマネージャによる割当てられたバッファの解放を引き起こす割当解除信号を送る。フレームバッファは、すべての受信ＦＲＹＰＡＭに対し、絶え間なくバッファを保守しようとする。もし利用可能なバッファがなければ、受信されたフレームは廃棄される。すべてのフレームは、フレームバッファＲＡＭ内で、同じ大きさのスペースを割当てられている。このスペースは、ネットワークにおいて利用可能な最大のフレーム（典型的には４Ｋバイト）をバッファするのに十分な大きさであり得る。後にさらに詳細に示されるように、この割当はハードウェアにより実施されてもよい。
【００４７】
各フレームに対するバッファの割当の大きさは固定されているので、セルリレースイッチングをサポートするために、フレームバッファＲＡＭ内で５６バイトのフレームを割当てることは可能である。この場合、ＬＩＤは、回線インタフェースの機能に加えて、セルの組立および分解を実施し得る。さらに、ＬＩＤは、セルヘッダからアドレス指定情報を得て、このデータを固定長のフレームのＨＤＬＣフォーマットに変換できる。結果として、ＦＲＹＰＡＭ動作は、フレームリレースイッチングの場合と同じ方法で実施される。図２に示されたシステムの構造および動作は、１９９５年１月３０日に出願され、同時係属中の、「データ転送のための通信システムおよびフレームリレーネットワークならびにデータパケットを転送する方法（Modular Architecture for Fast-Packet Network) 」と題される出願にさらに詳細に開示されている。
【００４８】
ＸＬＡＴ ＲＡＭ４８と相互作用するＦＲＹＰＡＭの受信部４４を示す図４を参照されたい。上述のように、ＦＲＹＰＡＭは、図１で示されるＨＤＬＣフォーマットのデータとクロック信号とを与えられている。受信回路４０２は、ＨＤＬＣフレームおよびクロックを受信し、ＦＣＳフィールドにおけるＣＲＣ情報を検査する。受信された情報は、ＤＬＣＩ変換手順をコントロールする受信状態マシン４０４に与えられる。図１に示されるように、フラグフィールドに続く２つの８ビットのバイトは、１０ビットのＤＬＣＩを含む。
【００４９】
状態０のとき、受信状態マシンはＨＤＬＣフレームのフラグを待つ。フラグが発見されれば、状態マシンは状態１に進む。
【００５０】
状態１のとき、状態マシン４０４はフレームの次のバイトを検査する。次のバイトがフラグであれば、マシンは状態１のままである。次のバイトがアボート状態を示せば、マシンは状態０に戻る。次のバイトがデータであれば、データはマルチプレクサ４０８を通して第１バイトラッチに転送され、状態マシンは状態２に進む。バイトカウンタ４１４は、状態マシンにより処理されたデータバイトを、第１のデータバイトからカウントする。
【００５１】
状態２のとき、受信状態マシンはフレームの次のバイトを検査する。次のバイトがフラグであれば、マシンは状態１に戻る。次のバイトがアボート状態を示せば、マシンは状態０に戻る。次のバイトがデータであれば、データはマルチプレクサ４１２を通して第２バイトラッチ４１０に転送され、マシンは状態３に進む。
【００５２】
状態３のとき、状態マシン４０４は、第１および第２のバイトラッチ４０６および４１０からの１６ビットのデータを、ＤＬＣＩ抽出器４１６を通してシフトし、受信した１０ビットのＤＬＣＩフィールドを抽出する。マルチプレクサ４１８を通し、アドレスとしてこの１０ビットの値はＸＬＡＴ ＲＡＭ４８のアドレス入力に与えられる。同時に、マルチプレクサ４２０を通し、受信状態マシンは読出イネーブル信号をＸＬＡＴ ＲＡＭ４８に与え、１０ビットのＤＬＣＩの値により示されるアドレスを有するロケーションからデータを読出す。
上記のようにまた図３で示されるように、ＸＬＡＴ ＲＡＭは、宛先アドレス、接続アクティブビット、ポート選択フィールドおよび受信したフレームを用いて果たす機能のリストを含む。抽出されたＤＬＣＩの値はインデックスを提供し、受信されたフレームに対応するリストを読出す。リストから読出した新しい宛先アドレスは、ミキサ４２４のラッチ４２２に与えられる。ＸＬＡＴ ＲＡＭから読出したコントロール情報は、コントロール情報ラッチ４２６にロードされる。ＸＬＡＴ ＲＡＭが、受信されたフレームがコントロールおよび保守情報を搬送するコントロールフレームであることを示せば、バッファ４２８を介してコントロールフレームは、コントロールおよび保守プロセッサ６０に与えられる。バッファ４２８は、ＸＬＡＴ ＲＡＭに書込まれたデータが正しいことを検証するために用いられる。
【００５３】
上記のように、コントロールおよび保守プロセッサ６０は、ＸＬＡＴ ＲＡＭ４８に記憶された情報を更新する責任がある。コントロールおよび保守プロセッサは、ＸＬＡＴ ＲＡＭ４８に対して、マルチプレクサ４１８を介してアドレス信号を、マルチプレクサ４２０を介して読出しイネーブル信号を、および書込イネーブル信号と書込まれるデータとを送る。プロセッサ６０は、ＸＬＡＴ ＲＡＭに記憶されたＤＬＣＩ、アクティビティ状態および宛先パラメータを更新し、電力が供給された後またはリセット状態の後にＸＬＡＴ ＲＡＭを所定の状態に初期化する。また、コントロールおよび保守プロセッサが、ＸＬＡＴ ＲＡＭにアクセスして、メモリテストを実行し、ユニット４２８および４２０を介して接続情報を実時間で問合せてもよい。
【００５４】
コントロール情報ラッチ４２６は、受信状態マシン４０４に新しい宛先アドレスがアクティブであるかどうかを決定するコントロール情報を与る。もしアクティブであれば、状態マシンはミキサ４２４に置換イネーブル信号を与え、ラッチ４２２からの新しい１０ビットの宛先アドレスを、第１および第２のバイトラッチ４０６および４１０内の現在のＤＬＣＩフィールドにリライトする。バイトカウンタ４１４は２にセットされ、受信状態マシンは状態４に進み、受信されたデータフレームのフレームバッファＲＡＭ４６への転送を開始する、割当開始信号をフレームコントロール状態マシン４３０に送る。
【００５５】
コントロール情報が新しい宛先アドレスがアクティブでないことを示せば、受信状態マシンは状態０に戻る。
【００５６】
状態４のとき、受信状態マシン４０４は、データフローの次のバイトが受信されたかどうかを決定する。もし受信されていれば、受信状態マシンはこのバイトを検査する。もしこれがフラグであれば、マシンは状態１に戻る。バイトがアボート状態を示せば、マシンは状態０に戻る。バイトがＨＤＬＣ情報フィールドからのデータであれば、データはＦＩＦＯレジスタ４３２に書込みされ、バイトカウンタ４１４は増分される。次のバイトが第１のＦＣＳフィールドからのＣＲＣデータであると決定されれば、このＣＲＣデータは記憶されず、バイトカウンタ４１４は増分されない。最後に、次のバイトが第２のＦＣＳフィールドからのＣＲＣデータであれば、ＣＲＣデータはまた記憶されず、バイトカウンタ４１４は増分されない。しかし、受信状態マシン４０４は、ＣＲＣ検査状態およびバイトカウンタ４１４のバイト数をフレームコントロールマシン４３０に送り、再び状態０に進む。フレームコントロールマシン４３０がエラー状態を示せば、状態０に進みフレームを廃棄する。
【００５７】
フレームコントロールマシン４３０は、ＤＬＣＩの変換およびフレームバッファＲＡＭに転送するためのデータの準備の責任を負う。また、フレームコントロール状態マシンは、データをフレームバッファＲＡＭに移動させることを試み、宛先ＦＲＹＰＡＭに、新しいフレームが送信のために利用可能であることを知らせる。
【００５８】
状態０のとき、フレームコントロールマシンは受信状態マシン４０４からの割当開始信号を待つ。信号が受信されれば、フレームコントロールマシンは状態１に進む。
【００５９】
状態１のとき、フレームコントロールマシンは、フレームバッファ割当リンク６４を通して、フレームバッファマネージャ６２に、フレームバッファＲＡＭ内のバッファを受信されたフレームへ割当てるよう要求する。それに応答してフレームバッファマネージャがバッファアドレスを送れば、そのアドレスは保管され、フレームコントロールマシンは状態２に進む。または割当要求に応答してフレームバッファマネージャがフレームバッファＲＡＭ内に利用可能な場所がないことを示せば、フレームコントロールマシンは受信状態マシン４０４に対してフレームを廃棄させるためエラーメッセージを送り、状態０に戻る。
【００６０】
状態２のとき、フレームコントロールマシンはコントロール信号をマルチプレクサ４３４に送り、第１および第２のバイトラッチ４０６および４１０に記憶された値を、バッファアドレス（フレームバッファマネージャからのアドレス×フレームバッファサイズ）を用いて、フレームバッファＲＡＭに書込むことを可能にする。それから、フレームコントロールマシンは状態３に進む。
【００６１】
状態３のとき、データがＦＩＦＯレジスタ４３２にあれば、フレームコントロールマシンはコントロール信号をマルチプレクサ４３４に送り、ＦＩＦＯレジスタに記憶されたデータをフレームバッファＲＡＭに書込むことを可能にする。情報フィールドデータではなくＣＲＣが受信され、それが正しくなければ、フレームコントロールマシンは状態４に進む。しかし、受信されたＣＲＣが正しければ、フレームコントロールマシンは状態５に進む。
【００６２】
状態４のとき、フレームバッファ割当リンク６４を介して、解放フレームバッファメッセージがフレームバッファマネージャに出され、割当てられたバッファを解放する。
【００６３】
状態５のとき、内部ＦＲＹＰＡＭリンク５６を介して、パケット利用可能メッセージが指定された宛先ＦＲＹＰＡＭに転送され、受信されたフレームが送信に利用可能であることを知らせる。宛先ＦＲＹＰＡＭの識別番号は、ＸＬＡＴ ＲＡＭ４８からこの番号を受信するコントロール情報ラッチ４２６から読出される。パケット利用可能メッセージは、バッファアドレスおよびカウンタ４１４のバイト数を含む。
【００６４】
指定された宛先ＦＲＹＰＡＭがフレームを送信できなければ、否定応答メッセージを送る。それに応答して、フレームコントロールマシンは状態４に進み、割当てられたバッファを解放する。指定された宛先ＦＲＹＰＡＭの送信準備ができていれば、フレームコントロールマシンは状態０に戻る。
【００６５】
図５を参照して、宛先ＦＲＹＰＡＭの送信部５４は、ＨＤＬＣフレーミングおよびＣＲＣの発生を与え、クロック信号とともにＬＩＤに送られるＨＤＬＣデータフレームを形成する、ＨＤＬＣ送信器５０４に結合されたＦＩＦＯレジスタ５０２を含む。
【００６６】
ＦＩＦＯレジスタ５０２は、フレームバッファＲＡＭから読出したデータフローを受信し、多重ＦＲＹＰＡＭが共通のフレームバッファＲＡＭにアクセスしているときの、フレームバッファアクセス待ち時間の補償をする。付け加えて、フレームバッファＲＡＭが１６、３２またはそれより大きなビット幅のデータを与えることもあるので、ＦＩＦＯレジスタ５０２は、バイトベースで動作するＨＤＬＣ送信器へのデータフローを採用する。したがって、複数バイトが各転送のたびに送信され、フレームバッファＲＡＭへのさらに効率的なアクセスを与えることができる。ＦＩＦＯレジスタ５０２は、フレームバッファＲＡＭアクセス待ち時間のために、フレームの送信の間にＦＩＦＯレジスタが決して空にならないことを確実にするために、十分な大きさでなければならない。そうでなければ、ＨＤＬＣ送信器５０４は、アンダーランを強いられ、ＬＩＤに誤ったデータを送る可能性がある。このような状態が発生すれば、ＨＤＬＣ送信器はフレームの廃棄を引き起こす正しくないＣＲＣを送る。現在のフレームは再送信されるだろう。
【００６７】
内部ＦＲＹＰＡＭリンクからのパケット利用可能メッセージは、フレーム送信の要求の結果として形成された送信キューをコントロールする、送信キューハンドラ５０６により受信される。送信キューハンドラはまた、電源投入の際またはリセット状態の後に送信キューをクリアする責任がある。すべてのＦＲＹＰＡＭは、たとえばハードウェアアドレスストラップまたはソフトウェアアドレス指定可能ラッチといった外部手段によりプログラム可能な、独自の物理アドレスを有する。パケット利用可能メッセージがアドレス指定されたＦＲＹＰＡＭに届くと、送信キューハンドラ５０６は、この要求をレジスタ５０８に記憶された送信キューに加える。レジスタは、ＦＩＦＯレジスタまたは２つ以上の要求を記憶できるＲＯＭであってもよい。送信キューレジスタが満杯であれば、ハンドラは、ソースＦＲＹＰＡＭへ、フレームの廃棄を引き起こす否定応答メッセージを送る。送信キューレジスタが空のとき、ＨＤＬＣ送信器５０４はフラグを送る。
【００６８】
送信キューは、フレームバッファＲＡＭからＨＤＬＣ送信器を通して対応するＬＩＤに送られるフレームのフローをコントロールする、送信状態マシン５１０に与えられる。それはまた送信キューエントリを取除き、フレーム全体がＬＩＤに送られたとき、フレームバッファＲＡＭ内の割当てられたバッファを解放する。
【００６９】
送信キューレジスタ５０８が空のとき、送信状態マシン５１０は状態０で、内部ＦＲＹＰＡＭリンクからの要求（パケット利用可能メッセージ）を待つ。要求が送信キューに入れられれば、状態マシンは状態１に進む。
【００７０】
状態１のとき、状態マシン５１０は、送信キューに入れられたパケット利用可能メッセージに含まれるバッファアドレスおよびバイト数を読出し、コントロール信号とともにフレームバッファＲＡＭに転送された実際のバッファアドレスを計算し、フレームバッファＲＡＭから対応するデータフレームを読出す。読出したデータは、ＦＩＦＯレジスタが満杯になるまでまたはデータフレーム全体がＦＩＦＯレジスタにあるようになるまでデータを記憶する、ＦＩＦＯレジスタ５０２に与えられる。それから、状態マシン５１０は状態２に進む。ＦＩＦＯレジスタが満杯でなく、フレーム全体がなおＦＩＦＯレジスタ内に含まれていなければ、状態マシンは、フレームバッファＲＡＭから次のロケーションを読出し、ＦＩＦＯレジスタが満杯になるかまたはデータフレーム全体がＦＩＦＯレジスタにあるようになるまで、ＦＩＦＯレジスタ内にデータを記憶する。
【００７１】
状態２のとき、ＨＤＬＣ送信器が利用可能であれば、状態マシン５１０はコントロール信号をＦＩＦＯレジスタ５０２に送り、ＦＩＦＯレジスタからのデータの１バイトをＬＩＤに送るためにＨＤＬＣ送信器に転送する。バイト数は減分される。この手順は、結果として生じるバイト数が０になるまで繰返し行なわれる。それから、状態マシンは状態３に進む。
【００７２】
状態３のとき、送信状態マシン５１０は、ＨＤＬＣ送信器に、ＬＩＤに送られるＣＲＣバイトを形成するよう指示する。それから、フレームバッファマネージャには、フレームバッファ割当リンクを介してフレームバッファ解放メッセージが送られ、送信されたフレームに割当てられたバッファを解放する。対応するエントリは送信キューから取除かれ、状態マシン５１０は状態０に戻る。
【００７３】
このようにして、受信および送信回路を含むＦＲＹＰＡＭが説明されてきた。受信回路は、入来ＨＤＬＣデータフレームを受信し、入来ＨＤＬＣデータフレームのＤＬＣＩを、入来ＤＬＣＩにより指定された変換ＲＡＭのロケーション内に記憶された、宛先ＤＬＣＩと置換える。変換されたデータフレームはフレームバッファＲＡＭに書込みされる。パケット利用可能メッセージが、変換ＲＡＭの指定されたロケーションに記憶されたコントロールデータに従い選択された、宛先ＦＲＹＰＡＭに送られる。宛先ＦＲＹＰＡＭの送信回路は、フレームバッファＲＡＭからデータフレームを読出し、それらを宛先ＬＩＤに与える。
【００７４】
このようにして、開示されたパケット管理装置は、ハードウェアにおける高速パケットスイッチングプロトコルをサポートする。
【００７５】
この開示においては、この発明の好ましい実施例のみが示され、説明されるが、この発明には、この明細書に表わされた発明の概念の範囲内での変更および修正も可能であることが理解されるであろう。
【図面の簡単な説明】
【図１】フレームリレーネットワークにおけるフレームフォーマットを示す図である。
【図２】この発明に従う、スイッチングネットワークの一般的なアーキテクチャを示す図である。
【図３】ＸＬＡＴ ＲＡＭにおけるルックアップテーブルを示す図である。
【図４】図２のＦＲＹＰＡＭの受信部をさらに詳細に図示する回路図である。
【図５】図２のＦＲＹＰＡＭの送信部をさらに詳細に図示する回路図である。
【符号の説明】
４８ 変換（ＸＬＡＴ）ＲＡＭ
４０４ 受信状態マシン
４１６ ＤＬＣＩ抽出器
４２６ コントロール情報ラッチ
４３０ フレームコントロール状態マシン
４３２ ＦＩＦＯレジスタ

Claims (21)

1. 送信データ端末から受信したデータをアドレスフィールドを有するデータパケットに変換するためのデータ受信手段と、前記データパケットを一時的に記憶するためのパケットバッファ手段と、前記バッファ手段から読出した前記データパケットを受信データ端末に送信されるデータに変換するためのデータ送信手段とを有するパケットスイッチングネットワークにおける、パケット処理のための装置であって、
   前記データパケットを受信するためのパケット受信器と、
   前記アドレスフィールドを前記データパケットから抽出するためのアドレス抽出器と、
   前記アドレスフィールドにより指定されたセルに記憶された、変換されたアドレスデータおよびコントロールデータを与えるための変換メモリと、
   前記コントロールデータに応答して、前記データパケットにおける前記アドレスフィールドを前記変換されたアドレスデータと置換えるための、アドレス置換回路と、
   前記変換されたアドレスデータを有する前記データパケットを前記パケットバッファ手段に転送するためのパケットコントロール回路と、
   前記パケットコントロール回路からのコントロールメッセージに応答して、前記パケットバッファ手段から前記データパケットを読出し、前記データパケットを前記データ送信手段に転送するためのパケット送信器とを含み、
   前記変換メモリは、前記データパケットのアドレスフィールドにより指定されたセルに記憶されたコントロールデータに応答して、前記データパケットを前記ネットワークのコントロールプロセッサに送り、
   応じて前記コントロールプロセッサは、前記コントロールデータを用いて前記変換メモリの内容を実時間で更新する、パケット処理のための装置。
2. 前記パケットコントロール回路は、前記コントロールデータに応答して、前記コントロールメッセージを形成する、請求項１に記載の装置。
3. 前記データパケットは、フレームリレー要求に従うフォーマットのデータフレームを含む、請求項１に記載の装置。
4. 前記データパケットは、セルリレー要求に従うフォーマットのデータセルを含む、請求項１に記載の装置。
5. 前記データパケットは、前記パケットコントロール回路により検査されるパケット検査フィールドを含む、請求項１に記載の装置。
6. フレームリレーネットワークのためのフレーム処理システムであって、
   フレームリレーネットワークを介して、データフレームスイッチングを与えるためのフォーマットの入来アドレスフィールドを有するデータフレームを受信するための手段と、
   前記受信手段に応答して、前記データフレームから前記入来アドレスフィールドを抽出するための手段と、
   前記入来アドレスフィールドに応答して、前記受信手段に宛先アドレスフィールドおよびコントロールデータを与えるための記憶手段と、
   前記記憶手段に応答して、前記入来アドレスフィールドを前記宛先アドレスフィールドと置換えるためのフレームコントロール手段と、
   前記フレームコントロール手段に応答して、前記宛先アドレスフィールドを有する前記データフレームを一時的に記憶するためのバッファ手段と、
   前記記憶手段の前記コントロールデータによって指定され、前記バッファ手段から前記データフレームのデータを読出し、かつ前記宛先アドレスフィールドに従って前記データを送信するためのデータフレーム送信手段とを含み、
   前記記憶手段は、前記データフレームに含まれるコントロール情報に応じて、前記データフレームの情報をコントロールプロセッサに供給し、
   応じて前記コントロールプロセッサは、前記記憶手段の内容を実時間で変更する、フレーム処理システム。
7. 前記記憶手段は、前記宛先アドレスフィールドとコントロールデータとを、前記入来アドレスフィールドにより指定されたセルに記憶する、請求項６に記載のシステム。
8. 前記コントロールデータがその入来アドレスフィールドがアクティブでないことを示すとき、前記受信手段により前記データフレームは廃棄される、請求項６に記載のシステム。
9. 前記データフレーム送信手段は、前記データフレームコントロール手段からのコントロールメッセージに応答して、前記データフレームを前記バッファ手段から読出す、請求項６に記載のシステム。
10. 前記コントロールメッセージは前記バッファ手段のバッファユニットのアドレスを含み、そこから前記データフレームが読出される、請求項９に記載のシステム。
11. 前記データフレーム送信手段は、前記バッファ手段により与えられた前記データフレームを記憶するためのＦＩＦＯレジスタを含む、請求項６に記載のシステム。
12. 前記データフレームは、前記ＦＩＦＯレジスタが満杯になるまで前記ＦＩＦＯレジスタに記憶される、請求項１１に記載のシステム。
13. 前記ＦＩＦＯレジスタは、前記ＦＩＦＯレジスタに完全なデータフレームが蓄積されるまでデータを記憶する、請求項１１に記載のシステム。
14. 送信データ端末から受信したデータをアドレスフィールドを有するデータパケットに変換するためのデータ受信手段と、前記データパケットを一時的に記憶するためのパケットバッファ手段と、前記バッファ手段から読出した前記データパケットを受信データ端末に送信されるデータに変換するためのデータ送信手段とを有するパケットスイッチングネットワークにおける、パケット処理の方法であって、
    前記データパケットを受信するステップと、
    前記データパケットから前記アドレスフィールドを抽出するステップと、
    前記アドレスフィールドにより指定された記憶セルに記憶された、変換されたアドレスデータおよびコントロールデータを与えるステップと、
    前記データパケット内の前記アドレスフィールドを前記変換されたアドレスデータと置換えるステップと、
    前記変換されたアドレスデータを有する前記データパケットを前記パケットバッファ手
    段に転送するステップと、
    前記コントロールデータに応答して、前記データパケットを前記パケットバッファ手段から読出すステップと、
    前記データパケットを前記データ送信手段に与えるステップとを含み、
    前記変換されたデータおよびコントロールデータを与えるステップは、
    前記データパケットに含まれる前記コントロールデータに応答して、前記記憶セルに記憶された前記データパケットの情報をコントロールプロセッサに与えるステップを含み、応じて前記コントロールプロセッサは、前記記憶セルの内容を実時間で更新する、パケット処理の方法。
15. 前記置換えるステップは、前記変換されたアドレスデータの妥当性を検証し、もし前記変換されたアドレスデータがアクティブでなければ、前記データフレームを廃棄するステップを含む、請求項１４に記載の方法。
16. 前記転送するステップは、前記データパケットのパケット検査フィールドを検査し、もしパケット検査フィールドが送信エラーを示せば、前記データパケットを廃棄するステップを含む、請求項１４に記載の方法。
17. 前記転送するステップは、もし前記パケットバッファ手段が利用可能なスペースを有さなければデータパケットを廃棄するために、前記パケットバッファ手段が前記データパケットを記憶するために利用可能なスペースを有するかどうか検査するステップを含む、請求項１４に記載の方法。
18. 前記送信するステップは、前記データフレームをＦＩＦＯレジスタにバッファする手段を含む、請求項１４に記載の方法。
19. 前記送信するステップはさらに、前記データフレームを前記送信手段に転送する前に、前記ＦＩＦＯレジスタが満杯であるかどうか検査するステップを含む、請求項１８に記載の方法。
20. 前記送信するステップはさらに、前記データフレームを前記送信手段に転送する前に、前記ＦＩＦＯに完全なデータフレームが記憶されているかどうか検査するステップを含む、請求項１９に記載の方法。
21. 前記コントロールプロセッサは、電源投入またはリセット条件の際に、前記変換メモリを既知の状態に初期化する、請求項１に記載の装置。

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