JP3895517B2

JP3895517B2 - Method for manufacturing active matrix substrate and method for manufacturing electro-optical device

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Publication number: JP3895517B2
Application number: JP2000109629A
Authority: JP
Inventors: 一郎村井; 博之村井
Original assignee: Seiko Epson Corp; Mitsubishi Electric Corp
Current assignee: Seiko Epson Corp; Mitsubishi Electric Corp
Priority date: 2000-04-11
Filing date: 2000-04-11
Publication date: 2007-03-22
Anticipated expiration: 2020-04-11
Also published as: JP2001296549A

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス基板とその製造方法、及び電気光学装置とその製造方法に関し、特に、蓄積容量に用いる絶縁膜の初期欠陥を防ぐため等に好適なものに関する。
【０００２】
【従来の技術】
一般に、薄膜トランジスタ(Thin Film Transistor：以下適宜ＴＦＴと略称する）駆動によるアクティブマトリクス駆動方式の電気光学装置（例えば、液晶装置）においては、縦横に夫々配列された多数の走査線及びデータ線並びにこれらの各交点に対応して多数のＴＦＴがＴＦＴアレイ基板であるアクティブマトリクス基板上に設けられている。
【０００３】
従来の液晶装置等に用いられるアクティブマトリクス基板では、ＴＦＴの他に、保持された画像信号がリークするのを防ぐために、画素電極と対向電極との間に形成される液晶容量と並列に蓄積容量を付加する場合がある。このアクティブマトリクス基板を製造する場合、図８の（ａ）に示すように、ガラス基板４１上に絶縁層４２を介して形成したポリシリコン層の半導体層８に、互いに必要とされる不純物濃度が異なるＴＦＴのチャネル領域及び蓄積容量の下部電極を形成するために２度のイオン注入を行っている。すなわち、図８の（ｂ）に示すように、パターニングされ表面にゲート絶縁膜１４４が成膜された半導体層８にレジスト４７Ａでマスク処理を施し、下部電極４６（接続部４５を含む）となる領域Ａｃの半導体層８にゲート絶縁層１４４を介してドナーをイオン注入によりドーピングする。このときのドーピング条件は、電極として機能させるために半導体層８の不純物濃度を高濃度にする必要から、例えば、³¹Ｐのドーズ量が５×１０¹⁵〜８×１０¹⁵／ｃｍ²程度であり、注入エネルギーとしては、５０〜８０ｋｅＶ程度の高いレベルが必要とされる。
【０００４】
次に、レジスト４７Ａを除去した後に、図８の（ｃ）に示すように、半導体層８にゲート絶縁層１４４を介してドナーをイオン注入によりドーピングする。このときのドーピング条件は、ＴＦＴのしきい値の調整（フラットバンド電圧の調整）を行うために半導体層８の不純物濃度を低濃度にする必要から、例えば、³¹Ｐのドーズ量が１×１０¹²〜１×１０¹³／ｃｍ²程度であり、注入エネルギーとしては、３０〜６０ｋｅＶ程度の低いレベルが必要とされる。なお、スルー膜としてゲート絶縁層１４４を介してイオン注入を行うのは、半導体層８にイオン注入により汚染物が直接打ち込まれたりダメージが生じてしまい、半導体層中に格子欠陥や電荷の準位が発生することを防止するためである。
【０００５】
また、別の製造方法としてパターニングされた半導体層８にレジスト４７Ａでマスク処理を施し、下部電極４６（接続部４５を含む）となる領域Ａｃの半導体層８に直接ドナーをイオン注入によりドーピングする。このときのドーピング条件は、電極として機能させるために半導体層８の不純物濃度を高濃度にする必要から、例えば³¹Ｐのドーズ量が１×１０¹⁵〜３×１０¹⁵／ｃｍ²程度であり、注入エネルギーとしては、１０〜３０ｋｅＶ程度で良い。
【０００６】
次に、レジスト４７Ａを除去した後に、ゲート絶縁膜１４４を介して半導体層８にレジストで新たにマスク処理を施し、ＴＦＴとなる領域Ａｔの半導体層８にゲート絶縁層１４４を介してドナーをイオン注入によりドーピングする。このときのドーピング条件は、ＴＦＴのしきい値の調整（フラットバンド電圧の調整）を行うために半導体層８の不純物濃度を低濃度にする必要から、例えば³¹Ｐのドーズ量が１×１０¹¹〜１×１０¹²／ｃｍ²程度であり、注入エネルギーとしては、１０〜３０ｋｅＶ程度の低いレベルが必要とされる。
この製造方法は、注入ドーズ量、エネルギー共に低いので、半導体中に格子欠陥を発生させず、また注入後に欠陥の無い酸化膜を形成することができる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来のアクティブマトリクス基板に関する技術では、以下の課題が残されている。すなわち、蓄積容量の下部電極を形成するためのイオン注入は、半導体層８の不純物濃度を高濃度にする必要から、高ドーズ量と高注入エネルギーでイオンを打ち込まなければならず、スルー膜であるゲート絶縁膜１４４に欠陥やダメージが生じて蓄積容量が不良になり、アクティブマトリクス基板としての歩留まりが低下してしまうおそれがあった。また、ＴＦＴとなる領域Ａｔは、レジスト４７Ａで保護されているが、このレジストの表面が焼き付いてレジストを除去する際に剥がれ難くなる不都合があった。また、スルー膜を用いずゲート酸化膜成膜前にイオンドーピングを行えばイオンドーピングの注入エネルギー及びドーズ量を低く設定することが可能であるが、この場合、シリコン表面に不純物が偏析したり、汚染物をシリコン中に直接打ち込んだりする不具合が生じる。また、しきい値の調整（フラットバンド電圧の調整）を行う２回目のイオン注入では、より低注入エネルギー及び低ドーズ量で行う必要が生じ、ビームが安定し難く、ドーピングの面内均一性が取り難いという不都合が生じてしまう。
【０００８】
本発明は、前述の課題に鑑みてなされたもので、イオン注入に起因する絶縁膜の初期欠陥やダメージを低減させて歩留まりを向上させることができるアクティブマトリクス基板とその製造方法、及び電気光学装置とその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。すなわち、本発明のアクティブマトリクス基板の製造方法は、走査線とデータ線に接続されたトランジスタと、前記トランジスタに接続された画素電極及び蓄積容量を有するアクティブマトリクス基板の製造方法であって、前記トランジスタのチャネルとなる領域と前記蓄積容量の第１電極となる領域の半導体層を形成する工程と、前記半導体層上に第１絶縁膜を形成する工程と、少なくとも前記チャネルとなる領域を第１レジストで覆い、前記第１電極となる領域に第１イオン注入する工程と、前記第１レジストを除去する工程と、前記チャネルとなる領域及び第１電極となる領域上に第２絶縁膜を形成する工程と、しかる後に、前記チャネルとなる領域に第１イオン注入と異なる不純物濃度の第２イオン注入する工程と、第２絶縁膜上にゲート電極及び蓄積容量の第２電極を形成する工程とを有することを特徴とする。
【００１０】
このアクティブマトリクス基板の製造方法では、第１イオン注入する工程において、少なくともチャネルとなる領域を第１レジストで覆い、第１電極となる領域に第１イオン注入するので、高い不純物濃度が必要となる第１電極を形成するためのイオン注入を第１絶縁膜だけの状態、すなわち薄い絶縁膜を介して行うことができ、低注入エネルギー及び低ドーズ量の条件で絶縁膜にダメージを与えず、かつレジストの焼き付けも低減されてその除去が容易になる。そして、第１イオン注入する工程後に第１レジストを除去し、さらにチャネルとなる領域及び第１電極となる領域上に第２絶縁膜を形成し、しかる後に、チャネルとなる領域に第１イオン注入と異なる不純物濃度の第２イオン注入するので、しきい値の調整（フラットバンド電圧の調整）のために行う２回目のイオン注入において、第２絶縁膜が積層され厚くなったゲート絶縁膜を介してイオン注入を行うことになり、第１絶縁膜だけの場合に比べて注入エネルギーやドーズ量を低くする必要が無く、安定したビームで面内均一性の高いドーピングが可能になる。
【００１１】
また、本発明のアクティブマトリクス基板の製造方法は、走査線とデータ線に接続されたトランジスタと、前記トランジスタに接続された画素電極及び蓄積容量を有するアクティブマトリクス基板の製造方法であって、前記トランジスタのチャネルとなる領域と前記蓄積容量の第１電極となる領域の半導体層を形成する工程と、前記半導体層上に第１絶縁膜を形成する工程と、少なくとも前記チャネルとなる領域を第１レジストで覆い、前記第１電極となる領域に第１イオン注入する工程と、前記第１レジストを除去する工程と、前記チャネルとなる領域に第１イオン注入と異なる不純物濃度の第２イオン注入する工程と、しかる後に、前記チャネルとなる領域及び第１電極となる領域上に第２絶縁膜を形成する工程と、第２絶縁膜上にゲート電極及び蓄積容量の第２電極を形成する工程とを有することを特徴とする。
【００１２】
このアクティブマトリクス基板の製造方法では、上記発明と同様に、第１イオン注入する工程において、少なくともチャネルとなる領域を第１レジストで覆い、第１電極となる領域に第１イオン注入するので、低注入エネルギー及び低ドーズ量の条件で絶縁膜にダメージを与えず、かつレジストの焼き付けも低減されてその除去が容易になる。さらに、チャネルとなる領域に第１イオン注入と異なる不純物濃度の第２イオン注入し、しかる後に、チャネルとなる領域及び第１電極となる領域上に第２絶縁膜を形成するので、２回のイオン注入後に第２絶縁膜が形成されることから第２絶縁膜にイオン注入によるダメージを与えることがない。
【００１３】
また、本発明のアクティブマトリクス基板の製造方法は、前記第２イオン注入する工程において、前記第１電極を第２レジストで覆うことが好ましい。このアクティブマトリクス基板の製造方法では、蓄積容量の容量用絶縁膜となる絶縁膜が第２レジストで保護されて第２イオン注入によるダメージを受けないことからイオン注入による初期欠陥が低減される。
【００１４】
また、本発明のアクティブマトリクス基板の製造方法は、前記第２イオン注入する工程において、前記チャネルとなる領域と前記第１電極となる領域の両方に第２イオンを注入することが好ましい。このアクティブマトリクス基板の製造方法では、チャネルとなる領域と第１電極となる領域の両方に第２イオンを注入することにより、第１電極となる領域にマスク処理を施す必要がなく、工程数を削減することができる。
【００１５】
さらに、本発明のアクティブマトリクス基板の製造方法は、前記第１レジストを除去する工程の前に、前記第１絶縁膜を選択的に除去する工程を有することが好ましい。このアクティブマトリクス基板の製造方法では、第１レジストを除去する前に第１絶縁膜を選択的に除去するので、第１電極上の第１絶縁膜が除去され、第１電極上に直接第２絶縁膜が形成されることになり、第２絶縁膜だけで容量用絶縁膜を構成することができる。すなわち、容量用絶縁膜をゲート絶縁膜より薄くすることが容易にでき、蓄積容量の単位面積当たりの容量が向上し、その占有面積を小さくすることもできるとともに、イオン注入の影響が少ない良質な第２絶縁膜だけで容量用絶縁膜を形成することができる。
【００１６】
本発明のアクティブマトリクス基板は、上記本発明のアクティブマトリクス基板の製造方法により作製されたことを特徴とする。
【００１７】
このアクティブマトリクス基板では、上記本発明のアクティブマトリクス基板の製造方法により作製されているので、絶縁膜の初期欠陥等が低減された蓄積容量を有するアクティブマトリクス基板を実現することができる。
【００１８】
本発明のアクティブマトリクス基板は、走査線とデータ線に接続されたトランジスタと、前記トランジスタに接続された画素電極及び蓄積容量を有するアクティブマトリクス基板の製造方法であって、前記走査線にゲート絶縁膜を介して対向する少なくとも一つのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域と前記蓄積容量の第１電極とが形成された半導体層と、該半導体層上に形成され前記ゲート絶縁膜及び前記蓄積容量の容量用絶縁膜となる第１絶縁膜と、該第１絶縁膜上に形成され第１絶縁膜と共に前記ゲート絶縁膜及び前記容量用絶縁膜となる第２絶縁膜とを備え、前記第１絶縁膜の前記容量用絶縁膜となる部分には、前記第１電極に添加された不純物が添加され、前記第２絶縁膜の前記容量用絶縁膜となる部分には、前記不純物が添加されていないことを特徴とする。
【００１９】
このアクティブマトリクス基板では、第１絶縁膜の容量用絶縁膜となる部分に、第１電極に添加された不純物が添加され、第２絶縁膜の容量用絶縁膜となる部分に、前記不純物が添加されていないので、容量用絶縁膜となる部分の少なくとも第２絶縁膜において欠陥が少なく良質の絶縁膜が得られ、蓄積容量の高い信頼性が得られる。
【００２０】
本発明のアクティブマトリクス基板は、走査線とデータ線に接続されたトランジスタと、前記トランジスタに接続された画素電極及び蓄積容量を有するアクティブマトリクス基板の製造方法であって、前記走査線にゲート絶縁膜を介して対向する少なくとも一つのチャネル領域と該チャネル領域を挟むソース領域及びドレイン領域と前記蓄積容量の第１電極とが形成された半導体層と、前記チャネル領域が形成された前記半導体層上に形成され前記ゲート絶縁膜になる第１絶縁膜と、前記第１電極が形成された前記半導体層上に形成され前記蓄積容量の容量用絶縁膜になるとともに前記第１絶縁膜上に形成されて第１絶縁膜と共に前記ゲート絶縁膜になる第２絶縁膜とを備えていることを特徴とする。
【００２１】
このアクティブマトリクス基板では、第１電極が形成された半導体層上に形成され容量用絶縁膜になるとともに第１絶縁膜上に形成されて第１絶縁膜と共にゲート絶縁膜になる第２絶縁膜を備えているので、ゲート絶縁膜が第１絶縁膜及び第２絶縁膜で構成されるのに対し、容量用絶縁膜が第２絶縁膜だけで構成されるので、容量用絶縁膜をゲート絶縁膜より薄くすることができ、蓄積容量の容量を向上させることができる。
【００２２】
本発明の電気光学装置の製造方法は、互いに対向する一対の基板間に電気光学材料を有する電気光学装置の製造方法であって、前記一対の基板のうちの一方が、上記本発明のアクティブマトリクス基板の製造方法により作製されたアクティブマトリクス基板であることを特徴とする。
【００２３】
また、本発明の電気光学装置は、上記本発明の電気光学装置の製造方法により作製されたことを特徴とする。
【００２４】
これらの電気光学装置の製造方法及び電気光学装置では、上記本発明のアクティブマトリクス基板の製造方法及びアクティブマトリクス基板を用いることにより、絶縁膜の初期欠陥が低減された画素ＴＦＴを有する表示品位の高い液晶装置等の電気光学装置を実現することができる。
【００２５】
【発明の実施の形態】
以下、本発明に係る第１実施形態を、図１から図６を参照しながら説明する。図１は、本実施形態の液晶装置（電気光学装置）の画像表示領域を構成する複数の画素における各種素子、配線等の等価回路である。図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板（アクティブマトリクス基板）における隣接する複数の画素群の平面図である。
【００２６】
［液晶装置要部の構成］
本実施形態のＴＦＴアレイ基板（アクティブマトリクス基板）７は、ＴＦＴ駆動によるアクティブマトリクス駆動方式の電気光学装置である液晶装置に用いられるものである。図１に示すように、このＴＦＴアレイ基板７において、画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極１と当該画素電極１を制御するためのデュアルゲート構造のＴＦＴ２とからなり、画像信号を供給するデータ線３が当該ＴＦＴ２のソース領域に電気的に接続されている。データ線３に書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線３同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ２のゲート電極に走査線４が電気的に接続されており、所定のタイミングで走査線４に対してパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極１は、ＴＦＴ２のドレイン領域に電気的に接続されており、スイッチング素子であるＴＦＴ２を一定期間だけそのスイッチを閉じることにより、データ線３から供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００２７】
なお、ＴＦＴ２は、２つのＴＦＴ２ａ、２ｂが互いのソース領域及びドレイン領域を共通にして直列に接続されているデュアルゲート構造を有している。
このような複数ゲート構造の場合、それぞれのゲート電極となる走査線には同一の信号が印加されるようになっており、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができるものである。
【００２８】
画素電極１を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光が変調し、階調表示を可能にする。ここで、保持された画像信号がリークするのを防ぐために、画素電極１と対向電極との間に形成される液晶容量と並列に補助容量としての蓄積容量５を付加する。例えば画素電極１の電圧は、蓄積容量５によりソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、保持特性はさらに改善され、コントラスト比の高い液晶装置が実現できる。なお、本実施の形態では、蓄積容量５を形成する方法として、半導体層との間で容量を形成するための配線である容量線（第２電極）６を設けている。
【００２９】
図２に示すように、ＴＦＴアレイ基板７上には、インジウム錫酸化物（Indium Tin Oxide, 以下、ＩＴＯと略記する）等の透明導電膜からなる複数の画素電極１（輪郭を破線で示す）がマトリクス状に配置されており、画素電極１の紙面縦方向に延びる辺に沿ってデータ線３（輪郭を２点鎖線で示す）が設けられ、紙面横方向に延びる辺に沿って走査線４及び容量線６（ともに輪郭を実線で示す）が設けられている。すなわち、画素電極１は、走査線４とデータ線３で区画された画素領域に形成されている。
【００３０】
本実施の形態において、ポリシリコン膜からなる半導体層８（輪郭を１点鎖線で示す）には、データ線３と走査線４との交差点の近傍でＵ字状に形成されたＵ字状部８ａが形成されている。すなわち、Ｕ字状部８ａは、走査線４と２度交差して、２つのチャネル領域を形成している。そして、Ｕ字状部８ａは、Ｕ字状部８ａの一端が隣接するデータ線３の方向（紙面右方向）及び当該データ線３に沿う方向（紙面上方向）に長く延びている。
【００３１】
半導体層８のＵ字状部８ａの両端にコンタクトホール９，１０が形成され、一方のコンタクトホール９はデータ線３と半導体層８のソース領域とを電気的に接続するソースコンタクトホールとなり、他方のコンタクトホール１０はドレイン電極１１（輪郭を２点鎖線で示す）と半導体層８のドレイン領域とを電気的に接続するドレインコンタクトホールとなっている。
【００３２】
また、ドレイン電極１１上のドレインコンタクトホール１０が設けられた側と反対側の端部には、ドレイン電極１１と画素電極１とを電気的に接続するための画素コンタクトホール１２が形成されている。
本実施の形態におけるＴＦＴ２は、半導体層８のＵ字状部８ａで走査線４を２回交差しており、前述したように、１つの半導体層上に２つのゲートを有するＴＦＴ、いわゆるデュアルゲート型ＴＦＴを構成する。また、容量線６は走査線４に沿って紙面横方向に並ぶ画素を貫くように延びるとともに、分岐した一部６ａがデータ線３に沿って紙面縦方向に延びている。そこで、図２及び図５に示すように、ともにデータ線３に沿って長く延びる半導体層８（下部電極（第１電極）４６）と容量線（第２電極）６とがゲート絶縁層（容量用絶縁膜）４４を挟んで、蓄積容量５が形成されている。なお、ゲート絶縁層４４の詳細な構成については製造方法とともに後述する。
【００３３】
［液晶装置の全体構成］
次に、本実施形態のＴＦＴアレイ基板７を用いた液晶装置４０の全体構成について図３及び図４を用いて説明する。
【００３４】
図３及び図４において、ＴＦＴアレイ基板７の上には、シール材２８がその縁に沿って設けられており、その内側に並行して額縁としての遮光膜２９が設けられている。シール材２８の外側の領域には、データ線駆動回路３０及び外部回路接続端子３１がＴＦＴアレイ基板７の一辺に沿って設けられており、走査線駆動回路３２がこの一辺に隣接する２辺に沿って設けられている。走査線４に供給される走査信号遅延が問題にならないのならば、走査線駆動回路３２は片側だけでも良いことは言うまでもない。また、データ線駆動回路３０を画像表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線３は画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線３は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。このようにデータ線３を櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。さらに、ＴＦＴアレイ基板７の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路３２間をつなぐための複数の配線３３が設けられている。また、対向基板１５のコーナー部の少なくとも１箇所には、ＴＦＴアレイ基板７と対向基板１５との間で電気的導通をとるための導通材３４が設けられている。そして、シール材２８とほぼ同じ輪郭を持つ対向基板１５が当該シール材２８によりＴＦＴアレイ基板７に固着されている。
【００３５】
［液晶装置要部の製造プロセス］
次に、本実施形態における液晶装置要部の製造プロセスについて、図５及び図６を参照して説明する。
図５においては、画素内のＴＦＴ２（ＮチャネルＴＦＴ）及び蓄積容量５の製造工程を説明するものであり、図６においては、ＴＦＴ２となる領域Ａｔ及び蓄積容量５となる領域Ａｃにおける製造工程を概略的な要部の断面で説明するものである。
【００３６】
図５の（ａ）に示されるように、第１工程として、ガラス基板４１上に絶縁層４２を形成し、その上に、アモルファスのシリコン層を積層する。その後、シリコン層に対して例えばレーザアニール処理等の加熱処理を施すことにより、アモルファスのシリコン層を再結晶させ、結晶性のポリシリコン層である半導体層８を形成する。
【００３７】
次に、図２、図５の（ｂ）及び図６の（ａ）に示されるように、第２工程として、第１工程で形成された半導体層８をパターニングする。このとき、半導体層８には、図２に示すように、後述する工程で形成するソースコンタクトホール９とドレインコンタクトホール１０との間に、後述する工程で形成する走査線４を２度交差するＵ字状部８ａを形成しておく。
【００３８】
さらに、半導体層８の上にプラズマＣＶＤ法により酸化シリコン膜の第１ゲート絶縁層（第１絶縁膜）４４ａを積層する。この第１ゲート絶縁層４４ａの厚さは、例えば１０〜６０ｎｍ程度である。そして、図５の（ｃ）及び図６の（ｂ）に示されるように、第３工程として、表示領域のうち、接続部４５及び蓄積容量５の下部電極４６となるべき領域Ａｃ以外の領域をレジスト４７ａでマスク処理する。すなわち、第１ゲート絶縁層４４ａ上の少なくともＴＦＴ２になる領域Ａｔに、レジスト４７ａをマスクとしてパターン形成する。このマスク処理後、ドナーとしてのリンイオンＰ⁺（不純物）をイオン注入装置で第１ゲート絶縁層４４ａを通過させながら半導体層８にドーピングする。この第３工程により、上記接続部４５及び下部電極４６が形成される。
【００３９】
このイオン注入は、半導体層８を蓄積容量５の電極とするために、ポリシリコン層の低抵抗化を行うものである。このときのイオン注入は、注入エネルギーが１０〜４０ｋｅＶで、ドーズ量が１×１０¹⁴〜２×１０¹⁵／ｃｍ²程度の従来よりも低エネルギー及び低ドーズのドーピング条件で行われる。すなわち、本実施形態では、第１ゲート絶縁層４４ａだけの薄い酸化膜を介して上記イオン注入を行うので、低エネルギー及び低ドーズ量の条件を設定でき、第１ゲート絶縁層４４ａにダメージが生じ難く、かつレジスト４７ａの焼き付きが生じ難いためレジスト４７ａも除去し易くなる。
【００４０】
次に、レジスト４７ａを除去し、ＨＦ系を用いる前洗浄を行った後、第４工程として、図５の（ｄ）及び図６の（ｃ）に示すように、第１ゲート絶縁層４４ａの表面に酸化シリコン膜の第２ゲート絶縁層（第２絶縁膜）４４ｂをプラズマＣＶＤ法で１０〜１００ｎｍ成膜する。すなわち、ゲート絶縁層４４は、第１ゲート絶縁層４４ａから前記ＨＦ系を用いた前洗浄でエッチングされ残った膜と第２ゲート絶縁層４４ｂとで構成される。さらに、イオン注入装置で、ドナーとしてのＰ⁺（不純物）を第２ゲート絶縁層４４ｂ及び第１ゲート絶縁層４４ａを通過させながら半導体層８にドーピングする。
【００４１】
このイオン注入は、ＴＦＴ２のしきい値の調整（フラットバンド電圧の調整）を行うものであり、前述したイオン注入とは異なる条件、すなわち注入エネルギーが３０〜６０ｋｅＶで、ドーズ量が１×１０¹²〜１×１０¹³／ｃｍ²程度のドーピング条件で行われる。すなわち、本実施形態では、２層構造の厚いゲート絶縁層４４を介して上記イオン注入が行われるので、第１ゲート絶縁層４４ａだけの薄い層を介する場合に比べて、高めの注入エネルギー及びドーズ量に条件を設定することができる。したがって、イオン注入のビームが安定して、面内均一性が向上する。また、不純物の表面偏析も発生しない。
【００４２】
次に、図５の（ｅ）に示されるように、第５工程として、上記Ｐ⁺イオンをドーピング後、夫々のＴＦＴにおけるゲート電極である走査線４及び容量線６を形成する。これらの形成は、例えば、金属をスパッタ又は真空蒸着した後、レジストで当該走査線等のパターンを形成し、走査線等に供される部分以外をウェットエッチング又はドライエッチングすることにより行う。
【００４３】
そして、走査線４及び容量線６の形成後、表示領域内の下部電極４６に相当する領域に夫々レジスト４８を塗布してマスク処理した後、再度、Ｐ⁺イオンをドーピングする。このときのドーピング条件は、例えば、³¹Ｐのドーズ量が５×１０¹⁴〜５×１０¹⁵／ｃｍ²程度であり、エネルギーとしては、８０ｋｅＶ程度必要とされる。以上の第５工程により、ＴＦＴ２としてのソース領域４９とチャネル領域５０とドレイン領域５１とが形成される。
【００４４】
最後に、図５の（ｆ）に示されるように、第６工程として、レジスト４８を剥離した後、第１層間絶縁層５２を積層し、その後、コンタクトホール９及び１０となる位置を開孔し、アルミニウムを蒸着した後に、各電極のパターンをレジストでパターニングしてウェットエッチング又はドライエッチングにより、ドレイン電極１１並びにデータ線３を形成する。
【００４５】
その後、第２層間絶縁層５３を積層して画素コンタクトホール１２となる位置を開孔し、その上の所定の領域に画素電極１を蒸着等により形成して図１及び図２に示すＴＦＴ２が完成する。その後は、対向基板１５に対向電極を形成し、図４に示すように、当該ＴＦＴアレイ基板７と対向基板１５との間に液晶１６を充填する等の処理を経て液晶装置４０が完成する。
【００４６】
また、第３工程において、第１ゲート絶縁膜４４ａ形成後にＰ⁺イオンを注入するので、半導体層８がイオン注入により破損することが少ない。さらに、コンタクトホール１２及び１０により画素電極１との導通を図るので、ドレイン領域５１と接続部４５と画素電極１とを電気的に確実に接続することができる。
【００４７】
次に、本発明に係る第２実施形態を、図７を参照しながら説明する。
【００４８】
第２実施形態と第１実施形態との異なる点は、第１実施形態では、蓄積容量５となる領域Ａｃの容量用絶縁膜及びＴＦＴ２となる領域Ａｔのゲート絶縁膜のいずれも第１ゲート絶縁層４４ａと第２ゲート絶縁層４４ｂとの２層で構成されているのに対し、第２実施形態では、図７に示すように、蓄積容量５となる領域Ａｃの容量用絶縁膜が第２ゲート絶縁層４４ｂの一層で構成され、ＴＦＴ２となる領域Ａｔのゲート絶縁膜が第１ゲート絶縁層４４ａと第２ゲート絶縁層４４ｂとの２層で構成されている点である。
【００４９】
この第２実施形態における液晶装置要部の製造プロセスでは、まず、図７の（ａ）（ｂ）に示すように、第１実施形態の第１、第２及び第３工程と同様に、ガラス基板４１上に絶縁層４２を形成し、その上に、半導体層８を形成してパターニングした後に、第１ゲート絶縁層（第１絶縁膜）４４ａを積層し、さらに、接続部４５及び蓄積容量５の下部電極４６となるべき領域、すなわち蓄積容量５となる領域Ａｃ以外の領域をレジスト４７ａでマスク処理した状態でＰ⁺を第１ゲート絶縁層４４ａを通過させながら半導体層８にイオン注入する。
【００５０】
次に、レジスト４７ａでマスクした状態のまま、レジスト４７ａをマスクとして蓄積容量５となる領域Ａｃの第１ゲート絶縁層４４ａを選択的にエッチングして除去する。そして、レジスト４７ａを除去した後、露出した接続部４５及び下部電極４６上と残った第１ゲート絶縁層４４ａ上とに、第２ゲート絶縁層（第２絶縁膜）４４ｂを成膜する。すなわち、蓄積容量５となる領域Ａｃの容量用絶縁膜は、第２ゲート絶縁層４４ｂの一層のみとなり、ＴＦＴ２となる領域Ａｔのゲート絶縁膜は、第１ゲート絶縁層４４ａと第２ゲート絶縁層４４ｂとの２層となる。
【００５１】
さらに、しきい値を調整するために、イオン注入装置で、ドナーとしてのＰ⁺（不純物）を第２ゲート絶縁層４４ｂ及び第１ゲート絶縁層４４ａを通過させながら半導体層８にドーピングする。
【００５２】
このように本実施形態では、ゲート絶縁膜が第１ゲート絶縁層４４ａ及び第２ゲート絶縁層４４ｂで構成されるのに対し、容量用絶縁膜が第２ゲート絶縁層４４ｂだけで構成されるので、容量用絶縁膜をゲート絶縁膜より薄くすることができ、蓄積容量の単位面積当たりの容量を向上させることができる。また、レジスト４７ａを除去する前に、露出している下部電極４６上の第１ゲート絶縁層４４ａが選択的にエッチングで除去され、下部電極４６上に第２ゲート絶縁層４４ｂが直接形成されることになるので、イオン注入の影響を受けない良質な第２ゲート絶縁層４４ｂだけで容量用絶縁膜を形成することができる。さらに、第１ゲート絶縁層４４ａの選択エッチングの際に、レジスト４７ａをそのままマスクとして用いるので、新たにフォトリソ工程を追加導入する必要が無く、製造コストの増加を抑制することができる。
【００５３】
なお、上記各実施形態において、上記の第２ゲート絶縁層４４ｂ上の少なくとも蓄積容量５になる領域Ａｃに選択的にレジストをマスクとしてパターン形成し、イオン注入装置で、上記レジストがない領域にドナーとしてのＰ⁺（不純物）を第２ゲート絶縁層４４ｂ及び第１ゲート絶縁層４４ａを通過させながら半導体層８にドーピングしても構わない。この場合、蓄積容量５の容量用絶縁膜となる第２ゲート絶縁層４４ｂがレジストで保護されて２回目のイオン注入によるダメージを受けないことからイオン注入による初期欠陥が低減される。
【００５４】
また、第２ゲート絶縁層４４ｂを形成した後に２回目のイオン注入（しきい値調整のためのイオン注入）を行っているが、第２ゲート絶縁層４４ｂを形成する前に第１ゲート絶縁層４４ａ上から上記イオン注入を行っても構わない。この場合、第２ゲート絶縁層４４ｂにイオン注入によるダメージを与えることがない。
【００５５】
【発明の効果】
以上、詳細に説明したように、本発明によれば、第１イオン注入する工程において、少なくともチャネルとなる領域を第１レジストで覆い、第１電極となる領域に第１イオン注入するので、薄い絶縁膜を介してイオン注入ができ、低注入エネルギー及び低ドーズ量の条件で絶縁膜にダメージを与えず、かつレジストの焼き付けも低減してその除去を容易にすることができる。また、しきい値の調整のためのイオン注入後に第２絶縁膜を形成することにより、第２絶縁膜にイオン注入によるダメージを与えることがない。また、しきい値の調整のためのイオン注入において、第２絶縁膜が積層され厚くなったゲート絶縁膜を介してイオン注入を行うことにより、絶縁膜が無い場合に比べて注入エネルギーやドーズ量を低くする必要が無く、安定したビームで面内均一性の高いドーピングが可能になる。また、不純物のシリコン表面への偏析も発生しない。したがって、これらの効果により、製造工程の増加を抑制して絶縁膜の初期欠陥を低減し、歩留まりを向上させることができると共に、ＴＦＴ特性も安定化させ、絶縁膜のダメージを低減し、信頼性をも向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る第１実施形態における液晶装置の等価回路図である。
【図２】本発明に係る第１実施形態における液晶装置の画素構成を示す要部の拡大平面図である。
【図３】本発明に係る第１実施形態における液晶装置の全体構成を示す平面図である。
【図４】図３のＨ−Ｈ線矢視断面図である。
【図５】本発明に係る第１実施形態における液晶装置の画素内のＴＦＴ及び蓄積容量の製造工程を示す図２のＡ−Ａ線矢視断面図である。
【図６】本発明に係る第１実施形態における液晶装置の画素内のＴＦＴ及び蓄積容量の製造工程を示す概略的な要部の断面図である。
【図７】本発明に係る第２実施形態における液晶装置の画素内のＴＦＴ及び蓄積容量の製造工程を示す概略的な要部の断面図である。
【図８】本発明に係る従来例における液晶装置の画素内のＴＦＴ及び蓄積容量の製造工程を示す概略的な要部の断面図である。
【符号の説明】
１画素電極
２ＴＦＴ（トランジスタ）
３データ線
４走査線
５蓄積容量
６容量線（第２電極）
７ＴＦＴアレイ基板（アクティブマトリクス基板）
８半導体層
８ａＵ字状部
１５対向基板
４０液晶装置（電気光学装置）
４１ガラス基板（基板）
４４ゲート絶縁層（ゲート絶縁膜）
４４ａ第１ゲート絶縁層（第１絶縁膜）
４４ｂ第２ゲート絶縁層（第２絶縁膜）
４６下部電極（第１電極）
４７ａレジスト
４９ソース領域
５０チャネル領域
５１ドレイン領域
５２第１層間絶縁層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix substrate and a manufacturing method thereof, and an electro-optical device and a manufacturing method thereof, and particularly relates to a substrate suitable for preventing an initial defect of an insulating film used for a storage capacitor.
[0002]
[Prior art]
In general, in an active matrix drive type electro-optical device (for example, a liquid crystal device) driven by a thin film transistor (hereinafter abbreviated as “TFT” as appropriate), a large number of scanning lines and data lines arranged vertically and horizontally, and these A large number of TFTs are provided on an active matrix substrate, which is a TFT array substrate, corresponding to each intersection.
[0003]
In an active matrix substrate used in a conventional liquid crystal device or the like, in addition to the TFT, a storage capacitor is provided in parallel with the liquid crystal capacitor formed between the pixel electrode and the counter electrode in order to prevent the retained image signal from leaking. May be added. When manufacturing this active matrix substrate, as shown in FIG. 8A, the impurity concentration required for each of the semiconductor layers 8 of the polysilicon layer formed on the glass substrate 41 via the insulating layer 42 is increased. Two ion implantations are performed to form channel regions of different TFTs and a lower electrode of a storage capacitor. That is, as shown in FIG. 8B, the semiconductor layer 8 patterned and having the gate insulating film 144 formed on the surface thereof is masked with a resist 47A to form the lower electrode 46 (including the connection portion 45). The semiconductor layer 8 in the region Ac is doped by ion implantation through the gate insulating layer 144. Since the doping conditions at this time need to increase the impurity concentration of the semiconductor layer 8 in order to function as an electrode, for example, ³¹ P dose amount is 5 × 10 ¹⁵ ~ 8x10 ¹⁵ / Cm ² As the implantation energy, a high level of about 50 to 80 keV is required.
[0004]
Next, after removing the resist 47A, as shown in FIG. 8C, the semiconductor layer 8 is doped by ion implantation through the gate insulating layer 144. The doping condition at this time is that the impurity concentration of the semiconductor layer 8 needs to be low in order to adjust the threshold value of the TFT (adjustment of the flat band voltage). ³¹ The dose amount of P is 1 × 10 ¹² ~ 1x10 ¹³ / Cm ² As the implantation energy, a low level of about 30 to 60 keV is required. Note that ion implantation through the gate insulating layer 144 as a through film is because contaminants are directly implanted into the semiconductor layer 8 or damage is caused by the ion implantation, and lattice defects and charge levels are generated in the semiconductor layer. This is to prevent the occurrence of.
[0005]
As another manufacturing method, the patterned semiconductor layer 8 is masked with a resist 47A, and the semiconductor layer 8 in the region Ac to be the lower electrode 46 (including the connecting portion 45) is directly doped by ion implantation. The doping condition at this time is required to increase the impurity concentration of the semiconductor layer 8 in order to function as an electrode. ³¹ The dose amount of P is 1 × 10 ¹⁵ ~ 3x10 ¹⁵ / Cm ² The implantation energy may be about 10 to 30 keV.
[0006]
Next, after removing the resist 47A, the semiconductor layer 8 is newly masked with a resist through the gate insulating film 144, and donor ions are ionized into the semiconductor layer 8 in the region At to be a TFT through the gate insulating layer 144. Doping by implantation. The doping condition at this time is that the impurity concentration of the semiconductor layer 8 needs to be low in order to adjust the threshold value of the TFT (adjustment of the flat band voltage). ³¹ The dose amount of P is 1 × 10 ¹¹ ~ 1x10 ¹² / Cm ² As the implantation energy, a low level of about 10 to 30 keV is required.
In this manufacturing method, since the implantation dose and energy are both low, lattice defects are not generated in the semiconductor, and an oxide film having no defects can be formed after the implantation.
[0007]
[Problems to be solved by the invention]
However, the following problems remain in the conventional technology relating to the active matrix substrate. That is, the ion implantation for forming the lower electrode of the storage capacitor is a through film because ions must be implanted with a high dose and high implantation energy because the impurity concentration of the semiconductor layer 8 needs to be high. There is a risk that defects and damage occur in the gate insulating film 144 and the storage capacity becomes poor, resulting in a decrease in yield as an active matrix substrate. Further, the region At serving as the TFT is protected by the resist 47A, but there is a disadvantage that the surface of the resist is burned and is difficult to peel off when the resist is removed. In addition, if ion doping is performed before forming the gate oxide film without using the through film, the ion doping implantation energy and the dose can be set low.In this case, impurities segregate on the silicon surface, There is a problem in that contaminants are directly injected into silicon. In addition, in the second ion implantation for adjusting the threshold (adjusting the flat band voltage), it is necessary to perform the implantation with a lower implantation energy and a lower dose, the beam is difficult to stabilize, and the in-plane uniformity of doping is improved. Inconvenience that it is difficult to remove.
[0008]
The present invention has been made in view of the above-described problems, and an active matrix substrate capable of reducing initial defects and damage of an insulating film caused by ion implantation and improving yield, and a method for manufacturing the same, and an electro-optical device And its manufacturing method.
[0009]
[Means for Solving the Problems]
The present invention employs the following configuration in order to solve the above problems. That is, the manufacturing method of an active matrix substrate of the present invention is a manufacturing method of an active matrix substrate having a transistor connected to a scanning line and a data line, a pixel electrode connected to the transistor, and a storage capacitor. A step of forming a semiconductor layer in a region to be a channel and a region to be a first electrode of the storage capacitor, a step of forming a first insulating film on the semiconductor layer, and at least a region to be the channel is a first resist And the step of implanting first ions into the region to be the first electrode, the step of removing the first resist, and forming a second insulating film on the region to be the channel and the region to be the first electrode And a step of implanting a second ion having an impurity concentration different from that of the first ion implantation into the region to be the channel, and a step on the second insulating film. Characterized by a step of forming a second electrode of the over gate electrode and the storage capacitor.
[0010]
In this active matrix substrate manufacturing method, at least the region to be the channel is covered with the first resist and the first ion implantation is performed to the region to be the first electrode in the step of implanting the first ion, so that a high impurity concentration is required. Ion implantation for forming the first electrode can be performed only through the first insulating film, that is, through the thin insulating film, and does not damage the insulating film under the conditions of low implantation energy and low dose, and Resist baking is also reduced and its removal is facilitated. Then, after the first ion implantation step, the first resist is removed, and a second insulating film is formed on the channel region and the first electrode region, and then the first ion implantation is performed on the channel region. Second ion implantation with an impurity concentration different from that in the second ion implantation performed for adjusting the threshold (adjusting the flat band voltage) is performed through the gate insulating film having a thick second insulating film stacked thereon. Thus, ion implantation is performed, and it is not necessary to lower implantation energy and dose compared to the case of only the first insulating film, and doping with high in-plane uniformity is possible with a stable beam.
[0011]
The manufacturing method of an active matrix substrate according to the present invention is a manufacturing method of an active matrix substrate having a transistor connected to a scanning line and a data line, a pixel electrode connected to the transistor, and a storage capacitor. A step of forming a semiconductor layer in a region to be a channel and a region to be a first electrode of the storage capacitor, a step of forming a first insulating film on the semiconductor layer, and at least a region to be the channel is a first resist A step of implanting first ions into a region to be the first electrode, a step of removing the first resist, and a step of implanting second ions having a different impurity concentration from the first ion implantation into the region to be the channel. Thereafter, a step of forming a second insulating film on the region to be the channel and the region to be the first electrode, and a gate on the second insulating film. Characterized by a step of forming a second electrode of the electrode and the storage capacitor.
[0012]
In this active matrix substrate manufacturing method, as in the above-described invention, in the first ion implantation step, at least the region to be the channel is covered with the first resist and the first ion implantation is performed to the region to be the first electrode. The insulating film is not damaged under the conditions of the implantation energy and the low dose amount, and the resist baking is reduced, so that the removal is facilitated. Furthermore, second ions having an impurity concentration different from that of the first ion implantation are implanted into the channel region, and then the second insulating film is formed on the region serving as the channel and the region serving as the first electrode. Since the second insulating film is formed after the ion implantation, the second insulating film is not damaged by the ion implantation.
[0013]
In the method of manufacturing an active matrix substrate of the present invention, it is preferable that the first electrode is covered with a second resist in the second ion implantation step. In this active matrix substrate manufacturing method, since the insulating film serving as the capacitor insulating film of the storage capacitor is protected by the second resist and is not damaged by the second ion implantation, initial defects due to the ion implantation are reduced.
[0014]
In the method for manufacturing an active matrix substrate of the present invention, it is preferable that in the step of implanting the second ions, second ions are implanted into both the channel region and the first electrode region. In this manufacturing method of the active matrix substrate, by implanting the second ions into both the channel region and the first electrode region, it is not necessary to mask the region serving as the first electrode, and the number of steps is reduced. Can be reduced.
[0015]
Furthermore, the method for manufacturing an active matrix substrate of the present invention preferably includes a step of selectively removing the first insulating film before the step of removing the first resist. In this active matrix substrate manufacturing method, since the first insulating film is selectively removed before removing the first resist, the first insulating film on the first electrode is removed, and the second insulating film is directly on the first electrode. An insulating film is formed, and the capacitor insulating film can be formed of only the second insulating film. That is, the capacitor insulating film can be made thinner than the gate insulating film, the capacity per unit area of the storage capacitor can be improved, the occupied area can be reduced, and the influence of ion implantation is low. The capacitor insulating film can be formed only by the second insulating film.
[0016]
The active matrix substrate of the present invention is manufactured by the method for manufacturing an active matrix substrate of the present invention.
[0017]
Since this active matrix substrate is manufactured by the method for manufacturing an active matrix substrate of the present invention, an active matrix substrate having a storage capacity with reduced initial defects of the insulating film can be realized.
[0018]
An active matrix substrate according to the present invention is a method of manufacturing an active matrix substrate having transistors connected to scan lines and data lines, pixel electrodes connected to the transistors, and storage capacitors, wherein a gate insulating film is formed on the scan lines. A semiconductor layer formed with at least one channel region facing each other through the source region, a source region and a drain region sandwiching the channel region, and the first electrode of the storage capacitor, and the gate insulating film formed on the semiconductor layer, A first insulating film serving as a capacitor insulating film of the storage capacitor; and a second insulating film formed on the first insulating film and serving as the gate insulating film and the capacitor insulating film together with the first insulating film; The portion of the first insulating film that becomes the capacitive insulating film is doped with the impurity added to the first electrode, and the portion of the second insulating film that becomes the capacitive insulating film The, wherein the impurity is not added.
[0019]
In this active matrix substrate, the impurity added to the first electrode is added to the portion of the first insulating film that becomes the capacitor insulating film, and the impurity is added to the portion of the second insulating film that becomes the capacitor insulating film. As a result, a high-quality insulating film with few defects is obtained in at least the second insulating film in the portion serving as the capacitor insulating film, and the storage capacitor has high reliability.
[0020]
An active matrix substrate according to the present invention is a method of manufacturing an active matrix substrate having transistors connected to scan lines and data lines, pixel electrodes connected to the transistors, and storage capacitors, wherein a gate insulating film is formed on the scan lines. A semiconductor layer formed with at least one channel region facing each other through the source region, a source region and a drain region sandwiching the channel region, and the first electrode of the storage capacitor; and on the semiconductor layer formed with the channel region A first insulating film formed to be the gate insulating film, and formed on the semiconductor layer on which the first electrode is formed to be a capacitor insulating film of the storage capacitor and formed on the first insulating film; And a second insulating film serving as the gate insulating film together with the first insulating film.
[0021]
In this active matrix substrate, a second insulating film is formed on the semiconductor layer on which the first electrode is formed and becomes a capacitor insulating film, and is formed on the first insulating film and becomes a gate insulating film together with the first insulating film. Since the gate insulating film is composed of the first insulating film and the second insulating film, the capacitor insulating film is composed of only the second insulating film, so that the capacitor insulating film is formed as the gate insulating film. It can be made thinner and the capacity of the storage capacitor can be improved.
[0022]
An electro-optical device manufacturing method of the present invention is an electro-optical device manufacturing method having an electro-optical material between a pair of substrates facing each other, wherein one of the pair of substrates is the active matrix of the present invention. It is an active matrix substrate manufactured by the substrate manufacturing method.
[0023]
The electro-optical device of the present invention is manufactured by the above-described method for manufacturing an electro-optical device of the present invention.
[0024]
In these electro-optical device manufacturing method and electro-optical device, the active matrix substrate manufacturing method and the active matrix substrate of the present invention described above are used, so that the display TFT having the pixel TFT in which the initial defects of the insulating film are reduced is high. An electro-optical device such as a liquid crystal device can be realized.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
A first embodiment according to the present invention will be described below with reference to FIGS. FIG. 1 is an equivalent circuit of various elements and wirings in a plurality of pixels constituting an image display region of the liquid crystal device (electro-optical device) of the present embodiment. FIG. 2 is a plan view of a plurality of adjacent pixel groups on a TFT array substrate (active matrix substrate) on which data lines, scanning lines, pixel electrodes and the like are formed.
[0026]
[Configuration of main part of liquid crystal device]
The TFT array substrate (active matrix substrate) 7 of this embodiment is used for a liquid crystal device which is an active matrix driving type electro-optical device by TFT driving. As shown in FIG. 1, in the TFT array substrate 7, a plurality of pixels formed in a matrix that forms an image display area are composed of a pixel electrode 1 and a TFT 2 having a dual gate structure for controlling the pixel electrode 1. The data line 3 for supplying an image signal is electrically connected to the source region of the TFT 2. The image signals S1, S2,..., Sn to be written to the data lines 3 may be supplied line-sequentially in this order, or may be supplied for each group of a plurality of adjacent data lines 3. good. Further, the scanning line 4 is electrically connected to the gate electrode of the TFT 2, and the scanning signals G1, G2,..., Gm are applied to the scanning line 4 in a pulse-sequential manner in this order at a predetermined timing. It is configured as follows. The pixel electrode 1 is electrically connected to the drain region of the TFT 2, and the image signal S1, S2,..., Sn supplied from the data line 3 is closed by closing the switch of the TFT 2 as a switching element for a certain period. Is written at a predetermined timing.
[0027]
The TFT 2 has a dual gate structure in which two TFTs 2a and 2b are connected in series with each other having a common source region and drain region.
In the case of such a multi-gate structure, the same signal is applied to the scanning lines serving as the respective gate electrodes, so that leakage current at the junction between the channel and the source-drain region can be prevented. The current can be reduced.
[0028]
Image signals S1, S2,..., Sn written to the liquid crystal via the pixel electrode 1 are held for a certain period with a counter electrode (described later) formed on a counter substrate (described later). . In the liquid crystal, the light is modulated by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gradation display. Here, in order to prevent the held image signal from leaking, a storage capacitor 5 as an auxiliary capacitor is added in parallel with the liquid crystal capacitor formed between the pixel electrode 1 and the counter electrode. For example, the voltage of the pixel electrode 1 is held for a time that is three orders of magnitude longer than the time when the source voltage is applied by the storage capacitor 5. Thereby, the holding characteristics are further improved, and a liquid crystal device with a high contrast ratio can be realized. In the present embodiment, as a method of forming the storage capacitor 5, a capacitor line (second electrode) 6 that is a wiring for forming a capacitor with the semiconductor layer is provided.
[0029]
As shown in FIG. 2, on the TFT array substrate 7, a plurality of pixel electrodes 1 made of a transparent conductive film such as indium tin oxide (hereinafter abbreviated as ITO) (the outline is indicated by a broken line) Are arranged in a matrix, and data lines 3 (the outline is indicated by a two-dot chain line) are provided along the side of the pixel electrode 1 that extends in the vertical direction on the paper surface, and the scanning line 4 extends along the side that extends in the horizontal direction on the paper surface. And a capacitor line 6 (both are indicated by a solid line). That is, the pixel electrode 1 is formed in a pixel region partitioned by the scanning line 4 and the data line 3.
[0030]
In the present embodiment, a U-shaped portion formed in a U-shape in the vicinity of the intersection of the data line 3 and the scanning line 4 is formed in the semiconductor layer 8 made of a polysilicon film (the outline is indicated by a one-dot chain line). 8a is formed. That is, the U-shaped portion 8a intersects the scanning line 4 twice to form two channel regions. The U-shaped portion 8a extends long in the direction of the data line 3 adjacent to the end of the U-shaped portion 8a (right direction on the paper surface) and in the direction along the data line 3 (upward direction on the paper surface).
[0031]
Contact holes 9 and 10 are formed at both ends of the U-shaped portion 8a of the semiconductor layer 8. One contact hole 9 serves as a source contact hole for electrically connecting the data line 3 and the source region of the semiconductor layer 8, and the other The contact hole 10 is a drain contact hole that electrically connects the drain electrode 11 (the outline is indicated by a two-dot chain line) and the drain region of the semiconductor layer 8.
[0032]
Further, a pixel contact hole 12 for electrically connecting the drain electrode 11 and the pixel electrode 1 is formed at the end of the drain electrode 11 opposite to the side where the drain contact hole 10 is provided. .
The TFT 2 in this embodiment crosses the scanning line 4 twice at the U-shaped portion 8a of the semiconductor layer 8, and as described above, a TFT having two gates on one semiconductor layer, so-called dual gate. A type TFT is formed. The capacitor line 6 extends along the scanning line 4 so as to pass through the pixels arranged in the horizontal direction on the paper surface, and a branched part 6 a extends along the data line 3 in the vertical direction on the paper surface. Therefore, as shown in FIG. 2 and FIG. 5, the semiconductor layer 8 (lower electrode (first electrode) 46) and the capacitor line (second electrode) 6 both extending along the data line 3 are formed as a gate insulating layer (capacitor). The storage capacitor 5 is formed with the insulating film 44 therebetween. The detailed configuration of the gate insulating layer 44 will be described later together with the manufacturing method.
[0033]
[Overall configuration of liquid crystal device]
Next, the overall configuration of the liquid crystal device 40 using the TFT array substrate 7 of this embodiment will be described with reference to FIGS.
[0034]
3 and 4, a sealing material 28 is provided on the TFT array substrate 7 along the edge thereof, and a light shielding film 29 as a frame is provided in parallel to the inside thereof. A data line drive circuit 30 and an external circuit connection terminal 31 are provided along one side of the TFT array substrate 7 in a region outside the sealing material 28, and the scanning line drive circuit 32 is provided on two sides adjacent to the one side. It is provided along. Needless to say, if the delay of the scanning signal supplied to the scanning line 4 does not become a problem, the scanning line driving circuit 32 may be only on one side. The data line driving circuit 30 may be arranged on both sides along the side of the image display area. For example, the odd-numbered data lines 3 are supplied with an image signal from a data line driving circuit arranged along one side of the image display area, and the even-numbered data lines 3 are on the opposite side of the image display area. The image signal may be supplied from a data line driving circuit arranged along the line. If the data lines 3 are driven in a comb shape in this way, the area occupied by the data line driving circuit can be expanded, and a complicated circuit can be configured. Furthermore, a plurality of wirings 33 are provided on the remaining side of the TFT array substrate 7 to connect the scanning line driving circuits 32 provided on both sides of the image display area. In addition, a conductive material 34 for providing electrical conduction between the TFT array substrate 7 and the counter substrate 15 is provided in at least one corner of the counter substrate 15. The counter substrate 15 having substantially the same contour as the sealing material 28 is fixed to the TFT array substrate 7 by the sealing material 28.
[0035]
[Manufacturing process of main part of liquid crystal device]
Next, a manufacturing process of the main part of the liquid crystal device in the present embodiment will be described with reference to FIGS.
FIG. 5 illustrates the manufacturing process of the TFT 2 (N-channel TFT) and the storage capacitor 5 in the pixel. In FIG. 6, the manufacturing process in the region At serving as the TFT 2 and the region Ac serving as the storage capacitor 5 is illustrated. This will be explained with a schematic cross section of the main part.
[0036]
As shown in FIG. 5A, as a first step, an insulating layer 42 is formed on a glass substrate 41, and an amorphous silicon layer is laminated thereon. Thereafter, the amorphous silicon layer is recrystallized by subjecting the silicon layer to a heat treatment such as laser annealing, thereby forming a semiconductor layer 8 which is a crystalline polysilicon layer.
[0037]
Next, as shown in FIGS. 2 and 5B and FIG. 6A, the semiconductor layer 8 formed in the first step is patterned as a second step. At this time, as shown in FIG. 2, the scanning line 4 formed in the process described later intersects the semiconductor layer 8 twice between the source contact hole 9 and the drain contact hole 10 formed in the process described later. A U-shaped portion 8a is formed.
[0038]
Further, a first gate insulating layer (first insulating film) 44a made of a silicon oxide film is stacked on the semiconductor layer 8 by plasma CVD. The thickness of the first gate insulating layer 44a is, for example, about 10 to 60 nm. Then, as shown in FIG. 5C and FIG. 6B, as the third step, the region other than the region Ac to be the connection portion 45 and the lower electrode 46 of the storage capacitor 5 in the display region. Is masked with a resist 47a. That is, a pattern is formed on at least the region At to be the TFT 2 on the first gate insulating layer 44a using the resist 47a as a mask. After this mask treatment, phosphorus ions P as donors ⁺ (Impurity) is doped into the semiconductor layer 8 while passing through the first gate insulating layer 44a with an ion implantation apparatus. By the third step, the connecting portion 45 and the lower electrode 46 are formed.
[0039]
This ion implantation is to reduce the resistance of the polysilicon layer in order to use the semiconductor layer 8 as an electrode of the storage capacitor 5. In this ion implantation, the implantation energy is 10 to 40 keV and the dose amount is 1 × 10. ¹⁴ ~ 2x10 ¹⁵ / Cm ² The doping is performed at a lower energy and a lower dose than conventional. That is, in the present embodiment, since the ion implantation is performed through the thin oxide film only of the first gate insulating layer 44a, conditions of low energy and low dose can be set, and the first gate insulating layer 44a is damaged. It is difficult and the resist 47a is hard to be seized, so that the resist 47a can be easily removed.
[0040]
Next, after removing the resist 47a and performing pre-cleaning using an HF system, as a fourth step, as shown in FIGS. 5D and 6C, the first gate insulating layer 44a is formed. A second gate insulating layer (second insulating film) 44b made of a silicon oxide film is formed on the surface by a plasma CVD method to a thickness of 10 to 100 nm. That is, the gate insulating layer 44 includes the second gate insulating layer 44b and the film left after the first gate insulating layer 44a is etched by the pre-cleaning using the HF system. Furthermore, with an ion implantation apparatus, P as a donor ⁺ (Impurity) is doped into the semiconductor layer 8 while passing through the second gate insulating layer 44b and the first gate insulating layer 44a.
[0041]
This ion implantation is to adjust the threshold value of TFT 2 (adjustment of flat band voltage). The conditions are different from the above-described ion implantation, that is, the implantation energy is 30 to 60 keV and the dose amount is 1 × 10. ¹² ~ 1x10 ¹³ / Cm ² It is carried out at about doping conditions. That is, in the present embodiment, since the ion implantation is performed through the thick gate insulating layer 44 having a two-layer structure, higher implantation energy and dose than in the case of through the thin layer including only the first gate insulating layer 44a. You can set conditions on the quantity. Therefore, the ion implantation beam is stabilized and the in-plane uniformity is improved. Further, no surface segregation of impurities occurs.
[0042]
Next, as shown in FIG. 5E, as the fifth step, the above P ⁺ After doping with ions, a scanning line 4 and a capacitor line 6 which are gate electrodes in each TFT are formed. These formations are performed by, for example, forming a pattern such as the scanning line with a resist after sputtering or vacuum depositing a metal, and performing wet etching or dry etching on portions other than the portion provided for the scanning line or the like.
[0043]
Then, after forming the scanning lines 4 and the capacitor lines 6, a resist 48 is applied to the areas corresponding to the lower electrodes 46 in the display area and masked, and then again P ⁺ Doping with ions. The doping conditions at this time are, for example, ³¹ P dose amount is 5 × 10 ¹⁴ ~ 5x10 ¹⁵ / Cm ² About 80 keV is required as energy. Through the fifth step, the source region 49, the channel region 50, and the drain region 51 as the TFT 2 are formed.
[0044]
Finally, as shown in FIG. 5 (f), as the sixth step, after the resist 48 is peeled off, the first interlayer insulating layer 52 is laminated, and then the positions to be the contact holes 9 and 10 are opened. Then, after depositing aluminum, the pattern of each electrode is patterned with a resist, and the drain electrode 11 and the data line 3 are formed by wet etching or dry etching.
[0045]
Thereafter, the second interlayer insulating layer 53 is laminated to open a position where the pixel contact hole 12 is formed, and the pixel electrode 1 is formed in a predetermined region thereon by vapor deposition or the like, so that the TFT 2 shown in FIGS. Complete. Thereafter, a counter electrode is formed on the counter substrate 15, and the liquid crystal device 40 is completed through a process such as filling the liquid crystal 16 between the TFT array substrate 7 and the counter substrate 15 as shown in FIG. 4.
[0046]
In the third step, P is formed after the first gate insulating film 44a is formed. ⁺ Since ions are implanted, the semiconductor layer 8 is less likely to be damaged by ion implantation. Furthermore, since the contact holes 12 and 10 are connected to the pixel electrode 1, the drain region 51, the connection portion 45, and the pixel electrode 1 can be electrically connected reliably.
[0047]
Next, a second embodiment according to the present invention will be described with reference to FIG.
[0048]
The difference between the second embodiment and the first embodiment is that, in the first embodiment, both the capacitor insulating film in the region Ac to be the storage capacitor 5 and the gate insulating film in the region At to be the TFT 2 are both the first gate insulating. In contrast to the layer 44a and the second gate insulating layer 44b, in the second embodiment, as shown in FIG. 7, the capacitor insulating film in the region Ac serving as the storage capacitor 5 is the second layer. The gate insulating layer 44b is composed of one layer, and the gate insulating film in the region At to be the TFT 2 is composed of two layers of the first gate insulating layer 44a and the second gate insulating layer 44b.
[0049]
In the manufacturing process of the main part of the liquid crystal device according to the second embodiment, first, as shown in FIGS. 7A and 7B, glass is formed in the same manner as the first, second and third steps of the first embodiment. An insulating layer 42 is formed on the substrate 41, a semiconductor layer 8 is formed on the insulating layer 42 and patterned, and then a first gate insulating layer (first insulating film) 44a is stacked. 5 in a state where a region other than the region Ac to be the storage capacitor 5 is masked with the resist 47a. ⁺ Are ion-implanted into the semiconductor layer 8 while passing through the first gate insulating layer 44a.
[0050]
Next, with the resist 47a masked, the first gate insulating layer 44a in the region Ac to be the storage capacitor 5 is selectively etched and removed using the resist 47a as a mask. Then, after removing the resist 47a, a second gate insulating layer (second insulating film) 44b is formed on the exposed connection portion 45 and the lower electrode 46 and the remaining first gate insulating layer 44a. That is, the capacitor insulating film in the region Ac to be the storage capacitor 5 is only one layer of the second gate insulating layer 44b, and the gate insulating film in the region At to be the TFT 2 is the first gate insulating layer 44a and the second gate insulating layer. 44b and 2 layers.
[0051]
Further, in order to adjust the threshold value, the ion implantation apparatus uses P as a donor. ⁺ (Impurity) is doped into the semiconductor layer 8 while passing through the second gate insulating layer 44b and the first gate insulating layer 44a.
[0052]
Thus, in this embodiment, the gate insulating film is composed of the first gate insulating layer 44a and the second gate insulating layer 44b, whereas the capacitor insulating film is composed of only the second gate insulating layer 44b. In addition, the capacity insulating film can be made thinner than the gate insulating film, and the capacity per unit area of the storage capacity can be improved. Further, before removing the resist 47a, the exposed first gate insulating layer 44a on the lower electrode 46 is selectively removed by etching, and the second gate insulating layer 44b is directly formed on the lower electrode 46. Therefore, the capacitor insulating film can be formed with only the high-quality second gate insulating layer 44b which is not affected by the ion implantation. Furthermore, since the resist 47a is used as it is as a mask when the first gate insulating layer 44a is selectively etched, it is not necessary to introduce a new photolithography process, and an increase in manufacturing cost can be suppressed.
[0053]
In each of the above embodiments, a pattern is selectively formed on at least the region Ac serving as the storage capacitor 5 on the second gate insulating layer 44b using a resist as a mask, and a donor is applied to a region without the resist by an ion implantation apparatus. P as ⁺ (Impurity) may be doped into the semiconductor layer 8 while passing through the second gate insulating layer 44b and the first gate insulating layer 44a. In this case, since the second gate insulating layer 44b serving as the capacitor insulating film of the storage capacitor 5 is protected by the resist and is not damaged by the second ion implantation, initial defects due to the ion implantation are reduced.
[0054]
In addition, after the second gate insulating layer 44b is formed, the second ion implantation (ion implantation for adjusting the threshold value) is performed, but before the second gate insulating layer 44b is formed, the first gate insulating layer is formed. The above ion implantation may be performed from above 44a. In this case, the second gate insulating layer 44b is not damaged by ion implantation.
[0055]
【The invention's effect】
As described above in detail, according to the present invention, in the first ion implantation step, at least the region to be the channel is covered with the first resist and the first ion implantation is performed to the region to be the first electrode. Ion implantation can be performed through the insulating film, the insulating film is not damaged under the conditions of low implantation energy and low dose, and baking of the resist can be reduced to facilitate the removal. Further, by forming the second insulating film after the ion implantation for adjusting the threshold value, the second insulating film is not damaged by the ion implantation. Further, in the ion implantation for adjusting the threshold value, the ion implantation is performed through the gate insulating film that is formed by stacking the second insulating film, thereby increasing the implantation energy and the dose compared with the case without the insulating film. Therefore, it is possible to perform doping with high in-plane uniformity with a stable beam. Further, segregation of impurities on the silicon surface does not occur. Therefore, by these effects, it is possible to suppress an increase in manufacturing process and reduce initial defects of the insulating film, improve the yield, stabilize the TFT characteristics, reduce the damage of the insulating film, and improve reliability. Can also be improved.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram of a liquid crystal device according to a first embodiment of the invention.
FIG. 2 is an enlarged plan view of a main part showing a pixel configuration of the liquid crystal device according to the first embodiment of the present invention.
FIG. 3 is a plan view showing the overall configuration of the liquid crystal device according to the first embodiment of the invention.
4 is a cross-sectional view taken along line HH in FIG. 3;
5 is a cross-sectional view taken along line AA in FIG. 2 showing a manufacturing process of a TFT and a storage capacitor in the pixel of the liquid crystal device according to the first embodiment of the present invention.
FIG. 6 is a schematic cross-sectional view of a substantial part showing a manufacturing process of a TFT and a storage capacitor in a pixel of the liquid crystal device in the first embodiment according to the present invention.
FIG. 7 is a schematic cross-sectional view of a main part showing a manufacturing process of a TFT and a storage capacitor in a pixel of a liquid crystal device according to a second embodiment of the present invention.
FIG. 8 is a schematic cross-sectional view of a main part showing a manufacturing process of a TFT and a storage capacitor in a pixel of a liquid crystal device in a conventional example according to the present invention.
[Explanation of symbols]
1 Pixel electrode
2 TFT (transistor)
3 data lines
4 scanning lines
5 storage capacity
6 Capacity line (second electrode)
7 TFT array substrate (active matrix substrate)
8 Semiconductor layer
8a U-shaped part
15 Counter substrate
40 Liquid crystal device (electro-optical device)
41 Glass substrate (substrate)
44 Gate insulation layer (gate insulation film)
44a First gate insulating layer (first insulating film)
44b Second gate insulating layer (second insulating film)
46 Lower electrode (first electrode)
47a resist
49 Source region
50 channel region
51 Drain region
52. First interlayer insulating layer

Claims

走査線とデータ線に接続されたトランジスタと、前記トランジスタに接続された画素電極及び蓄積容量を有するアクティブマトリクス基板の製造方法であって、
前記トランジスタのチャネルとなる領域と前記蓄積容量の第１電極となる領域の半導体層を形成する工程と、
前記半導体層上に第１絶縁膜を形成する工程と、
少なくとも前記チャネルとなる領域を第１レジストで覆い、前記第１電極となる領域に第１イオン注入する工程と、
前記第１レジストを除去する工程と、
前記チャネルとなる領域及び第１電極となる領域上に第２絶縁膜を形成する工程と、
しかる後に、前記チャネルとなる領域と前記第１電極となる領域の両方に、前記第１絶縁膜及び前記第２絶縁膜を介して、第１イオン注入と異なる不純物濃度の第２イオン注入する工程と、
第２絶縁膜上にゲート電極及び蓄積容量の第２電極を形成する工程と
を有することを特徴とするアクティブマトリクス基板の製造方法。A method of manufacturing an active matrix substrate having a transistor connected to a scan line and a data line, a pixel electrode connected to the transistor, and a storage capacitor,
Forming a semiconductor layer in a region to be a channel of the transistor and a region to be a first electrode of the storage capacitor;
Forming a first insulating film on the semiconductor layer;
Covering at least the region to be the channel with a first resist and implanting first ions into the region to be the first electrode;
Removing the first resist;
Forming a second insulating film on the region to be the channel and the region to be the first electrode;
Thereafter, a step of implanting second ions having an impurity concentration different from that of the first ion implantation into both the region serving as the channel and the region serving as the first electrode via the first insulating film and the second insulating film. When,
And a step of forming a gate electrode and a second electrode of a storage capacitor on the second insulating film.

前記第２イオン注入する工程において、前記チャネルとなる領域と前記第１電極となる領域の両方に第２イオンを注入することを特徴とする請求項１に記載のアクティブマトリクス基板の製造方法。2. The method of manufacturing an active matrix substrate according to claim 1 , wherein, in the second ion implantation step, second ions are implanted into both the region to be the channel and the region to be the first electrode.

前記第１レジストを除去する工程の前に、前記第１絶縁膜を選択的に除去する工程を有することを特徴とする請求項１に記載のアクティブマトリクス基板の製造方法。2. The method of manufacturing an active matrix substrate according to claim 1, further comprising a step of selectively removing the first insulating film before the step of removing the first resist.

互いに対向する一対の基板間に電気光学材料を有する電気光学装置の製造方法であって、前記一対の基板のうちの一方が、請求項１から３のいずれか一項に記載のアクティブマトリクス基板の製造方法により作製されたアクティブマトリクス基板であることを特徴とする電気光学装置の製造方法。4. A method of manufacturing an electro-optical device having an electro-optical material between a pair of substrates facing each other, wherein one of the pair of substrates is an active matrix substrate according to claim 1 . A method of manufacturing an electro-optical device, which is an active matrix substrate manufactured by a manufacturing method.