JP2898509B2 - Active matrix substrate and manufacturing method thereof - Google Patents
Active matrix substrate and manufacturing method thereofInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、液晶等の表示装置に用
いられるアクティブマトリックス基板及びその製造方法
に関し、特に、各画素に設けられる補助容量素子形成に
よる特性劣化を防止するアクティブマトリックス基板及
びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix substrate used for a display device such as a liquid crystal device and a method of manufacturing the same. It relates to a manufacturing method.
【０００２】[0002]
【従来の技術及び発明が解決しようとする課題】アクテ
ィブマトリックス型液晶表示装置（以下、「ＡＭＬＣ
Ｄ」と記す）は、各画素にスイッチング素子を設けて、
各画素の信号電圧を各画素の容量に記録して表示させる
ものである。従って、パネルの対向電極間の容量が小さ
いとスイッチング素子のリーク電流やソース−ゲート間
の寄生容量などが問題となる。また、液晶の容量が経時
的に変化し、表示品質を低下させる。2. Description of the Related Art Active matrix type liquid crystal display devices (hereinafter referred to as "AMLC")
D) is provided with a switching element for each pixel,
The signal voltage of each pixel is recorded in the capacity of each pixel and displayed. Therefore, if the capacitance between the opposing electrodes of the panel is small, problems such as leakage current of the switching element and parasitic capacitance between the source and the gate may occur. In addition, the capacity of the liquid crystal changes over time, which deteriorates the display quality.
【０００３】そこで、従来より補助容量素子を各画素に
設けて全体の容量を大きくするという手法がとられてき
た。例えば、図７の等価回路に示したようなアクティブ
マトリックス基板を用いることにより、液晶容量変化、
スイッチングトランジスタのリーク電流、寄生容量に対
して、画素電圧の変動が少なくなり、良好な画質特性が
得られる。In view of the above, a technique has conventionally been adopted in which an auxiliary capacitance element is provided for each pixel to increase the overall capacitance. For example, by using an active matrix substrate as shown in the equivalent circuit of FIG.
Variations in the pixel voltage with respect to the leakage current and the parasitic capacitance of the switching transistor are reduced, and good image quality is obtained.
【０００４】また、近年、移動度の大きいポリシリコン
を用いて駆動回路を基板上に一体化する試みがなされて
いる。ポリシリコンを用いる場合には、通常、６００℃
以上の高温になること、ソース及びドレインを自己整合
的な不純物注入によって形成するため、図８（ｅ）に示
したように、ゲート電極を活性層に対し、基板と反対に
形成するトップゲートプレーナ型トランジスタが用いら
れている。In recent years, attempts have been made to integrate a drive circuit on a substrate using polysilicon having high mobility. When polysilicon is used, it is usually 600 ° C.
As shown in FIG. 8 (e), since the above-mentioned high temperature and the source and drain are formed by self-aligned impurity implantation, the top electrode is formed with respect to the active layer opposite to the substrate, as shown in FIG. Type transistors are used.
【０００５】以下、このようなアクティブマトリックス
基板の製造工程を説明する。まず、図８（ａ）に示した
ように、ガラス基板１０１上にａ−Ｓｉ膜を１００ｎｍ
形成する。次いで、アニールを行って、ａ−Ｓｉ膜をポ
リシリコン膜５０４に変換する。そして、図８（ｂ）に
示したように、ポリシリコン膜５０４をエッチングし
て、薄膜トランジスタの活性層及び補助容量素子の下部
電極となるポリシリコン膜５０６、５０７を形成する。
次いで、薄膜トランジスタの活性層となるポリシリコン
膜５０６をレジストで被覆し、補助容量素子の下部電極
となるポリシリコン膜５０７にリンイオンを注入する。Hereinafter, a process for manufacturing such an active matrix substrate will be described. First, as shown in FIG. 8A, an a-Si film is formed on a glass substrate 101 to a thickness of 100 nm.
Form. Next, annealing is performed to convert the a-Si film into a polysilicon film 504. Then, as shown in FIG. 8B, the polysilicon film 504 is etched to form polysilicon films 506 and 507 serving as an active layer of the thin film transistor and a lower electrode of the auxiliary capacitance element.
Next, a polysilicon film 506 serving as an active layer of the thin film transistor is covered with a resist, and phosphorus ions are implanted into a polysilicon film 507 serving as a lower electrode of the auxiliary capacitance element.
【０００６】続いて、図８（ｃ）に示したように、ポリ
シリコン膜５０６、５０７を含むガラス基板１０１上
に、ＳｉＯ2 膜５０８を１００ｎｍ成膜する。次いで、
ＳｉＯ 2 膜５０８上全面に導電体薄膜を３００ｎｍ成膜
した後、導電体薄膜を、薄膜トランジスタのゲート電極
（ゲート駆動電極）５１０と補助容量素子の上部電極
（ゲート駆動電極）５１１とにパターニングした。[0006] Subsequently, as shown in FIG.
On the glass substrate 101 including the silicon films 506 and 507
And SiOTwoA film 508 is formed to a thickness of 100 nm. Then
SiO TwoConductor thin film 300nm formed on the entire surface of film 508
After that, the conductive thin film is
(Gate drive electrode) 510 and upper electrode of auxiliary capacitance element
(Gate drive electrode) 511.
【０００７】その後、図８（ｄ）に示したように、画素
部５０２と補助容量部５０３をレジスト５２１で被覆
し、ゲート電極５１０をマスクとして、リンイオンを注
入し、薄膜トランジスタのソース５３０とドレイン５３
１とを形成した。次に、図８（ｅ）に示したように、ゲ
ート電極５１０及び上部電極５１１を含むガラス基板１
０１上に、層間絶縁膜としてＳｉＮ膜５１２を５００ｎ
ｍ形成する。続いて、ＳｉＮ膜５１２に、薄膜トランジ
スタのソース５３０とドレイン５３１及び補助容量素子
の下部電極５０７至るコンタクトホールを形成する。そ
して、コンタクトホールを含むガラス基板１０１上の画
素部５０２にのみ透明な画素電極５１３を形成する。続
いて、Ａｌ膜５１４を成膜し、パターニングにより薄膜
トランジスタのソース５３０と画素信号駆動電極（図示
せず）との接続、ドレイン５３０と画素電極５１３との
接続及び画素電極５１３と補助容量素子の下部電極５０
７との接続を行う。[0008] Thereafter, as shown in FIG. 8 D, the pixel portion 502 and the auxiliary capacitance portion 503 are covered with a resist 521, phosphorus ions are implanted using the gate electrode 510 as a mask, and the source 530 and the drain 53 of the thin film transistor are formed.
1 was formed. Next, as shown in FIG. 8E, the glass substrate 1 including the gate electrode 510 and the upper electrode 511
01, a 500-nm SiN film 512 is formed as an interlayer insulating film.
m. Subsequently, contact holes are formed in the SiN film 512 so as to reach the source 530 and the drain 531 of the thin film transistor and the lower electrode 507 of the storage capacitor. Then, a transparent pixel electrode 513 is formed only on the pixel portion 502 on the glass substrate 101 including the contact hole. Subsequently, an Al film 514 is formed, and the connection between the source 530 of the thin film transistor and the pixel signal drive electrode (not shown), the connection between the drain 530 and the pixel electrode 513, and the lower portion of the pixel electrode 513 and the auxiliary capacitance element are formed by patterning. Electrode 50
7 is connected.
【０００８】上記の方法においては、まず、補助容量素
子の下部電極を形成するために、不純物を注入する工程
が必要になる。そして、この注入工程は薄膜トランジス
タ形成前に行う必要があるため、被覆用レジストの残
渣、薄膜トランジスタの活性層表面の汚染やダメージを
発生させ、特性を劣化させる可能性があるという課題が
あった。In the above method, a step of implanting an impurity is first necessary to form a lower electrode of the auxiliary capacitance element. Since this implantation step needs to be performed before forming the thin film transistor, there is a problem that residues of the coating resist, contamination or damage of the active layer surface of the thin film transistor may be generated, and the characteristics may be deteriorated.
【０００９】また、このような問題を避けるためにポリ
シリコン膜上に絶縁層を形成したのちに不純物注入する
方法も考えられるが、この場合、絶縁膜を介して不純物
を注入するため、その加速エネルギーを高くしなければ
ならず、絶縁膜の損傷も大きくなり、補助容量部のリー
ク、欠陥の原因となりやすいという課題もあった。さら
に、補助容量素子の下部電極を形成するためのプロセス
が別途必要となりプロセスが複雑になるという課題もあ
った。In order to avoid such a problem, a method of implanting an impurity after forming an insulating layer on a polysilicon film is conceivable. In this case, however, the impurity is implanted through the insulating film. There is also a problem that the energy must be increased, the insulating film is greatly damaged, and leakage and defects of the auxiliary capacitance portion are likely to occur. Further, there is another problem that a process for forming the lower electrode of the auxiliary capacitance element is required separately, and the process becomes complicated.
【００１０】本発明は上記の課題に鑑みなされたもので
あり、補助容量素子形成による特性劣化、歩留まりの低
下を改善することができるアクティブマトリックス基板
及びその製造方法を提供することを目的としている。SUMMARY OF THE INVENTION The present invention has been made in consideration of the above problems, and has as its object to provide an active matrix substrate capable of improving characteristic deterioration and yield reduction due to formation of an auxiliary capacitance element, and a method of manufacturing the same.
【００１１】[0011]
【課題を解決するための手段】本発明によれば、基板
と、基板上に形成された複数のゲート駆動電極と、該ゲ
ート駆動電極と略直交する複数の画素信号駆動電極と、
前記ゲート駆動電極と画素信号駆動電極との間に配設さ
れた画素電極と、前記ゲート駆動電極と前記画素信号駆
動電極との交点に配設された画素スイッチング用の薄膜
トランジスタと、各画素に対応して配設された補助容量
素子とからなるアクティブマトリックス基板であって、
前記画素電極は補助容量素子と前記薄膜トランジスタと
に接続され、前記薄膜トランジスタは前記駆動電極と第
１導電型のソース／ドレインが形成された活性層からな
り、前記補助容量素子は下部電極、絶縁膜及びゲート駆
動電極が積層して構成されており、前記下部電極の一部
にのみ第２導電型の不純物が導入されているアクティブ
マトリックス基板が提供される。According to the present invention, a substrate, a plurality of gate drive electrodes formed on the substrate, a plurality of pixel signal drive electrodes substantially orthogonal to the gate drive electrode,
A pixel electrode disposed between the gate drive electrode and the pixel signal drive electrode, a pixel switching thin film transistor disposed at an intersection of the gate drive electrode and the pixel signal drive electrode, and An active matrix substrate comprising an auxiliary capacitance element disposed as
The pixel electrode is connected to an auxiliary capacitance element and the thin film transistor. The thin film transistor includes an active layer on which the drive electrode and a first conductivity type source / drain are formed. The auxiliary capacitance element includes a lower electrode, an insulating film, There is provided an active matrix substrate in which gate drive electrodes are stacked and only a part of the lower electrode is doped with a second conductivity type impurity.
【００１２】また、（ａ）基板上に半導体膜を形成し、
該半導体膜を所望の形状にパターニングした後、該半導
体膜を含む基板上にゲート絶縁膜を形成する工程、
（ｂ）前記半導体基板上に、前記ゲート絶縁膜を介して
ゲート電極及びゲート駆動電極を形成する工程、（ｃ）
薄膜トランジスタ形成領域の半導体膜にのみ、ゲート電
極をマスクとして、第１導電型の不純物注入を行いソー
ス／ドレインを形成する工程、（ｄ）補助容量素子形成
領域の半導体膜にのみ、ゲート駆動電極をマスクとし
て、第２導電型の不純物注入を行う工程、（ｅ）前記ゲ
ート電極及びゲート駆動電極を含む基板上に層間絶縁膜
を形成した後、画素形成領域に画素電極を形成する工
程、（ｆ）前記層間絶縁膜にコンタクトホールを形成
し、前記薄膜トランジスタと前記画素電極、前記画素電
極と前記補助容量素子とを接続する工程からなるアクテ
ィブマトリックス基板の製造方法が提供される。(A) forming a semiconductor film on a substrate,
After patterning the semiconductor film into a desired shape, forming a gate insulating film on a substrate including the semiconductor film,
(B) forming a gate electrode and a gate drive electrode on the semiconductor substrate via the gate insulating film; (c)
Using a gate electrode as a mask, implanting impurities of the first conductivity type to form a source / drain only in the semiconductor film in the thin film transistor formation region; (d) forming a gate drive electrode only in the semiconductor film in the auxiliary capacitance element formation region; Implanting a second conductivity type impurity as a mask, (e) forming an interlayer insulating film on the substrate including the gate electrode and the gate drive electrode, and then forming a pixel electrode in a pixel formation region; (f) A) forming a contact hole in the interlayer insulating film and connecting the thin film transistor and the pixel electrode, and connecting the pixel electrode and the auxiliary capacitance element to each other;
【００１３】本発明におけるアクティブマトリックス基
板は、主として複数のゲート駆動電極と、複数の画素信
号駆動電極と、画素スイッチング用の薄膜トランジスタ
と、補助容量素子と、画素電極とから構成されている。
画素スイッチング用の薄膜トランジスタは、基板上に形
成された半導体膜による活性領域と、ゲート駆動電極か
ら延設されるゲート電極とから構成されている。また、
補助容量素子は、下部電極として、前記半導体膜と同一
層で形成され、不純物を含まない真性半導体領域をもつ
半導体膜と、絶縁膜及び上部電極としてゲート駆動電極
が形成されている。そして、半導体膜の真性半導体領域
が、ゲート駆動電極と絶縁膜を介して重なるように構成
されている。これら電極等が形成されている基板は透明
基板、具体的にはガラス基板、プラスチック基板等が好
ましい。そして、複数のゲート駆動電極と、複数の画素
信号駆動電極とが、略直交して配置されており、その交
点部分に画素スイッチング用の薄膜トランジスタと補助
容量素子とが配設されている。また、画素スイッチング
用の薄膜トランジスタのソース／ドレインはデータ駆動
電極及び画素電極と、補助容量素子の下部電極は画素電
極と、それぞれ接続されて構成されている。The active matrix substrate according to the present invention mainly includes a plurality of gate drive electrodes, a plurality of pixel signal drive electrodes, a thin film transistor for pixel switching, an auxiliary capacitance element, and a pixel electrode.
The thin-film transistor for pixel switching includes an active region formed of a semiconductor film formed on a substrate and a gate electrode extending from a gate drive electrode. Also,
The auxiliary capacitance element is formed in the same layer as the semiconductor film as a lower electrode, and has a semiconductor film having an intrinsic semiconductor region containing no impurity, and a gate drive electrode as an insulating film and an upper electrode. The intrinsic semiconductor region of the semiconductor film overlaps with the gate drive electrode via the insulating film. The substrate on which these electrodes and the like are formed is preferably a transparent substrate, specifically, a glass substrate, a plastic substrate, or the like. A plurality of gate drive electrodes and a plurality of pixel signal drive electrodes are arranged substantially orthogonally, and a thin film transistor for pixel switching and an auxiliary capacitance element are provided at the intersection. The source / drain of the pixel switching thin film transistor is connected to the data driving electrode and the pixel electrode, and the lower electrode of the auxiliary capacitance element is connected to the pixel electrode.
【００１４】本発明において形成される半導体膜は、ポ
リシリコンが好ましく、公知の方法により形成すること
ができる。また、ａ−シリコンからポリシリコンに変更
させて用いることもできる。この際、ポリシリコンの膜
厚は１０〜５００ｎｍ程度が好ましい。また、半導体膜
上に形成する絶縁膜は、特に限定されるものではなく、
例えば、ＳｉＯ2 、ＳｉＮ等を用いることができる。例
えば、ＳｉＯ2 を用いる場合には、公知の方法で、１０
〜５００ｎｍ程度の膜厚で形成するのが好ましい。さら
に、これら半導体膜上に形成されるゲート電極及びゲー
ト駆動電極は、特に限定されるものではないが、導電性
を有する材料、例えば、ポリシリコン又はアルミニウ
ム、チタン、モリブデン、クロム、タングステン等の金
属材料が好ましい。これらの材料は公知の方法で形成す
ることができ、その際の膜厚は０．１〜１μｍ程度が好
ましい。The semiconductor film formed in the present invention is preferably made of polysilicon, and can be formed by a known method. Further, a-silicon can be changed to polysilicon for use. At this time, the thickness of the polysilicon is preferably about 10 to 500 nm. Further, the insulating film formed on the semiconductor film is not particularly limited,
For example, SiO 2 , SiN or the like can be used. For example, when SiO 2 is used, 10
It is preferable to form it with a thickness of about 500 nm. Further, the gate electrode and the gate drive electrode formed over these semiconductor films are not particularly limited, but have a conductive material, for example, a metal such as polysilicon or aluminum, titanium, molybdenum, chromium, tungsten, or the like. Materials are preferred. These materials can be formed by a known method, and the film thickness at that time is preferably about 0.1 to 1 μm.
【００１５】また、本発明のアクティブマトリックス基
板においては、画素スイッチング用薄膜トランジスタの
ソース／ドレインと、補助容量素子の下部電極の一部と
は異なる型の導電性を有している。例えば、画素スイッ
チング用の薄膜トランジスタのソース／ドレインがＮ型
であれば、下部電極の一部にはＰ型の不純物が注入され
ている。これらの不純物を注入する場合には、例えば、
１×１０14〜１×１０ 16ｉｏｎｓ／ｃｍ2 のドーズでＰ
型又はＮ型の不純物を注入することが好ましい。その際
の注入方法は、芳之内らの方法（Mat.Res.Soc.Symp.Pro
c.Vol.268,1992Materials Research Society p383〜388
参照）より、不純物イオンと水素イオンとを同時に注
入することで、金属材料、例えばアルミニウム等をゲー
ト電極に用いることができる。The active matrix group of the present invention
In the board, the pixel switching thin film transistor
Source / drain and part of the lower electrode of the auxiliary capacitance element
Have different types of conductivity. For example, the pixel switch
N-type thin film transistor source / drain
Then, a P-type impurity is implanted into a part of the lower electrode.
ing. When implanting these impurities, for example,
1 × 1014~ 1 × 10 16ions / cmTwoP in the dose of
It is preferable to implant a type or N type impurity. that time
Injection method is the method of Yoshinouchi et al. (Mat.Res.Soc.Symp.Pro
c.Vol.268,1992 Materials Research Society p383-388
), Simultaneously implant impurity ions and hydrogen ions.
Metal material, such as aluminum,
Can be used for electrodes.
【００１６】さらに、本発明において、イオン注入した
後、前記ゲート電極及びゲート駆動電極を含む基板上に
形成する層間絶縁膜は、特に限定されるものではなく、
ＳｉＯ2 、ＳｉＮ、ＰＳＧ又はＢＰＳＧ等を用いること
ができ、それらは公知の方法で、０．１〜１μｍ程度の
膜厚で形成することが好ましい。そして、この層間絶縁
膜にコンタクトホールを形成し、薄膜トランジスタと画
素電極、画素電極と補助容量素子とを接続する。この際
の接続は、通常配線材料として用いるものであれば特に
限定されるものではなく、例えば、アルミニウム、チタ
ン、モリブデン、クロム、タングステン等を膜厚０．１
〜１μｍ程度で用いることができる。画素電極として
は、特に限定されるものではないが、ＩＴＯ、ＳｎＯ2
等を公知の方法により形成することができる。その際の
膜厚は、５０〜５００ｎｍ程度で形成することが好まし
い。また、画素信号駆動電極としては、ゲート駆動電極
と同様の材料を用いることができ、ゲート電極上に層間
絶縁膜を形成したのち、形成することが好ましい。Further, in the present invention, the interlayer insulating film formed on the substrate including the gate electrode and the gate drive electrode after the ion implantation is not particularly limited.
SiO 2 , SiN, PSG, BPSG, or the like can be used, and they are preferably formed by a known method to a thickness of about 0.1 to 1 μm. Then, a contact hole is formed in the interlayer insulating film, and the thin film transistor is connected to the pixel electrode, and the pixel electrode is connected to the auxiliary capacitance element. The connection at this time is not particularly limited as long as it is normally used as a wiring material. For example, aluminum, titanium, molybdenum, chromium, tungsten, or the like is used for a film thickness of 0.1.
It can be used at about 1 μm. Although the pixel electrode is not particularly limited, ITO, SnO 2
Can be formed by a known method. In this case, the film thickness is preferably about 50 to 500 nm. Further, the same material as the gate driving electrode can be used for the pixel signal driving electrode, and it is preferable to form the interlayer insulating film after forming the interlayer insulating film on the gate electrode.
【００１７】また、本発明のアクティブマトリックス基
板は、ゲート駆動回路及び画素信号駆動回路等のドライ
バが一体型で形成されていてもよい。ゲート駆動回路は
画素スイッチング用薄膜トランジスタに順次電圧を与
え、各ラインの薄膜トランジスタをオン／オフさせる回
路であり、例えば、シフトレジスタ、バッファトランジ
スタからなり、外部から与えられるクロック信号、スタ
ート信号に同期して順次ゲート駆動電極に電圧を印加す
る機能を備えているものである。また、画素信号駆動回
路は、例えば、シフトレジスタ、バッファトランジス
タ、アナログスイッチあるいはアンプ回路からなり、外
部から送り込まれた画像信号をクロック、スタート信号
に合わせて画素信号駆動電極に順次送りだす機能を有し
ている。Further, in the active matrix substrate of the present invention, drivers such as a gate drive circuit and a pixel signal drive circuit may be integrally formed. The gate drive circuit is a circuit for sequentially applying a voltage to the pixel switching thin film transistor to turn on / off the thin film transistor of each line. For example, the gate drive circuit includes a shift register and a buffer transistor, and is synchronized with an externally applied clock signal and start signal. It has a function of sequentially applying a voltage to the gate drive electrode. Further, the pixel signal driving circuit includes, for example, a shift register, a buffer transistor, an analog switch, or an amplifier circuit, and has a function of sequentially transmitting an image signal sent from the outside to the pixel signal driving electrode in accordance with a clock and a start signal. ing.
【００１８】[0018]
【作用】本発明のアクティブマトリックス基板によれ
ば、基板と、基板上に形成された複数のゲート駆動電極
と、該ゲート駆動電極と略直交する複数の画素信号駆動
電極と、前記ゲート駆動電極と画素信号駆動電極との間
に配設された画素電極と、前記ゲート駆動電極と前記画
素信号駆動電極との交点に配設された画素スイッチング
用の薄膜トランジスタと、各画素に対応して配設された
補助容量素子とからなるアクティブマトリックス基板で
あって、前記画素電極は補助容量素子と前記薄膜トラン
ジスタとに接続され、前記薄膜トランジスタは前記駆動
電極と第１導電型のソース／ドレインが形成された活性
層からなり、前記補助容量素子は下部電極、絶縁膜及び
ゲート駆動電極が積層して構成されており、前記下部電
極の一部にのみ第２導電型の不純物が導入されているの
で、図４のタイミングチャートに示すように、注目して
いる画素への信号の書き込み期間から、１ライン前の画
素への信号の書き込み期間の直前まで、補助容量素子は
オン状態となり、補助容量としての役割を果たすことと
なる。従って、補助容量素子の上部電極（ゲート駆動電
極）の下に不純物を注入する必要がなくなり、注入工程
における被覆用レジストの残渣等に基ずく、薄膜トラン
ジスタの活性層表面の汚染やダメージが発生しない。According to the active matrix substrate of the present invention, the substrate, a plurality of gate drive electrodes formed on the substrate, a plurality of pixel signal drive electrodes substantially orthogonal to the gate drive electrodes, A pixel electrode disposed between the pixel signal driving electrode, a pixel switching thin film transistor disposed at an intersection of the gate driving electrode and the pixel signal driving electrode, and a pixel electrode disposed corresponding to each pixel. An active matrix substrate comprising an auxiliary capacitance element, wherein the pixel electrode is connected to the auxiliary capacitance element and the thin film transistor, and the thin film transistor is an active layer formed with the drive electrode and a source / drain of a first conductivity type. And the auxiliary capacitance element is formed by laminating a lower electrode, an insulating film and a gate drive electrode, and the second electrode is provided only on a part of the lower electrode. As shown in the timing chart of FIG. 4, since the impurity of the electric type is introduced, the auxiliary period from the writing period of the signal to the pixel of interest to immediately before the writing period of the signal to the pixel one line before. The capacitor is turned on, and functions as an auxiliary capacitor. Therefore, it is not necessary to inject impurities below the upper electrode (gate drive electrode) of the auxiliary capacitance element, and the active layer surface of the thin film transistor is not contaminated or damaged based on residues of the coating resist in the injection step.
【００１９】また、駆動回路一体型の場合には、駆動回
路の不純物注入と同時に補助容量素子の下部電極の不純
物注入ができることとなり、作成工程を増加させること
もない。さらに、補助容量素子の下部電極が、ゲート駆
動電極の幅よりも幅広く形成されているとともに、ゲー
ト駆動電極に被覆されない下部電極の領域には、第２導
電型の不純物が導入されており、さらに、該不純物が導
入された領域と画素電極とが接続されているので、下部
電極が低抵抗化することとなり、実効的に補助容量素子
としての薄膜トランジスタのチャンネル長が短くなり、
補助容量素子のＯＮ状態の抵抗が下がる。In the case of a drive circuit integrated type, impurities can be implanted into the lower electrode of the auxiliary capacitance element at the same time as the impurities are implanted into the drive circuit, and the number of manufacturing steps is not increased. Further, the lower electrode of the auxiliary capacitance element is formed wider than the width of the gate drive electrode, and an impurity of the second conductivity type is introduced into a region of the lower electrode that is not covered by the gate drive electrode. Since the region into which the impurity is introduced and the pixel electrode are connected, the lower electrode has a low resistance, and the channel length of the thin film transistor as the auxiliary capacitance element is effectively shortened,
The ON-state resistance of the auxiliary capacitance element decreases.
【００２０】また、（ａ）基板上に半導体膜を形成し、
該半導体膜を所望の形状にパターニングした後、該半導
体膜を含む基板上にゲート絶縁膜を形成する工程、
（ｂ）前記半導体基板上に、前記ゲート絶縁膜を介して
ゲート電極及びゲート駆動電極を形成する工程、（ｃ）
薄膜トランジスタ形成領域の半導体膜にのみ、ゲート電
極をマスクとして、第１導電型の不純物注入を行いソー
ス／ドレインを形成する工程、（ｄ）補助容量素子形成
領域の半導体膜にのみ、ゲート駆動電極をマスクとし
て、第２導電型の不純物注入を行う工程、（ｅ）前記ゲ
ート電極及びゲート駆動電極を含む基板上に層間絶縁膜
を形成した後、画素形成領域に画素電極を形成する工
程、（ｆ）前記層間絶縁膜にコンタクトホールを形成
し、前記薄膜トランジスタと前記画素電極、前記画素電
極と前記補助容量素子とを接続する工程からなるので、
補助容量素子の形成による特性劣化が改善される。つま
り、補助容量素子の下部電極として、薄膜トランジスタ
と同様に表面性がよく、非常に薄い半導体膜が用いられ
るため、表面被覆性が良好となり、段差部でのリーク断
線等の不良が低減される。(A) forming a semiconductor film on a substrate,
After patterning the semiconductor film into a desired shape, forming a gate insulating film on a substrate including the semiconductor film,
(B) forming a gate electrode and a gate drive electrode on the semiconductor substrate via the gate insulating film; (c)
Using a gate electrode as a mask, implanting impurities of the first conductivity type to form a source / drain only in the semiconductor film in the thin film transistor formation region; (d) forming a gate drive electrode only in the semiconductor film in the auxiliary capacitance element formation region; Implanting a second conductivity type impurity as a mask, (e) forming an interlayer insulating film on the substrate including the gate electrode and the gate drive electrode, and then forming a pixel electrode in a pixel formation region; (f) A) forming a contact hole in the interlayer insulating film and connecting the thin film transistor to the pixel electrode and the pixel electrode to the auxiliary capacitance element;
The characteristic deterioration due to the formation of the auxiliary capacitance element is improved. That is, since a very thin semiconductor film is used as the lower electrode of the auxiliary capacitance element in the same manner as the thin film transistor, the surface coverage is improved, and defects such as leak disconnection at the step portion are reduced.
【００２１】[0021]
【実施例】本発明に係るアクティブマトリックス基板の
実施例を図面に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of an active matrix substrate according to the present invention will be described with reference to the drawings.
【００２２】実施例１ 図１に示したように、アクティブマトリックス基板は、
ガラス基板上に、主として複数のゲート駆動電極１５、
複数の画素信号駆動電極２２、画素スイッチング用の薄
膜トランジスタ１０ａ、補助容量素子３０ａ、画素電極
１９から構成されている。Embodiment 1 As shown in FIG. 1, the active matrix substrate
On a glass substrate, a plurality of gate drive electrodes 15,
It is composed of a plurality of pixel signal drive electrodes 22, a pixel switching thin film transistor 10a, an auxiliary capacitance element 30a, and a pixel electrode 19.
【００２３】ゲート駆動電極１５と画素信号駆動電極２
２とは略直交しており、ゲート駆動電極１５と画素信号
駆動電極２２とに囲まれた領域に画素電極１９が配設さ
れている。また、ゲート駆動電極１５と画素信号駆動電
極２２との交点領域には、画素スイッチング用の薄膜ト
ランジスタ１０ａが配設されており、各画素に対応して
補助容量素子３０ａが配設されている。Gate drive electrode 15 and pixel signal drive electrode 2
The pixel electrode 19 is disposed in a region surrounded by the gate drive electrode 15 and the pixel signal drive electrode 22. Further, a thin film transistor 10a for pixel switching is provided in an intersection region between the gate drive electrode 15 and the pixel signal drive electrode 22, and an auxiliary capacitance element 30a is provided for each pixel.
【００２４】薄膜トランジスタ１０ａは、半導体薄膜か
らなるとともに第１導電型のソース／ドレインが形成さ
れた活性層１３と、ゲート駆動電極１５から延設された
ゲート電極１５ａとからなっている。そして、ソース／
ドレインは画素信号駆動電極２２と画素電極１９とに接
続されている。The thin film transistor 10a comprises an active layer 13 formed of a semiconductor thin film and having a first conductivity type source / drain formed thereon, and a gate electrode 15a extending from the gate drive electrode 15. And the source /
The drain is connected to the pixel signal drive electrode 22 and the pixel electrode 19.
【００２５】また、補助容量素子３０ａは薄膜トランジ
スタ１０ａを構成する半導体薄膜と同一の層で形成され
た下部電極３３、絶縁膜及び、ゲート駆動電極１５の一
部を上部電極１５ｂとして構成されている。下部電極１
５ｂは平面視Ｌ字型形状で、その一部を除いてゲート駆
動電極１５の下方に配設されている。そして、ゲート駆
動電極１５の下方に配設されていない下部電極１５ｂの
一部の領域のみに第２導電型の不純物が導入されてお
り、この不純物が導入されている領域と画素電極１９と
が接続されている。The auxiliary capacitance element 30a has a lower electrode 33, an insulating film, and a part of the gate drive electrode 15 formed of the same layer as the semiconductor thin film constituting the thin film transistor 10a as an upper electrode 15b. Lower electrode 1
5b has an L-shape in plan view, and is disposed below the gate drive electrode 15 except for a part thereof. The second conductivity type impurity is introduced only into a part of the lower electrode 15b which is not disposed below the gate drive electrode 15, and the region into which the impurity is introduced and the pixel electrode 19 are separated. It is connected.
【００２６】実施例２ また、図２においては、補助容量素子３０ａを構成する
下部電極１５ｂの幅がゲート駆動電極１５の幅よりも広
く形成されており、ゲート駆動電極１５の下方に配設さ
れている以外の部分には、第２導電型の不純物が導入さ
れている。Embodiment 2 In FIG. 2, the width of the lower electrode 15b constituting the auxiliary capacitance element 30a is formed wider than the width of the gate drive electrode 15, and is disposed below the gate drive electrode 15. The other portions are doped with impurities of the second conductivity type.
【００２７】上記のように構成されるアクティブマトリ
ックス基板の等価回路を図３に示す。この等価回路にお
いては、補助容量素子は、実効的に画素トランジスタと
は反対チャンネルの薄膜トランジスタとなっており（画
素トランジスタはＮｃｈ、補助容量素子はＰｃｈ）、そ
のゲート容量を補助容量として利用するように構成され
ている。この際のゲート電極は、１ライン前のゲート駆
動電極ＧN-1 を利用する。FIG. 3 shows an equivalent circuit of the active matrix substrate configured as described above. In this equivalent circuit, the auxiliary capacitance element is effectively a thin film transistor of the channel opposite to the pixel transistor (the pixel transistor is Nch, the auxiliary capacitance element is Pch), and the gate capacitance is used as the auxiliary capacitance. It is configured. At this time, the gate drive electrode G N-1 one line before is used as the gate electrode.
【００２８】このような構成とすることで、図４の各信
号ラインのタイミングチャートに示すように、補助容量
素子は、１ライン前の画素が書き込まれている間以外は
すべてＯＮ状態となっている。従って、実際に画素に信
号が書き込まれているときには、同時にその信号が補助
容量にも書き込まれ、次に１ライン前のゲート駆動電極
が駆動されるまでその信号を保持している。With such a configuration, as shown in the timing chart of each signal line in FIG. 4, the auxiliary capacitance elements are all in the ON state except during the writing of the pixel one line before. I have. Therefore, when a signal is actually written to the pixel, the signal is also written to the auxiliary capacitor at the same time, and the signal is held until the next gate drive electrode of the previous line is driven.
【００２９】以下、上記のアクティブマトリックス基板
の製造方法を図５に基づいて説明する。なお、図５は、
画素の薄膜トランジスタ部１０、画素部２０及び補助容
量素子部３０を連続的に表した断面図と、ゲート駆動回
路及び画素信号駆動回路の一部を構成するバッファトラ
ンジスタ４０ａ及び４０ｂをそれぞれ示す。Hereinafter, a method for manufacturing the above active matrix substrate will be described with reference to FIG. In addition, FIG.
FIG. 1 shows a cross-sectional view in which a thin film transistor portion 10, a pixel portion 20, and an auxiliary capacitance element portion 30 of a pixel are successively shown, and buffer transistors 40a and 40b which form part of a gate drive circuit and a pixel signal drive circuit, respectively.
【００３０】まず、図５（ａ）に示したように、高歪点
ガラス基板１１上にＬＰＣＶＤ法により、Ｓｉ2 Ｈ6 流
量を１００ｓｃｃｍ、圧力０．２Ｔｏｒｒ、基板温度４
５０℃の条件でａ−Ｓｉ膜を１００ｎｍ形成した。次い
で、６００℃、Ｎ2 雰囲気下で２４時間アニールを行っ
て、ポリシリコン膜１２を作製した。First, as shown in FIG. 5A, a Si 2 H 6 flow rate of 100 sccm, a pressure of 0.2 Torr, and a substrate temperature of 4 were formed on a high strain point glass substrate 11 by LPCVD.
An a-Si film was formed to a thickness of 100 nm at 50 ° C. Next, annealing was performed at 600 ° C. in an N 2 atmosphere for 24 hours to form a polysilicon film 12.
【００３１】そして、図５（ｂ）に示したように、ポリ
シリコン膜１２をエッチングして、薄膜トランジスタ１
０ａの活性層及び補助容量素子３０ａの下部電極となる
ポリシリコン膜１３、３３、ゲート駆動回路及び画素信
号駆動回路の一部を構成するバッファトランジスタ４０
ａ及び４０ｂの活性層となるポリシリコン膜４３、４４
を形成した。続いて、ポリシリコン膜１３、３３、４
３、４４を含むガラス基板１１上に、ＡＰＣＶＤ法によ
り、ＳｉＨ4 流量１００ｓｃｃｍ、Ｏ2 流量２００ｓｃ
ｃｍ、Ｎ2 流量１０ｓｌｍ及び基板温度４３０℃の条件
で、ゲート絶縁膜となるＳｉＯ2 膜１４を１００ｎｍ成
膜した。Then, as shown in FIG. 5B, the polysilicon film 12 is etched to
0a, an active layer and polysilicon films 13 and 33 serving as lower electrodes of the auxiliary capacitance element 30a; a buffer transistor 40 forming a part of a gate drive circuit and a pixel signal drive circuit;
Polysilicon films 43 and 44 to be active layers of a and 40b
Was formed. Subsequently, the polysilicon films 13, 33, 4
The SiH 4 flow rate is 100 sccm, and the O 2 flow rate is 200 sc on the glass substrate 11 containing 3 and 44 by the APCVD method.
An SiO 2 film 14 serving as a gate insulating film was formed to a thickness of 100 nm under the conditions of cm, an N 2 flow rate of 10 slm, and a substrate temperature of 430 ° C.
【００３２】次いで、ＳｉＯ2 膜１４上全面に導電体薄
膜を３００ｎｍ成膜した。そして、図５（ｃ）に示した
ように、薄膜トランジスタ１０ａのゲート電極（ゲート
駆動電極）１５ａ、補助容量素子３０ａの上部電極（ゲ
ート駆動電極）１５ｂ、ゲート駆動回路及び画素信号駆
動回路のバッファトランジスタ４０ａ及び４０ｂのゲー
ト電極１５ｃ及び１５ｄにパターニングした。その後、
２×１０16ｉｏｎｓ／ｃｍ2 のトータルドーズ量でリン
イオンと水素イオンとを注入して、薄膜トランジスタ１
０ａのソース１３ａとドレイン１３ｂ、ゲート駆動回路
及び画素信号駆動回路のＮｃｈのバッファトランジスタ
４０ａのソース４３ａとドレイン４３ｂとを形成した。
この際、画素部２０、補助容量素子３０ａの下部電極３
３及びゲート駆動回路の及び画素信号駆動回路のＰｃｈ
バッファトランジスタ４０ｂには不純物が注入されない
ようにレジスト１６で被覆した。また、薄膜トランジス
タ１０ａのソース１３ａとドレイン１３ｂ及びバッファ
トランジスタ４０ａのソース４３ａとドレイン４３ｂ
は、ゲート電極１５ａ及びゲート電極１５ｃをそれぞれ
マスクとして、セルフアラインで注入する。Next, a 300 nm conductive thin film was formed on the entire surface of the SiO 2 film 14. Then, as shown in FIG. 5C, the gate electrode (gate drive electrode) 15a of the thin film transistor 10a, the upper electrode (gate drive electrode) 15b of the auxiliary capacitance element 30a, the buffer transistors of the gate drive circuit and the pixel signal drive circuit Patterning was performed on the gate electrodes 15c and 15d of 40a and 40b. afterwards,
Phosphorus ions and hydrogen ions are implanted at a total dose of 2 × 10 16 ions / cm 2 to form a thin film transistor 1
The source 43a and the drain 13b of the Nch buffer transistor 40a of the gate drive circuit and the pixel signal drive circuit were formed.
At this time, the lower electrode 3 of the pixel section 20 and the auxiliary capacitance element 30a is
3 and Pch of the gate drive circuit and of the pixel signal drive circuit
The buffer transistor 40b was covered with the resist 16 so that impurities were not injected. The source 13a and the drain 13b of the thin film transistor 10a and the source 43a and the drain 43b of the buffer transistor 40a
Is implanted in a self-aligned manner using the gate electrode 15a and the gate electrode 15c as masks.
【００３３】次に、図５（ｄ）に示したように、薄膜ト
ランジスタ部１０、画素部２０及びゲータ駆動回路及び
画素信号駆動回路のＮｃｈのバッファトランジスタ４０
ａには不純物が注入されないようにレジスト１７で被覆
した後、上部電極１５ｂとゲート電極１５ｄとをそれぞ
れマスクとして、補助容量素子３０ａの下部電極３３と
バッファトランジスタ４０ｂのソース４４ａとドレイン
４４ｂとに２×１０16ｉｏｎｓ／ｃｍ2 のトータルドー
ズ量でボロンイオンと水素イオンとを注入した。この
際、補助容量素子部３０のイオン注入は上部電極１５ｂ
をマスクとして注入するため、不純物が注入される部分
３３ｂと打ち込まれない部分３３ａが形成される。ま
た、バッファトランジスタ４０ｂのソース４４ａとドレ
イン４４ｂは、ゲート電極１５ｄをマスクとして、セル
フアラインで注入する。なお、リン及びボロンのイオン
の注入は、芳之内らの方法（Mat.Res.Soc.Symp.Proc.Vo
l.268,1992 Materials Research Society p383〜388 参
照）より、不純物イオンと水素イオンとを同時に注入し
た。この方法により、活性化アニールを行わなくても実
用上充分低抵抗な膜が得られる。Next, as shown in FIG. 5D, the thin film transistor section 10, the pixel section 20, and the Nch buffer transistor 40 of the gater driving circuit and the pixel signal driving circuit.
is coated with a resist 17 so that impurities are not implanted into the lower electrode 33 of the auxiliary capacitance element 30a and the source 44a and the drain 44b of the buffer transistor 40b using the upper electrode 15b and the gate electrode 15d as masks. Boron ions and hydrogen ions were implanted at a total dose of × 10 16 ions / cm 2 . At this time, the ion implantation of the auxiliary capacitance element 30 is performed by the upper electrode 15b.
Is used as a mask, a portion 33b into which impurities are implanted and a portion 33a not implanted are formed. The source 44a and the drain 44b of the buffer transistor 40b are implanted in a self-aligned manner using the gate electrode 15d as a mask. The ion implantation of phosphorus and boron is performed by the method of Yoshinouchi et al. (Mat. Res. Soc. Symp. Proc. Vo)
l. 268, 1992 Materials Research Society p383-388), impurity ions and hydrogen ions were simultaneously implanted. According to this method, a film having a practically sufficiently low resistance can be obtained without performing activation annealing.
【００３４】次いで、図５（ｅ）に示したように、ゲー
ト電極１５ａ、上部電極１５ｂ、ゲート電極１５ｃ、ゲ
ート電極１５ｄを含むガラス基板１１上に、層間絶縁膜
として、ＰＣＶＤ法により、ＳｉＨ4 流量５０ｓｃｃ
ｍ、ＮＨ4 流量２００ｓｃｃｍ、圧力０．５Ｔｏｒｒ、
ＲＦパワー２００Ｗ及び基板温度３００℃の条件で、Ｓ
ｉＮ膜１８を５００ｎｍ形成した。続いて、ＳｉＮ膜１
８に、薄膜トランジスタ１０ａのソース１３ａとドレイ
ン１３ｂに至るコンタクトホール、バッファトランジス
タ４０ａのソース４３ａとドレイン４３ｂに至るコンタ
クトホール、バッファトランジスタ４０ｂのソース４４
ａとドレイン４４ｂに至るコンタクトホール及び補助容
量素子３０ａの下部電極３３に至るコンタクトホールを
形成した。そして、これらコンタクトホールを含むガラ
ス基板１１上に、ＩＴＯをスパッタ法により１００ｎｍ
成膜し、パターニングにより、画素部２０にのみ透明な
画素電極１９を形成した。続いて、Ａｌ膜２１を３００
ｎｍ成膜し、パターニングにより薄膜トランジスタ１０
ａのソース１３ａと画素信号電極（図示せず）との接
続、ドレイン１３ｂと画素電極１９との接続及び画素電
極１９と補助容量素子３０ａの下部電極３３との接続等
を行った。Next, as shown in FIG. 5E, an SiH 4 film is formed on the glass substrate 11 including the gate electrode 15a, the upper electrode 15b, the gate electrode 15c, and the gate electrode 15d as an interlayer insulating film by PCVD. Flow rate 50scc
m, NH 4 flow rate 200 sccm, pressure 0.5 Torr,
Under the conditions of RF power 200 W and substrate temperature 300 ° C., S
An iN film 18 was formed to a thickness of 500 nm. Subsequently, the SiN film 1
8, a contact hole reaching the source 13a and the drain 13b of the thin film transistor 10a, a contact hole reaching the source 43a and the drain 43b of the buffer transistor 40a, and the source 44 of the buffer transistor 40b.
A contact hole reaching the drain electrode 44a and the drain electrode 44b and a contact hole reaching the lower electrode 33 of the auxiliary capacitance element 30a were formed. Then, on the glass substrate 11 including these contact holes, ITO was sputtered to a thickness of 100 nm.
By forming a film and patterning, a transparent pixel electrode 19 was formed only on the pixel portion 20. Subsequently, the Al film 21 is
thin film transistor 10
The connection between the source 13a and the pixel signal electrode (not shown), the connection between the drain 13b and the pixel electrode 19, and the connection between the pixel electrode 19 and the lower electrode 33 of the auxiliary capacitance element 30a were performed.
【００３５】以下に、上記のアクティブマトリックス基
板の動作方法と原理について説明する。一般に半導体に
絶縁膜を介して電界を印加した場合、半導体−絶縁膜界
面付近に電子または正孔が生成されて低抵抗になり、容
量が絶縁膜で決まる一定値に集束することが知られてい
る。図６は、このような構成の補助容量素子の容量（Ｃ
ｓ）−ゲート電位（ＶG ）特性である。容量はＶG が、
Ｓ／Ｄ電位に対して−５Ｖ程度さらに負電圧側になれば
容量は十分飽和しており、補助容量として用いることが
できる。この原理を本発明は利用する。すなわち、薄膜
トランジスタをＮｃｈ、補助容量素子をＰｃｈとした場
合、薄膜トランジスタのＯＦＦ時の駆動レベルを、画素
の信号電圧に対してＰｃｈのしきい値電圧ＶTH分だけ負
電圧になるように駆動レベルを設定すればよい。画素薄
膜トランジスタがＯＦＦになるように十分な負の電圧を
ゲート電極（ゲート駆動電極）に与えることにより補助
容量素子はＯＮ状態となり、そのゲート容量Ｃｓに信号
電圧を記録することができるようになる。補助容量素子
の上部電極は隣接するラインのゲート駆動電極を用いて
おり、実際のパネルの駆動では図６に示した様に、ゲー
ト電極に準じ、電圧を印加し各ラインの薄膜トランジス
タをＯＮ状態にするが、１ライン前の画素が書き込まれ
ている間以外はすべてＯＮ状態となっており問題がな
い。The operation method and principle of the active matrix substrate will be described below. Generally, when an electric field is applied to a semiconductor through an insulating film, it is known that electrons or holes are generated near the semiconductor-insulating film interface, resulting in low resistance, and that the capacitance is focused to a constant value determined by the insulating film. I have. FIG. 6 shows the capacitance (C
s) - a gate potential (V G) characteristics. Capacity V G is,
The capacitance is sufficiently saturated when the voltage is further negative by about -5 V with respect to the S / D potential, and can be used as an auxiliary capacitance. The present invention makes use of this principle. That is, when the thin film transistor is Nch and the auxiliary capacitance element is Pch, the drive level when the thin film transistor is turned off is set to a negative voltage with respect to the signal voltage of the pixel by the Pch threshold voltage V TH. Just set it. By applying a sufficient negative voltage to the gate electrode (gate drive electrode) so that the pixel thin film transistor is turned off, the auxiliary capacitance element is turned on, and a signal voltage can be recorded on the gate capacitance Cs. As the upper electrode of the auxiliary capacitance element, a gate drive electrode of an adjacent line is used. In actual driving of the panel, a voltage is applied according to the gate electrode to turn on the thin film transistor of each line as shown in FIG. However, there is no problem since all the pixels are in the ON state except while the pixel one line before is being written.
【００３６】実際のパネルの作製ではゲート幅１０μ
ｍ，画素ピッチ１５０μｍに対し、補助容量部は１０μ
ｍ×１００μｍとなり、０．３８ｐＦの容量が得られ
た。液晶部の容量が約０．０１〜０．０３ｐＦであり、
１桁以上大きな容量となり、補助容量としては十分な大
きさで実用上問題なく使用できた。In the actual fabrication of the panel, the gate width is 10 μm.
m, the pixel pitch is 150 μm, and the auxiliary capacitance is 10 μm.
m × 100 μm, and a capacitance of 0.38 pF was obtained. The capacitance of the liquid crystal unit is about 0.01 to 0.03 pF,
The capacity was increased by one digit or more, and was large enough as an auxiliary capacity and could be used without practical problems.
【００３７】本実施例アクティブマトリックス基板を、
駆動回路一体型のアクティブマトリックスパネルに用い
た場合、駆動回路がＣＭＯＳトランジスタで構成される
ため、作製プロセスの工程を増加させることなく、補助
容量素子を作り込むことができ効果が大きい。なお、上
記実施例では、画素薄膜トランジスタをＮｃｈ、補助容
量素子をＰｃｈとしたが、それぞれ逆のチャンネル型と
して作製しても同様の効果が得られる。その場合は、ゲ
ート駆動電極の電圧の符号が逆になるだけである。In this embodiment, the active matrix substrate is
When used for an active matrix panel integrated with a driving circuit, the driving circuit is formed of CMOS transistors, so that an auxiliary capacitance element can be formed without increasing the number of steps of the manufacturing process. In the above embodiment, the pixel thin film transistor is Nch, and the auxiliary capacitance element is Pch. In that case, only the signs of the voltages of the gate drive electrodes are reversed.
【００３８】[0038]
【発明の効果】本発明のアクティブマトリックス基板に
よれば、基板と、基板上に形成された複数のゲート駆動
電極と、該ゲート駆動電極と略直交する複数の画素信号
駆動電極と、前記ゲート駆動電極と画素信号駆動電極と
の間に配設された画素電極と、前記ゲート駆動電極と前
記画素信号駆動電極との交点に配設された画素スイッチ
ング用の薄膜トランジスタと、各画素に対応して配設さ
れた補助容量素子とからなるアクティブマトリックス基
板であって、前記画素電極は補助容量素子と前記薄膜ト
ランジスタとに接続され、前記薄膜トランジスタは前記
駆動電極と第１導電型のソース／ドレインが形成された
活性層からなり、前記補助容量素子は下部電極、絶縁膜
及びゲート駆動電極が積層して構成されており、前記下
部電極の一部にのみ第２導電型の不純物が導入されてい
るので、注目している画素への信号の書き込み期間か
ら、１ライン前の画素への信号の書き込み期間の直前ま
で、補助容量素子はオン状態となり、補助容量としての
役割を果たすこととなる。従って、補助容量素子の上部
電極（ゲート駆動電極）の下に不純物を注入する必要が
なくなり、注入工程における被覆用レジストの残渣等に
基ずく、薄膜トランジスタの活性層表面の汚染やダメー
ジを防止することができる。According to the active matrix substrate of the present invention, the substrate, a plurality of gate drive electrodes formed on the substrate, a plurality of pixel signal drive electrodes substantially orthogonal to the gate drive electrodes, A pixel electrode disposed between the electrode and the pixel signal driving electrode; a pixel switching thin film transistor disposed at an intersection of the gate driving electrode and the pixel signal driving electrode; An active matrix substrate including a storage capacitor provided, wherein the pixel electrode is connected to the storage capacitor and the thin film transistor, and the thin film transistor is formed with the drive electrode and a source / drain of a first conductivity type. The auxiliary capacitance element is formed by laminating a lower electrode, an insulating film, and a gate drive electrode. Since the impurity of the second conductivity type is introduced, the auxiliary capacitance element is turned on from the signal writing period to the pixel of interest to immediately before the signal writing period to the pixel one line before, and the auxiliary capacitance element is turned on. It will play a role as capacity. Therefore, it is not necessary to inject impurities below the upper electrode (gate drive electrode) of the auxiliary capacitance element, and it is possible to prevent the active layer surface of the thin film transistor from being contaminated or damaged based on residues of the coating resist in the injection step. Can be.
【００３９】また、駆動回路一体型の場合には、駆動回
路の不純物注入と同時に補助容量素子の下部電極の不純
物注入ができることとなり、作製工程を増加させること
なしに製造することができる。In the case of a drive circuit integrated type, impurities can be implanted into the lower electrode of the auxiliary capacitance element at the same time as impurities are implanted into the drive circuit, so that the device can be manufactured without increasing the number of manufacturing steps.
【００４０】さらに、補助容量素子の下部電極が、ゲー
ト駆動電極の幅よりも幅広く形成されているとともに、
ゲート駆動電極に被覆されない下部電極の領域には、第
２導電型の不純物が導入されており、さらに、該不純物
が導入された領域と画素電極とが接続されているので、
下部電極が低抵抗化することができ、実効的に補助容量
素子としての薄膜トランジスタのチャンネル長を短くす
ることができるとともに、補助容量素子のＯＮ状態の抵
抗を下げることができる。従って、消費電力の低下を実
現することが可能となる。Further, the lower electrode of the auxiliary capacitance element is formed wider than the width of the gate drive electrode.
Since an impurity of the second conductivity type is introduced into a region of the lower electrode which is not covered with the gate driving electrode, and furthermore, the region into which the impurity is introduced is connected to the pixel electrode.
The resistance of the lower electrode can be reduced, the channel length of the thin film transistor as the auxiliary capacitance element can be effectively shortened, and the resistance of the auxiliary capacitance element in the ON state can be reduced. Therefore, it is possible to reduce the power consumption.
【００４１】また、（ａ）基板上に半導体膜を形成し、
該半導体膜を所望の形状にパターニングした後、該半導
体膜を含む基板上にゲート絶縁膜を形成する工程、
（ｂ）前記半導体基板上に、前記ゲート絶縁膜を介して
ゲート電極及びゲート駆動電極を形成する工程、（ｃ）
薄膜トランジスタ形成領域の半導体膜にのみ、ゲート電
極をマスクとして、第１導電型の不純物注入を行いソー
ス／ドレインを形成する工程、（ｄ）補助容量素子形成
領域の半導体膜にのみ、ゲート駆動電極をマスクとし
て、第２導電型の不純物注入を行う工程、（ｅ）前記ゲ
ート電極及びゲート駆動電極を含む基板上に層間絶縁膜
を形成した後、画素形成領域に画素電極を形成する工
程、（ｆ）前記層間絶縁膜にコンタクトホールを形成
し、前記薄膜トランジスタと前記画素電極、前記画素電
極と前記補助容量素子とを接続する工程からなるので、
補助容量素子の形成による特性劣化を改善することがで
きる。つまり、補助容量素子の下部電極として、薄膜ト
ランジスタと同様に表面性がよく、非常に薄い半導体膜
が用いることができるため、表面被覆性が良好となり、
段差部でのリーク断線等の不良を低減することができ
る。従って、製造コストの削減、プロセスの歩留まり等
を向上させることが可能となる。(A) forming a semiconductor film on a substrate,
After patterning the semiconductor film into a desired shape, forming a gate insulating film on a substrate including the semiconductor film,
(B) forming a gate electrode and a gate drive electrode on the semiconductor substrate via the gate insulating film; (c)
Using a gate electrode as a mask, implanting impurities of the first conductivity type to form a source / drain only in the semiconductor film in the thin film transistor formation region; (d) forming a gate drive electrode only in the semiconductor film in the auxiliary capacitance element formation region; Implanting a second conductivity type impurity as a mask, (e) forming an interlayer insulating film on the substrate including the gate electrode and the gate drive electrode, and then forming a pixel electrode in a pixel formation region; (f) A) forming a contact hole in the interlayer insulating film and connecting the thin film transistor to the pixel electrode and the pixel electrode to the auxiliary capacitance element;
The characteristic deterioration due to the formation of the auxiliary capacitance element can be improved. In other words, as the lower electrode of the auxiliary capacitance element, the surface property is good as in the case of the thin film transistor, and a very thin semiconductor film can be used.
It is possible to reduce defects such as disconnection of leakage at the step. Therefore, it is possible to reduce the manufacturing cost, improve the process yield, and the like.
【図１】本発明に係るアクティブマトリックス基板の実
施例を示す概略平面図である。FIG. 1 is a schematic plan view showing an embodiment of an active matrix substrate according to the present invention.
【図２】本発明に係るアクティブマトリックス基板の別
の実施例を示す概略平面図である。FIG. 2 is a schematic plan view showing another embodiment of the active matrix substrate according to the present invention.
【図３】本発明に係るアクティブマトリックス基板の実
施例を示す等価回路である。FIG. 3 is an equivalent circuit showing an embodiment of the active matrix substrate according to the present invention.
【図４】本発明のアクティブマトリックス基板のタイミ
ングチャートである。FIG. 4 is a timing chart of the active matrix substrate of the present invention.
【図５】本発明のアクティブマトリックス基板の製造工
程を示す概略断面図である。FIG. 5 is a schematic sectional view showing a manufacturing process of the active matrix substrate of the present invention.
【図６】低周波Ｃ−Ｖによる補助容量素子の容量Ｃｓ−
ＶG 曲線である。FIG. 6 shows the capacitance Cs- of the auxiliary capacitance element due to the low frequency CV.
A V G curve.
【図７】従来のアクティブマトリックス基板の等価回路
である。FIG. 7 is an equivalent circuit of a conventional active matrix substrate.
【図８】従来のアクティブマトリックス基板の製造工程
を示す概略断面図である。FIG. 8 is a schematic sectional view showing a manufacturing process of a conventional active matrix substrate.
１０ 薄膜トランジスタ部 １０ａ 薄膜トランジスタ １１ ガラス基板 １２ ポリシリコン層 １３、４３、４４ 活性層 １３ａ、４３ａ、４４ａ ソース １３ｂ、４３ｂ、４４ｂ ドレイン １４ ＳｉＯ2 膜 １５ ゲート駆動電極 １５ａ、１５ｃ、１５ｄ ゲート電極 １５ｂ 上部電極 １６、１７ レジスト膜 １８ ＳｉＮ膜 １９ 画素電極 ２０ 画素部 ２１ Ａｌ膜 ２２ 画素信号駆動電極 ３０ 補助容量部 ３０ａ 補助容量素子 ３３、３４ 下部電極 ３３ａ 不純物が注入されていない部分 ３３ｂ 不純物が注入されている部分10 the thin film transistor section 10a TFT 11 glass substrate 12 a polysilicon layer 13,43,44 active layer 13a, 43a, 44a source 13b, 43b, 44b drain 14 SiO 2 film 15 gate drive electrodes 15a, 15c, 15d gate electrode 15b upper electrode 16 Reference Signs List 17 resist film 18 SiN film 19 pixel electrode 20 pixel part 21 Al film 22 pixel signal drive electrode 30 auxiliary capacitance part 30a auxiliary capacitance element 33, 34 lower electrode 33a part where impurity is not implanted 33b part where impurity is implanted
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 Continuation of front page (58) Field surveyed (Int.Cl. 6 , DB name) G02F 1/136
Claims (5)
と、 前記ゲート駆動電極と画素信号駆動電極との間に配設さ
れた画素電極と、 前記ゲート駆動電極と前記画素信号駆動電極との交点に
配設された画素スイッチング用の薄膜トランジスタと、 各画素に対応して配設された補助容量素子とからなるア
クティブマトリックス基板であって、 前記画素電極は補助容量素子と前記薄膜トランジスタと
に接続され、 前記薄膜トランジスタは前記駆動電極と第１導電型のソ
ース／ドレインが形成された活性層からなり、 前記補助容量素子は下部電極、絶縁膜及びゲート駆動電
極が積層して構成されており、前記下部電極の一部にの
み第２導電型の不純物が導入されていることを特徴とす
るアクティブマトリックス基板。A substrate, a plurality of gate drive electrodes formed on the substrate, a plurality of pixel signal drive electrodes substantially orthogonal to the gate drive electrodes, and a plurality of pixel signal drive electrodes interposed between the gate drive electrodes and the pixel signal drive electrodes. An active pixel comprising: a pixel electrode provided; a pixel switching thin film transistor provided at an intersection of the gate drive electrode and the pixel signal drive electrode; and an auxiliary capacitance element provided corresponding to each pixel. A matrix substrate, wherein the pixel electrode is connected to an auxiliary capacitance element and the thin film transistor, wherein the thin film transistor includes an active layer on which the driving electrode and a source / drain of a first conductivity type are formed; A lower electrode, an insulating film, and a gate drive electrode are laminated, and an impurity of the second conductivity type is introduced into only a part of the lower electrode. Active matrix substrate, wherein.
ジスタの活性層と同一の層からなるとともに、前記下部
電極の一部にのみ導入されている不純物が第２導電型不
純物である請求項１記載のアクティブマトリックス基
板。2. The method according to claim 1, wherein the lower electrode of the auxiliary capacitance element is formed of the same layer as the active layer of the thin film transistor, and an impurity introduced only into a part of the lower electrode is a second conductivity type impurity. Active matrix substrate.
電極の幅よりも幅広く形成されているとともに、ゲート
駆動電極に被覆されない下部電極の領域には、第２導電
型の不純物が導入されており、さらに、該不純物が導入
された領域と画素電極とが接続されている請求項１又は
２記載のアクティブマトリックス基板。3. The lower electrode of the auxiliary capacitance element is formed wider than the width of the gate drive electrode, and an impurity of the second conductivity type is introduced into a region of the lower electrode not covered by the gate drive electrode. 3. The active matrix substrate according to claim 1, wherein the region into which the impurity is introduced and the pixel electrode are further connected.
電極とを選択走査するゲート駆動回路及び信号駆動回路
からなる請求項１又は２記載のアクティブマトリックス
基板。4. The active matrix substrate according to claim 1, further comprising a gate drive circuit for selectively scanning the gate drive electrode and the pixel signal drive electrode, and a signal drive circuit.
導体膜を所望の形状にパターニングした後、該半導体膜
を含む基板上にゲート絶縁膜を形成する工程、（ｂ）前
記半導体基板上に、前記ゲート絶縁膜を介してゲート電
極及びゲート駆動電極を形成する工程、（ｃ）薄膜トラ
ンジスタ形成領域の半導体膜にのみ、ゲート電極をマス
クとして、第１導電型の不純物注入を行いソース／ドレ
インを形成する工程、（ｄ）補助容量素子形成領域の半
導体膜にのみ、ゲート駆動電極をマスクとして、第２導
電型の不純物注入を行う工程、（ｅ）前記ゲート電極及
びゲート駆動電極を含む基板上に層間絶縁膜を形成した
後、画素形成領域に画素電極を形成する工程、（ｆ）前
記層間絶縁膜にコンタクトホールを形成し、前記薄膜ト
ランジスタと前記画素電極、前記画素電極と前記補助容
量素子とを接続する工程、からなるアクティブマトリッ
クス基板の製造方法。5. A step of: (a) forming a semiconductor film on a substrate, patterning the semiconductor film into a desired shape, and then forming a gate insulating film on the substrate including the semiconductor film; Forming a gate electrode and a gate drive electrode on the substrate with the gate insulating film interposed therebetween; and (c) implanting impurities of the first conductivity type only into the semiconductor film in the thin film transistor formation region using the gate electrode as a mask. / Drain forming step, (d) implanting impurities of the second conductivity type only into the semiconductor film in the auxiliary capacitance element forming region using the gate drive electrode as a mask, (e) forming the gate electrode and the gate drive electrode. Forming a pixel electrode in a pixel formation region after forming an interlayer insulating film on a substrate including the same; (f) forming a contact hole in the interlayer insulating film; A method for manufacturing an active matrix substrate, comprising: connecting an elementary electrode; and connecting the pixel electrode and the auxiliary capacitance element.
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