JP3892259B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3892259B2 JP3892259B2 JP2001279062A JP2001279062A JP3892259B2 JP 3892259 B2 JP3892259 B2 JP 3892259B2 JP 2001279062 A JP2001279062 A JP 2001279062A JP 2001279062 A JP2001279062 A JP 2001279062A JP 3892259 B2 JP3892259 B2 JP 3892259B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- rigid
- rigid substrate
- flexible
- collective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01067—Holmium [Ho]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【発明の属する技術分野】
本発明は、複数の半導体チップを高密度実装する半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
近年、中間基板を用いて複数の半導体チップを高密度実装するマルチチップモジュールが知られている。この種の技術として、例えば特開2000−307037号公報には、図10(イ)〜(ハ)に図示するように、可撓性を有するフレキシブル基板100上に、バンプ101を介して2つの半導体チップ102,102をフリップチップ実装し、その後にフレキシブル基板100を屈曲させて両チップ102,102の背面同士を当接させた状態で接着固定して積層し、屈曲させたフレキシブル基板100の接続パッド103に形成されるハンダボール104を介して配線基板に接続するようにしたマルチチップモジュールが開示されている。
【0003】
【発明が解決しようとする課題】
ところで、こうしたマルチチップモジュール構造の半導体装置では、可撓性のフレキシブル基板100を使用しているので、当該基板100に撓みや捩れが生じ易い。この為、汎用のチップマウンタや基板搬送システムに適用し難い弊害や、とりわけ半導体チップ102をフェイスダウンで実装する際に位置ずれが起こり易くなる結果、製造歩留りの低下を招致するという問題がある。
【0004】
また、上述のモジュール構造では、フレキシブル基板100の屈曲により積層される半導体チップ102の裏面同士が接着固定されるだけであって、さらにチップ周辺は露出状態にあるから耐湿性に欠け、信頼性低下を招致するという問題もある。
【0005】
そこで本発明は、このような事情に鑑みてなされたもので、汎用のチップマウンタや基板搬送システムに適用できる上、製造歩留りの低下や信頼性を損うこと無く高密度実装することができる半導体装置およびその製造方法を提供することを目的としている。
【0006】
【課題を解決するための手段】
【0014】
請求項1に記載の発明では、屈曲自在なフレキシブル基板と、このフレキシブル基板の1つの第1の領域の両面を挟み込む2枚のリジッド基板を備える第1のリジッド基板部と、前記フレキシブル基板の少なくとも1つの第2の領域の、少なくとも一方の面上に配設されるリジッド基板を備える第2のリジッド基板部とから構成されるリジッドフレックス基板を複数連結したシート状の集合基板を用い、前記集合基板の前記各リジッドフレックス基板における、前記第1のリジッド基板部の、前記第2のリジッド基板部における前記リジッド基板と同じ側の一方のリジッド基板上に、少なくとも1つの第1の半導体チップを実装するとともに、前記第2のリジッド基板部の前記リジッド基板に、少なくとも1つの第2の半導体チップを実装する半導体チップ実装工程と、前記集合基板の前記各リジッドフレックス基板における、前記第1のリジッド基板部の、他方のリジッド基板上に外部接続端子を形成する外部接続端子形成工程と、前記半導体チップ実装工程および前記外部接続端子形成工程後、前記集合基板上の前記各リジッドフレックス基板において、前記第1のリジッド基板部を集合基板に連結させたまま、前記第2のリジッド基板部の前記リジッド基板を当該集合基板から裁断して分離する分離工程と、前記各リジッドフレックス基板の前記第1のリジッド基板部と前記第2のリジッド基板部間の前記フレキシブル基板を可撓部として、前記第2のリジッド基板部が前記集合基板から分離された状態の前記各リジッドフレックス基板を、前記可撓部でそれぞれ屈曲させて前記各リジッド基板に実装される前記各半導体チップを積層し、その状態で上下に対向する半導体チップ同士を接着固定してなるモジュールを一括して樹脂モールドした後、前記第1のリジッド基板部の前記各リジット基板を集合基板から裁断してモジュール単位に個片化するモジュール形成工程と、を具備することを特徴とする。
【0015】
上記請求項1に従属する請求項2に記載の発明では、前記各リジッド基板にそれぞれ実装される各半導体チップは、突起電極を介して接続されるウェハレベルCSP構造を有することを特徴とする。
【0016】
上記請求項1に従属する請求項3に記載の発明によれば、前記モジュール形成工程では、上下に対向する半導体チップ同士が接着固定された複数のモジュールを個々に覆う金型を用い、これにより全モジュールを一括して樹脂モールドすることを特徴とする。
【0017】
本発明による半導体装置では、リジッドフレックス基板をフレキシブル基板からなる可撓部で屈曲させて各リジッド基板にそれぞれ実装される各半導体チップを積層させて樹脂封止する。これにより、積層された各半導体チップが固定保持されつつ気密封止される為、耐湿性に優れた信頼性の高い半導体装置を実現でき、しかもリジッドフレックス基板を用いたことで、基板の撓みや捩れがなくなる為、半導体チップ実装時の位置ずれを防ぐことができる結果、製造歩留りの低下を回避し得る。
【0018】
また、本発明による半導体装置の製造方法では、リジッドフレックス基板を複数連結したシート状の集合基板を使用しているので、撓みや捩れが発生せず、これ故、汎用のチップマウンタや基板搬送システムに適用でき、しかも実装時の位置ずれも回避し得る結果、製造歩留りの低下を防ぐ。
さらに、集合基板には複数のリジッドフレックス基板が配設される為、それら複数のリジッドフレックス基板に一括して半導体チップ実装、端子形成および樹脂封止するバッチ処理が実現し得、特別な実装プロセスを用いずとも効率良くモジュール構造の半導体装置を製造することができ、製品コスト低減に寄与し得るようになっている。
【0019】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
(1)第1実施例
▲1▼半導体装置10の構造
図1(イ)は第1実施例による半導体装置10の構造を示す断面図である。この図において、1はフレキシブル基板1aとリジッド基板1bとから形成されるリジッドフレックス基板である。リジッドフレックス基板1は、同図(ロ)に図示するように、フレキシブル基板1aと複数のリジッド基板1bを備え、フレキシブル基板1aの上下両面をリジッド基板1bで挟んだ所謂サンドイッチ構造を成した部分と、フレキシブル基板1aが露出された部分(可撓部)1cを有する複合基板である。
【0020】
すなわち、リジッドフレックス基板1は、フレキシブル基板1aが露出する可撓部1cで屈曲自在となり、また可撓部1cを境にして、両側にリジッド基板1bが上下両面に配設され、4面のリジッド基板1bを具備する。そして、可撓部1cを境にした一方側の、リジッド基板1bが上下両面に配設される部分(第1のリジッド基板部11)の一方のリジッド基板1bには、例えばウェハレベルCSP構造の半導体チップ2がフェイスダウンによりフリップチップ実装され、他方のリジッド基板1bには格子状にハンダボール3aを配設して外部接続端子3が形成される。また、可撓部1cを境にした他方側の、リジッド基板1bが上下両面に配設される部分(第2のリジッド基板部12)の各リジッド基板1bには、同様に、例えばウェハレベルCSP構造の半導体チップ2がフリップチップ実装される。
【0021】
また、後述するように、第1のリジッド基板部11の、一方の半導体チップ2がフリップチップ実装される側のリジッド基板1b、及び第2のリジッド基板部12の各リジッド基板1bには、半導体チップ実装用の接続端子パッド、配線パターン及びフレキシブル基板1aに形成される配線パターンに接続されるスルーホール等が形成され、第1のリジッド基板部11の、他方の外部接続端子3が形成されるリジッド基板1bには、外部接続端子形成用の端子パッド及び配線パターン及びスルーホール等が形成される。
【0022】
一方、フレキシブル基板1aには、リジッド基板1bに接続される配線パターンやスルーホール(あるいはビアホール)等が形成され、これらにより各リジッド基板1bの端子パッドおよび接続端子パッドがフレキシブル基板1aの配線パターンを介して相互に電気的に接続されるように構成されている。
【0023】
なお、ここで半導体チップ2をウェハレベルCSP構造によるものとしたが、このウェハレベルCSP構造は、ウェハ状態で半導体チップ上に絶縁層を形成した後、再配線層を形成し、次いで突起電極(ポスト端子)による接続用電極端子を形成した後、チップ毎に個片化して形成したものであり、半導体チップとほぼ同じ大きさで、且つ突起電極(ポスト端子)による接続用電極端子の配置を比較的自由に設定可能としたものである。
従って、半導体チップ2をウェハレベルCSP構造とした場合、後述する図2に示すように、リジッド基板1bに形成される半導体チップ実装用の接続端子パッドをマトリクス状に配置することができ、リジッド基板1bの大きさを小さくすることができる。ただし、本発明における各実施形態において、半導体チップ2の構成はこのウェハレベルCSP構造に限定されるものではなく、突起電極が形成された種々の構造による半導体チップを用いることができる。
【0024】
こうしてチップ実装および端子形成されたリジッドフレックス基板1は、可撓部1cで屈曲されることによって、各半導体チップ2を積層状態にする。この状態で上下に対向する半導体チップ2同士を接着固定してから、リジッド基板1bとの接合部を覆うようにリジッド基板1bに実装される各半導体チップ2を封止樹脂5にて気密封止する構造を有する。
【0025】
このようなモジュール構造にすると、積層状態の各半導体チップ2を固定保持しつつ気密封止し得る為、耐湿性に優れた信頼性の高い半導体装置10を実現できる。しかも、リジッドフレックス基板1を用いたことで、基板の撓みや捩れが大きく低減され、殆どなくなる為、チップ実装時の位置ずれを防ぐことができる結果、製造歩留りを向上させることができる。
また、リジッドフレックス基板1を用いると、半導体チップ2をフリップチップ実装する面が3面となり、フレキシブル基板100を用いた従来例(図10参照)に比べ、より高密度実装し得るようになる。
【0026】
なお、上記構成では、リジッドフレックス基板1における第2のリジッド基板部もリジッド基板1bが上下両面に配設される構成としたが、これに限るものではなく、少なくとも第1のリジッド基板部において半導体チップ2がフリップチップ実装される側のリジッド基板1bと同じ側にのみリジッド基板1bを配設する構成とし、そこに半導体チップ2をフリップチップ実装するようにしてもよい。
【0027】
▲2▼半導体装置10の製造方法
次に、図2〜図5を参照して上記構造による半導体装置10の製造方法について説明する。第1実施例による製造方法では、複数のリジッドフレックス基板1が連設して形成されたシート状の集合基板20を用いる。図2(イ)(ロ)に集合基板20の構成の一例を示す。この図に示す集合基板20は、フレキシブル基板からなるシート状基材21に4行3列のリジッドフレックス基板1を一体的に連設して形成したものであり、図2(イ)は集合基板20の平面形状を示し、図2(ロ)は集合基板20の、リジッドフレックス基板1が形成された部分を含む、A−A面での断面形状の要部を示す。
【0028】
図に示す如く、複数のリジッドフレックス基板1が形成される箇所においては、基材21をフレキシブル基板1aとして用い、これをリジッド基板1bで上下に挟んで、上下のリジット基板1bとフレキシブル基板1aとが一体化されるとともに、2つのリジット基板1b配設領域間のフレキシブル基板1aを可撓部1cとする、前記図1におけるリジッドフレックス基板1と同様の構成が複数連結して形成される。各連結部分には、予め開口部(以下、ミシン目)22が、各リジッドフレックス基板1形成箇所の周囲に設けられている。これにより、後述するように、このミシン目22に沿って連結部分を裁断することで、容易に各リジッドフレックス基板1を個片化し得るようになっている。
【0029】
図2(ロ)に示す各リジッドフレックス基板1において、図面上、右側のリジット基板1bとフレキシブル基板1aが一体化された部分を第1のリジッド基板部11、左側のリジット基板1bとフレキシブル基板1aが一体化された部分を第2のリジッド基板部12とした場合、ウェハレベルCSP構造による半導体チップが実装される、第1のリジッド基板部11の一方のリジッド基板1b、及び第2のリジッド基板部12の各リジッド基板1bには、例えば図2(イ)に示すようなマトリクス状の接続端子パッド1dや配線パターン、及び図2(ロ)に示すようなスルーホール1eが形成され、また、外部接続端子3が形成される、第1のリジッド基板部11の他方のリジッド基板1bには、外部接続端子形成用の端子パッド1fや配線パターン及びスルーホール1eが形成される。
【0030】
また、フレキシブル基板1aには配線パターン1gが形成される。これらにより各リジッド基板1bの接続端子パッド1dおよび端子パッド1fがフレキシブル基板1aの配線パターン1gを介して相互に電気的に接続されるように構成されている。
また、図2(イ)に示すように、基材21のリジッドフレックス基板1形成領域外の周辺部分には、例えば銅箔からなるダミーパターン23が形成されている。このダミーパターン23は、フレキシブル基板からなる基材21の剛性を向上させ、撓みや捻れ等の変形を抑制して、製造工程において汎用のチップマウンタや汎用の基板搬送システムを用いることができるようにするために設けられているものである。但し、フレキシブル基板からなる基材21のみで撓みや捻れ等が問題とならない場合は、ダミーパターン23を設けないようにしてもよい。
【0031】
さて、このような集合基板20を用いて半導体装置10を製造する工程を以下に説明する。なお、以下の各工程説明図においては、便宜上、第1のリジッド基板部11及び第2のリジッド基板部12を斜線部として、単純化して示している。
第1実施例の製造工程においては、まず図3(イ)に図示するように、集合基板20の一面側にメタルマスクMMを載置し、その上にクリームハンダ21を供給して、スキージ22により印刷することにより、同図(ロ)に示すように、各リジッド基板1bの必要箇所(接続端子パッド1d上)にクリームハンダ21を印刷する。
【0032】
次いで、図4(イ)に示すように、ハンダ印刷された箇所(接続端子パッド1d)に、図示しないチップマウンターにより、ウェハレベルCSP構造の半導体チップ2を搭載する。次に、この状態で集合基板20をリフロー炉へ搬送してリフロー処理する。これにより、半導体チップ2がリジッド基板1bの各接続端子パッド1dにハンダ接合される。
【0033】
ここで、本発明による集合基板20は、フレキシブル基板からなるものであるが、上記のように多くのリジッド基板1bが載置された部分を備えるため、従来のフレキシブル基板のように撓みや捩れが発生することが大幅に抑制される。この結果、汎用のチップマウンタを用いて半導体チップ2をフェイスダウンで位置決め搭載したり、汎用の基板搬送システムにてリフロー炉に搬送し得るようになる。
【0034】
次いで、集合基板20に配設される各リジッドフレックス基板1の一面側に搭載された半導体チップ2についてリフローし終えた後、図4(ロ)に示すように、集合基板20の向きを反転させ、第2のリジッド基板部12の他面側のリジット基板1bの必要箇所(接続端子パッド1d上)に、前記図3(イ)と同様にしてハンダ印刷を施し、そこに半導体チップ2を搭載した後、リフロー処理する。続いて、図4(ハ)に示すように、第1のリジッド基板部11の他面側の、外部接続端子3が形成されるリジット基板1bに設けられた外部接続端子形成用の端子パッド1fにフラックスを、例えばピンにより転写して塗布した後、フラックスが塗布された各端子パッドにハンダボール3を搭載する。この後、リフロー処理して外部接続端子3を形成する。
【0035】
こうして半導体チップ2の実装および外部接続端子3の形成が完了すると、同図(ニ)に示すように、基材21の各リジッドフレックス基板1形成箇所の周囲に設けられているミシン目22(図2(イ)参照)に沿って基材21を裁断する。これにより、各リジッドフレックス基板1は、集合基板20からモジュール単位で個片化される。なお、裁断には、例えばNCルーター4を用いる。
【0036】
次に、図5(イ)に図示するように、モジュール単位に個片化されたリジッドフレックス基板1の第1のリジッド基板部11における、ハンダボール3に対向する側のリジット基板1bにフリップチップ実装される半導体チップ2上に、接着剤Sを塗布した後、同図(ロ)に示すように、フレキシブル基板による可撓部1cを屈曲させて各半導体チップ2を積層状態とする。この状態で上下に対向する半導体チップ2同士を接着固定する。
【0037】
そして、上下に対向する半導体チップ2同士が接着固定された後、同図(ハ)に示すように、リジッド基板1bに実装される各半導体チップ2に封止樹脂5(例えばエポキシ樹脂)を、各半導体チップ2が完全に覆われるまで塗布する。
この際、例えばディスペンサを用いてリジッド基板1bと半導体チップ2との接合部分にも封止樹脂5が充填されるようポッティングする。この後、封止樹脂5を熱硬化させる。これにより、図1に図示した構造の半導体装置10が製造される。
【0038】
このように、第1実施例による製造方法によれば、フレキシブル基板からなるシート状の基材21に複数のリジッド基板1bが載置された複数のリジッドフレックス基板1を一体的に連設した集合基板20を使用しているので、従来のフレキシブル基板単体を用いた場合のように撓みや捩れが発生することが大幅に抑制され、殆どなくなる為、リジッド基板を用いる場合と同様の汎用のチップマウンタや基板搬送システムを用いることができる。
しかも、半導体チップをフェイスダウンでリジッド基板にフリップチップ実装する形態として、リジッド基板はフレキシブル基板に比し、搭載部の平坦度、寸法の安定性に優れるため、実装時の位置ずれも回避し得る結果、製造歩留りを向上させることができる。
【0039】
さらに、集合基板20には複数のリジッドフレックス基板1が配設される為、それら複数のリジッドフレックス基板1に一括してチップ実装および端子形成するバッチ処理が実現し、特別な実装プロセスを用いずとも効率良くモジュール構造の半導体装置10を製造することができ、製品コスト低減に寄与し得る、という効果も奏する。
【0040】
(2)第2実施例
次に、図6〜図7を参照して第2実施例について説明する。なお、これらの図において、上述した第1実施例と共通する要素には同一の番号を付している。
上述の第1実施例では、集合基板20の基材21をミシン目22に沿って裁断して、形成された各リジッドフレックス基板1をモジュール単位に個片化し、個片化されたリジッドフレックス基板1を可撓部1cで屈曲させて各半導体チップ2を積層し、その状態で上下に対向する半導体チップ2同士を接着固定してからディスペンサによるポッティングにより各半導体チップ2に樹脂封止する態様とした。
【0041】
これに対し、第2実施例では、集合基板20に形成された各リジッドフレックス基板1において、一方の第1のリジッド基板部11を集合基板20の基材21に連結させたまま、他方の第2のリジッド基板部12をミシン目22で裁断して基材21から分離し、可撓部1cを屈曲させて各半導体チップ2を積層し、上下に対向する半導体チップ2同士を接着固定してから各半導体チップ2を一括して樹脂モールドした後、個片化することを特徴としている。
【0042】
すなわち、図6(イ)に図示するように、上述の第1実施例と同様の実装プロセスによって集合基板20に配設される各リジッドフレックス基板1に半導体チップ2を実装するとともに、外部接続端子3を形成する。
次いで、同図(ロ)に示すように、各リジッドフレックス基板部1の一方の、外部接続端子3が形成される側の第1のリジッド基板部11を集合基板20の基材21に連結させたまま、他方の第2のリジッド基板部12の周囲を、例えばNCルーター4によりミシン目22で裁断して集合基板20の基材21から分離する。
次いで、同図(ハ)に示すように、可撓部1cを屈曲させて各半導体チップ2を積層し、その状態で上下に対向する半導体チップ2同士を接着固定する。
【0043】
この後、同図(ニ)に示すように、トランファモールド用の金型7を集合基板20上に装着し、エポキシ等のモールド樹脂材6を金型7のキャビティ部7cに注入する。注入したモールド樹脂材を熱硬化させた後、金型7を取り外すと、同図(ホ)に示すように、各モジュールが一括して樹脂モールドされる。
そして、各リジッドフレックス基板1において、集合基板20の基材21に連結させたままの第1のリジッド基板部11の周囲をミシン目22に沿って裁断することで図7に図示する構造の半導体装置10が形成される。
【0044】
以上のように、第2実施例による製造方法では、上述の第1実施例と同様、汎用のチップマウンタや基板搬送システムに適用可能であり、製造歩留りの低下も防ぐことが出来る上、集合基板20上に形成される複数のモジュールを一括して樹脂モールドする為、効率良くモジュール構造の半導体装置10を製造し得るようになり、製品コスト低減に寄与し得る。
【0045】
なお、本実施例では、可撓部1cの屈曲に応じて上下に対向し、下部側となる第1のリジッド基板部11の各リジット基板1bと上部側となる第2のリジッド基板部11の各リジッド基板1bの寸法、形状を同一のものとしていたが、これに替えて、下部側の各リジット基板1bの大きさを上部側のそれより大きくするようにしてもよい。このように、下部側のリジット基板1bを上部側より大きくすると、トランスファーモールドに用いる金型7の形状を簡略化でき、しかも集合基板20への金型装着が容易になる、という利点が得られる。
【0046】
(3)変形例
次に、図8〜図9を参照して変形例について説明する。上述した第1および第2実施例では、屈曲自在な可撓部1cを隔てて両側に1つの第1のリジッド基板部11と1つの第2のリジッド基板部12を具備するリジッドフレックス基板1を用いてマルチチップモジュールを形成する構造例について言及したが、これに限らず、1つの第1のリジッド基板部11を備えるとともに、複数の第2のリジッド基板部12を複数の可撓部1cを介して連結したリジッドフレックス基板1を用いてマルチチップモジュールを形成することもできる。
【0047】
例えば、図8(イ)に図示するように、下面に外部接続端子3が形成される1つの第1のリジッド基板部11と、3つの可撓部1c−1〜1c−3を介して縦続的に連結した3つの第2のリジッド基板部12を備えるリジッドフレックス基板1を用い、これら可撓部1c−1〜1c−3を順番に屈曲させれば、同図(ロ)に示すように、各リジット基板1bにフリップチップ実装される半導体チップ2が順次折畳まれるように積層され、モールド樹脂材6で封止された、7層構造のマルチチップモジュールを形成することができる。
【0048】
また、図9(イ)および、そのB−B面での断面図を示す同図(ロ)に図示するように、下面に外部接続端子3が形成される第1のリジッド基板部11の周囲4辺に可撓部1c−1〜1c−4を介して第2のリジッド基板部12−1〜12−4を連結したリジッドフレックス基板1を用い、これら可撓部1c−1〜1c−4を順番に屈曲させれば、同図(ハ)に示すように、各リジッド基板1bにフリップチップ実装される各半導体チップ2が順次折畳まれるように積層され、モールド樹脂材6で封止された、9層構造のマルチチップモジュールを形成することができる。
【0049】
この場合、第2のリジッド基板部12−1〜12−4の各リジッド基板1bに実装される各半導体チップ2と外部接続端子3との間の、可撓部を介する配線長を短縮することができるため、電気的特性を向上させることができる。
また、上記各実施形態においては、積層された各半導体チップ2を接着剤で固定し、その後、封止樹脂5またはモールド樹脂6により封止を行う構成としたが、これに限らず、例えば、積層された各半導体チップ2を仮止め冶具でクリップして仮止めし、封止樹脂5またはモールド樹脂6の硬化後、これを取り外すようにしてもよい。
さらに高密度実装する場合には、例えば図8および図9に図示した折畳み形態を組合せる等、様々なアレンジが可能であることは言うまでもない。
【0050】
【発明の効果】
請求項1に記載の発明によれば、マルチチップモジュールの製造工程において、リジッドフレックス基板を複数連結したシート状の集合基板を使用しているので、撓みや捩れが発生せず、これ故、汎用のチップマウンタや基板搬送システムに適用でき、しかも実装時の位置ずれも回避し得る結果、製造歩留りを向上させることができる。さらに、集合基板には複数のリジッドフレックス基板が配設される為、それら複数のリジッドフレックス基板に一括してチップ実装、端子形成および樹脂封止するバッチ処理を実現し得、特別な実装プロセスを用いずとも効率良くモジュール構造の半導体装置を製造することができ、製品コスト低減に寄与することができる。請求項3に記載の発明によれば、上下に対向する半導体チップ同士が接着固定された複数のモジュールを個々に覆う金型を用い、これにより全モジュールを一括して樹脂モールドするので、効率良くモジュール構造の半導体装置を製造し得るようになり、製品コスト低減に寄与することができる。
【図面の簡単な説明】
【図1】第1実施例による半導体装置10の構造を示す断面図である。
【図2】集合基板20の一例を示す平面図である。
【図3】第1実施例による半導体装置の製造工程を説明するための断面図である。
【図4】図3に続く製造工程を説明するための断面図である。
【図5】図4に続く製造工程を説明するための断面図である。
【図6】第2実施例による半導体装置の製造工程を説明するための断面図である。
【図7】第2実施例による半導体装置10の構造を示す断面図である。
【図8】変形例を示す図である。
【図9】変形例を示す図である。
【図10】従来例を示す断面図である。
【符号の説明】
1 リジッドフレックス基板
1a フレキシブル基板
1b リジッド基板
1c 可撓部
2 半導体チップ
3 ハンダボール
5 封止樹脂
6 モールド樹脂材
7 金型
20 集合基板
21 リジッド基材
22 ミシン目
Claims (3)
- 屈曲自在なフレキシブル基板と、このフレキシブル基板の1つの第1の領域の両面を挟み込む2枚のリジッド基板を備える第1のリジッド基板部と、前記フレキシブル基板の少なくとも1つの第2の領域の、少なくとも一方の面上に配設されるリジッド基板を備える第2のリジッド基板部とから構成されるリジッドフレックス基板を複数連結したシート状の集合基板を用い、
前記集合基板の前記各リジッドフレックス基板における、前記第1のリジッド基板部の、前記第2のリジッド基板部における前記リジッド基板と同じ側の一方のリジッド基板上に、少なくとも1つの第1の半導体チップを実装するとともに、前記第2のリジッド基板部の前記リジッド基板に、少なくとも1つの第2の半導体チップを実装する半導体チップ実装工程と、
前記集合基板の前記各リジッドフレックス基板における、前記第1のリジッド基板部の、他方のリジッド基板上に外部接続端子を形成する外部接続端子形成工程と、
前記半導体チップ実装工程および前記外部接続端子形成工程後、前記集合基板上の前記各リジッドフレックス基板において、前記第1のリジッド基板部を集合基板に連結させたまま、前記第2のリジッド基板部の前記リジッド基板を当該集合基板から裁断して分離する分離工程と、
前記各リジッドフレックス基板の前記第1のリジッド基板部と前記第2のリジッド基板部間の前記フレキシブル基板を可撓部として、前記第2のリジッド基板部が前記集合基板から分離された状態の前記各リジッドフレックス基板を、前記可撓部でそれぞれ屈曲させて前記各リジッド基板に実装される前記各半導体チップを積層し、その状態で上下に対向する半導体チップ同士を接着固定してなるモジュールを一括して樹脂モールドした後、前記第1のリジッド基板部の前記各リジット基板を集合基板から裁断してモジュール単位に個片化するモジュール形成工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記各リジッド基板にそれぞれ実装される各半導体チップは、突起電極を介して接続されるウェハレベルCSP構造を有することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記モジュール形成工程では、上下に対向する半導体チップ同士が接着固定された複数のモジュールを個々に覆う金型を用い、これにより全モジュールを一括して樹脂モールドすることを特徴とする請求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001279062A JP3892259B2 (ja) | 2001-09-14 | 2001-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001279062A JP3892259B2 (ja) | 2001-09-14 | 2001-09-14 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003086761A JP2003086761A (ja) | 2003-03-20 |
JP3892259B2 true JP3892259B2 (ja) | 2007-03-14 |
Family
ID=19103321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001279062A Expired - Lifetime JP3892259B2 (ja) | 2001-09-14 | 2001-09-14 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3892259B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015070599A1 (zh) * | 2013-11-12 | 2015-05-21 | 中国科学院微电子研究所 | 一种基于柔性基板的三维封装结构及工艺方法 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004340891A (ja) | 2003-05-19 | 2004-12-02 | Mitsubishi Electric Corp | 圧力センサ装置 |
JP2005051144A (ja) | 2003-07-31 | 2005-02-24 | Shinko Electric Ind Co Ltd | 半導体装置の製造方法 |
US7254036B2 (en) | 2004-04-09 | 2007-08-07 | Netlist, Inc. | High density memory module using stacked printed circuit boards |
US7760513B2 (en) | 2004-09-03 | 2010-07-20 | Entorian Technologies Lp | Modified core for circuit module system and method |
JP4191167B2 (ja) | 2005-05-16 | 2008-12-03 | エルピーダメモリ株式会社 | メモリモジュールの製造方法 |
US7442050B1 (en) | 2005-08-29 | 2008-10-28 | Netlist, Inc. | Circuit card with flexible connection for memory module with heat spreader |
KR100661297B1 (ko) | 2005-09-14 | 2006-12-26 | 삼성전기주식회사 | 리지드-플렉시블 패키지 온 패키지용 인쇄회로기판 및 그제조방법 |
JP4830493B2 (ja) * | 2006-01-11 | 2011-12-07 | 日本電気株式会社 | 半導体装置、その実装構造およびその実装方法 |
US7619893B1 (en) | 2006-02-17 | 2009-11-17 | Netlist, Inc. | Heat spreader for electronic modules |
US8018723B1 (en) | 2008-04-30 | 2011-09-13 | Netlist, Inc. | Heat dissipation for electronic modules |
JP5097006B2 (ja) * | 2008-05-14 | 2012-12-12 | 株式会社フジクラ | プリント配線基板及びその製造方法 |
CN102106197A (zh) | 2008-07-30 | 2011-06-22 | 揖斐电株式会社 | 刚挠性电路板以及其制造方法 |
EP2333831B1 (en) * | 2009-12-10 | 2016-03-02 | ST-Ericsson SA | Method for packaging an electronic device |
KR102464126B1 (ko) * | 2018-09-12 | 2022-11-07 | 삼성전자주식회사 | 인쇄회로기판 체결 장치 |
-
2001
- 2001-09-14 JP JP2001279062A patent/JP3892259B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015070599A1 (zh) * | 2013-11-12 | 2015-05-21 | 中国科学院微电子研究所 | 一种基于柔性基板的三维封装结构及工艺方法 |
US9997493B2 (en) | 2013-11-12 | 2018-06-12 | Institute of Microelectronics, Chinese Academy of Sciences | Flexible-substrate-based three-dimensional packaging structure and method |
Also Published As
Publication number | Publication date |
---|---|
JP2003086761A (ja) | 2003-03-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5425584B2 (ja) | 半導体装置の製造方法 | |
US8786102B2 (en) | Semiconductor device and method of manufacturing the same | |
KR100493063B1 (ko) | 스택 반도체 칩 비지에이 패키지 및 그 제조방법 | |
US7335970B2 (en) | Semiconductor device having a chip-size package | |
US8076770B2 (en) | Semiconductor device including a first land on the wiring substrate and a second land on the sealing portion | |
JP3916854B2 (ja) | 配線基板、半導体装置およびパッケージスタック半導体装置 | |
KR100204753B1 (ko) | 엘오씨 유형의 적층 칩 패키지 | |
US7618849B2 (en) | Integrated circuit package with etched leadframe for package-on-package interconnects | |
US7459778B2 (en) | Chip on board leadframe for semiconductor components having area array | |
JP2011040602A (ja) | 電子装置およびその製造方法 | |
JP3892259B2 (ja) | 半導体装置の製造方法 | |
KR20100069589A (ko) | 반도체 디바이스 | |
JP2003332508A (ja) | 半導体装置及びその製造方法 | |
JP2002110718A (ja) | 半導体装置の製造方法 | |
JP2004349316A (ja) | 半導体装置及びその製造方法 | |
US20050098869A1 (en) | Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument | |
EP1369919A1 (en) | Flip chip package | |
JP4030363B2 (ja) | 半導体装置 | |
JP2003133480A (ja) | 半導体装置及び積層型半導体装置並びに半導体装置の製造方法及び積層型半導体装置の製造方法 | |
JP3398556B2 (ja) | 半導体装置の製造方法 | |
KR100520443B1 (ko) | 칩스케일패키지및그제조방법 | |
JP2004327652A (ja) | 半導体装置およびその製造方法 | |
KR19990006141A (ko) | 적층형 볼 그리드 어레이 패키지 및 그의 제조방법 | |
JPH0897347A (ja) | リード部材、半導体装置及びその製造方法並に半導体モジュール | |
JP2002334892A (ja) | 半導体装置の製造装置および製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040708 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060824 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060828 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061026 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061116 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061206 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3892259 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091215 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101215 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111215 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121215 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131215 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |