JP3890950B2

JP3890950B2 - 表示装置

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Publication number: JP3890950B2
Application number: JP2001319265A
Authority: JP
Inventors: 淳一山下; 勝秀内野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-10-17
Filing date: 2001-10-17
Publication date: 2007-03-07
Anticipated expiration: 2021-10-17
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Description

【０００１】
【発明の属する技術分野】
本発明は表示装置に関し、特に分割サンプルホールド方式の水平駆動回路にクロックドライブ方式を適用した点順次駆動型のアクティブマトリクス表示装置に関する。
【０００２】
【従来の技術】
アクティブマトリクス方式の表示装置は、行状のゲートライン、列状の信号ライン及び両ラインが交差する部分にマトリクス状に配された画素を有するパネルで構成されている。各画素にはアクティブ素子として例えば薄膜トランジスタ（ＴＦＴ）が形成されている。更に垂直駆動回路と水平駆動回路を備えている。垂直駆動回路は、各ゲートラインに接続し順次画素の行を選択する。水平駆動回路は、各信号ラインに接続し、選択された行の画素に映像信号を書き込む。その際、点順次駆動方式では、選択された行の画素に点順次で映像信号を書き込んでいく。
【０００３】
アクティブマトリクス型の表示装置では、ＴＦＴのソース／ドレイン電極と信号ラインの各々との間に寄生容量が存在している。この寄生容量により、ある信号ラインを通した映像信号の書き込み時の電位変化が隣の信号ラインに飛び込むことによって縦筋などの画像不良が発生する場合がある。この縦筋不良は、特にライン反転駆動方式で市松パターンを表示した時に顕著となる。あるいは、ドットライン反転駆動方式で、太さが１ドット（１画素）分の横線を表示した時縦筋が発生し易い。
【０００４】
この信号ライン間における映像信号の飛び込みを防止する為に、いわゆる分割サンプルホールド駆動が提案されており、例えば特開２０００−２６７６１６号公報に開示されている。分割サンプルホールド方式は、入力映像信号を２系統に分離し、点順次方式で映像信号を書き込む際、隣接する画素同士で２系統の映像信号をオーバーラップさせながら書き込む方式である。
【０００５】
図７は、上述した分割サンプルホールド駆動を採用した表示装置の一例を示す模式図である。図示する様に、表示装置は行状のゲートライン１１３、列状の信号ライン１１２、両ラインが交差する部分に行列状に配された画素１１１及び所定の位相関係で２系統に分けた映像信号Ｖｉｄｅｏ１，Ｖｉｄｅｏ２を供給する２本の映像ライン１２５，１２６を有するパネルで構成されている。又、サンプリングスイッチ群１２３が各信号ライン１１２に対応して配されており、２本の信号ラインを単位として２本の映像ラインの各々との間に接続されている。具体的には、一番目の信号ラインがサンプリングスイッチを介して一方の映像ライン１２５に接続し、二番目の信号ラインが同じくサンプリングスイッチを介して他方の映像ライン１２６に接続している。以下、３番目以降の信号ラインについても交互にサンプリングスイッチを介して２本の映像ライン１２５，１２６に接続している。パネルには更に垂直駆動回路１１６及び水平駆動回路１１７も形成されている。垂直駆動回路１１６は各ゲートライン１１３に接続し、順次画素１１１の行を選択する。換言すると、マトリクス状に配された画素１１１は行単位で順次選択されていく。水平駆動回路１１７は所定の周期のクロック信号に基づいて動作し、サンプリングスイッチ群１２３の各スイッチのうち、同一の映像ラインに接続されたスイッチに対してはオーバーラップさせず、隣接するスイッチに対してはオーバーラップさせたサンプリングパルスＡ，Ｂ，Ｃ，Ｄ・・・を順次発生して各スイッチを順に開閉駆動し、もって選択された行の画素１１１に点順次で映像信号を書き込む。表示装置は更にクロック生成回路１８９を備えており、水平駆動回路１１７の動作基準となるクロック信号ＨＣＫの他、スタートパルスＨＳＴを供給している。水平駆動回路１１７はシフトレジスタ（Ｓ／Ｒ）１２１の多段接続からなり、ＨＣＫに応じてＨＳＴを順次転送することで、前述したサンプリングパルスＡ，Ｂ，Ｃ，Ｄ・・・を順次発生している。
【０００６】
図８の波形図を参照して、図７に示した従来の表示装置の動作を簡潔に説明する。前述した様に、水平駆動回路はクロック信号ＨＣＫに応じて動作し、スタートパルスＨＳＴを順次転送することで、サンプリングパルスＡ，Ｂ，Ｃ，Ｄ・・・を生成している。図から明らかな様に、隣接する信号ライン間では、サンプリングパルスが互いにオーバーラップしている。即ち、第１の信号ラインに対応したサンプリングパルスＡは、第２の信号ラインに対応したサンプリングパルスＢとオーバーラップしている。同様に、第２の信号ラインに対応したサンプリングパルスＢと第３の信号ラインに対応したサンプリングパルスＣもオーバーラップしている。互いに隣接する信号ラインに対しては別々の映像ラインから映像信号が供給される為、オーバーラップさせても差し支えない。隣接する信号ラインのサンプリングスイッチに対して、オーバーラップさせる様にサンプリングパルスを生成することで、従来から問題となっていた縦筋不良を防ぐことができる。即ち、各画素トランジスタのソース／ドレイン電極と信号ラインの各々との間に寄生容量が存在し、この寄生容量を介してある信号ラインの電位変化が隣の信号ラインに飛び込んだとしても、その信号ラインがオーバーラップサンプリングによりローインピーダンスである為、映像信号の飛び込みの影響を受けることはない。
【０００７】
図示の例では、サンプリングパルスＡに応答して、対応する第１の信号ラインに信号電位Ｓｉｇ１がサンプルホールドされる。続いてサンプリングパルスＢに応答し、第２の信号ラインに信号電位Ｓｉｇ２がサンプルホールドされる。この時、第２の信号ラインで電位変化が生じる。この電位変化は、寄生容量によって第１の信号ラインにも飛び込むが、この時第１の信号ラインはまだ対応するサンプリングスイッチが開いている為、ローインピーダンスとなっており信号の飛び込みの影響を受けることがない。
【０００８】
【発明が解決しようとする課題】
図９は、各信号ラインに対する映像信号のサンプリングタイミングと、各映像ラインの電位変化を模式的に表わしている。基本的には、同一の映像ラインに接続されたサンプリングスイッチに対しては、オーバーラップさせない様にサンプリングパルスを生成している。例えば、１番目の信号ラインと３番目の信号ラインは同一の映像ラインに接続している。従って、サンプリングパルスＡとサンプリングパルスＣは原理的には重ならない様に回路設計されている。しかし、現実にはパルスの伝送過程において配線抵抗や寄生容量などに起因して遅延が生じ、波形に鈍りが現われる。この結果、サンプリングパルスＡとサンプリングパルスＣでは部分的なオーバーラップが生じている。この様な状態で、サンプリングパルスＣが立ち上がると対応するサンプリングスイッチが開き、信号ラインに対する充放電が生ずる為、実線矢印で示す様に映像ライン上の映像信号Ｖｉｄｅｏ１に電位揺れが生じる。この時、先発のサンプリングパルスＡは未だ立ち下がり切っていないので、点線矢印で示す様に映像ラインの電位揺れ（充放電ノイズ）を拾ってしまう。この結果信号ラインにサンプリングされた電位のばらつきが生じ、画面上では縦筋となって画品位を損なうことになる。又、同一の映像ラインに接続された信号ライン間におけるこの様な映像信号の干渉によって、画面上にはゴーストなどが引き起こされる場合がある。
【０００９】
【課題を解決するための手段】
上述した従来の技術の課題に鑑み、本発明はいわゆる分割サンプルホールド方式を採用したアクティブマトリクス型の表示装置において、同一の映像ラインに接続した信号ライン間で生じる映像信号の干渉を抑制し、もって縦筋やゴーストなどの画像不良を抑制することを目的とする。係る目的を達成するために以下の手段を講じた。すなわち、本発明に係る表示装置は、行状のゲートライン、列状の信号ライン、両ラインが交差する部分に行列状に配された画素及び所定の位相関係で少なくとも２系統に分けた映像信号を供給する少なくとも２本の映像ラインを有するパネルと、該ゲートラインに接続し順次画素の行を選択する垂直駆動回路と、各信号ラインに対応して配されており、少なくとも２本の信号ラインを単位として該２本の映像ラインの各々との間に接続されたサンプリングスイッチ群と、所定の周期のクロック信号に基づいて動作し、前記サンプリングスイッチ群の各スイッチのうち、同一の映像ラインに接続されたスイッチに対してはオーバーラップさせず、隣接するスイッチに対してはオーバーラップさせたサンプリングパルスを順次発生して各スイッチを順に駆動し、もって選択された行の画素に順次映像信号を書き込む水平駆動回路と、該水平駆動回路の動作基準となる第１のクロック信号を生成するとともに、この第１のクロック信号に対して周期が同じでパルス幅が長い第２のクロック信号を２系統生成するクロック生成手段とからなり、前記水平駆動回路は、前記第１のクロック信号の立ち上がり及び立ち下がりの両タイミングに同期するか、または前記第１のクロック信号及び極性の反転したクロック信号とに同期してシフト動作を行い各シフト段からシフトパルスを順次出力するシフトレジスタと、前記シフトレジスタから順次出力される前記シフトパルスに応答してオンし、前記第２のクロック信号の各系統に含まれるパルスを抜き取って該サンプリングパルスを順次生成する抜取スイッチ群とを有し、前記クロック生成手段は、パネルの外部に配され該第１のクロック信号をパネルの外部から該水平駆動回路に供給する外部クロック生成回路と、パネルの内部に形成され該第２のクロック信号をパネルの内部から該水平駆動回路に供給する内部クロック生成回路とに分かれており、前記内部クロック生成回路は、該外部クロック生成回路から供給された第１のクロック信号を処理して該第２のクロック信号を生成するため、第１のクロック信号を遅延処理する遅延回路を含んでおり、遅延処理が施される前の第１のクロック信号と遅延処理された後の第１のクロック信号とにより該第２のクロック信号を生成することを特徴とする。
【００１０】
好ましくは、前記遅延回路は、直列接続された偶数個のインバータからなる。又、前記内部クロック生成回路は、遅延処理を施される前の第１のクロック信号と遅延処理された後の第１のクロック信号とを互いにＮＯＲ合成して該第２のクロック信号を生成するＮＯＲ回路を有する。
又本発明の他面によると、前記クロック生成手段は、該第１のクロック信号の立ち上がり又は立ち下がりに同期して該第２のクロック信号の位相を決定することで、同一の映像ラインに接続されたスイッチに対しては完全にオーバーラップさせず、隣接するスイッチに対してはオーバーラップさせたサンプリングパルスを順次発生させるようにしている。
【００１１】
本発明によれば、分割サンプルホールド駆動を採用した表示装置において、水平駆動回路から出力されたシフトパルスを別のクロック信号で抜き取り、サンプリングパルスを生成している。この様なクロックドライブ方式を導入することで、隣り合う信号ライン間のサンプリングパルスではオーバーラップを保ちつつ、１本おきに同一の映像ラインに接続した信号ライン間ではサンプリングパルス同士の完全ノンオーバーラップを実現している。
【００１２】
【発明の実施の形態】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明に係る表示装置の実施形態を示す模式的なブロック図である。図示する様に、本表示装置は行状のゲートライン１３、列状の信号ライン１２、両ラインが交差する部分に行列状に配された画素１１及び所定の位相関係で２系統に分けた映像信号Ｖｉｄｅｏ１，Ｖｉｄｅｏ２を別々に供給する２本の映像ライン２５，２６を有するパネルで構成されている。尚、本実施形態では２系統の映像信号を用いているが、一般には所定の位相関係を有するｎ系統の映像信号を用いることができる。この場合には、ｎ本の映像ラインを設ければよい。但し、ｎは２以上の整数である。本表示装置は、上述したパネルに加え垂直駆動回路１６、水平駆動回路１７及びクロック生成手段８９を含んでいる。好ましくは、垂直駆動回路１６及び水平駆動回路１７はパネルに内蔵されている。又、パネルにはサンプリングスイッチ群２３も形成されている。サンプリングスイッチ群２３の各スイッチは各信号ライン１２に対応して配されており、２本の信号ラインを単位として２本の映像ラインの各々との間に接続されている。具体的には、一番目の信号ラインに対応したスイッチは一方の映像ライン２５に接続され、二番目の信号ラインに対応したスイッチは他方の映像ライン２６に接続している。この様に、各信号ライン１２は互い違いで２本の映像ライン２５，２６に接続している。一般には、サンプリングスイッチ群２３はｎ本の信号ラインを単位として、ｎ本の映像ラインの各々との間に接続されることになる。
【００１３】
垂直駆動回路１６は各ゲートライン１３に接続し、順次行単位で画素１１を選択する。水平駆動回路１７は所定の周期のクロック信号に基づいて動作し、サンプリングスイッチ群２３の各スイッチのうち、同一の映像ラインに接続されたスイッチに対してはオーバーラップさせず、隣接するスイッチに対してはオーバーラップさせたサンプリングパルスＡ，Ｂ，Ｃ，Ｄ・・・を順次発生して各スイッチを順に駆動し、もって選択された行の画素１１に順次映像信号Ｖｉｄｅｏ１，Ｖｉｄｅｏ２を書き込む。
【００１４】
本発明の特徴事項として、クロック生成手段８９は、水平駆動回路１７の動作基準となる第１のクロック信号ＨＣＫを生成するとともに、この第１のクロック信号ＨＣＫに対してパルス幅が長い第２のクロック信号ＤＣＫ１，ＤＣＫ２を生成する。一方、水平駆動回路１７は、シフトレジスタ２１と抜取スイッチ群２２とで構成されている。尚、シフトレジスタ２１の各段をＳ／Ｒで表わしてある。シフトレジスタ２１は、第１のクロック信号ＨＣＫに同期して水平スタートパルスＨＳＴのシフト動作を行ない、各シフト段Ｓ／ＲからシフトパルスＡ，Ｂ，Ｃ，Ｄ・・・を順次出力する。尚、スタートパルスＨＳＴはクロック生成手段８９から供給される。抜取スイッチ群２２の各スイッチは、シフトレジスタ２１から順次出力されるシフトパルスＡ，Ｂ，Ｃ，Ｄ・・・に応答して第２のクロック信号ＤＣＫ１，ＤＣＫ２を抜き取り、前述したサンプリングパルスＡ’，Ｂ’，Ｃ’，Ｄ’・・・を順次生成する。この様にして水平駆動回路１７は、サンプリングスイッチ群２３の各スイッチのうち、同一の映像ラインに接続されたスイッチに対してはオーバーラップさせず、隣接するスイッチに対してはオーバーラップさせたサンプリングパルスを順次発生して各スイッチを順に駆動している。例えば、サンプリングパルスＡ’とＢ’はオーバーラップする一方、Ａ’とＣ’は完全ノンオーバーラップとなっている。
【００１５】
図２を参照して、図１に示した表示装置の動作を説明する。水平駆動回路１７は第１のクロック信号ＨＣＫ（以下、ＨＣＫパルスと呼ぶ場合がある）に応じて動作し、スタートパルスＨＳＴを順次転送することで、シフトパルスＡ，Ｂ，Ｃ，Ｄを生成している。クロック生成手段８９はＨＣＫパルスの他、第２のクロック信号ＤＣＫ１，ＤＣＫ２（以下、ＤＣＫパルスと呼ぶ場合がある）を水平駆動回路１７に供給している。図２のタイミングチャートから明らかな様に、ＤＣＫパルスはＨＣＫパルスと同一の周期を有するが、パルス幅が大きくなっている。又、ＤＣＫ１とＤＣＫ２は互いに位相が１８０度ずれている。
【００１６】
図１に示した水平駆動回路１７は各シフトパルスＡ，Ｂ，Ｃ，Ｄ・・・で抜取スイッチ群２２を開閉駆動し、ＤＣＫパルスを抜き取っている。これにより、サンプリングパルスＡ’，Ｂ’，Ｃ’，Ｄ’・・・を生成している。具体的には、ＤＣＫ１のパルスをシフトパルスＡで抜き取ることにより、サンプリングパルスＡ’を生成している。同様に、ＤＣＫ２のパルスをシフトパルスＢで抜き取ることにより、サンプリングパルスＢ’を得ている。以下同様に、ＤＣＫパルスをシフトパルスで抜き取ることにより、サンプリングパルスＣ’，Ｄ’・・・を得ている。この様なクロックドライブ方式を導入することで、隣り合うサンプリングパルス同士はオーバーラップを保ちつつ、同一の映像ラインに接続した１本おきの信号ライン間では、完全ノンオーバーラップとなる様にしている。例えば、サンプリングパルスＡ’とＢ’はオーバーラップし、Ａ’とＣ’は完全にノンオーバーラップとなっている。
【００１７】
完全ノンオーバーラップとすることで、点順次駆動方式のアクティブマトリクス型表示装置に特有な縦筋やゴーストなどに対処することができる。例えば、図２の例では、点線矢印で示す様に、サンプリングパルスＡ’が立ち下がった段階で、対応する信号ラインに映像信号Ｖｉｄｅｏ１が正しくサンプリングされている。その後、実線矢印で示す様にサンプリングパルスＣ’が立ち上がると、信号ラインの充放電が生じる為、映像信号Ｖｉｄｅｏ１の電位が下方に変動し、ノイズが載ることになる。しかしながら、このノイズが発生した時点では、既にサンプリングパルスＡ’が立ち下がっている為、影響を与えない。
【００１８】
以上の様に、本発明では分割サンプルホールド駆動に、ＤＣＫパルスを用いたクロックドライブ方式を導入している。分割サンプルホールド駆動に対応する為、クロックドライブによって抜き取られるパルスとして、ＨＣＫパルスに対してパルス幅の長いデューティ比の異なるＤＣＫパルスを用いている。シフトレジスタの各段から出力されたシフトパルスによってこのＤＣＫパルスを抜き取ることで、隣り合うサンプリングパルス同士はオーバーラップを保ちつつ、同じ映像ラインに対応したサンプリングパルス同士はノンオーバーラップとしている。この様にしてライン反転駆動における市松パターンやドットライン反転駆動における１ドット横線パターンといった特定パターンにおける縦筋を除去できるとともに、点順次アクティブマトリクス表示装置特有の縦筋やゴーストをも同時に解消することが可能である。
【００１９】
図３は、本発明に係る表示装置の具体的な構成例を示す模式的なブロック図である。図示する様に、本表示装置は画素アレイ部１５、垂直駆動回路１６及び水平駆動回路１７などを集積的に形成したパネル３３で構成されている。画素アレイ部１５は、行状のゲートライン１３、列状の信号ライン１２及び両者が交差する部分に行列状に配された画素１１とで構成されている。垂直駆動回路１６は左右に分かれて配されており、ゲートライン１３の両端に接続して、順次画素１１の行を選択する。水平駆動回路１７は信号ライン１２に接続するとともに、所定の周期のＨＣＫパルスに基づいて動作し、選択された行の画素１１に順次映像信号を書き込む。本表示装置はクロック生成手段を備えており、水平駆動回路１７の動作基準となるＨＣＫパルスを生成するとともに、このＨＣＫパルスに対して周期が同じで且つパルス幅が大きいＤＣＫパルスを生成する。尚、ＨＣＫパルスは、クロック信号ＨＣＫとその反転信号ＨＣＫＸを含んでいる。又、ＤＣＫパルスは、クロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘを含んでいる。ＤＣＫ１ＸはＤＣＫ１の反転信号であり、ＤＣＫ２ＸはＤＣＫ２の反転信号である。ＤＣＫ１とＤＣＫ２は互いに位相が１８０度ずれている。尚、図示を簡略にする為、パネル３３からは映像ラインやサンプリングスイッチ群が省略されている。加えて、各信号ライン１２にはプリチャージ回路２０が接続されており、水平駆動回路１７側から映像信号をサンプリングする前に、あらかじめ各信号ライン１２に所定レベルの電位を印加して、表示品位の改善を図っている。
【００２０】
本実施例の特徴事項として、クロック生成手段は外部クロック生成回路１８と内部クロック生成回路１９とに分かれている。外部クロック生成回路１８はパネル３３の外部にある駆動用のシステムボード（図示せず）に搭載されており、第１のクロック信号ＨＣＫ，ＨＣＫＸを外部から内部の水平駆動回路１７に供給する。一方、内部クロック生成回路１９はパネル３３の内部に垂直駆動回路１６や水平駆動回路１７とともに形成されており、第２のクロック信号ＤＣＫ１，ＤＣＫ１Ｘ，ＤＣＫ２，ＤＣＫ２Ｘを内部で生成し水平駆動回路１７に供給している。内部クロック生成回路１９は、外部クロック生成回路１８から供給されたＨＣＫパルスを処理して、ＤＣＫパルスを生成している。この様に、ＤＣＫパルスをパネル内部で作成することにより、パネル３３に形成する入力パッド数の増加を防ぐことができる。仮に、ＨＣＫパルスとＤＣＫパルスを全て外部から供給すると、６個の入力パッドが必要である。ＤＣＫパルスをパネル内部で作成することにより、入力パッドを４個削減できる。
【００２１】
図４は、図３に示した内部クロック生成回路１９の具体的な構成例を示すブロック図である。第１の系統（１）に着目すると、外部クロック生成回路から供給された第１のクロック信号ＨＣＫは２つに分けられる。一方はそのままＮＯＲ回路５５の一方の入力端子に供給される。他方は、直列接続された４個のインバータ５１〜５４からなる遅延回路に供給される。この遅延回路の出力がＮＯＲ回路５５の他方の入力端子に供給される。この様にして遅延処理を施されていないＨＣＫと遅延処理を施されたＨＣＫ’が、ＮＯＲ回路５５でＮＯＲ合成される。ＮＯＲ回路５５から出力された信号はインバータ５６によって反転された後バッファ５７を介して、クロック信号ＤＣＫ１として出力される。又、ＮＯＲ回路５５の出力端子から出力された信号は分岐してバッファ５８を介し、ＤＣＫ１Ｘとして出力され、水平駆動回路側に送られる。一般的に、パルス信号はインバータを通過する毎に遅延することが知られている。その為、本例では複数のインバータを通過したクロック信号ＨＣＫ’はインバータを通過しないクロック信号ＨＣＫに比べ、数十ｎｓｅｃ遅延する。これら２つのクロック信号ＨＣＫ，ＨＣＫ’をＮＯＲ合成することで、ＨＣＫよりパルス幅の長い目的のクロック信号ＤＣＫ１，ＤＣＫ１Ｘを作成することができる。ＤＣＫ２，ＤＣＫ２Ｘも同様にして、系統（２）で生成される。
【００２２】
図５は、図４に示した内部クロック生成回路の動作説明に供する波形図である。（１）は、図４に示した第１系統（１）の動作を表わしており、（２）は同じく図４に示した第２系統（２）の動作を表わしている。（１）に着目すると、ＨＣＫ’はＨＣＫに比べ所定時間だけ遅延している。この遅延量は、直列接続されたインバータの段数によって最適に設定可能である。遅延処理によって互いに位相がずれたＨＣＫ，ＨＣＫ’をＮＯＲ処理することによりパルス幅の広がったＤＣＫ１Ｘが得られる。このＤＣＫ１Ｘを出力インバータで反転処理するとＤＣＫ１が得られる。同様に（２）に示す様に、遅延処理を施されていないＨＣＫＸと遅延処理を施されたＨＣＫＸ’を互いに論理処理することで、ＤＣＫ２が得られる。このＤＣＫ２を反転処理するとＤＣＫ２Ｘが得られる。
【００２３】
図６は、例えば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の一実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置の構成例を示す回路図である。ここでは、図面の簡略化のために、４行４列の画素配列の場合を例に採って示している。なお、アクティブマトリクス型液晶表示装置では、通常、各画素のスイッチング素子として薄膜トランジスタ（ＴＦＴ；thin film transistor）が用いられている。
【００２４】
図６において、行列状に配置された４行４列分の画素１１の各々は、画素トランジスタである薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴのドレイン電極に画素電極が接続された液晶セルＬＣと、薄膜トランジスタＴＦＴのドレイン電極に一方の電極が接続された保持容量Ｃsとから構成されている。これら画素１１の各々に対して、信号ライン１２-1〜１２-4が各列ごとにその画素配列方向に沿って配線され、ゲートライン１３-1〜１３-4が各行ごとにその画素配列方向に沿って配線されている。
【００２５】
画素１１の各々において、薄膜トランジスタＴＦＴのソース電極（または、ドレイン電極）は、対応する信号ライン１２-1〜１２-4に各々接続されている。薄膜トランジスタＴＦＴのゲート電極は、ゲートライン１３-1〜１３-4に各々接続されている。液晶セルＬＣの対向電極および保持容量Ｃsの他方の電極は、各画素間で共通にＣsライン１４に接続されている。このＣsライン１４には、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられる。
【００２６】
以上により、画素１１が行列状に配置され、これら画素１１に対して信号ライン１２-1〜１２-4が各列ごとに配線されかつゲートライン１３-1〜１３-4が各行ごとに配線されてなる画素アレイ部１５が構成されている。この画素アレイ部１５において、ゲートライン１３-1〜１３-4の各一端は、画素アレイ部１５の例えば左側に配置された垂直駆動回路１６の各段の出力端子に接続されている。
【００２７】
垂直駆動回路１６は、１フィールド期間ごとに垂直方向（行方向）に走査してゲートライン１３-1〜１３-4に接続された各画素１１を行単位で順次選択する処理を行う。すなわち、垂直駆動回路１６からゲートライン１３-1に対して走査パルスＶｇ１が与えられたときには１行目の各列の画素が選択され、ゲートライン１３-2に対して走査パルスＶｇ２が与えられたときには２行目の各列の画素が選択される。以下同様にして、ゲートライン１３-3，１３-4に対して走査パルスＶｇ３，Ｖｇ４が順に与えられる。
【００２８】
画素アレイ部１５の例えば上側には、水平駆動回路１７が配置されている。また、垂直駆動回路１６や水平駆動回路１７に対して各種のクロック信号を与える外部クロック生成回路（タイミングジェネレータ）１８が設けられている。この外部クロック生成回路１８では、垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ、水平走査の開始を指令する垂直スタートパルスＨＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸが生成される。
【００２９】
外部クロック生成回路１８とは別に、内部クロック生成回路１９が設けられている。この内部クロック生成回路１９では、水平クロックＨＣＫ，ＨＣＫＸに対して周期が同じで且つパルス幅が長い一対のクロックＤＣＫ１，ＤＣＫ２が生成される。
【００３０】
水平駆動回路１７は、二本の映像ライン２５，２６から入力される映像信号Ｖｉｄｅｏ１、Ｖｉｄｅｏ２を１Ｈ（Ｈは水平走査期間）ごとに順次サンプリングし、垂直駆動回路１６によって行単位で選択される各画素１１に対して書き込む処理を行うためのものであり、本例ではクロックドライブ方式を採用し、シフトレジスタ２１、クロック抜き取りスイッチ群２２およびサンプリングスイッチ群２３を有する構成となっている。
【００３１】
シフトレジスタ２１は、画素アレイ部１５の画素列（本例では、４列）に対応した４段のシフト段（Ｓ／Ｒ）２１-1〜２１-4からなり、水平スタートパルスＨＳＴが与えられると、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸに同期してシフト動作を行う。これにより、シフトレジスタ２１の各シフト段２１-1〜２１-4からは、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＡ〜Ｄが順次出力される。
【００３２】
クロック抜き取りスイッチ群２２は、画素アレイ部１５の画素列に対応した４個のスイッチ２２-1〜２２-4からなり、これらスイッチ２２-1〜２２-4の各一端が、内部クロック生成回路１９からクロックＤＣＫ２，ＤＣＫ１を伝送するクロックライン２４-1，２４-2に交互に接続されている。すなわち、スイッチ２２-1，２２-3の各一端がクロックライン２４-1に、スイッチ２２-2，２２-4の各一端がクロックライン２４-2にそれぞれ接続されている。
【００３３】
クロック抜き取りスイッチ群２２の各スイッチ２２-1〜２２-4には、シフトレジスタ２１の各シフト段２１-1〜２１-4から順次出力されるシフトパルスＡ〜Ｄが与えられる。クロック抜き取りスイッチ群２２の各スイッチ２２-1〜２２-4は、シフトレジスタ２１の各シフト段２１-1〜２１-4からシフトパルスＡ〜Ｄが与えられると、これらシフトパルスＡ〜Ｄに応答して順にオン状態となることにより、互いに逆相のクロックＤＣＫ２，ＤＣＫ１を交互に抜き取る。
【００３４】
サンプリングスイッチ群２３は、画素アレイ部１５の画素列に対応した４個のスイッチ２３-1〜２３-4からなり、これらのスイッチ２３-1〜２３-4の各一端が映像信号Ｖｉｄｅｏ１を入力する映像ライン２５及びＶｉｄｅｏ２を入力する映像ライン２６に交互に接続されている。このサンプリングスイッチ群２３の各スイッチ２３-1〜２３-4には、クロック抜き取りスイッチ群２２の各スイッチ２２-1〜２２-4によって抜き取られたクロックＤＣＫ２，ＤＣＫ１がサンプリングパルスＡ’〜Ｄ’として与えられる。
【００３５】
サンプリングスイッチ群２３の各スイッチ２３-1〜２３-4は、クロック抜き取りスイッチ群２２の各スイッチ２２-1〜２２-4からサンプリングパルスＡ’〜Ｄ’が与えられると、これらサンプリングパルスＡ’〜Ｄ’に応答して順にオン状態となることにより、映像ライン２５，２６を通して入力される映像信号Ｖｉｄｅｏ１，２を順次交互にサンプリングし、画素アレイ部１５の信号ライン１２-1〜１２-4に供給する。
【００３６】
上記構成の本実施形態に係る水平駆動回路１７では、シフトレジスタ２１から順次出力されるシフトパルスＡ〜ＤをそのままサンプリングパルスＡ’〜Ｄ’として用いるのではなく、シフトパルスＡ〜Ｄに同期して、一対のクロックＤＣＫ２，ＤＣＫ１を交互に抜き取り、これらクロックＤＣＫ２，ＤＣＫ１をサンプリングパルスＡ’〜Ｄ’として用いるようにしている。これにより、サンプリングパルスＡ’〜Ｄ’のばらつきを抑えることができる。その結果、サンプリングパルスＡ’〜Ｄ’のばらつきに起因するゴーストを除去できることになる。
【００３７】
【発明の効果】
以上説明した様に、本発明によれば、水平駆動回路の動作基準となるＨＣＫパルスに対してパルス幅が長く且つデューティ比の異なるＤＣＫパルスを用いてクロックドライブを行なっている。これにより、分割サンプルホールド駆動に対応した完全ノンオーバーラップサンプリングを達成し、縦筋やゴーストの発生を抑えている。同時に、分割サンプルホールド駆動で隣り合う信号ラインに割り当てられたサンプリングパルスをオーバーラップすることにより、ライン反転駆動時におけるドット市松パターンやドットライン反転駆動時における１ドット横線パターンの様な特定パターン表示時における縦筋の除去も可能である。加えて、外部から供給されるＨＣＫパルスに基づき、パネル内部にてＤＣＫパルスを合成することにより、入力パッド数や入力配線数の増加を防ぐことができる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の基本的な構成を示すブロック図である。
【図２】図１に示した表示装置の動作説明に供する波形図である。
【図３】図１に示した表示装置の具体的な構成例を示すブロック図である。
【図４】図３に示した表示装置に組み込まれる内部クロック生成回路の具体的な構成例を示すブロック図である。
【図５】図４に示した内部クロック生成回路の動作説明に供するタイミングチャートである。
【図６】本発明の一実施形態に係る点順次駆動方式のアクティブマトリクス型液晶表示装置の構成例を示す回路図である。
【図７】従来の表示装置の一例を示すブロック図である。
【図８】図７に示した従来の表示装置の動作説明に供する波形図である。
【図９】図７に示した従来の表示装置の動作説明に供する波形図である。
【符号の説明】
１１・・・画素、１２・・・信号ライン、１３・・・ゲートライン、１５・・・画素アレイ部、１６・・・垂直駆動回路、１７・・・水平駆動回路、１８・・・外部クロック生成回路、１９・・・内部クロック生成回路、２１・・・シフトレジスタ、２２・・・抜取スイッチ群、２３・・・サンプリングスイッチ群、８９・・・クロック生成手段

Claims

行状のゲートライン、列状の信号ライン、両ラインが交差する部分に行列状に配された画素及び所定の位相関係で少なくとも２系統に分けた映像信号を供給する少なくとも２本の映像ラインを有するパネルと、
該ゲートラインに接続し順次画素の行を選択する垂直駆動回路と、
各信号ラインに対応して配されており、少なくとも２本の信号ラインを単位として該２本の映像ラインの各々との間に接続されたサンプリングスイッチ群と、所定の周期のクロック信号に基づいて動作し、前記サンプリングスイッチ群の各スイッチのうち、同一の映像ラインに接続されたスイッチに対してはオーバーラップさせず、隣接するスイッチに対してはオーバーラップさせたサンプリングパルスを順次発生して各スイッチを順に駆動し、もって選択された行の画素に順次映像信号を書き込む水平駆動回路と、
該水平駆動回路の動作基準となる第１のクロック信号を生成するとともに、この第１のクロック信号に対して周期が同じでパルス幅が長い第２のクロック信号を２系統生成するクロック生成手段とからなり、
前記水平駆動回路は、前記第１のクロック信号の立ち上がり及び立ち下がりの両タイミングに同期するか、または前記第１のクロック信号及び極性の反転したクロック信号とに同期してシフト動作を行い各シフト段からシフトパルスを順次出力するシフトレジスタと、前記シフトレジスタから順次出力される前記シフトパルスに応答してオンし、前記第２のクロック信号の各系統に含まれるパルスを抜き取って該サンプリングパルスを順次生成する抜取スイッチ群とを有し、
前記クロック生成手段は、パネルの外部に配され該第１のクロック信号をパネルの外部から該水平駆動回路に供給する外部クロック生成回路と、パネルの内部に形成され該第２のクロック信号をパネルの内部から該水平駆動回路に供給する内部クロック生成回路とに分かれており、
前記内部クロック生成回路は、該外部クロック生成回路から供給された第１のクロック信号を処理して該第２のクロック信号を生成するため、第１のクロック信号を遅延処理する遅延回路を含んでおり、遅延処理が施される前の第１のクロック信号と遅延処理された後の第１のクロック信号とにより該第２のクロック信号を生成することを特徴とする表示装置。
前記遅延回路は、直列接続された偶数個のインバータからなることを特徴とする請求項１記載の表示装置。
前記内部クロック生成回路は、遅延処理を施される前の第１のクロック信号と遅延処理された後の第１のクロック信号とを互いにＮＯＲ合成して該第２のクロック信号を生成するＮＯＲ回路を有することを特徴とする請求項２記載の表示装置。
行状のゲートライン、列状の信号ライン、両ラインが交差する部分に行列状に配された画素及び所定の位相関係で少なくとも２系統に分けた映像信号を供給する少なくとも２本の映像ラインを有するパネルと、
該ゲートラインに接続し順次画素の行を選択する垂直駆動回路と、
各信号ラインに対応して配されており、少なくとも２本の信号ラインを単位として該２本の映像ラインの各々との間に接続されたサンプリングスイッチ群と、所定の周期のクロック信号に基づいて動作し、前記サンプリングスイッチ群の各スイッチのうち、同一の映像ラインに接続されたスイッチに対してはオーバーラップさせず、隣接するスイッチに対してはオーバーラップさせたサンプリングパルスを順次発生して各スイッチを順に駆動し、もって選択された行の画素に順次映像信号を書き込む水平駆動回路と、
該水平駆動回路の動作基準となる第１のクロック信号を生成するとともに、この第１のクロック信号に対して周期が同じでパルス幅が長い第２のクロック信号を２系統生成するクロック生成手段とからなり、
前記水平駆動回路は、前記第１のクロック信号の立ち上がり及び立ち下がりの両タイミングに同期するか、または前記第１のクロック信号及び極性の反転したクロック信号とに同期してシフト動作を行い各シフト段からシフトパルスを順次出力するシフトレジスタと、前記シフトレジスタから順次出力される前記シフトパルスに応答してオンし、前記第２のクロック信号の各系統に含まれるパルスを抜き取って該サンプリングパルスを順次生成する抜取スイッチ群とを有し、
前記クロック生成手段は、該第１のクロック信号の立ち上がり又は立ち下がりに同期して該第２のクロック信号の位相を決定し、同一の映像ラインに接続されたスイッチに対しては完全にオーバーラップさせず、隣接するスイッチに対してはオーバーラップさせたサンプリングパルスを順次発生させるようにしたことを特徴とする表示装置。