JP3889205B2

JP3889205B2 - Master / slave system

Info

Publication number: JP3889205B2
Application number: JP2000188896A
Authority: JP
Inventors: 隆哉小堀; 英明塩田; 久永高野; 俊介林
Original assignee: Fuji Electric Holdings Ltd; Yokogawa Electric Corp
Current assignee: Fuji Electric Co Ltd; Yokogawa Electric Corp
Priority date: 2000-06-23
Filing date: 2000-06-23
Publication date: 2007-03-07
Anticipated expiration: 2020-06-23
Also published as: JP2002009799A

Description

【０００１】
【発明の属する技術分野】
本発明は、マイクロプロセッサ、コンピュータなどの外部記憶装置などへのアクセス方式に関し、特に、１つのマスタデバイスと複数のスレーブデバイスとの間、複数のマスタデバイスと１つのスレーブデバイスとの間、および複数のマスタデバイスと複数のスレーブデバイスとの間で選択的に行なわれる通信制御に関する。
【０００２】
【従来の技術】
従来、少ない接続信号線数で記憶素子などをアクセスする方法として、マスタデバイスとスレーブデバイスとの間で双方向にデータ信号をシリアル伝送するデータ信号線と、マスタデバイスからスレーブデバイスに対してアクセスを制御するためのタイミング信号を伝送するクロック信号線と、マスタデバイスからスレーブデバイスに対して選択信号を伝送する選択信号線との３本の信号線を介して伝送制御するシリアルバス方法が存在した。これを従来例１とする。
【０００３】
図６は、従来例１のシリアルバス方法を説明するための図である。
図６において、マスタデバイス６４とスレーブデバイス６５は、データ信号線６１とクロック信号線６２と選択信号線６３との３本の信号線により構成される通信線（シリアルバス）６０を介して接続している。
【０００４】
このような構成において、例えば、データの読み出しを行う場合は、マスタデバイス６４がスレーブデバイス６５へアドレス情報を伝送すると、アドレス情報を受信したスレーブデバイス６５が指定されたアドレスからデータを読み出し、アドレス情報を受信してから固定時間（例えば８クロック）後に読み出したデータをマスタデバイス６４に送信する。
【０００５】
また、データの書き込みを行う場合は、マスタデバイス６４がスレーブデバイス６５へアドレス情報とデータ情報とを伝送すると、これらを受信したスレーブデバイス６５が受信したアドレス情報により指定されたアドレスに受信したデータを書き込む。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述のような構成は、１つのマスタデバイスと１つのスレーブデバイスとでデータ通信を行うことが前提であったため、例えば、１つのマスタデバイスと複数のスレーブデバイスとでデータ通信を行う場合は、通信線を構成する選択信号線の数をスレーブデバイスの数と同数に増やさなければならないという問題があった。
【０００７】
図７は、１つのマスタデバイスと２つのスレーブデバイスとが通信線により接続された場合の従来例を示す図である。
図７において、１つのマスタデバイス７５と２つのスレーブデバイス７６、７７は、データ信号線７１とクロック信号線７２と第１の選択信号線７３と第２の選択信号線７４との４本の信号線により構成される通信線７０を介して接続している。
【０００８】
このような構成において、マスタデバイス７５とスレーブデバイス７６とがデータ通信を行う場合は、通信線７０を構成する信号線のうち、データ信号線７１とクロック信号線７２と第１の選択信号線７３との３本の信号線によりデータ通信が行われ、マスタデバイス７５とスレーブデバイス７７とがデータ通信を行う場合は、通信線７０を構成する信号線のうち、データ信号線７１とクロック信号線７２と第２の選択信号線７４との３本の信号線によりデータ通信が行われる。
【０００９】
すなわち、１つのマスタデバイスと２つのスレーブデバイスとが接続される場合は、データ信号線とクロック信号線が１本ずつと、２本の選択信号線との４本の信号線により構成される通信線が必要になる。
【００１０】
また、複数のマスタデバイスと１つのスレーブデバイスとでデータ通信を行う場合も同様の問題があった。
これを解決するために、別の従来例として２線式の方法がある。これを従来例２とする。
【００１１】
マスタデバイスとスレーブデバイスとの間で双方向にスレーブアドレスを含めたデータ信号をシリアル伝送するデータ信号線と、マスタデバイスからスレーブデバイスに対してアクセスを制御するためのタイミング信号を伝送するクロック信号線との２本の信号線を介して、伝送制御するシリアルバス方法が存在した。
【００１２】
スレーブデバイスは、個々にアドレスを保持しており、データ信号線のスレーブアドレスが一致した時に選択される様にする事により、複数のスレーブにアクセスできる事を可能としている。また、信号線をＷＩＲＥＤ−ＯＲとし、同時に複数のマスタがシリアルバスにアクセスした場合には、データ信号線を先にＬＯＷにしたマスタがバスを取得する事で、複数のマスタ間の調停を可能としている。
【００１３】
しかしながら、従来例２は、信号線を伝送する信号の立ち上がりおよび立ち下がりスピードがある値以上必要なため、バスの容量がある値以下にする必要があるため、原理的に、従来例１と比較してその最高伝送速度は１／１０程度となっている。また、スレーブおよびマスタの数が増加すると、その入出力容量が増加するため、更に信号伝送速度に制約がでるという問題点があるため、マスタおよびスレーブの数を制限する必要があった。
【００１４】
また、２本で信号を伝送する事から、従来例１と比較して、その処理が複雑となり、マスタ側での処理が複雑となる問題点も存在する。
また、市販のシリアルメモリーの主流は従来例１の方法であり、入手性・コスト等を勘案すると不利という問題点があった。
【００１５】
本発明の目的は、信号線の本数を増やさずに、高速に複数のスレーブデバイスとのアクセスを可能とするマスタデバイス、高速に複数のマスタデバイスとのアクセスを可能とするスレーブデバイス、および高速に複数のマスタデバイスと複数のスレーブデバイスとの間のアクセスを可能とするマスタ・スレーブシステムを提供することである。
【００１６】
【課題を解決するための手段】
本発明は、上記課題を解決するため、下記のような構成を採用した。
すなわち、本発明の一態様によれば、本発明のマスタ・スレーブシステムは、１本のデータ信号線と２本の制御信号線とを有する通信線に接続されたマスタデバイスとシリアルメモリを有するスレーブデバイスとを備えるマスタ・スレーブシステムであって、前記マスタデバイスが、前記シリアルメモリと通信するための標準の選択信号およびタイミング信号の前に、それぞれ一定のビットパターンを追加した各ビットパターンを生成する手段と、該生成した各ビットパターンを、通信するスレーブデバイス毎に入れ替えて前記２本の制御信号線に送出する入れ替え手段とを備え、前記スレーブデバイスが、前記２本の制御信号線とそれぞれ接続される２つの制御信号入力端子を有し、前記２本の制御信号線と前記２つの制御信号入力端子との接続の関係に応じて、通信可能な接続の関係の場合は前記一定のビットパターンを除去して前記標準の選択信号およびタイミング信号を生成する一方、逆の接続の関係の場合は全ビットパターンを除去して無信号とする制御信号生成手段を備え、スレーブデバイス毎に前記２本の制御信号線と２つの制御信号入力端子との接続の関係を入れ替えて接続し、前記マスタデバイスが前記入れ替え手段により通信するスレーブデバイスを選択することを特徴とする。
【００１７】
また、好適には、前記マスタデバイスがさらに、前記通信線のそれぞれに対応し、前記通信線の状態を監視して前記状態を折り返して読み込むための折り返し読込み手段と、前記通信線を使用しようとする旨の要求を前記通信線に接続された他のマスタデバイスとの間で前記２本の制御信号線を介して相互に通知する通知手段とを備えることが望ましい。
【００１８】
上記折返し読込み手段が上記通信線の状態を監視して上記状態を折り返し読むことにより、上記マスタデバイスおよび上記他のマスタデバイスとから上記通信線を使用する旨の要求が２つ（複数）あることを互いに通知するので、２つ（複数）のマスターデバイスが１つのスレーブデバイスと通信することが可能となる。
【００２０】
スレーブデバイスを制御する制御信号を生成する手段は各スレーブデバイス毎に通信線の異なる条件により、アクセスに必要な選択信号、タイミング信号などを生成するので、通信線に接続された１つのマスタデバイスと２つ（複数）のスレーブデバイスとが通信することが可能となる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。
図１は、本発明の全体構成を示す図である。
【００２７】
図１において、２つのマスタデバイス２１、２２と２つのスレーブデバイス３１、３２は、データ信号線１１と第１の制御信号線１２と第２の制御信号線１３との３本の信号線により構成される通信線１０を介して接続している。
【００２８】
マスタデバイス２１、２２は、通信線１０の状態を監視して上記状態を折り返し読みこむための折返し読込み手段を有し、通信線１０を使用しようとする旨の要求をマスタデバイス２１、２１間で相互に通知する。
【００２９】
また、スレーブデバイス３１、３２は、制御信号を生成するための制御信号生成手段を有し、アクセスに必要な選択信号、タイミング信号などを生成する。
図１中の第１の制御信号線１２と第２の制御信号線１３との接続が、スレーブデバイス３１とスレーブデバイス３２とで入れ替わっている。
【００３０】
図２は、本発明が適用されるマスタデバイスの回路構成例を示す図である。
図２において、マスタデバイスは、データ信号線１１に接続しているポートＰＢ０、ＰＢ１と第１の制御信号線１２に接続しているポートＰＢ４、ＰＢ５と第２の制御信号線１３に接続しているポートＰＢ２、ＰＢ３との６つのポートを備えたＩ／Ｏポート２３と、ＭＰＵ（マイクロプロセッサユニット）２５と、データバス２４とを備えている。
【００３１】
ＭＰＵ２５は、データバス２４を介してＩ／Ｏポート２３に接続され、Ｉ／Ｏポート２３に対してデータをライトし、通信線１０上のデータ信号線１１、第１の制御信号線１２、および第２の制御信号線１３を有効にする。なお、図中のＲＥＳＥＴｎは、電源投入時などにバスに対して信号が誤出力されるのを防ぐためのものである。
【００３２】
図３は、本発明が適用されるスレーブデバイスの回路構成例を示す図である。図３において、スレーブデバイスは、データ信号線１１に接続しているデータ出力端子（ＤＯ）、データ入力端子（ＤＩ）と、第１の制御信号線１２および第２の制御信号線１３に接続しているクロック入力端子（ＳＫ）、セレクト入力端子（ＣＳ）とを備えたシリアルメモリ３４と、フリップフロップ３３とを備えている。
【００３３】
そして、通信線１０を介してマスタデバイスからのアクセスにより、シリアルメモリ３４への入出力信号が制御される。
また、別のスレーブデバイスは、図３に示したスレーブデバイスと同様に、データ信号線１１に接続しているデータ出力端子（ＤＯ）、データ入力端子（ＤＩ）と、第１の制御信号線１２および第２の制御信号線１３に接続しているクロック入力端子（ＳＫ）、セレクト入力端子（ＣＳ）とを備えたシリアルメモリ３４と、フリップフロップ３３とを備えているが、図３中の第１の制御信号線１２と第２の制御信号線１３との位置が通信線１０上で入れ替わっている。
【００３４】
すなわち、図３に示したスレーブデバイスと上記別のスレーブデバイスとにおいては、通信線１０を介して接続されたマスタデバイスで第１の制御信号線１２と第２の制御信号線１３のドライブ条件を入れ替えることで、図３に示したスレーブデバイスのアクセスと上記別のスレーブデバイスのアクセスとを選択することができる。
【００３５】
シリアルメモリ３４と通信線１０との間に存在する制御信号生成部により、バス上の容量がシリアルメモリには影響せず、制御信号生成部の回路容量だけが影響するため、スレーブおよびマスタの数による通信線の容量の増加により伝送速度の影響は受けない。
【００３６】
なお、図中のＲＥＳＥＴｘは、電源投入時などにバスに対して信号が誤出力されるのを防ぐためのものである。
図４は、図１に示した２つのスレーブデバイス３１、３２へのアクセスのタイミングを説明するためのタイミングチャートである。
【００３７】
マスタデバイス（例えば、図１に示したマスタデバイス２１）がスレーブデバイス３１を選択する場合、時刻ｔ１において、Ｉ／Ｏポート２３のポートＰＢ３に“１" をセットすることで、第２の制御信号線１３がオンされる。
【００３８】
次に、時刻ｔ２において、Ｉ／Ｏポート２３のポートＰＢ５に“１" をセットすることで、第１の制御信号線１２がオンされる。
そして、時刻ｔ３において、Ｉ／Ｏポート２３のポートＰＢ５に“０" をセットすることで第１の制御信号線１２をオフされると、選択するスレーブデバイス３１内のシリアルメモリ３４のセレクト入力端子（ＣＳ）がオンとなる。
【００３９】
以降は、Ｉ／Ｏポート２３のＰＢ５に“１" 、“０" を書込むことでシリアルメモリ３４のクロック入力が与えられ、これと同時に必要なデータをＩ／Ｏポート２３のポートＰＢ０／ＰＢ１からリード／ライトすることで、マスタデバイス２１内のＭＰＵ２５は、スレーブデバイス３１、３２内のシリアルメモリ３４をアクセスすることが可能となる。
【００４０】
また、マスタデバイス２１がスレーブデバイス３２を選択する場合、時刻ｔ１において、Ｉ／Ｏポート２３のポートＰＢ５に“１" をセットすることで、第１の制御信号線１２がオンされる。
【００４１】
次に、時刻ｔ２において、Ｉ／Ｏポート２３のポートＰＢ３に“１" をセットすることで、第２の制御信号線１３がオンされる。
そして、時刻ｔ３において、Ｉ／Ｏポート２３のポートＰＢ３に“０" をセットすることで第２の制御信号線１３をオフされると、選択するスレーブデバイス３２内のシリアルメモリ３４のセレクト入力端子（ＣＳ）がオンとなる。
【００４２】
以降は、Ｉ／Ｏポート２３のＰＢ３に“１" 、“０" を書込むことでシリアルメモリ３４のクロック入力が与えられ、これと同時に必要なデータをＩ／Ｏポート２３のポートＰＢ０／ＰＢ１からリード／ライトすることで、マスタデバイス２１内のＭＰＵ２５は、スレーブデバイス３１、３２内のシリアルメモリ３４をアクセスすることが可能となる。
【００４３】
図４でのシリアルメモリ３４のタイミングは、従来の標準的な３線式のビットパターンの一部を表している。
マスタデバイスは、上記ビットパターンの前にｔ１〜ｔ３の間、一定のビットパターンを追加したビットパターンを送出している。
【００４４】
また、スレーブデバイスでは、制御信号生成部において、ｔ１〜ｔ３の間の一定のビットパターンを除去し、従来の標準的な３線式のビットパターンに変換している。
【００４５】
従って、ｔ１〜ｔ３の間の一定のビットパターンの後に続くビットパターンは、如何なるビットパターンでも問題なく伝送でき、スレーブデバイスのシリアルメモリは如何なるプロトコルであっても、本方式により通信可能である。
【００４６】
この結果、前述した通信線の入れ替えにより、従来のシリアルメモリの接続可能なスレーブ数の増加が可能となる。
以上の説明では、スレーブデバイスの数が２つであるが、制御信号線の数Ｎを増やし、各スレーブデバイスにおけるシリアルメモリ３４のセレクト入力端子（ＣＳ）の選択条件を変える事で、スレーブデバイスの数をＮ！まで増やす事も可能である。
【００４７】
また、スレーブデバイスにおけるシリアルメモリ３４を、従来例２の２線式のものに変更する事により２線式で可能なスレーブ数Ｍを、信号線の容量の影響を受けずにＭ＊Ｎ！個とする事も可能である。
【００４８】
図５は、図１に示した２つのマスターデバイス２１、２２がアクセスする場合の調停動作を説明するためのタイミングチャートである。
マスタデバイス２１、２２内のＭＰＵ２５は、Ｉ／Ｏポート２３経由で通信線１０の状態を監視して上記状態を読み込むことができる。
【００４９】
通信線１０の使用要求が発生した場合、基本的には第１の制御信号線１２、第２の制御信号線１３がアクティブでなければ、通信線１０が他のマスタデバイスに使用されていないため、通信線１０を使用できる。しかし同時に第１の制御信号線１２、第２の制御信号線１３がアクティブでないと判断した場合、同時にアクセスを実施してしまい衝突が発生するためこれを回避するための調停が必要となる。
【００５０】
２つのマスタデバイス２１、２２が同時にアクセス要求が生じた場合の調停手順を説明する。
マスタデバイス２１は、アクセス要求が生じた場合、第１の制御信号線１２を駆動し、マスタデバイス２２は、アクセス要求が生じた場合、第２の制御信号線１３を駆動し、それぞれ要求があることを相手マスタデバイス２１、２２に通知するものとする。また、マスタデバイス２１の方がマスタデバイス２２よりも優先権が高いものとする。
【００５１】
マスタデバイス２１は、アクセス要求が生じると、時刻ｔ１１において、第１の制御信号線１２、第２の制御信号線１３をチェックし、どちらも非アクティブであるため通信線１０が使用されていないものと判断し、時刻ｔ１２において、直ちに第１の制御信号線１２をアクティブとする。
【００５２】
一方、マスタデバイス２２も、アクセス要求が生じ第１の制御信号線１２、第２の制御信号線１３をチェックし、そのタイミングが時刻ｔ２１（時刻ｔ１１と時刻ｔ１２との間）であるすると、この場合もどちらも非アクティブであるため通信線１０が使用されていないものと判断し、時刻ｔ２２において、直ちに第２の制御信号線１３をアクティブとする。
【００５３】
マスタデバイス２１は、相互の使用権要求確認のため第１の制御信号線１２をアクティブとしてから一定時間（Ｔ）経過後の時刻ｔ１３において、再度、第１の制御信号線１２のチェックを行なう。
【００５４】
また、マスタデバイス２２も、相互の使用権要求確認のため第２の制御信号線１３をアクティブとしてから一定時間（Ｔ）経過後の時刻ｔ２３において、再度、第２の制御信号線１３のチェックを行なう。
【００５５】
そして、第１の制御信号線１２、第２の制御信号線１３ともにアクティブであることから、マスタデバイス２１および２２は、互いに他のマスタデバイスであるマスタデバイス２２および２１からもアクセス要求があることが判る。
【００５６】
この時、マスタデバイス２２は、自分の優先権がマスタデバイス２１よりも低いため、時刻ｔ２４において、自分のアクセス要求を放棄し、第２の制御信号線１３の駆動を停止する。
【００５７】
一方、マスタデバイス２１は、自分の優先権がマスタデバイス２２よりも高いため通信線１０の使用権を獲得することができ、時刻ｔ１４において、マスタデバイス２２が第２の制御信号線１３の駆動を停止するのを確認後、通信線１０を使用してスレーブデバイスへのアクセスを行なう。
【００５８】
なお、時間Ｔは、第１の制御信号線１２、第２の制御信号線１３の状態を監視して上記状態をリードし非アクティブであることを確認し第１の制御信号線１２または第２の制御信号線１３を出力するまでの時間を補償するもので、時刻ｔ１１から時刻ｔ１２までの時間、時刻ｔ２１から時刻ｔ２２までの時間よりも大きい（長い）時間とする。
【００５９】
以上、本発明を図面を用いて説明してきたが、本発明は、１つのマスタデバイスと２つのスレーブデバイスとの通信制御に関わらず、１つのマスタデバイスと複数のスレーブデバイスとの通信制御に適用することができる。
【００６０】
また、本発明は、複数のマスタデバイスと１つのスレーブデバイスとの通信制御にも適用することができる。
また、本発明は、複数のマスタデバイスと複数のスレーブデバイスとの通信制御にも適用することができる。
【００６１】
上述の実施の形態では信号線が３本の場合について説明したが、これに限らず信号線はＮ本（Ｎ≧３、Ｎ：自然数）であってもよい。また、本発明は上述の実施の形態の構成に限らず次の構成にしてもよい。
【００６２】
Ｎ本の信号線によって構成される通信線に接続された（Ｎ−１）個以下のマスタデバイスと、（Ｎ−１）！個以下のスレーブデバイスとを備えたマスタ・スレーブシステムとする。
【００６３】
Ｎ本の信号線のうち（Ｎ−１）本の信号線をスレーブデバイス毎に接続を入れ替える。
制御信号生成手段はフリップフロップで構成する。
【００６４】
Ｎ本の信号線は、１本のデータ信号線と、（Ｎ−１）本の制御信号線からなる。
すなわち、本発明は、以上に述べた実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の構成または形状を取ることが出来る。
【００６５】
【発明の効果】
以上説明したように、本発明によれば、信号線の本数を増やさずに、複数のスレーブデバイスとの高速アクセスを可能とするマスタデバイス、複数のマスタデバイスとの高速アクセスを可能とするスレーブデバイス、および複数のマスタデバイスと複数のスレーブデバイスと間での高速アクセスを可能とするマスタ・スレーブシステムを提供することが可能となる。
【００６６】
また、本発明によれば、信号線の数を増やさずに、従来のマスタおよびスレーブアクセス可能数の増加が可能である。
【図面の簡単な説明】
【図１】本発明の全体構成を示す図である。
【図２】本発明が適用されるマスタデバイスの回路構成例を示す図である。
【図３】本発明が適用されるスレーブデバイスの回路構成例を示す図である。
【図４】図１に示した２つのスレーブデバイス３１、３２へのアクセスのタイミングを説明するためのタイミングチャートである。
【図５】図１に示した２つのマスターデバイス２１、２２がアクセスする場合の調停動作を説明するためのタイミングチャートである。
【図６】従来のシリアルバス方法を説明するための図である。
【図７】１つのマスタデバイスと２つのスレーブデバイスとが通信線により接続された場合の従来例を示す図である。
【符号の説明】
１０通信線
１１データ信号線
１２第１の制御信号線
１３第２の制御信号線
２１、２２マスタデバイス
２３Ｉ／Ｏポート
２４データバス
２５ＭＰＵ
３１、３２スレーブデバイス
３３フリップフロップ
３４シリアルメモリ
６０通信線
６１データ信号線
６２クロック信号線
６３選択信号線
６４マスタデバイス
６５スレーブデバイス
７０通信線
７１データ信号線
７２クロック信号線
７３第１の制御信号線
７４第２の制御信号線
７５マスタデバイス
７６、７７スレーブデバイス[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an access method to an external storage device such as a microprocessor and a computer, and in particular, between one master device and a plurality of slave devices, between a plurality of master devices and one slave device, and a plurality of The present invention relates to communication control selectively performed between a master device and a plurality of slave devices.
[0002]
[Prior art]
Conventionally, as a method of accessing storage elements with a small number of connection signal lines, a data signal line for serial transmission of data signals between a master device and a slave device and access from a master device to a slave device are provided. There has been a serial bus method in which transmission control is performed via three signal lines: a clock signal line for transmitting a timing signal for control and a selection signal line for transmitting a selection signal from a master device to a slave device. This will be referred to as Conventional Example 1.
[0003]
FIG. 6 is a diagram for explaining the serial bus method of the first conventional example.
In FIG. 6, a master device 64 and a slave device 65 are connected via a communication line (serial bus) 60 constituted by three signal lines of a data signal line 61, a clock signal line 62, and a selection signal line 63. ing.
[0004]
In such a configuration, for example, when reading data, when the master device 64 transmits the address information to the slave device 65, the slave device 65 that has received the address information reads the data from the designated address, and the address information The data read out after a fixed time (for example, 8 clocks) from the reception of is transmitted to the master device 64.
[0005]
When writing data, when the master device 64 transmits address information and data information to the slave device 65, the received data is received at the address specified by the address information received by the slave device 65 that has received them. Write.
[0006]
[Problems to be solved by the invention]
However, since the configuration as described above is based on the assumption that data communication is performed between one master device and one slave device, for example, when data communication is performed between one master device and a plurality of slave devices. There has been a problem that the number of selection signal lines constituting the communication line has to be increased to the same number as the number of slave devices.
[0007]
FIG. 7 is a diagram showing a conventional example when one master device and two slave devices are connected by a communication line.
In FIG. 7, one master device 75 and two slave devices 76, 77 have four signals of a data signal line 71, a clock signal line 72, a first selection signal line 73, and a second selection signal line 74. The communication lines 70 are connected via lines.
[0008]
In such a configuration, when the master device 75 and the slave device 76 perform data communication, the data signal line 71, the clock signal line 72, and the first selection signal line 73 among the signal lines constituting the communication line 70. When the master device 75 and the slave device 77 perform data communication, the data signal line 71 and the clock signal line 72 among the signal lines constituting the communication line 70 are communicated. And the second selection signal line 74, data communication is performed.
[0009]
That is, when one master device and two slave devices are connected, a communication constituted by four signal lines, one data signal line and one clock signal line, and two selection signal lines. A line is needed.
[0010]
The same problem occurs when data communication is performed between a plurality of master devices and one slave device.
In order to solve this, there is a two-wire method as another conventional example. This will be referred to as Conventional Example 2.
[0011]
A data signal line that serially transmits a data signal including a slave address between the master device and the slave device, and a clock signal line that transmits a timing signal for controlling access from the master device to the slave device. There is a serial bus method for controlling transmission via two signal lines.
[0012]
Each slave device holds an address and can be accessed when a plurality of slaves are accessed by selecting the slave address when the slave addresses of the data signal lines match. If the signal line is WIRED-OR and multiple masters access the serial bus at the same time, the master with the data signal line set to LOW first acquires the bus, allowing arbitration between multiple masters. It is said.
[0013]
However, in the conventional example 2, since the rising and falling speeds of the signal transmitted through the signal line are required to be higher than a certain value, the bus capacity needs to be lower than a certain value. The maximum transmission speed is about 1/10. Further, when the number of slaves and masters increases, the input / output capacity increases, and there is a problem that the signal transmission speed is further restricted. Therefore, it is necessary to limit the number of masters and slaves.
[0014]
In addition, since the signal is transmitted by two lines, the processing is complicated as compared with the conventional example 1, and there is a problem that the processing on the master side is complicated.
Further, the mainstream of commercially available serial memories is the method of Conventional Example 1, and there is a problem that it is disadvantageous in view of availability and cost.
[0015]
An object of the present invention is to provide a master device that allows high-speed access to a plurality of slave devices without increasing the number of signal lines, a slave device that enables high-speed access to a plurality of master devices, and a high-speed operation. To provide a master / slave system that enables access between a plurality of master devices and a plurality of slave devices.
[0016]
[Means for Solving the Problems]
The present invention employs the following configuration in order to solve the above problems.
That is, according to one aspect of the present invention, a master-slave system of the present invention, a slave having a master device and a serial memory which is connected to the communication line and a single data signal line and two control signal lines A master / slave system comprising a device, wherein the master device generates each bit pattern in which a certain bit pattern is added before a standard selection signal and timing signal for communication with the serial memory. And a switching means for switching each generated bit pattern for each slave device to be communicated and sending it to the two control signal lines. The slave device is connected to the two control signal lines, respectively. Two control signal input terminals, and the two control signal lines and the two control signal input terminals Depending on the connection relationship, in the case of a communicable connection relationship, the fixed bit pattern is removed to generate the standard selection signal and timing signal, whereas in the reverse connection relationship, all bit patterns are generated. Control signal generating means for removing the signal so as to be no signal is provided, the connection relationship between the two control signal lines and the two control signal input terminals is switched for each slave device, and the master device is connected to the switching means. A slave device to be communicated is selected according to the above.
[0017]
Preferably, the master device further corresponds to each of the communication lines, monitors the state of the communication line, and loops back and reads the state, and tries to use the communication line. It is desirable to provide notification means for notifying each other via the two control signal lines with another master device connected to the communication line.
[0018]
There are two (a plurality) requests to use the communication line from the master device and the other master device by the return reading means monitoring the state of the communication line and reading back the state. Therefore, two (a plurality of) master devices can communicate with one slave device.
[0020]
The means for generating the control signal for controlling the slave device generates a selection signal, a timing signal, etc. necessary for access according to different conditions of the communication line for each slave device, so that one master device connected to the communication line and It becomes possible to communicate with two (plural) slave devices.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a diagram showing the overall configuration of the present invention.
[0027]
In FIG. 1, two master devices 21 and 22 and two slave devices 31 and 32 are configured by three signal lines of a data signal line 11, a first control signal line 12, and a second control signal line 13. Connected via the communication line 10.
[0028]
The master devices 21 and 22 have loop reading means for monitoring the state of the communication line 10 and looping back the above state. A request to use the communication line 10 is sent between the master devices 21 and 21. Notify each other.
[0029]
The slave devices 31 and 32 have control signal generation means for generating a control signal, and generate a selection signal, a timing signal, and the like necessary for access.
The connection between the first control signal line 12 and the second control signal line 13 in FIG. 1 is switched between the slave device 31 and the slave device 32.
[0030]
FIG. 2 is a diagram showing a circuit configuration example of a master device to which the present invention is applied.
In FIG. 2, the master device is connected to the ports PB 0 and PB 1 connected to the data signal line 11 and the ports PB 4 and PB 5 connected to the first control signal line 12 and the second control signal line 13. And an I / O port 23 having six ports PB 2 and PB 3 , an MPU (microprocessor unit) 25, and a data bus 24.
[0031]
The MPU 25 is connected to the I / O port 23 via the data bus 24, writes data to the I / O port 23, the data signal line 11 on the communication line 10, the first control signal line 12, and The second control signal line 13 is enabled. Note that RESETn in the figure is for preventing a signal from being erroneously output to the bus when the power is turned on.
[0032]
FIG. 3 is a diagram showing a circuit configuration example of a slave device to which the present invention is applied. In FIG. 3, the slave device is connected to the data output terminal (DO) and the data input terminal (DI) connected to the data signal line 11, the first control signal line 12, and the second control signal line 13. A serial memory 34 having a clock input terminal (SK) and a select input terminal (CS), and a flip-flop 33.
[0033]
An input / output signal to the serial memory 34 is controlled by access from the master device via the communication line 10.
Further, the other slave devices are similar to the slave device shown in FIG. 3, the data output terminal (DO), the data input terminal (DI) connected to the data signal line 11, and the first control signal line 12. 3 includes a serial memory 34 having a clock input terminal (SK) and a select input terminal (CS) connected to the second control signal line 13, and a flip-flop 33. The positions of the first control signal line 12 and the second control signal line 13 are switched on the communication line 10.
[0034]
That is, in the slave device shown in FIG. 3 and the other slave device, the drive conditions of the first control signal line 12 and the second control signal line 13 are set by the master device connected via the communication line 10. By switching, the access of the slave device shown in FIG. 3 and the access of the other slave device can be selected.
[0035]
Since the control signal generation unit existing between the serial memory 34 and the communication line 10 does not affect the serial memory, only the circuit capacity of the control signal generation unit affects the number of slaves and masters. The transmission speed is not affected by the increase in the capacity of the communication line.
[0036]
Note that RESETx in the figure is for preventing a signal from being erroneously output to the bus when the power is turned on.
FIG. 4 is a timing chart for explaining the timing of access to the two slave devices 31 and 32 shown in FIG.
[0037]
When the master device (for example, the master device 21 shown in FIG. 1) selects the slave device 31, the second control signal is set by setting “1” to the port PB3 of the I / O port 23 at time t1. Line 13 is turned on.
[0038]
Next, by setting “1” to the port PB5 of the I / O port 23 at time t2, the first control signal line 12 is turned on.
At time t3, when the first control signal line 12 is turned off by setting “0” to the port PB5 of the I / O port 23, the select input terminal of the serial memory 34 in the slave device 31 to be selected. (CS) is turned on.
[0039]
Thereafter, the clock input of the serial memory 34 is given by writing “1” and “0” to the PB 5 of the I / O port 23, and at the same time, necessary data is transferred to the ports PB 0 / PB 1 of the I / O port 23. By reading / writing from / to, the MPU 25 in the master device 21 can access the serial memory 34 in the slave devices 31 and 32.
[0040]
When the master device 21 selects the slave device 32, the first control signal line 12 is turned on by setting "1" to the port PB5 of the I / O port 23 at time t1.
[0041]
Next, by setting “1” to the port PB3 of the I / O port 23 at time t2, the second control signal line 13 is turned on.
At time t3, when the second control signal line 13 is turned off by setting "0" to the port PB3 of the I / O port 23, the select input terminal of the serial memory 34 in the slave device 32 to be selected. (CS) is turned on.
[0042]
Thereafter, the clock input of the serial memory 34 is given by writing “1” and “0” to the PB 3 of the I / O port 23, and at the same time, necessary data is transferred to the ports PB 0 / PB 1 of the I / O port 23. By reading / writing from / to, the MPU 25 in the master device 21 can access the serial memory 34 in the slave devices 31 and 32.
[0043]
The timing of the serial memory 34 in FIG. 4 represents a part of a conventional standard three-wire bit pattern.
The master device transmits a bit pattern obtained by adding a certain bit pattern between t1 and t3 before the bit pattern.
[0044]
In the slave device, the control signal generator removes a constant bit pattern between t1 and t3 and converts it into a conventional standard three-wire bit pattern.
[0045]
Therefore, any bit pattern that follows the constant bit pattern between t1 and t3 can be transmitted without any problem, and the serial memory of the slave device can communicate with this system regardless of the protocol.
[0046]
As a result, the number of slaves connectable to the conventional serial memory can be increased by replacing the communication lines described above.
In the above description, the number of slave devices is two. However, by increasing the number N of control signal lines and changing the selection condition of the select input terminal (CS) of the serial memory 34 in each slave device, Number N! It is also possible to increase up to.
[0047]
Further, by changing the serial memory 34 in the slave device to the two-wire type of the conventional example 2, the number of slaves M that can be obtained by the two-wire type can be reduced to M * N without being affected by the capacity of the signal line. It is also possible to make an individual.
[0048]
FIG. 5 is a timing chart for explaining the arbitration operation when the two master devices 21 and 22 shown in FIG. 1 access.
The MPU 25 in the master devices 21 and 22 can monitor the state of the communication line 10 via the I / O port 23 and read the state.
[0049]
When a use request for the communication line 10 is generated, basically, the communication line 10 is not used by another master device unless the first control signal line 12 and the second control signal line 13 are active. The communication line 10 can be used. However, if it is determined that the first control signal line 12 and the second control signal line 13 are not active at the same time, access is performed at the same time and a collision occurs, so arbitration is required to avoid this.
[0050]
An arbitration procedure when two master devices 21 and 22 request access simultaneously will be described.
The master device 21 drives the first control signal line 12 when an access request occurs, and the master device 22 drives the second control signal line 13 when an access request occurs. This is notified to the partner master devices 21 and 22. Further, it is assumed that the master device 21 has higher priority than the master device 22.
[0051]
When an access request occurs, the master device 21 checks the first control signal line 12 and the second control signal line 13 at time t11, and both are inactive and the communication line 10 is not used. And at time t12, the first control signal line 12 is immediately activated.
[0052]
On the other hand, when the access request occurs and the master device 22 also checks the first control signal line 12 and the second control signal line 13 and the timing is time t21 (between time t11 and time t12), In both cases, it is determined that the communication line 10 is not used because both are inactive, and the second control signal line 13 is immediately activated at time t22.
[0053]
The master device 21 checks the first control signal line 12 again at time t13 after a certain time (T) has elapsed since the activation of the first control signal line 12 to confirm the mutual use right request.
[0054]
In addition, the master device 22 also checks the second control signal line 13 again at time t23 after a certain time (T) has elapsed since the second control signal line 13 was activated to confirm the mutual use right request. Do.
[0055]
Since both the first control signal line 12 and the second control signal line 13 are active, the master devices 21 and 22 have access requests from the master devices 22 and 21 which are other master devices. I understand.
[0056]
At this time, since the priority of the master device 22 is lower than that of the master device 21, the master device 22 abandons its access request and stops driving the second control signal line 13 at time t24.
[0057]
On the other hand, the master device 21 can acquire the right to use the communication line 10 because its own priority is higher than that of the master device 22, and the master device 22 drives the second control signal line 13 at time t14. After confirming the stop, the communication device 10 is used to access the slave device.
[0058]
During the time T, the state of the first control signal line 12 or the second control signal line 13 is monitored to read the above state and confirm that it is inactive. The time until the control signal line 13 is output is compensated, and the time from the time t11 to the time t12 and the time from the time t21 to the time t22 are longer (longer).
[0059]
Although the present invention has been described with reference to the drawings, the present invention is applicable to communication control between one master device and a plurality of slave devices regardless of communication control between one master device and two slave devices. can do.
[0060]
The present invention can also be applied to communication control between a plurality of master devices and one slave device.
The present invention can also be applied to communication control between a plurality of master devices and a plurality of slave devices.
[0061]
Although the case where the number of signal lines is three has been described in the above-described embodiment, the number of signal lines is not limited to this, and may be N (N ≧ 3, N: natural number). Further, the present invention is not limited to the configuration of the above-described embodiment, and may be configured as follows.
[0062]
(N-1) or less master devices connected to a communication line constituted by N signal lines, and (N-1)! A master / slave system with less than one slave device.
[0063]
Of the N signal lines, (N-1) signal lines are switched for each slave device.
The control signal generating means is constituted by a flip-flop.
[0064]
The N signal lines are composed of one data signal line and (N−1) control signal lines.
That is, the present invention is not limited to the embodiments described above, and can take various configurations or shapes without departing from the gist of the present invention.
[0065]
【The invention's effect】
As described above, according to the present invention, a master device that enables high-speed access to a plurality of slave devices and a slave device that enables high-speed access to a plurality of master devices without increasing the number of signal lines. It is possible to provide a master / slave system that enables high-speed access between a plurality of master devices and a plurality of slave devices.
[0066]
Further, according to the present invention, it is possible to increase the number of conventional master and slave accessible without increasing the number of signal lines.
[Brief description of the drawings]
FIG. 1 is a diagram showing an overall configuration of the present invention.
FIG. 2 is a diagram showing a circuit configuration example of a master device to which the present invention is applied.
FIG. 3 is a diagram illustrating a circuit configuration example of a slave device to which the present invention is applied;
4 is a timing chart for explaining access timings to two slave devices 31 and 32 shown in FIG. 1; FIG.
FIG. 5 is a timing chart for explaining an arbitration operation when two master devices 21 and 22 shown in FIG. 1 access;
FIG. 6 is a diagram for explaining a conventional serial bus method;
FIG. 7 is a diagram showing a conventional example when one master device and two slave devices are connected by a communication line.
[Explanation of symbols]
10 communication line 11 data signal line 12 first control signal line 13 second control signal line 21, 22 master device 23 I / O port 24 data bus 25 MPU
31, 32 Slave device 33 Flip-flop 34 Serial memory 60 Communication line 61 Data signal line 62 Clock signal line 63 Selection signal line 64 Master device 65 Slave device 70 Communication line 71 Data signal line 72 Clock signal line 73 First control signal line 74 Second control signal line 75 Master device 76, 77 Slave device

Claims

１本のデータ信号線と２本の制御信号線とを有する通信線に接続されたマスタデバイスとシリアルメモリを有するスレーブデバイスとを備えるマスタ・スレーブシステムであって、A master-slave system comprising a master device connected to a communication line having one data signal line and two control signal lines, and a slave device having a serial memory,
前記マスタデバイスは、The master device is
前記シリアルメモリと通信するための標準の選択信号およびタイミング信号の前に、それぞれ一定のビットパターンを追加した各ビットパターンを生成する手段と、Means for generating each bit pattern with a fixed bit pattern added before the standard selection signal and timing signal for communicating with the serial memory;
該生成した各ビットパターンを、通信するスレーブデバイス毎に入れ替えて前記２本の制御信号線に送出する入れ替え手段と、Replacing means that replaces each generated bit pattern for each slave device to be communicated and sends it to the two control signal lines;
を備え、With
前記スレーブデバイスは、The slave device is
前記２本の制御信号線とそれぞれ接続される２つの制御信号入力端子を有し、前記２本の制御信号線と前記２つの制御信号入力端子との接続の関係に応じて、通信可能な接続の関係の場合は前記一定のビットパターンを除去して前記標準の選択信号およびタイミング信号を生成する一方、逆の接続の関係の場合は全ビットパターンを除去して無信号とする制御信号生成手段、A connection having two control signal input terminals respectively connected to the two control signal lines and capable of communicating according to the connection relationship between the two control signal lines and the two control signal input terminals In the case of the relationship, the constant bit pattern is removed to generate the standard selection signal and the timing signal, whereas in the reverse connection relationship, the control signal generation means for removing all the bit patterns and making no signal ,
を備え、With
スレーブデバイス毎に前記２本の制御信号線と２つの制御信号入力端子との接続の関係を入れ替えて接続し、前記マスタデバイスが前記入れ替え手段により通信するスレーブデバイスを選択することを特徴とするマスタ・スレーブシステム。A master characterized in that the connection relationship between the two control signal lines and two control signal input terminals is switched for each slave device, and the master device selects a slave device to be communicated by the switching means.・ Slave system.

前記マスタデバイスは、さらに、The master device further includes:
前記通信線のそれぞれに対応し、前記通信線の状態を監視して前記状態を折り返して読み込むための折り返し読込み手段と、Corresponding to each of the communication lines, loop-back reading means for monitoring the state of the communication line and looping back and reading the state;
前記通信線を使用しようとする旨の要求を前記通信線に接続された他のマスタデバイスとの間で前記２本の制御信号線を介して相互に通知する通知手段と、A notification means for notifying the request to use the communication line to each other via the two control signal lines with another master device connected to the communication line;
を備えることを特徴とする請求項１に記載のマスタ・スレーブシステム。The master / slave system according to claim 1, comprising: