JP3886301B2

JP3886301B2 - Semiconductor integrated circuit

Info

Publication number: JP3886301B2
Application number: JP21602899A
Authority: JP
Inventors: 潤飯塚; 和義西
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1999-07-30
Filing date: 1999-07-30
Publication date: 2007-02-28
Anticipated expiration: 2019-07-30
Also published as: JP2001042813A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路、特にシフトレジスタ回路の伝搬にあわせて、データを記憶していく記憶回路に使用するときに有効な半導体集積回路に関するものである。
【０００２】
【従来の技術】
上記シフトレジスタ回路の伝搬にあわせて、データを記憶していく記憶回路に使用するときに有効な半導体集積回路は、液晶パネルなどの表示デバイスの駆動回路において多く使用されている。近年、表示デバイスは、様々な分野で用いられており、特に携帯機器での使用は目覚ましいものがある。このような携帯機器で使用する際、消費電流を少なくすることが求められている。
【０００３】
以下、従来の上記半導体集積回路の一例である液晶パネルの駆動回路を図４に基づいて説明する。
図４において、31〜34はそれぞれ、No.１，No.ｎ（ｎは正の整数），No.（ｎ＋１），No.Ｎ（Ｎは総個数を表す正の整数；Ｎ＝２ｎ）のシフトレジスタ回路を示しており、これらＮ個の各シフトレジスタ回路はそれぞれクロックライン35に接続され、また各シフトレジスタ回路はそれぞれ対応する記憶回路に接続されている。36〜39は、上記No.１，No.ｎ，No.（ｎ＋１），No.Ｎのシフトレジスタ回路に対応するNo.１,No.ｎ，No.（ｎ＋１）,No.Ｎの記憶回路を示している。これら記憶回路36〜39はそれぞれデータライン40に接続されている。
【０００４】
上記構成により、No.１〜No.Ｎの各シフトレジスタ回路は、図５に示すクロックライン35のクロック信号ｘの波形に同期して、No.１のシフトレジスタ回路からNo.Ｎのシフトレジスタ回路へ順に駆動され、クロック信号ｘに従い順次にデータをセットしていく。各記憶回路は、各シフトレジスタ回路の動作に同期してデータライン40よりデータｙを順に取り込み、記憶している。
【０００５】
【発明が解決しようとする課題】
しかし、前記従来の構成では、シフトレジスタ回路および記憶回路の数が増えていった場合に、図４のクロックライン35の配線負荷容量、およびシフトレジスタ回路のゲート容量が増えるために、このラインを充放電する電流が増え、またデータライン40の配線負荷容量、および記憶回路のゲート容量が増えるために、このラインを充放電する電流が増え、その結果、消費電流が増加するという課題を有していた。
【０００６】
本発明は、このような半導体集積回路において、一度に駆動する配線負荷容量とゲート容量を軽減し、消費電流を少なくすることを目的とする。
【０００７】
【課題を解決するための手段】
本発明の半導体集積回路においては、クロックラインのクロック信号に従い順次にデータをセットしていく複数のシフトレジスタ回路と、前記各シフトレジスタ回路の動作に同期してデータラインよりデータを取り込む複数の記憶回路を備えた半導体集積回路であって、前記シフトレジスタ回路のクロックラインおよび前記記憶回路のデータラインをそれぞれ複数の内部ラインに分割し、前記シフトレジスタ回路の伝搬にあわせ、前記クロック信号に基づいて、前記クロックラインの複数の内部ラインを時分割に動作または非動作状態とするクロック制御回路と、前記データラインの複数の内部ラインを時分割に動作または非動作状態とするデータ制御回路を備えており、前記クロック制御回路は、前記クロックラインの内部ラインの動作状態に合わせて、対応する前記データラインの内部ラインを動作状態とするためのイネーブル信号を前記データ制御回路へ出力し、分割したクロックラインおよびデータラインの内部ラインを時分割に駆動することを特徴としたものである。
【０００８】
この本発明によれば、一度に駆動する配線負荷容量とゲート容量を軽減し、消費電流を少なくした半導体集積回路が得られる。
【０００９】
【発明の実施の形態】
本発明の請求項１に記載の発明は、クロックラインのクロック信号に従い順次にデータをセットしていく複数のシフトレジスタ回路と、前記各シフトレジスタ回路の動作に同期してデータラインよりデータを取り込む複数の記憶回路を備えた半導体集積回路であって、前記シフトレジスタ回路のクロックラインおよび前記記憶回路のデータラインをそれぞれ複数の内部ラインに分割し、前記シフトレジスタ回路の伝搬にあわせ、前記クロック信号に基づいて、前記クロックラインの複数の内部ラインを時分割に動作または非動作状態とするクロック制御回路と、前記データラインの複数の内部ラインを時分割に動作または非動作状態とするデータ制御回路を備えており、前記クロック制御回路は、前記クロックラインの内部ラインの動作状態に合わせて、対応する前記データラインの内部ラインを動作状態とするためのイネーブル信号を前記データ制御回路へ出力し、分割したクロックラインおよびデータラインの内部ラインを時分割に駆動することを特徴としたものであり、
クロックラインおよびデータラインを分割し、これら分割した内部ラインを時分割に駆動することにより、クロックラインおよびデータラインの配線負荷容量およびゲート容量を分割数分の１にすることができ、消費電流を少なくすることができるという作用を有する。
【００１０】
請求項２に記載の発明は、クロックラインのクロック信号に従い順次にデータをセットしていく複数のシフトレジスタ回路と、前記各シフトレジスタ回路の動作に同期してデータラインよりデータを取り込む複数の記憶回路を備えた半導体集積回路であって、前記シフトレジスタ回路のクロックラインを複数の内部ラインに分割し、前記シフトレジスタ回路の伝搬にあわせ、前記クロック信号に基づいて、前記内部ラインを時分割に動作または非動作状態とするクロック制御回路を備えており、前記クロック制御回路は、分割した各内部ラインに対応した複数のカウンタから構成され、各カウンタはクロックラインのクロック信号をカウントするとともに、交互に前記クロック信号をカウントするためのセット信号をやりとりし、対応する内部ラインを時分割に動作または非動作状態とすることを特徴としたものであり、
複数のカウンタはそれぞれクロックラインのクロック信号をカウントしている間、対応する内部ラインを動作状態にし、他のカウンタが動作している間は対応する内部ラインを非動作状態とするという作用を有する。
【００１１】
以下、本発明の実施の形態について、図面に基づいて説明する。
図１は本発明の実施の形態における半導体集積回路の構成図である。
図１において、１〜４はそれぞれ、No.１，No.ｎ，No.（ｎ＋１），No.Ｎのシフトレジスタ回路を示しており、これらシフトレジスタ回路のうち、No.１〜No.ｎのシフトレジスタ回路はそれぞれ第１内部クロックライン５に接続され、No.（ｎ＋１）〜No.Ｎのシフトレジスタ回路はそれぞれ第２内部クロックライン６に接続されている。上記第１および第２内部クロックライン５，６は、クロック制御回路７に接続されており、このクロック制御回路７より外部クロックライン８から入力した外部クロック信号ａを時分割した内部クロック信号ｂ，ｃが供給される。
【００１２】
また９〜12はそれぞれ、No.１，No.ｎ，No.（ｎ＋１），No.Ｎの記憶回路を示しており、これら記憶回路のうち、No.１〜No.ｎの記憶回路はそれぞれ第１内部データライン13と対応する各No.１〜No.ｎのシフトレジスタ回路に接続され、No.（ｎ＋１）〜No.Ｎの記憶回路はそれぞれ第２内部データライン14と対応する各No.（ｎ＋１）〜No.Ｎのシフトレジスタ回路に接続されている。上記第１および第２内部データライン13，14は、データ制御回路15に接続されており、このデータ制御回路15より外部データライン16から入力した外部データｄを時分割した内部データｅ，ｆが供給される。
【００１３】
図２にクロック制御回路７およびデータ制御回路15の内部構成図を示す。
クロック制御回路７は、分割した内部クロックライン５，６に対応した２個のｎ進カウンタ21，22より構成されている。
第１ｎ進カウンタ21は、外部クロック信号ａをカウントし、カウントしている間、外部クロック信号ａに同期して第１内部クロック信号ｂを出力し、さらにデータおよびクロックをイネーブルとするイネーブル信号ｇを制御ライン23を介してデータ制御回路15へ出力し、外部クロック信号ａをｎ個カウントすると、セット信号ｉを第２ｎ進カウンタ22へ出力し、カウントを中止し、第１内部クロック信号ｂをロー（Ｌ）レベルに固定し、イネーブル信号ｇをオフ｛ロー（Ｌ）レベル｝とする。
【００１４】
第２ｎ進カウンタ22は、第１ｎ進カウンタ21よりセット信号を入力すると、１外部クロック信号ａをカウントし、この間、外部クロック信号ａに同期して第２内部クロック信号ｃを出力し、データおよびクロックをイネーブルとするイネーブル信号ｈを制御ライン24を介してデータ制御回路15へ出力する。また外部クロック信号ａをｎ個カウントすると、セット信号ｊを第１ｎ進カウンタ22へ出力し、カウントを中止し、第２内部クロック信号ｃをロー（Ｌ）レベルに固定し、イネーブル信号ｈをオフ｛ロー（Ｌ）レベル｝とする。
【００１５】
前記セット信号ｉ，ｊにより２個のｎ進カウンタ21，22は交互に外部クロック信号ａをカウントする。
データ制御回路15は、データライン16と制御ライン23，24がそれぞれ接続されたＡＮＤ回路25，26から構成されている。
第１ＡＮＤ回路25は、制御ライン23から第１イネーブル信号ｇを入力すると、データライン16のデータｄを第１内部データライン13へ出力し、第２ＡＮＤ回路26は、制御ライン24から第２イネーブル信号ｈを入力すると、データライン16のデータｄを第２内部データライン14へ出力する。
【００１６】
各々の動作について、図３の動作波形を元に説明する。なお、シフトレジスタ回路は、No.１からNo.Ｎの方向へ順にシフトすることとする。
まずクロック制御回路７から出力される第１内部クロック信号ｂの波形に同期して、タイミング101でNo.１のシフトレジスタ回路が動作し、タイミング102でNo.ｎのシフトレジスタ回路が順に動作し、続いてクロック制御回路７から出力される第２内部クロック信号ｃの波形に同期して、タイミング103でNo.（ｎ＋１）のシフトレジスタ回路が動作し、タイミング104でNo.Ｎのシフトレジスタ回路が順に動作する。タイミング101〜タイミング102においては、第２内部クロック信号ｃは、ロー（Ｌ）レベルに固定されており、タイミング103〜タイミング104では、第１内部クロック信号ａは、ロー（Ｌ）レベルに固定されている。
【００１７】
またタイミング101〜タイミング102においては、第１イネーブル信号ｇがハイ（Ｈ）レベルで出力されており、データライン13の外部データｄは第１内部データライン13へ出力され、No.１〜No.ｎの記憶回路はNo.１〜No.ｎのシフトレジスタ回路の出力信号にしたがい動作に同期して、データライン13から内部データｅを順に記憶する。またタイミング103〜タイミング104においては、第２イネーブル信号ｈがハイ（Ｈ）レベルで出力されており、データライン13の外部データｄは第２内部データライン14へ出力され、No.（ｎ＋１）〜No.Ｎの記憶回路はNo.（ｎ＋１）〜No.Ｎのシフトレジスタ回路の出力信号にしたがい動作に同期して、データライン14から内部データｆを順に記憶する。
【００１８】
以上の動作により、従来のシフトレジスタ回路と同一の機能を有しつつ、クロックライン８の配線長が1/2になることと、配線に接続されるゲート数が1/2になるためにクロックラインの配線負荷容量とシフトレジスタ回路のゲート容量を半分にすることができる。なお、内部クロックの非動作時のクロックの固定は、ハイ（Ｈ）レベルとすることも可能である。
【００１９】
またクロックにより、取り込まれるデータについても上記と同様の動作により、データライン16の配線長が1/2になることと、配線に接続されるゲート数が1/2になるためにデータラインの配線負荷容量と記憶回路のゲート容量を半分にすることができる。
実際に従来の場合と本実施の形態において、数値をいれて比較する。回路構成は、シフトレジスタ回路３０個（Ｎ＝３０）、２４０出力、８ビットデータパラレル入力において、電源電圧５Ｖ、動作周波数３０ＭＨｚ、データの反転周波数１５ＭＨｚとする。また、各配線の負荷容量を２ｐＦとすると、充放電電流は、容量×電圧×周波数で求められるので、下記の演算により合計１．５ｍＡとなる。
【００２０】
データライン；８×２×１０^-12×５×１５×１０⁶＝１．２ｍＡ
クロックライン；２×１０^-12×５×３０×１０⁶＝０．３ｍＡ
本実施の形態で２分割にした場合を考えると、内部クロックの負荷容量が１ｐＦとなるので、充放電電流は同様の演算により半分の０．７５ｍＡとなる。
このように、本実施の形態によれば、液晶駆動回路において最も消費電流が大きいクロックライン８およびデータライン16の負荷とゲート容量を分割数分の１にすることにより、消費電流を分割数分の１にすることができ、消費電流を大幅に抑えることができる。
【００２１】
なお、本実施の形態では、クロックライン８およびデータライン16を２分割しているが、いずれか一方を分割するだけでも、消費電流を従来例と比較して少なくすることが可能となる。
また、本実施の形態では、クロックライン８およびデータライン16を２分割しているが、シフトレジスタ回路および記憶回路の数が多くなるに従い、クロックライン８またはデータライン16の分割数を多くすることで、消費電流を上記実施の形態の場合と比較してさらに少なくすることが可能となる。
【００２２】
【発明の効果】
以上のように本発明によれば、クロックラインまたはデータラインを時分割に駆動させることにより、配線の負荷およびゲート容量を減らし、充放電電流を減らすことができ、消費電流を大幅に抑えることができるという有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体集積回路の構成図である。
【図２】同半導体集積回路のクロック制御回路とデータ制御回路の構成図である。
【図３】同半導体集積回路の駆動波形図である。
【図４】従来の半導体集積回路の構成図である。
【図５】従来の半導体集積回路の駆動波形図である。
【符号の説明】
１〜４シフトレジスタ回路
５，６内部クロックライン
７クロック制御回路
８外部クロックライン
９〜12 記憶回路
13，14 内部データライン
15 データ制御回路
16 外部データライン
21，22 ｎ進カウンタ
23，24 制御ライン
25，26 ＡＮＤ回路
ａ外部クロック信号
ｂ，ｃ内部クロック信号
ｄ外部データ
ｅ，ｆ内部データ
ｇ，ｈイネーブル信号
ｉ，ｊセット信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit that is effective when used in a storage circuit that stores data in accordance with propagation of a shift register circuit.
[0002]
[Prior art]
A semiconductor integrated circuit effective when used in a memory circuit that stores data in accordance with the propagation of the shift register circuit is often used in a drive circuit of a display device such as a liquid crystal panel. In recent years, display devices have been used in various fields, and in particular, there are remarkable uses in portable devices. When used in such portable devices, it is required to reduce current consumption.
[0003]
Hereinafter, a driving circuit for a liquid crystal panel, which is an example of the conventional semiconductor integrated circuit, will be described with reference to FIG.
In FIG. 4, 31 to 34 are No. 1, No. n (n is a positive integer), No. (n + 1), No. N (N is a positive integer representing the total number; N = 2n), respectively. A shift register circuit is shown, and each of these N shift register circuits is connected to a clock line 35, and each shift register circuit is connected to a corresponding storage circuit. 36 to 39 are No. 1, No. n, No. (n + 1), No. N memory circuits corresponding to the No. 1, No. n, No. (n + 1), No. N shift register circuits. Is shown. These storage circuits 36 to 39 are connected to the data line 40, respectively.
[0004]
With the above configuration, each of the shift register circuits No. 1 to No. N is synchronized with the waveform of the clock signal x on the clock line 35 shown in FIG. The circuit is sequentially driven and data is sequentially set according to the clock signal x. Each storage circuit sequentially captures and stores data y from the data line 40 in synchronization with the operation of each shift register circuit.
[0005]
[Problems to be solved by the invention]
However, in the conventional configuration, when the number of shift register circuits and storage circuits increases, the wiring load capacity of the clock line 35 in FIG. 4 and the gate capacity of the shift register circuit increase. Since the current to be charged / discharged increased, the wiring load capacity of the data line 40 and the gate capacity of the memory circuit increased, the current to charge / discharge this line increased, resulting in an increase in current consumption. It was.
[0006]
An object of the present invention is to reduce the wiring load capacity and the gate capacity that are driven at a time and to reduce current consumption in such a semiconductor integrated circuit.
[0007]
[Means for Solving the Problems]
In the semiconductor integrated circuit of the present invention, a plurality of shift register circuits that sequentially set data in accordance with the clock signal of the clock line, and a plurality of memories that capture data from the data line in synchronization with the operation of each shift register circuit A semiconductor integrated circuit comprising a circuit, wherein the clock line of the shift register circuit and the data line of the memory circuit are each divided into a plurality of internal lines, and in accordance with the propagation of the shift register circuit, based on the clock signal A clock control circuit for operating or inoperating a plurality of internal lines of the clock line in a time-sharing manner, and a data control circuit for operating or inoperating a plurality of internal lines of the data lines in a time-sharing manner. And the clock control circuit operates in an internal line of the clock line. Together, the feature that outputs the enable signal to the internal lines and the operating state of the corresponding data line to the data control circuit, for driving the time division internal lines of the divided clock and data lines to It is a thing.
[0008]
According to the present invention, it is possible to obtain a semiconductor integrated circuit in which wiring load capacitance and gate capacitance driven at a time are reduced and current consumption is reduced.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
According to a first aspect of the present invention, a plurality of shift register circuits that sequentially set data according to a clock signal of a clock line, and data is fetched from the data line in synchronization with the operation of each shift register circuit. A semiconductor integrated circuit including a plurality of memory circuits, wherein the clock signal of the shift register circuit and the data line of the memory circuit are each divided into a plurality of internal lines, and the clock signal is transmitted in accordance with the propagation of the shift register circuit. A clock control circuit for operating or inoperating a plurality of internal lines of the clock line in a time-sharing manner, and a data control circuit for operating or inoperating a plurality of internal lines of the data lines in a time-sharing manner and wherein the clock control circuit, the operation state of the internal lines of the clock line Together, it outputs an enable signal for the operating state the internal line of the corresponding data line to the data control circuit, it was characterized by driving the time division internal lines of the divided clock and data lines Is,
By dividing the clock line and the data line and driving these divided internal lines in a time division manner, the wiring load capacity and gate capacity of the clock line and data line can be reduced to a fraction of the division number, and the current consumption can be reduced. It has the effect that it can be reduced.
[0010]
According to a second aspect of the present invention, there are provided a plurality of shift register circuits that sequentially set data in accordance with a clock signal of a clock line, and a plurality of memories that capture data from the data line in synchronization with the operation of each shift register circuit. A semiconductor integrated circuit comprising a circuit, wherein a clock line of the shift register circuit is divided into a plurality of internal lines, and the internal lines are time-divided based on the clock signal in accordance with propagation of the shift register circuit. includes a clock control circuit to operate or non-operating state, said clock control circuit includes a plurality of counters corresponding to each internal line divided, with each counter counts the clock signal of the clock lines, alternating among the above-exchanging a set signal for counting the clock signal, corresponding to the It is obtained by said to operate or non-operating state to the time division lines,
Each of the plurality of counters has an effect of setting the corresponding internal line to the operating state while counting the clock signal of the clock line, and setting the corresponding internal line to the non-operating state while the other counters are operating. .
[0011]
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a configuration diagram of a semiconductor integrated circuit according to an embodiment of the present invention.
In FIG. 1, reference numerals 1 to 4 denote No. 1, No. n, No. (n + 1), and No. N shift register circuits, respectively, and among these shift register circuits, No. 1 to No. n. The shift register circuits No. (n + 1) to No. N are connected to the second internal clock line 6, respectively. The first and second internal clock lines 5 and 6 are connected to the clock control circuit 7, and the internal clock signal b, which is obtained by time-division of the external clock signal a input from the external clock line 8 from the clock control circuit 7. c is supplied.
[0012]
Reference numerals 9 to 12 denote No. 1, No. n, No. (n + 1), and No. N storage circuits, respectively. Of these storage circuits, No. 1 to No. n storage circuits are respectively shown. The No. 1 to No. n shift register circuits corresponding to the first internal data line 13 are connected to the No. (n + 1) to No. N storage circuits respectively corresponding to the second internal data line 14. (N + 1) to No. N shift register circuits. The first and second internal data lines 13 and 14 are connected to a data control circuit 15, and internal data e and f obtained by time-sharing external data d input from the external data line 16 from the data control circuit 15 are provided. Supplied.
[0013]
FIG. 2 shows an internal configuration diagram of the clock control circuit 7 and the data control circuit 15.
The clock control circuit 7 includes two n-ary counters 21 and 22 corresponding to the divided internal clock lines 5 and 6.
The first n-ary counter 21 counts the external clock signal a, and outputs a first internal clock signal b in synchronization with the external clock signal a while counting, and an enable signal g for enabling data and a clock. Is output to the data control circuit 15 via the control line 23, and when n external clock signals a are counted, the set signal i is output to the second n-ary counter 22, the counting is stopped, and the first internal clock signal b is output. It is fixed at the low (L) level, and the enable signal g is turned off {low (L) level}.
[0014]
When the set signal is input from the first n-ary counter 21, the second n-ary counter 22 counts one external clock signal a, and outputs a second internal clock signal c in synchronization with the external clock signal a during this time. An enable signal h for enabling the clock is output to the data control circuit 15 via the control line 24. When n external clock signals a are counted, the set signal j is output to the first n-ary counter 22, the counting is stopped, the second internal clock signal c is fixed to the low (L) level, and the enable signal h is turned off. Let {low (L) level}.
[0015]
In response to the set signals i and j, the two n-ary counters 21 and 22 alternately count the external clock signal a.
The data control circuit 15 includes AND circuits 25 and 26 to which a data line 16 and control lines 23 and 24 are connected, respectively.
When the first AND circuit 25 receives the first enable signal g from the control line 23, the first AND circuit 25 outputs the data d of the data line 16 to the first internal data line 13, and the second AND circuit 26 receives the second enable signal from the control line 24. When h is input, the data d of the data line 16 is output to the second internal data line 14.
[0016]
Each operation will be described based on the operation waveform of FIG. The shift register circuit sequentially shifts from No. 1 to No. N.
First, in synchronization with the waveform of the first internal clock signal b output from the clock control circuit 7, the No. 1 shift register circuit operates at timing 101, and the No. n shift register circuit operates in sequence at timing 102. Subsequently, in synchronization with the waveform of the second internal clock signal c output from the clock control circuit 7, the No. (n + 1) shift register circuit operates at timing 103, and the No. N shift register circuit at timing 104. Works in order. From timing 101 to timing 102, the second internal clock signal c is fixed at the low (L) level, and from timing 103 to timing 104, the first internal clock signal a is fixed at the low (L) level. ing.
[0017]
Further, at timing 101 to timing 102, the first enable signal g is output at a high (H) level, and the external data d of the data line 13 is output to the first internal data line 13, and No. 1 to No. 1 are output. The n storage circuit sequentially stores the internal data e from the data line 13 in synchronization with the operation according to the output signals of the No. 1 to No. n shift register circuits. Further, at timing 103 to timing 104, the second enable signal h is output at a high (H) level, the external data d of the data line 13 is output to the second internal data line 14, and No. (n + 1) to The No. N storage circuit sequentially stores the internal data f from the data line 14 in synchronization with the operation according to the output signals of the No. (n + 1) to No. N shift register circuits.
[0018]
As a result of the above operation, the clock line 8 has the same function as the conventional shift register circuit, the wiring length of the clock line 8 is halved, and the number of gates connected to the wiring is halved. The wiring load capacity of the line and the gate capacity of the shift register circuit can be halved. The clock can be fixed when the internal clock is not operating at a high (H) level.
[0019]
In addition, for the data captured by the clock, the same operation as described above causes the data line 16 wiring length to be halved and the number of gates connected to the wiring to be halved. The load capacity and the gate capacity of the memory circuit can be halved.
Actually, in the present embodiment and this embodiment, numerical values are entered for comparison. The circuit configuration is as follows: 30 shift register circuits (N = 30), 240 outputs, 8-bit data parallel input, power supply voltage 5 V, operating frequency 30 MHz, data inversion frequency 15 MHz. Further, assuming that the load capacity of each wiring is 2 pF, the charge / discharge current is obtained by capacity × voltage × frequency, so that the total is 1.5 mA by the following calculation.
[0020]
Data line: 8 × 2 × 10 ⁻¹² × 5 × 15 × 10 ⁶ = 1.2 mA
Clock line; 2 × 10 ⁻¹² × 5 × 30 × 10 ⁶ = 0.3 mA
Considering the case of dividing into two in this embodiment, the load capacity of the internal clock is 1 pF, so the charge / discharge current is 0.75 mA, which is half of the same calculation.
As described above, according to the present embodiment, the load and the gate capacitance of the clock line 8 and the data line 16 that consume the largest current in the liquid crystal driving circuit are reduced by a division number, thereby reducing the consumption current by the division number. The current consumption can be greatly reduced.
[0021]
In the present embodiment, the clock line 8 and the data line 16 are divided into two parts. However, the current consumption can be reduced as compared with the conventional example only by dividing one of them.
In this embodiment, the clock line 8 and the data line 16 are divided into two. However, as the number of shift register circuits and storage circuits increases, the number of divisions of the clock line 8 or the data line 16 is increased. Thus, the current consumption can be further reduced compared to the case of the above embodiment.
[0022]
【The invention's effect】
As described above, according to the present invention, by driving the clock line or the data line in a time-sharing manner, it is possible to reduce the wiring load and gate capacitance, reduce the charge / discharge current, and greatly reduce the current consumption. The advantageous effect that it can be obtained.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a semiconductor integrated circuit in an embodiment of the present invention.
FIG. 2 is a configuration diagram of a clock control circuit and a data control circuit of the semiconductor integrated circuit.
FIG. 3 is a drive waveform diagram of the semiconductor integrated circuit.
FIG. 4 is a configuration diagram of a conventional semiconductor integrated circuit.
FIG. 5 is a drive waveform diagram of a conventional semiconductor integrated circuit.
[Explanation of symbols]
1 to 4 Shift register circuits 5 and 6 Internal clock line 7 Clock control circuit 8 External clock line 9 to 12 Memory circuit
13, 14 Internal data line
15 Data control circuit
16 External data line
21, 22 n-ary counter
23, 24 Control line
25, 26 AND circuit a External clock signal b, c Internal clock signal d External data e, f Internal data g, h Enable signal i, j Set signal

Claims

クロックラインのクロック信号に従い順次にデータをセットしていく複数のシフトレジスタ回路と、前記各シフトレジスタ回路の動作に同期してデータラインよりデータを取り込む複数の記憶回路を備えた半導体集積回路であって、
前記シフトレジスタ回路のクロックラインおよび前記記憶回路のデータラインをそれぞれ複数の内部ラインに分割し、
前記シフトレジスタ回路の伝搬にあわせ、前記クロック信号に基づいて、前記クロックラインの複数の内部ラインを時分割に動作または非動作状態とするクロック制御回路と、
前記データラインの複数の内部ラインを時分割に動作または非動作状態とするデータ制御回路を備えており、
前記クロック制御回路は、前記クロックラインの内部ラインの動作状態に合わせて、対応する前記データラインの内部ラインを動作状態とするためのイネーブル信号を前記データ制御回路へ出力し、分割したクロックラインおよびデータラインの内部ラインを時分割に駆動すること
を特徴とする半導体集積回路。A semiconductor integrated circuit comprising a plurality of shift register circuits that sequentially set data according to a clock signal of a clock line, and a plurality of storage circuits that fetch data from the data line in synchronization with the operation of each shift register circuit. And
Dividing the clock line of the shift register circuit and the data line of the memory circuit into a plurality of internal lines,
In accordance with the propagation of the shift register circuit, based on the clock signal, a clock control circuit that operates or inoperates a plurality of internal lines of the clock line in a time-sharing manner;
A data control circuit for operating or inoperative a plurality of internal lines of the data line in a time-sharing manner ;
The clock control circuit outputs an enable signal for setting the corresponding internal line of the data line to the operating state in accordance with the operating state of the internal line of the clock line to the data control circuit. A semiconductor integrated circuit characterized in that an internal line of a data line is driven in a time-sharing manner .

クロックラインのクロック信号に従い順次にデータをセットしていく複数のシフトレジスタ回路と、前記各シフトレジスタ回路の動作に同期してデータラインよりデータを取り込む複数の記憶回路を備えた半導体集積回路であって、
前記シフトレジスタ回路のクロックラインを複数の内部ラインに分割し、
前記シフトレジスタ回路の伝搬にあわせ、前記クロック信号に基づいて、前記内部ラインを時分割に動作または非動作状態とするクロック制御回路を備えており、
前記クロック制御回路は、分割した各内部ラインに対応した複数のカウンタから構成され、各カウンタはクロックラインのクロック信号をカウントするとともに、交互に前記クロック信号をカウントするためのセット信号をやりとりし、対応する内部ラインを時分割に動作または非動作状態とすること
を特徴とする半導体集積回路。 A semiconductor integrated circuit comprising a plurality of shift register circuits that sequentially set data according to a clock signal of a clock line, and a plurality of storage circuits that fetch data from the data line in synchronization with the operation of each shift register circuit. And
Dividing the clock line of the shift register circuit into a plurality of internal lines;
In accordance with the propagation of the shift register circuit, a clock control circuit for operating or inoperative the internal line in time division based on the clock signal,
Said clock control circuit includes a plurality of counters corresponding to each internal line divided, with each counter counts the clock signal of the clock line, and exchanges a set signal for counting said clock signal alternately, A semiconductor integrated circuit characterized in that corresponding internal lines are operated or inactivated in a time-sharing manner.