JP3885073B2

JP3885073B2 - バッファ回路

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Publication number: JP3885073B2
Application number: JP2004222914A
Authority: JP
Inventors: 栄蔵福井; 浩三一丸
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 2004-07-30
Filing date: 2004-07-30
Publication date: 2007-02-21
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Description

本発明は、エミッタフォロア回路等のバッファ回路に関するものである。

エミッタフォロア回路は、高入力インピーダンスかつ低出力インピーダンスという特徴を有しており、また、電流利得が大きいため、容量性の負荷を駆動するバッファ回路として広く使用されている。

図９および図１０は、一般的なエミッタフォロア回路の構成例を示す図である。

図９に示すエミッタフォロア回路は、ｎｐｎトランジスタＱ１０１と、抵抗Ｒ１０１とを有する。
ｎｐｎトランジスタＱ１０１は、コレクタが電源電圧ラインＶｃｃに接続され、エミッタが抵抗Ｒ１０１を介して接地ラインＧに接続される。また、そのベースは、前段の増幅回路ＡＭＰ１０１の出力電圧を入力する。

図９に示すエミッタフォロア回路において、入力はｎｐｎトランジスタＱ１０１のベースであり、出力はｎｐｎトランジスタＱ１０１のエミッタである。
出力の電位が入力の電位に比べて低くなり、その電位差がｐｎ接合の順方向電圧より大きくなると、ｎｐｎトランジスタＱ１０１のエミッタ電流が急激に増加して、エミッタから負荷（図８の例ではキャパシタＣＬと抵抗ＲＬとの直列回路）に電流が流れる。この電流により負荷のキャパシタＣＬが充電され、出力と入力との電位差がｐｎ接合の順方向電圧より小さくなると、ｎｐｎトランジスタＱ１０１のエミッタ電流が減少して、負荷への電流出力が止まる。
また、出力が入力に比べて高電位になる場合は、ｎｐｎトランジスタＱ１０１がオフの状態になり、負荷から抵抗Ｒ１０１へ電流が引き込まれる。この引き込み電流によってキャパシタＣＬの電荷が放電され、出力が入力よりｐｎ接合の順方向電圧だけ低電位になると、上述と同様にｎｐｎトランジスタＱ１０１のエミッタ電流がキャパシタＣＬを充電し、出力電圧の低下が抑えられる。
このようにして、エミッタフォロア回路の出力には、定常状態において、入力電圧をｐｎ接合の順方向電圧だけシフトさせた電圧が発生する。したがって、交流の電圧信号に対する増幅率はほぼ‘１’であり、出力信号は入力信号と同相になる。

図１０に示すエミッタフォロア回路は、図９に示すエミッタフォロア回路と同様の構成（ｎｐｎトランジスタＱ１０１，抵抗Ｒ１０１）を有するとともに、ｎｐｎトランジスタＱ１０２を有する。
ｎｐｎトランジスタＱ１０２は、ｎｐｎトランジスタＱ１０１のエミッタと抵抗Ｒ１０１との間に挿入されており、そのベースにはバイアス供給回路Ｂ１０１によって一定のバイアス電圧が供給される。

ｎｐｎトランジスタＱ１０２は、ｎｐｎトランジスタＱ１０１のエミッタと接地ラインＧとの間に一定のバイアス電流Ｉｂｓを流す定電流回路である。このバイアス電流Ｉｂｓを超えない範囲で、負荷から電流を引き込むことができる。

ところで、図９および図１０に示す従来のエミッタフォロア回路には、電源電圧ラインＶｃｃから負荷に電流を吐き出す能力に比べて、負荷から接地ラインＧに電流を引き込む能力が低いという問題がある。すなわち、負荷に電流を吐き出す場合は、ｎｐｎトランジスタＱ１０１を通じて大きな電流を供給できるものの、負荷から電流を引き込む場合は、定電流回路等によって電流の大きさが制限される。引き込み電流が制限されると、キャパシタの放電速度が制限されるため、キャパシタの容量が大きい場合や信号周波数が高い場合には、入力電圧の変化に出力電圧が追従できなくなり、波形が歪んでしまう。

図１１は、従来のエミッタフォロア回路における出力電圧波形の一例を示す図である。信号周波数は、図１１（Ａ）において約５００ｋＨｚであり、図１０（Ｂ）において約５０ＭＨｚである。図１１（Ｂ）の点線で囲った部分を見れば分かるように、５００ｋＨｚから５０ＭＨｚへ信号周波数を高くすると、負荷から電流を引き込む期間において入力電圧の変化に出力電圧が追従できなくなり、波形が歪んでしまう。

このような出力電圧波形の歪みを改善するためには、ｎｐｎトランジスタＱ１０１のエミッタと接地ラインＧとの間に流すバイアス電流Ｉｂｓを大きくする必要がある。しかしながら、バイアス電流Ｉｂｓを大きくすると、負荷の有無に関わりなく定常的にバイアス電流Ｉｂｓが流れるため、消費電力が大きくなるという問題を生じる。

本発明はかかる事情に鑑みてなされたものであり、その目的は、消費電力の増加を抑制しつつ高速に負荷を駆動することができるバッファ回路を提供することにある。

上記の目的を達成するため、本発明のバッファ回路は、第１のノードから第２のノードへ流れる電流を入力信号に応じて制御する第１のトランジスタと、上記第２のノードから基準電位へ流れる電流を、供給されるバイアス電圧に応じて制御する第２のトランジスタと、上記第１のノードを介して上記第１のトランジスタに入力される電流を検出する電流検出回路と、上記電流検出回路において検出される電流の増加に応じて上記第２のトランジスタの電流を減少させ、当該検出電流の減少に応じて上記第２のトランジスタの電流を増加させるように、上記バイアス電圧を制御するバイアス制御回路とを有し、
上記電流検出回路は、上記第１のノードを介して上記第１のトランジスタに電流を入力する配線上に挿入される第１のインダクタを含み、
上記バイアス制御回路は、上記第１のインダクタと磁気的に結合されており、上記第１のインダクタに流れる電流に応じた電圧を生成して上記バイアス電圧に重畳する第２のインダクタを含み、
上記入力信号に応じた信号を上記第２のノードから出力する。

上記本発明によれば、上記電流検出回路において、上記第１のノードを介し上記第１のトランジスタに入力される電流が検出される。上記バイアス制御回路では、この検出電流の増加に応じて上記第２のトランジスタの電流が減少するように上記バイアス電圧が制御され、上記検出電流の減少に応じて上記第２のトランジスタの電流が増加するように上記バイアス電圧が制御される。
そのため、上記第１のトランジスタに流れる電流が増加する場合には、上記第２のトランジスタへ流れる電流が減少するため、上記第１のトランジスタから負荷へ流れる電流が大きくなり、また、上記第１のトランジスタに流れる電流が減少する場合には、上記第２のトランジスタへ流れる電流が増加するため、負荷から上記第２のトランジスタへ流れる電流が大きくなる。すなわち、上記第１のトランジスタから負荷へ電流が流れる場合、および、負荷から上記第２のトランジスタへ電流が流れる場合の何れにおいても、上記バイアス電圧の制御によって、負荷に過渡的に流れる電流を大きくすることができる。また、上記第２のトランジスタの電流を上記第１のトランジスタの電流に依らず常に大きく設定する方法に比べて、上記第１のトランジスタと上記第２のトランジスタとを貫通して流れる無駄な電流を減少させることができる。

ここで、上記第２のインダクタは、上記バイアス電圧が供給されるノードと上記第２のトランジスタの制御端子との間に接続されていても良い。

また、上記第１のトランジスタは、コレクタが上記第１のノードに接続され、エミッタが上記第２のノードに接続され、ベースに上記入力信号が入力される第１導電型バイポーラトランジスタであり、上記第２のトランジスタは、コレクタが上記第２のノードに接続され、ベースに上記バイアス制御回路において制御されたバイアス電圧が入力される第１導電型バイポーラトランジスタであっても良い。

本発明によれば、トランジスタに定常的に大電流を流すことなく、小さい消費電力で高速に負荷を駆動することができる。

以下、本発明の３つの実施形態について、図面を参照して説明する。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るバッファ回路の構成の一例を示す図である。

図１に示すバッファ回路は、ｎｐｎトランジスタＱ１およびＱ２と、電流検出回路１と、バイアス制御回路２と、抵抗Ｒ２と、バイアス供給回路Ｂ１とを有する。
なお、ｎｐｎトランジスタＱ１は、本発明の第１のトランジスタの一実施形態である。
ｎｐｎトランジスタＱ２は、本発明の第２のトランジスタの一実施形態である。
電流検出回路１は、本発明の電流検出回路の一実施形態である。
バイアス制御回路２は、本発明のバイアス制御回路の一実施形態である。

ｎｐｎトランジスタＱ１は、ノードＮ１からノードＮ２へ流れる電流をベースに入力される信号に応じて制御する。
すなわち、ｎｐｎトランジスタＱ１は、そのコレクタがノードＮ１に接続され、エミッタがノードＮ２に接続され、ベースに前段の増幅回路ＡＭＰ１の出力信号が入力される。

ｎｐｎトランジスタＱ２は、ノードＮ２から接地ラインＧに流れる電流を、ベースに供給されるバイアス電圧に応じて制御する。
すなわち、ｎｐｎトランジスタＱ２は、そのコレクタがノードＮ２に接続され、エミッタが抵抗Ｒ２を介して接地ラインＧに接続され、ベースにバイアス電圧を入力する。

電流検出回路１は、電源ラインＶｃｃからノードＮ１を介してｎｐｎトランジスタＱ１に入力される電流を検出する。

バイアス供給回路Ｂ１は、ｎｐｎトランジスタＱ２のベースに供給する直流のバイアス電圧を発生する。

バイアス制御回路２は、バイアス供給回路Ｂ１において発生するバイアス電圧を、電流検出回路１における電流の検出結果に応じて制御して、ｎｐｎトランジスタＱ２のベースに入力する。
すなわち、バイアス制御回路２は、電流検出回路１の検出電流の増加に応じてｎｐｎトランジスタＱ２のバイアス電流Ｉｂｓを減少させ、当該検出電流の減少に応じてｎｐｎトランジスタＱ２のバイアス電流Ｉｂｓを増加させるように、ｎｐｎトランジスタＱ２のベース電圧を制御する。
より詳細に述べると、電流検出回路１の検出電流の増加に応じてｎｐｎトランジスタＱ２のベース電圧を低下させ、当該検出電流の減少に応じてｎｐｎトランジスタＱ２のベース電圧を上昇させる。

また、図１の例において、ｎｐｎトランジスタＱ１のエミッタと接地ラインＧとの間には、キャパシタＣＬと抵抗ＲＬとの直列回路が負荷として接続されている。

ここで、上述した構成を有する図１に示すバッファ回路の動作を説明する。

図１に示すバッファ回路において、入力はｎｐｎトランジスタＱ１のベースであり、出力はｎｐｎトランジスタＱ１のエミッタである。
出力の電位が入力の電位に比べて低くなり、その電位差がｐｎ接合の順方向電圧より大きくなると、ｎｐｎトランジスタＱ１のエミッタ電流が急激に増加して、エミッタから負荷（キャパシタＣＬおよび抵抗ＲＬ）に電流が流れる。この電流により負荷のキャパシタＣＬが充電され、出力と入力との電位差がｐｎ接合の順方向電圧より小さくなると、ｎｐｎトランジスタＱ１のエミッタ電流が減少して、負荷への電流出力が止まる。
また、出力が入力に比べて高電位になる場合は、ｎｐｎトランジスタＱ１がオフの状態になり、負荷から抵抗Ｒ１へ電流が引き込まれる。この引き込み電流によってキャパシタＣＬの電荷が放電され、出力が入力よりｐｎ接合の順方向電圧だけ低電位になると、上述と同様にｎｐｎトランジスタＱ１のエミッタ電流がキャパシタＣＬを充電し、出力電圧の低下が抑えられる。
このようにして、バッファ回路の出力には、定常状態において、入力電圧をｐｎ接合の順方向電圧だけシフトさせた電圧が発生する。したがって、図９および図１０に示すエミッタフォロア回路と同様に、交流の電圧信号に対する増幅率はほぼ‘１’になり、出力信号は入力信号と同相になる。

更に、上記の構成によれば、電流検出回路１において、ノードＮ１を介しｎｐｎトランジスタＱ１に入力される電流が検出される。バイアス制御回路２では、この検出電流の増加に応じてｎｐｎトランジスタＱ２の電流が減少し、検出電流の減少に応じてｎｐｎトランジスタＱ２の電流が増加するように、ｎｐｎトランジスタＱ２のベース電圧が制御される。
そのため、増幅回路ＡＭＰ１の出力信号に応じてｎｐｎトランジスタＱ１のベース電圧が上昇し、ｎｐｎトランジスタＱ１の電流が増加する場合には、ｎｐｎトランジスタＱ２へ流れる電流が減少するため、ｎｐｎトランジスタＱ１から負荷（キャパシタＣＬおよび抵抗ＲＬ）へ吐き出される電流が大きくなる。また、ｎｐｎトランジスタＱ１に流れる電流が減少する場合には、ｎｐｎトランジスタＱ２に流れる電流が増加するため、負荷からｎｐｎトランジスタＱ２へ引き込まれる電流が大きくなる。すなわち、ｎｐｎトランジスタＱ１から負荷へ吐き出し電流が流れる場合、および、負荷からｎｐｎトランジスタＱ２へ引き込み電流が流れる場合の何れにおいても、バイアス制御回路２によるバイアス電圧の制御によって、負荷に過渡的に流すことが可能な電流を大きくすることができる。特に、過渡的に引き込み電流を流す能力を向上させることができる。その結果、負荷キャパシタＣＬの容量が大きい場合や、周波数が高い場合でも、入力電圧の変化（特に電流引き込み時の変化）に出力電圧を高速に追従させることが可能になり、出力電圧波形の歪みを効果的に抑えることができる。

また、負荷の引き込み電流を増やすために、ｎｐｎトランジスタＱ２のバイアス電流ＩｂｓをｎｐｎトランジスタＱ１の電流に依らず常に大きく設定する方法では、ｎｐｎトランジスタＱ１とｎｐｎトランジスタＱ２とを貫通して定常的に大きな電流が流れるため電力が無駄に消費されるが、図１に示すバッファ回路によれば、ｎｐｎトランジスタＱ１の増加／減少に応じてｎｐｎトランジスタＱ２のバイアス電流Ｉｂｓを減少／増加させるため、定常的に大きな電流を流すことなく負荷の引き込み電流を大きくすることが可能になり、消費電力の増大を抑えることができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態を述べる。
図２は、本発明の第２の実施形態に係るバッファ回路の構成の一例を示す図である。

図２に示すバッファ回路は、ｎｐｎトランジスタＱ１およびＱ２と、抵抗Ｒ１〜Ｒ３と、キャパシタＣ１およびＣ２と、バイアス供給回路Ｂ１とを有する。
なお、抵抗Ｒ１は、本発明のインピーダンス回路の一実施形態である。
抵抗Ｒ３とキャパシタＣ１およびＣ２とを含む回路は、本発明のバイアス制御回路の一実施形態である。
キャパシタＣ１およびＣ２の直列回路は、本発明のキャパシタの直列回路の一実施形態である。
抵抗Ｒ３は、本発明の抵抗の一実施形態である。

抵抗Ｒ１は、電源ラインＶｃｃとノードＮ１との間に接続される。
キャパシタＣ１は、ｎｐｎトランジスタＱ２のベースとノードＮ１との間に接続される。
キャパシタＣ２は、ｎｐｎトランジスタＱ２のベースと接地ラインＧとの間に接続される。
抵抗Ｒ３は、ｎｐｎトランジスタＱ２のベースとバイアス供給回路Ｂ１のバイアス電圧の出力端子との間に接続される。
抵抗Ｒ２、ｎｐｎトランジスタＱ１およびＱ２は、図１における同一符号の構成要素と同様な接続関係を有する。

抵抗Ｒ１に生じる電圧の交流成分を‘ｖｒ１’とすると、ｎｐｎトランジスタＱ２のベース電圧の交流成分Ｖｂ２は次式のように近似することができる。

ｖｂ２＝ｖｒ１×｛ｃ１／（ｃ１＋ｃ２）｝ … （１）；

ただし、式（１）において、‘ｃ１’はキャパシタＣ１の容量値、‘ｃ２’はキャパシタＣ２の容量値それぞれを示す。
この式からも分かるように、ｎｐｎトランジスタＱ２のベースには、抵抗Ｒ１に発生する電圧信号の交流信号ｖｒ１をキャパシタＣ１およびＣ２の直列回路で分圧した信号が入力される。

このように、図２に示すバッファ回路によると、ｎｐｎトランジスタＱ１に流れる電流に応じて抵抗Ｒ１に発生する交流電圧が、キャパシタＣ１およびＣ２の直列回路によって分圧され、バイアス供給回路Ｂ１が発生する直流のバイアス電圧に重畳されて、ｎｐｎトランジスタＱ２のベースに入力される。
増幅回路ＡＭＰ１の出力信号に応じてｎｐｎトランジスタＱ１のベース電圧が上昇してｎｐｎトランジスタＱ１の電流が増加すると、抵抗Ｒ１に流れる電流が増加して、ノードＮ１の電位が低下するため、キャパシタＣ１とＣ２との接続点であるｎｐｎトランジスタＱ２のベース電圧も低下し、ｎｐｎトランジスタＱ２の電流が減少する。これにより、ｎｐｎトランジスタＱ１から負荷へ吐き出される電流が大きくなる。また、ｎｐｎトランジスタＱ１に流れる電流が減少すると、抵抗Ｒ１に流れる電流が減少して、ノードＮ１の電位が上昇するため、上述とは逆にｎｐｎトランジスタＱ２のベース電圧が上昇して、ｎｐｎトランジスタＱ２の電流が増加する。これにより、負荷からｎｐｎトランジスタＱ２へ引き込まれる電流が大きくなる。すなわち、ｎｐｎトランジスタＱ１から負荷へ吐き出し電流が流れる場合、および、負荷からｎｐｎトランジスタＱ２へ吸い込み電流が流れる場合の何れにおいても、負荷に過渡的に流すことが可能な電流を大きくすることができる。したがって、負荷キャパシタＣＬの容量が大きい場合や、周波数が高い場合でも、入力電圧の変化に出力電圧を高速に追従させることが可能になり、特に電流の引き込み期間において生じやすい出力電圧波形の歪みを効果的に抑えることができる。

また、図２に示すバッファ回路によれば、ｎｐｎトランジスタＱ２に流れるバイアス電流Ｉｂｓの直流成分が、バイアス供給回路Ｂ１の直流バイアス電圧に応じて一定に保たれており、過渡的な負荷の引き込み電流を大きくするためにこの直流成分を大きく設定する必要がないため、定常的なバイアス電流による消費電力の増大を抑えることができる。

しかも、図２に示すバッファ回路は、例えば図１０に示す回路に対して電流検出用の抵抗Ｒと２つのキャパシタを追加することにより実現できる非常に簡易な構成であるため、回路の面積の増大を微小に抑えつつ、応答特性を大幅に改善することが可能である。

このように、本実施形態に係るバッファ回路は、出力の応答性能が優れており、かつ消費電力と回路面積を小さく抑えることができるため、例えば携帯電話機におけるＴＶチューナ回路のように高速性と低消費電力性を要求される回路や、高速にスイッチを駆動するドライバ回路のように容量負荷を高速にドライブする回路などへ好適に応用することができる。

図３は、図２に示すバッファ回路の出力電圧波形の一例を示す図であり、従来のエミッタフォロア回路との比較例を示す。
図３において、曲線Ｃ１は本実施形態に係るバッファ回路の出力電圧波形を示し、曲線Ｃ２は従来のエミッタフォロア回路の出力電圧波形を示す。両者を比較して分かるように、本実施形態に係るバッファ回路では、負荷からの電流引き込み能力を過渡的に高めることができるため、従来回路に見られるような波形の歪みが改善されている。

次に、図２に示すバッファ回路の応用例について述べる。

図４は、図２に示すバッファ回路を出力段に設けたユニティゲインの増幅回路の一例を示す図である。
図４に示す増幅回路は、図２に示す回路と同一構成のバッファ回路（Ｑ１，Ｑ２、Ｒ１〜Ｒ３、Ｃ１，Ｃ２、Ｂ１）を有するとともに、差動増幅回路として、ｎｐｎトランジスタＱ３〜Ｑ５と、ｐｎｐトランジスタＱ６およびＱ７と、抵抗Ｒ４〜Ｒ６と、キャパシタＣ３とを有する。

ｎｐｎトランジスタＱ３およびＱ４は、互いのエミッタが共通に接続されており、この接続点が、ｎｐｎトランジスタＱ５のコレクタに接続される。ｎｐｎトランジスタＱ５は、そのエミッタが抵抗Ｒ４を介して接地ラインＧに接続され、ベースにはバイアス供給回路Ｂ１の直流バイアス電圧が入力される。
ｐｎｐトランジスタＱ６およびＱ７は、互いのベースが共通に接続されており、この接続点が、ｐｎｐトランジスタＱ６のコレクタに接続される。ｐｎｐトランジスタＱ６のコレクタは、ｎｐｎトランジスタＱ３のコレクタに接続され、そのエミッタは、抵抗Ｒ５を介して電源ラインＶｃｃに接続される。ｐｎｐトランジスタＱ７のコレクタは、ｎｐｎトランジスタＱ４のコレクタに接続され、そのエミッタは、抵抗Ｒ６を介して電源ラインＶｃｃに接続される。
ｐｎｐトランジスタＱ７とｎｐｎトランジスタＱ４のコレクタ同士の接続点は、ｎｐｎトランジスタＱ１のベースに接続される。また、ノードＮ２は、ｎｐｎトランジスタＱ４のベースに接続される。
キャパシタＣ３は、バイアス供給回路Ｂ１と並列に接続されており、直流バイアス電圧の変動を防止する。
なお、バイアス供給回路Ｂ１は、出力段のバッファ回路とその前段の差動増幅回路において共用されている。

図４に示す増幅回路によれば、入力端子ＴｉｎからｎｐｎトランジスタＱ３のベースに入力信号が与えられた場合、これとほぼ同一電圧波形の信号がノードＮ２から出力端子Ｔｏｕｔへ出力される。
すなわち、入力端子Ｔｉｎに対して出力端子Ｔｏｕｔが電位差を有すると、この電位差は、上述した構成の差動増幅回路によって増幅されて、ｎｐｎトランジスタＱ１のベースに帰還され、この電位差が小さくなるように出力端子Ｔｏｕｔの電圧が変化する。差動増幅回路のゲインが十分大きいものとすると、この負帰還制御によって端子Ｔｉｎと端子Ｔｏｕｔとの電位差はほぼゼロになり、出力信号の電圧波形は入力信号とほぼ同一になる。

図５は、図２に示すバッファ回路を出力段に２つ搭載した差動増幅回路の一例を示す図である。
図５に示す差動増幅回路は、図２に示す回路と同様な構成を持つバッファ回路ＢＵＦ１（Ｑ１−１，Ｑ２−１、Ｒ１−１〜Ｒ３−１、Ｃ１−１，Ｃ２−１、Ｂ１）およびバッファ回路ＢＵＦ２（Ｑ１−２，Ｑ２−２、Ｒ１−２〜Ｒ３−２、Ｃ１−２，Ｃ２−２、Ｂ１）を有するとともに、差動増幅回路として、ｎｐｎトランジスタＱ８〜Ｑ１１と、抵抗Ｒ７〜Ｒ１１と、キャパシタＣ３とを有する。

ｎｐｎトランジスタＱ８およびＱ９は、互いのエミッタが抵抗Ｒ７を介して接続される。ｎｐｎトランジスタＱ８は、そのコレクタが抵抗Ｒ８を介して電源ラインＶｃｃに接続され、ベースが入力端子Ｔｉｎ１に接続され、エミッタがｎｐｎトランジスタＱ１０のコレクタに接続される。ｎｐｎトランジスタＱ９は、そのコレクタが抵抗Ｒ９を介して電源ラインＶｃｃに接続され、ベースが入力端子Ｔｉｎ２に接続され、エミッタがｎｐｎトランジスタＱ１１のコレクタに接続される。
ｎｐｎトランジスタＱ１０，Ｑ１１は、それぞれエミッタが抵抗Ｒ１０，Ｒ１１を介して接地ラインＧに接続され、ベースにはバイアス供給回路Ｂ１の直流バイアス電圧が共通に入力される。
ｎｐｎトランジスタＱ８のコレクタはｎｐｎトランジスタＱ１−２のベースに接続され、ｎｐｎトランジスタＱ９のコレクタはｎｐｎトランジスタＱ１−１のベースに接続される。
キャパシタＣ３は、バイアス供給回路Ｂ１と並列に接続されており、直流バイアス電圧の変動を防止する。
なお、バイアス供給回路Ｂ１は、出力段の２つのバッファ回路（ＢＵＦ１，ＢＵＦ２）とその前段の差動増幅回路において共用されている。

図５に示す増幅回路によれば、入力端子Ｔｉｎ１とＴｉｎ２との間に差動信号が入力された場合、これを増幅した差動信号が、ノードＮ１−１に接続された出力端子Ｔｏｕｔ１とノードＮ１−２に接続された出力端子Ｔｏｕｔ２との間に発生する。
すなわち、入力端子Ｔｉｎ１とＴｉｎ２との間に差動信号が入力されると、この差動信号は、上述した構成の差動増幅回路によって増幅されて、ｎｐｎトランジスタＱ８およびＱ９の２つのコレクタから出力される。増幅された差動信号は、出力段の２つのバッファ回路（ＢＵＦ１，ＢＵＦ２）を介して出力端子Ｔｏｕｔ１−Ｔｏｕｔ２間に出力され、低いインピーダンスで負荷に供給される。

ところで、図２に示すバッファ回路では、抵抗Ｒ１に発生する交流の電圧信号（すなわちｎｐｎトランジスタＱ１の電流変化を検出した信号）を分圧してｎｐｎトランジスタＱ２のベースに帰還させるため、ノードＮ１と接地ラインＧとの間に直列接続されたキャパシタＣ１およびＣ２の接続点を、ｎｐｎトランジスタＱ２のベースに接続している。ｎｐｎトランジスタＱ２のベースに帰還する電圧信号が交流である点を考慮すると、キャパシタＣ１およびＣ２の接続は、例えば図６や図７に示すように変更しても良い。

図６に示すバッファ回路は、図２に示すバッファ回路におけるキャパシタＣ２と接地ラインＧとの接続を切り離し、この接続をバイアス供給回路Ｂ１の直流バイアス電圧の出力端子につなぎ替えたものであり、図７に示すバッファ回路は、この接続を電源ラインＶｃｃにつなぎ替えたものである。
何れの回路においても、キャパシタＣ１とＣ２との接続点には抵抗Ｒ１に発生する交流の電圧信号を分圧した信号が発生するため、図２に示す回路と同様の効果を奏することができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について述べる。

図８は、本発明の第３の実施形態に係るバッファ回路の構成の一例を示す図である。
図８に示すバッファ回路は、ｎｐｎトランジスタＱ１およびＱ２と、抵抗Ｒ２と、インダクタＬ１およびＬ２と、バイアス供給回路Ｂ１とを有する。
なお、インダクタＬ１は、本発明の第１のインダクタの一実施形態である。
インダクタＬ２は、本発明の第２のインダクタの一実施形態である。

インダクタＬ１は、電源ラインＶｃｃからノードＮ１を介してｎｐｎトランジスタＱ１に電流を入力する配線上に挿入される。

インダクタＬ２は、インダクタＬ１と磁気的に結合されており、インダクタＬ１に流れる電流に応じた電圧を発生してバイアス供給回路Ｂ１の直流バイアス電圧に重畳し、ｎｐｎトランジスタＱ２のベースに入力する。インダクタＬ２は、バイアス供給回路Ｂ１のバイアス電圧の出力端子とｎｐｎトランジスタＱ２のベースとの間に接続されており、ｎｐｎトランジスタＱ１から負荷への吐き出し電流が増加した場合にｎｐｎトランジスタＱ２のベース電圧を低下させ、この吐き出し電流が減少した場合にｎｐｎトランジスタＱ２のベース電圧を上昇させる電圧を発生する。

抵抗Ｒ２、ｎｐｎトランジスタＱ１およびＱ２は、図１における同一符号の構成要素と同様な接続関係を有する。

図８に示すバッファ回路によると、ｎｐｎトランジスタＱ１に流れる電流に応じた電流が、インダクタＬ１と磁気的に結合されたインダクタＬ２において発生し、このインダクタＬ２の電圧がバイアス供給回路Ｂ１の直流バイアス電圧に重畳されて、ｎｐｎトランジスタＱ２のベースに入力される。
増幅回路ＡＭＰ１の出力信号に応じてｎｐｎトランジスタＱ１のベース電圧が上昇してｎｐｎトランジスタＱ１の電流が増加すると、インダクタＬ２において、ｎｐｎトランジスタＱ２のベース電圧を低下させる極性の電圧が発生するため、ｎｐｎトランジスタＱ２の電流が減少する。これにより、ｎｐｎトランジスタＱ１から負荷へ吐き出される電流が大きくなる。また、ｎｐｎトランジスタＱ１に流れる電流が減少すると、上述とは逆に、インダクタＬ２において、ｎｐｎトランジスタＱ２のベース電圧を上昇させる電圧が発生するため、ｎｐｎトランジスタＱ２の電流が増加する。これにより、負荷からｎｐｎトランジスタＱ２へ引き込まれる電流が大きくなる。すなわち、ｎｐｎトランジスタＱ１から負荷へ吐き出し電流が流れる場合、および、負荷からｎｐｎトランジスタＱ２へ吸い込み電流が流れる場合の何れにおいても、負荷に過渡的に流すことが可能な電流を大きくすることができる。したがって、負荷キャパシタＣＬの容量が大きい場合や、周波数が高い場合でも、入力電圧の変化に出力電圧を高速に追従させることが可能になり、出力電圧波形の歪みを抑えることができる。

また、図８に示すバッファ回路によれば、ｎｐｎトランジスタＱ２に流れるバイアス電流Ｉｂｓの直流成分が、バイアス供給回路Ｂ１において発生する直流のバイアス電圧に応じて一定に保たれており、過渡的な負荷の引き込み電流を大きくするためにこの直流成分を大きく設定する必要がないため、消費電力の増大を抑えることができる。

更に、図８に示すバッファ回路によれば、図２に示す回路で用いられている抵抗Ｒ１や抵抗Ｒ３を省略することが可能であり、構成を更に簡易化することができる。

以上、本発明の幾つかの実施形態について述べたが、本発明は上述の実施形態にのみ限定されるものではなく、種々のバリエーションを含む。

例えば、図２に示すバッファ回路において、ｎｐｎトランジスタＱ１の電流検出用に抵抗Ｒ１を用いているが、これに限らず、例えばインダクタなど、ｎｐｎトランジスタＱ１の電流変化に応じた信号を出力する他の回路に置き換えても良い。
また、図２に示すバッファ回路では、ｎｐｎトランジスタＱ２に入力する直流バイアス電圧にキャパシタＣ１およびＣ２を通じて交流成分を重畳させるため、キャパシタＣ１およびＣ２の接続点と直流バイアス電圧の供給端子との間に抵抗Ｒ３を挿入しているが、本発明はこれに限定されない。例えば、重畳する交流成分の周波数において十分大きなインピーダンスを有するインダクタを抵抗Ｒ３の代わりに用いても良い。

また、上述の各実施形態では、何れもバッファ回路にｎｐｎトランジスタを用いているが、これに限らず、例えばｐｎｐトランジスタを用いて負の電圧を出力する回路にも本発明は適用可能である。
また、トランジスタの種類はバイポーラトランジスタに限られるものではなく、他の様々な種類のトランジスタ（例えば電界効果トランジスタ等）を用いても良い。

第１の実施形態に係るバッファ回路の構成の一例を示す図である。第２の実施形態に係るバッファ回路の構成の一例を示す図である。図２に示すバッファ回路の出力電圧波形の一例を示す図であ図２に示すバッファ回路の応用例を示す第１の図である。図２に示すバッファ回路の応用例を示す第２の図である。図２に示すバッファ回路の変形例を示す第１の図である。図２に示すバッファ回路の変形例を示す第２の図である。第３の実施形態に係るバッファ回路の構成の一例を示す図である。一般的なエミッタフォロア回路の構成例を示す第１の図である。一般的なエミッタフォロア回路の構成例を示す第２の図である。従来のエミッタフォロア回路における出力電圧波形の一例を示す図である。

符号の説明

１…電流検出回路、２…バイアス制御回路、Ｑ１，Ｑ１−１，Ｑ１−２，Ｑ２，Ｑ２−１，Ｑ２−２…ｎｐｎトランジスタ、Ｒ１，Ｒ１−１，Ｒ１−２，Ｒ２，Ｒ２−１，Ｒ２−２，Ｒ３，Ｒ３−１，Ｒ３−２…抵抗、Ｂ１…バイアス供給回路、Ｃ１，Ｃ１−１，Ｃ１−２，Ｃ２，Ｃ２−１，Ｃ２−２…キャパシタ、Ｌ１，Ｌ２…インダクタ

Claims

第１のノードから第２のノードへ流れる電流を入力信号に応じて制御する第１のトランジスタと、
上記第２のノードから基準電位へ流れる電流を、供給されるバイアス電圧に応じて制御する第２のトランジスタと、
上記第１のノードを介して上記第１のトランジスタに入力される電流を検出する電流検出回路と、
上記電流検出回路において検出される電流の増加に応じて上記第２のトランジスタの電流を減少させ、当該検出電流の減少に応じて上記第２のトランジスタの電流を増加させるように、上記バイアス電圧を制御するバイアス制御回路と
を有し、
上記電流検出回路は、上記第１のノードを介して上記第１のトランジスタに電流を入力する配線上に挿入される第１のインダクタを含み、
上記バイアス制御回路は、上記第１のインダクタと磁気的に結合されており、上記第１のインダクタに流れる電流に応じた電圧を生成して上記バイアス電圧に重畳する第２のインダクタを含み、
上記入力信号に応じた信号を上記第２のノードから出力する、
バッファ回路。
上記第２のインダクタは、上記バイアス電圧が供給されるノードと上記第２のトランジスタの制御端子との間に接続される、
請求項１に記載のバッファ回路。
上記第１のトランジスタは、コレクタが上記第１のノードに接続され、エミッタが上記第２のノードに接続され、ベースに上記入力信号が入力される第１導電型バイポーラトランジスタであり、
上記第２のトランジスタは、コレクタが上記第２のノードに接続され、ベースに上記バイアス制御回路において制御されたバイアス電圧が入力される第１導電型バイポーラトランジスタである、
請求項１又は２に記載のバッファ回路。