JP3881004B2 - 液晶電気光学装置 - Google Patents
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Description
本発明は、液晶電気光学装置に関し、特に液晶電気光学装置を駆動するための消費電力
を低下させることに関する。
を低下させることに関する。
図１０に、従来の液晶電気光学装置の構成の例を示す。
図１０において液晶電気光学装置１００１は、大きく分けて信号線ドライバ部１０１５
と、ゲイトドライバ部１０１６と、ｍ×ｎ画素マトリックス（水平方向ｍ行、垂直方向ｎ
列のｍ×ｎ個のマトリックス、以下同様）１００５により構成されている。
図１０において液晶電気光学装置１００１は、大きく分けて信号線ドライバ部１０１５
と、ゲイトドライバ部１０１６と、ｍ×ｎ画素マトリックス（水平方向ｍ行、垂直方向ｎ
列のｍ×ｎ個のマトリックス、以下同様）１００５により構成されている。
信号線ドライバ部１０１５は、相補型薄膜トランジスタにより形成されたソース側シフ
トレジスタ１００２と、同じく相補型薄膜トランジスタにより形成されたビデオ信号をサ
ンプリングするサンプル・ホールド回路１００３により構成される。
トレジスタ１００２と、同じく相補型薄膜トランジスタにより形成されたビデオ信号をサ
ンプリングするサンプル・ホールド回路１００３により構成される。
ゲイトドライバ部１０１６は、相補型薄膜トランジスタにより形成されたゲイト側シフ
トレジスタ１００６と、同じく相補型薄膜トランジスタにより形成されたバッファ回路１
００７により形成されている。
トレジスタ１００６と、同じく相補型薄膜トランジスタにより形成されたバッファ回路１
００７により形成されている。
画素マトリックス部１００５は、画素１００４が平面上にマトリックス状に並べられて
構成されている。図２に、各画素の回路構成を示す。各画素はＮチャンネル薄膜トランジ
スタ２００）と液晶素子２０４と補助容量２０６に形成されている。Ｎチャンネル薄膜ト
ランジスタ２００のドレイン電極２０３に液晶素子２０４と補助容量２０６が接続され、
液晶素子のドレインに接続されている反対側には対向電極２０５が接続され、補助容量の
ドレイン側とは反対側の電極は、接地２０７されている。
構成されている。図２に、各画素の回路構成を示す。各画素はＮチャンネル薄膜トランジ
スタ２００）と液晶素子２０４と補助容量２０６に形成されている。Ｎチャンネル薄膜ト
ランジスタ２００のドレイン電極２０３に液晶素子２０４と補助容量２０６が接続され、
液晶素子のドレインに接続されている反対側には対向電極２０５が接続され、補助容量の
ドレイン側とは反対側の電極は、接地２０７されている。
図１０の画素マトリックス１００５の中の各々画素１００４は、（ソース信号線（或い
は信号線）１００９は図２のソース電極２０１に接続され、ゲイト信号線（或いは走査線
）１００８は図２のゲイト電極２０２に接続されている。
は信号線）１００９は図２のソース電極２０１に接続され、ゲイト信号線（或いは走査線
）１００８は図２のゲイト電極２０２に接続されている。
以下に、画素マトリックス１００５の各々画素の配置構成を示す。垂直方向に信号線ド
ライバ１０１５に接続されているｍ本のソース信号線１００９が配線され、各々のソース
信号線には、ｎ個の画素の、個々の薄膜トランジスタ２００のソース電極２０１が接続さ
れている。他方、水平方向には、ｎ本の走査線１００８が配線され、ゲイト信号線１００
８各々には、ｍ個の画素に接続されている薄膜トランジスタ２００のゲイト電極２０２が
接続されている。
ライバ１０１５に接続されているｍ本のソース信号線１００９が配線され、各々のソース
信号線には、ｎ個の画素の、個々の薄膜トランジスタ２００のソース電極２０１が接続さ
れている。他方、水平方向には、ｎ本の走査線１００８が配線され、ゲイト信号線１００
８各々には、ｍ個の画素に接続されている薄膜トランジスタ２００のゲイト電極２０２が
接続されている。
信号線ドライバ部１０１５では、ソース信号（表示信号）スタート信号線１０１０）と
、ソース線（信号線）側シフトクロック１０１１が、ソース線（信号線）側シフトレジス
タ１００２に外部端子として接続され、画像データ信号線１０１２がサンプル・ホールド
回路に外部端子として接続される。
、ソース線（信号線）側シフトクロック１０１１が、ソース線（信号線）側シフトレジス
タ１００２に外部端子として接続され、画像データ信号線１０１２がサンプル・ホールド
回路に外部端子として接続される。
次に従来例の動作について説明する。
まず第一に、１ライン１本のゲイト信号線（走査線）に接続された画素を表示するため
の動作を説明する。
まず第一に、１ライン１本のゲイト信号線（走査線）に接続された画素を表示するため
の動作を説明する。
垂直方向上から第ｉ番目のライン（以下第ｉライン）を考える。第ｉラインのゲイト信
号線（走査線）１００８が"Ｈ"になると、第ｉラインのすべての画素１００４のゲイト電
極２０２が"Ｈ"になり、第ｉラインのすべての薄膜トランジスタ２００）はソース２０１
−ドレイン間２０３が導通する。
号線（走査線）１００８が"Ｈ"になると、第ｉラインのすべての画素１００４のゲイト電
極２０２が"Ｈ"になり、第ｉラインのすべての薄膜トランジスタ２００）はソース２０１
−ドレイン間２０３が導通する。
信号線スタート信号１０１０と、ソース側シフトクロック１０１１によって、サンプル
信号１０１７が、第ｉラインの左端から、サンプル・ホールド回路によりビデオ信号をサ
ンプリングし、表示信号を順次画素に書き込んでいき、１ラインの書き込みが終了する。
信号１０１７が、第ｉラインの左端から、サンプル・ホールド回路によりビデオ信号をサ
ンプリングし、表示信号を順次画素に書き込んでいき、１ラインの書き込みが終了する。
次に、１画面（１フレーム）を表示する動作を説明する。
ゲイトスタート信号１０１３と、ゲイト側シフトクロック１０１４により、垂直方向１
番上のラインのゲイト信号が"Ｈ"になり、その信号がゲイト側シフトクロック１０１４に
より下側にシフトされる。上記した、１ラインの表示原理を、各ラインのゲイト信号を"
Ｈ"のときに実行されることで、１画面（１フレーム）が表示される。
ゲイトスタート信号１０１３と、ゲイト側シフトクロック１０１４により、垂直方向１
番上のラインのゲイト信号が"Ｈ"になり、その信号がゲイト側シフトクロック１０１４に
より下側にシフトされる。上記した、１ラインの表示原理を、各ラインのゲイト信号を"
Ｈ"のときに実行されることで、１画面（１フレーム）が表示される。
図３に、１画面の表示信号の極性の状態を示す。
１画面を表示するに際し、表示時のフリッカの発生を防止するため、ソース信号線１０
０９より供給されるソース信号（表示信号）は、隣接するライン同士、すなわち、第ｉラ
インと第（ｉ+１）ラインとでは、図３に示すように極性が反転されている（これをライ
ン反転という）。言い換えれば、奇数（２ｉ−１）番目ラインと、偶数（２ｉ）番目ライ
ンとでは、表示信号の極性が反転されていることになる。
１画面を表示するに際し、表示時のフリッカの発生を防止するため、ソース信号線１０
０９より供給されるソース信号（表示信号）は、隣接するライン同士、すなわち、第ｉラ
インと第（ｉ+１）ラインとでは、図３に示すように極性が反転されている（これをライ
ン反転という）。言い換えれば、奇数（２ｉ−１）番目ラインと、偶数（２ｉ）番目ライ
ンとでは、表示信号の極性が反転されていることになる。
これは、画像データ信号線１０１２から入力される画像データ信号を、隣接するライン
同志で極性が反転した信号となるように、供給することにより、行われる。また、一つの
ラインについて、液晶の劣化を防ぐために、フレーム毎に極性を反転させる。図１１に、
従来の装置における入力画像データを示す。
同志で極性が反転した信号となるように、供給することにより、行われる。また、一つの
ラインについて、液晶の劣化を防ぐために、フレーム毎に極性を反転させる。図１１に、
従来の装置における入力画像データを示す。
本発明にて解決しようとする課題は、液晶電気光学装置の動作時の消費電力を少なくす
ることである。そこで、従来例においてどこが問題になっているかを次に説明する。
ることである。そこで、従来例においてどこが問題になっているかを次に説明する。
従来例での構成・動作により示した通り、液晶電気光学装置のフリッカ防止のために、
画像データ信号は、ライン毎に極性を反転させて入力されている。ところが、隣接するラ
イン毎に、画像データ信号を反転させていることが、液晶電気光学装置の駆動時の消費電
力を大きくしている。
画像データ信号は、ライン毎に極性を反転させて入力されている。ところが、隣接するラ
イン毎に、画像データ信号を反転させていることが、液晶電気光学装置の駆動時の消費電
力を大きくしている。
次に、隣接するライン毎の画像データ信号の反転が、液晶電気光学装置の駆動時の消費
電力を大きくしているということを、図１０と図２を用いて簡単に説明する。
電力を大きくしているということを、図１０と図２を用いて簡単に説明する。
図２において、Ｎ型の薄膜トランジスタ２００が導通状態での画素容量をＣon、同Ｎ型
の薄膜トランジスタ２００が非導通状態での画素容量をＣoff 、図１０において、液晶電
気光学装置１００１の一つの垂直方向のソース信号線１００９の容量をＣl 、１つの液晶
素子を駆動する電圧をＶ（正極性側をＶ／２、負極性側をＶ／２）、ライン反転数をFlと
し、ｍ×ｎのマトリクス構成を有するとすると、一つの垂直方向のソース信号線１００９
を駆動するためには、
Wl＝( Ｃl ＋Ｃon＋Ｃoff ×（ｎ−１））×Ｖ×Ｖ×Fl ・・・（Ａ）
の電力Wlが必要とされる。
の薄膜トランジスタ２００が非導通状態での画素容量をＣoff 、図１０において、液晶電
気光学装置１００１の一つの垂直方向のソース信号線１００９の容量をＣl 、１つの液晶
素子を駆動する電圧をＶ（正極性側をＶ／２、負極性側をＶ／２）、ライン反転数をFlと
し、ｍ×ｎのマトリクス構成を有するとすると、一つの垂直方向のソース信号線１００９
を駆動するためには、
Wl＝( Ｃl ＋Ｃon＋Ｃoff ×（ｎ−１））×Ｖ×Ｖ×Fl ・・・（Ａ）
の電力Wlが必要とされる。
従って一画面を表示させるためには、
Ｗ１ ＝ｍ×Wl ・・・（Ｂ）
の電力Ｗ１が必要とされる。
Ｗ１ ＝ｍ×Wl ・・・（Ｂ）
の電力Ｗ１が必要とされる。
ここで問題になるのは、ライン反転を行って駆動することである。ライン反転数Flは、
ライン数、すなわちゲイト信号線（走査線）とほぼ等しいので、一般の表示用ディスプレ
イであれば、１画面あたり４００〜５００回程度のライン反転数を有する。
ライン数、すなわちゲイト信号線（走査線）とほぼ等しいので、一般の表示用ディスプレ
イであれば、１画面あたり４００〜５００回程度のライン反転数を有する。
もし、ライン反転をやめれば、表示信号の極性反転に伴う電力の消費は、液晶の劣化を
防ぐ目的のフレーム毎の極性反転を行う時のみ、すなわちフレーム反転（一画面分）ごと
に電力消費がされる。フレーム反転数をFfとすると、表示している間に消費される全電力
Ｗａ は、
Ｗａ ＝( Ｃl ＋Ｃon＋Ｃoff ×（ｎ−１））×Ｖ×Ｖ×ｍ×Fl・・・（Ｃ）
となる。
防ぐ目的のフレーム毎の極性反転を行う時のみ、すなわちフレーム反転（一画面分）ごと
に電力消費がされる。フレーム反転数をFfとすると、表示している間に消費される全電力
Ｗａ は、
Ｗａ ＝( Ｃl ＋Ｃon＋Ｃoff ×（ｎ−１））×Ｖ×Ｖ×ｍ×Fl・・・（Ｃ）
となる。
特に、１画面毎の消費電力は式（Ｃ）において、Fl＝１とした場合である。従って、フ
レーム反転のみ行うようにすると、画素マトリクス部分における消費電力はライン反転を
行った場合に比較して、ライン反転数分の一とすることができ、消費電力を劇的に減らす
ことが可能となる。
レーム反転のみ行うようにすると、画素マトリクス部分における消費電力はライン反転を
行った場合に比較して、ライン反転数分の一とすることができ、消費電力を劇的に減らす
ことが可能となる。
また、画素マトリクス部分のみならず、ドライバ回路部分のサンプル・ホールド回路や
、アナログバッファ回路等における消費電力も、ライン反転をやめることで大幅に低減す
ることができる。しかしライン反転をやめて、フレーム反転（フレーム毎の表示信号の極
性反転）だけにしてしまうと、フリッカが発生して画質を極度に悪くしてしまう。
、アナログバッファ回路等における消費電力も、ライン反転をやめることで大幅に低減す
ることができる。しかしライン反転をやめて、フレーム反転（フレーム毎の表示信号の極
性反転）だけにしてしまうと、フリッカが発生して画質を極度に悪くしてしまう。
消費電力を減らす方法としては、他にも、ソース側シフトレジスタ１００１と、ゲイト
側シフトレジスタ１００６と、ゲイト側バッファ１００７の消費電力を減らす方法もある
が、全体の消費電力から考察すれば少ない。また、上記式（Ａ）では、配線容量だけを考
慮したが、配線容量を小さくするために配線を細くする方法もある。
側シフトレジスタ１００６と、ゲイト側バッファ１００７の消費電力を減らす方法もある
が、全体の消費電力から考察すれば少ない。また、上記式（Ａ）では、配線容量だけを考
慮したが、配線容量を小さくするために配線を細くする方法もある。
しかし、配線幅を細くすると逆に配線抵抗が大きくなったり、設計ルールの制限により
限界がある。また配線抵抗を少なくするために、配線を太くすると、配線容量が大きくな
り、更に画素間隔が大きくなって、開口率が低下するため、画質に影響がでてくる。勿論
式（Ａ）からすぐ分かることだが、消費電力を小さくする一番簡単で、効果があがる方法
は、駆動電圧Ｖを小さすることであるが、良好な画質、表示スピードを考えあわせると現
実的な方法ではない。
限界がある。また配線抵抗を少なくするために、配線を太くすると、配線容量が大きくな
り、更に画素間隔が大きくなって、開口率が低下するため、画質に影響がでてくる。勿論
式（Ａ）からすぐ分かることだが、消費電力を小さくする一番簡単で、効果があがる方法
は、駆動電圧Ｖを小さすることであるが、良好な画質、表示スピードを考えあわせると現
実的な方法ではない。
本発明は、液晶電気光学装置において、高い画質を維持しつつ、低消費電力化すること
を目的とする。
を目的とする。
上記課題を解決するために本発明は、
スイッチング素子を有する複数の画素がマトリクス状に配置され、前記スイッチング素
子のＯＮ／ＯＦＦを制御する走査線と、表示信号が出力される信号線が、各画素に接続さ
れているアクティブマトリクス型の液晶電気光学装置であって、
１フレーム表示期間内において単一極性の表示信号を前記信号線に出力する、信号線ド
ライバ回路を、複数有し、
前記複数の信号線ドライバ回路のうち、少なくとも１つが出力する表示信号の極性は、
他の信号線ドライバ回路が出力する表示信号の極性とは異なり、
前記極性は、１フレーム毎に反転し、
前記走査線のうちの一つに接続された前記画素は、前記複数の信号線ドライバ回路の何
れかに接続された前記信号線が接続されていること、
を特徴とする。
スイッチング素子を有する複数の画素がマトリクス状に配置され、前記スイッチング素
子のＯＮ／ＯＦＦを制御する走査線と、表示信号が出力される信号線が、各画素に接続さ
れているアクティブマトリクス型の液晶電気光学装置であって、
１フレーム表示期間内において単一極性の表示信号を前記信号線に出力する、信号線ド
ライバ回路を、複数有し、
前記複数の信号線ドライバ回路のうち、少なくとも１つが出力する表示信号の極性は、
他の信号線ドライバ回路が出力する表示信号の極性とは異なり、
前記極性は、１フレーム毎に反転し、
前記走査線のうちの一つに接続された前記画素は、前記複数の信号線ドライバ回路の何
れかに接続された前記信号線が接続されていること、
を特徴とする。
また、本発明は、
スイッチング素子を有する複数の画素がマトリクス状に配置され、前記スイッチング素
子のＯＮ／ＯＦＦを制御する走査線と、表示信号が出力される信号線とが、各画素に接続
されているアクティブマトリクス型の液晶電気光学装置であって、
１フレーム表示期間内において単一極性の表示信号を前記信号線に出力する、信号線ド
ライバ回路を、２つ有し、
前記２つの信号線ドライバ回路が出力する表示信号の極性は、互いに異なり、前記極性
は、１フレーム毎に反転し、
偶数番目の前記走査線に接続された前記画素には、前記信号線ドライバ回路の一方に接
続された前記信号線が接続されており、
奇数番目の前記走査線に接続された前記画素には、前記信号線ドライバ回路の他方に接
続された前記信号線が接続されていること、
を特徴とする。
スイッチング素子を有する複数の画素がマトリクス状に配置され、前記スイッチング素
子のＯＮ／ＯＦＦを制御する走査線と、表示信号が出力される信号線とが、各画素に接続
されているアクティブマトリクス型の液晶電気光学装置であって、
１フレーム表示期間内において単一極性の表示信号を前記信号線に出力する、信号線ド
ライバ回路を、２つ有し、
前記２つの信号線ドライバ回路が出力する表示信号の極性は、互いに異なり、前記極性
は、１フレーム毎に反転し、
偶数番目の前記走査線に接続された前記画素には、前記信号線ドライバ回路の一方に接
続された前記信号線が接続されており、
奇数番目の前記走査線に接続された前記画素には、前記信号線ドライバ回路の他方に接
続された前記信号線が接続されていること、
を特徴とする。
上記構成により、液晶電気光学装置において、フリッカの発生を防ぎ、かつ低消費電力
化することができた。すなわち、本発明においては、複数の信号線ドライバ回路を用い、
それぞれの信号線ドライバ回路においては、１フレーム期間内において、出力される表示
信号の極性が反転しない。かわりに、隣接するラインにおいて、接続される信号線ドライ
バ回路を異ならせる。
化することができた。すなわち、本発明においては、複数の信号線ドライバ回路を用い、
それぞれの信号線ドライバ回路においては、１フレーム期間内において、出力される表示
信号の極性が反転しない。かわりに、隣接するラインにおいて、接続される信号線ドライ
バ回路を異ならせる。
例えば、２つの信号線ドライバ回路を用い、奇数番目のラインと偶数番目のラインで、
それぞれひとつづつ信号線ドライバ回路に接続させている。２つの信号線ドライバ回路は
、互いに逆の極性を有しているため、画素マトリクスにおいては、隣接するラインの信号
の極性が常に逆極性となり、実質的にはライン反転をしている。したがってフリッカの発
生を防ぐことができる。
それぞれひとつづつ信号線ドライバ回路に接続させている。２つの信号線ドライバ回路は
、互いに逆の極性を有しているため、画素マトリクスにおいては、隣接するラインの信号
の極性が常に逆極性となり、実質的にはライン反転をしている。したがってフリッカの発
生を防ぐことができる。
さらに、それぞれの信号線ドライバ回路においては、１フレーム内において、表示信号
の極性は変化しない。したがって、ライン反転に伴う電力消費が発生せず、消費電力を従
来の数百分の１に低減させることができる。また、２つの信号線ドライバ回路の表示信号
の極性をフレーム毎に反転させことにより、液晶の劣化を防ぐことができる。
の極性は変化しない。したがって、ライン反転に伴う電力消費が発生せず、消費電力を従
来の数百分の１に低減させることができる。また、２つの信号線ドライバ回路の表示信号
の極性をフレーム毎に反転させことにより、液晶の劣化を防ぐことができる。
信号線ドライバ回路へのラインの接続は、隣接するライン毎に、異なる信号線ドライバ
回路に接続させてもよいし、複数ライン毎に異なる信号線ドライバ回路に接続するように
してもよい。また同一ライン内で、異なる信号線ドライバ回路に接続された画素を有して
いてもよい。おな、信号線ドライバ回路の数は任意である。
回路に接続させてもよいし、複数ライン毎に異なる信号線ドライバ回路に接続するように
してもよい。また同一ライン内で、異なる信号線ドライバ回路に接続された画素を有して
いてもよい。おな、信号線ドライバ回路の数は任意である。
また、外部よりの画像データと制御信号を、それぞれの信号線ドライバ回路の画像デー
タ入力信号線と制御信号入力線に振り分ける、セレクタ回路を具備することで、外部入力
信号を従来と何ら変更することなく、フリッカ発生を防いで、かつ消費電力を低下させて
、液晶電気光学装置を駆動することができる。
タ入力信号線と制御信号入力線に振り分ける、セレクタ回路を具備することで、外部入力
信号を従来と何ら変更することなく、フリッカ発生を防いで、かつ消費電力を低下させて
、液晶電気光学装置を駆動することができる。
また、外部より入力される画像データのうち、どれか１つの信号線ドライバ回路に対応
する画像データを、垂直同期信号に同期して、それぞれの信号線ドライバ回路の画像デー
タ入力信号線に振り分けるセレクタ回路を設けてもよい。
する画像データを、垂直同期信号に同期して、それぞれの信号線ドライバ回路の画像デー
タ入力信号線に振り分けるセレクタ回路を設けてもよい。
さらに、垂直同期信号に同期して、前記複数の信号線ドライバ回路から出力される表示
信号のうち、いずれか一つの信号線ドライバ回路からの表示信号を選択して、前記信号線
に出力するセレクタ回路を設けることで、信号線数を従来の装置と同数にすることができ
、画素間隔の拡大とそれに伴う画質の劣化を防ぐことができる。
信号のうち、いずれか一つの信号線ドライバ回路からの表示信号を選択して、前記信号線
に出力するセレクタ回路を設けることで、信号線数を従来の装置と同数にすることができ
、画素間隔の拡大とそれに伴う画質の劣化を防ぐことができる。
本発明において、セレクタ回路、ドライバ回路は、相補型またはＰ型またはＮ型の薄膜
トランジスタで構成してもよい。画素のスイッチング素子は、相補型またはＰ型またはＮ
型の薄膜トランジスタや、ＭＩＭ（金属−絶縁体−金属）、ＮＩＮ、ＰＩＰ、ＰＩＮ、Ｎ
ＩＰ等の薄膜ダイオードを用いてもよい。
トランジスタで構成してもよい。画素のスイッチング素子は、相補型またはＰ型またはＮ
型の薄膜トランジスタや、ＭＩＭ（金属−絶縁体−金属）、ＮＩＮ、ＰＩＰ、ＰＩＮ、Ｎ
ＩＰ等の薄膜ダイオードを用いてもよい。
本発明、により、液晶電気光学装置において、フリッカの発生を防ぎ、かつ大幅な低消
費電力化をすることができた。
費電力化をすることができた。
次に図面を用いて本発明の実施例を詳細に説明する。
図１に実施例１の液晶電気光学装置の構成を示す。
第１に構成について説明する。実施例１ではｍ×ｎ画素マトリックスをもつ実施例であ
る。図面作成上の都合により、ｍ、ｎは特にに偶数を仮定しておく。ただしｍ，ｎの偶数
、奇数の組み合わせによる本発明の弊害はない。
図１に実施例１の液晶電気光学装置の構成を示す。
第１に構成について説明する。実施例１ではｍ×ｎ画素マトリックスをもつ実施例であ
る。図面作成上の都合により、ｍ、ｎは特にに偶数を仮定しておく。ただしｍ，ｎの偶数
、奇数の組み合わせによる本発明の弊害はない。
液晶表示装置１０１は従来例と同様に、大きく分けて、相補型またはＮ型またはＰ型の
薄膜トランジスタにより構成される信号線ドライバ部１０２、１０３と、相補型またはＮ
型またはＰ型の薄膜トランジスタにより構成されるゲイトドライバ部１０７と、画素マト
リックス部１０４とで構成される。
薄膜トランジスタにより構成される信号線ドライバ部１０２、１０３と、相補型またはＮ
型またはＰ型の薄膜トランジスタにより構成されるゲイトドライバ部１０７と、画素マト
リックス部１０４とで構成される。
画素マトリックス部１０４は、画素１１５が平面上にマトリックス状に並べられて構成
されている。画素１１５の回路図は従来例（図２に示す。）と同様であり、薄膜トランジ
スタと液晶素子補助容量により構成される
されている。画素１１５の回路図は従来例（図２に示す。）と同様であり、薄膜トランジ
スタと液晶素子補助容量により構成される
ゲイトドライバ部１０７は、シフトレジスタと、バッファ回路により形成されている。
またゲイトドライバ部１０７の入力側には、ゲイトスタート信号入力端子１０８と、ゲイ
トクロック信号入力端子がそれぞれ接続され、出力側には、水平方向にｎ個のゲイト信号
線１１７が接続されており、各々のゲイト信号線１１７にはｍ個の画素１１５のゲイト電
極が１ラインに接続されている。しかしソースライン信号線１０５、１０６の配線の構成
は、従来例と大きく異なる。
またゲイトドライバ部１０７の入力側には、ゲイトスタート信号入力端子１０８と、ゲイ
トクロック信号入力端子がそれぞれ接続され、出力側には、水平方向にｎ個のゲイト信号
線１１７が接続されており、各々のゲイト信号線１１７にはｍ個の画素１１５のゲイト電
極が１ラインに接続されている。しかしソースライン信号線１０５、１０６の配線の構成
は、従来例と大きく異なる。
本実施例では、信号線ドライバ部を２つに分割しており、上側の信号線ドライバ１０２
（以下Ｏドライバ）と下側の信号線ドライバ１０３（以下Ｅドライバ）により構成されて
いる。Ｏドライバ１０２の入力側には、奇数番目のラインを駆動するための、スタート信
号入力端子１１０、シフトクロック信号入力端子１１１、画像データ入力端子１１２がそ
れぞれ接続され、Ｏドライバ１０２の出力側には、ｍ個のソース配線１０５（以下Ｏソー
ス配線１０５）が接続されている。１本のＯソース配線１０５には、上から奇数番目（１
、３、・・）のゲイト信号線１１７に接続されているｎ／２個の画素１１５の薄膜トラン
ジスタのソース電極が接続されている。
（以下Ｏドライバ）と下側の信号線ドライバ１０３（以下Ｅドライバ）により構成されて
いる。Ｏドライバ１０２の入力側には、奇数番目のラインを駆動するための、スタート信
号入力端子１１０、シフトクロック信号入力端子１１１、画像データ入力端子１１２がそ
れぞれ接続され、Ｏドライバ１０２の出力側には、ｍ個のソース配線１０５（以下Ｏソー
ス配線１０５）が接続されている。１本のＯソース配線１０５には、上から奇数番目（１
、３、・・）のゲイト信号線１１７に接続されているｎ／２個の画素１１５の薄膜トラン
ジスタのソース電極が接続されている。
他方、Ｅドライバ１０３の入力側には、偶数番目のラインを駆動するための、スタート
信号入力端子１３１、シフトクロック信号入力端子１３２、画像データ入力端子１３３が
それぞれ接続され、Ｅドライバ１０２の出力側にはｍ個のソース配線１０６（以下Ｅソー
ス配線１０６）が接続されている。１本のＥソース配線１０６には、水平方向のゲイト信
号線１１７の上から偶数番目（２、４、・・）の信号線１１７に接続されているｎ／２個
の画素１１５の薄膜トランジスタのソース電極が接続されている。
信号入力端子１３１、シフトクロック信号入力端子１３２、画像データ入力端子１３３が
それぞれ接続され、Ｅドライバ１０２の出力側にはｍ個のソース配線１０６（以下Ｅソー
ス配線１０６）が接続されている。１本のＥソース配線１０６には、水平方向のゲイト信
号線１１７の上から偶数番目（２、４、・・）の信号線１１７に接続されているｎ／２個
の画素１１５の薄膜トランジスタのソース電極が接続されている。
次に実施例１の動作について説明する。１ラインを表示する動作は従来例と同様なので
省略する。先ず、任意の１画面を表示する動作を説明する。
省略する。先ず、任意の１画面を表示する動作を説明する。
最初に第一番目のライン、即ちＯソース配線１０５に表示信号を書き込む。このときそ
の第１番目のラインに書き込まれる表示信号は、Ｏドライバ１０２より供給され、そのと
きの表示信号の極性は例えば（＋）とする。
の第１番目のラインに書き込まれる表示信号は、Ｏドライバ１０２より供給され、そのと
きの表示信号の極性は例えば（＋）とする。
次に第２番目のライン、即ちＥソース配線１０６に表示信号を書き込む。このときその
第２番目のラインに書き込まれる表示信号はＥドライバ１０３より供給され、そのときの
表示信号の極性は（−）である。
第２番目のラインに書き込まれる表示信号はＥドライバ１０３より供給され、そのときの
表示信号の極性は（−）である。
以下同様に奇数番目のラインに表示信号を書き込む際には、表示信号はＯドライバ１０
２より供給され、しかもＯドライバ１０２より供給される表示信号の極性はすべて同じ（
この画面では（＋））となる。
２より供給され、しかもＯドライバ１０２より供給される表示信号の極性はすべて同じ（
この画面では（＋））となる。
同様に、偶数数番目のラインに表示信号を書き込む際には、表示信号はＥドライバ１０
３より供給され、しかもＥドライバ１０３より供給される表示信号の極性はすべて同じ（
この画面では（−））になる。このように動作して、ｎラインすべてを書き込み１画面の
表示を終了する。
３より供給され、しかもＥドライバ１０３より供給される表示信号の極性はすべて同じ（
この画面では（−））になる。このように動作して、ｎラインすべてを書き込み１画面の
表示を終了する。
次に、フレーム毎の動作を説明する。
あるフレームでは、奇数番目のライン（Ｏソース配線１０５）を書き込むときの表示信
号はＯドライバ１０２より供給され、しかもそのときのＯドライバ１０２より供給される
表示信号の極性はすべて同じ（−）である。他方、偶数番目のライン（Ｅソース配線１０
６）を書き込むときの表示信号はＥドライバ１０３より供給されしかもそのときのＥドラ
イバ１０３より供給される表示信号の極性はすべて同じ（＋）になる。また、次のフレー
ムでは、先のフレームとは、すべて逆極性となる。
あるフレームでは、奇数番目のライン（Ｏソース配線１０５）を書き込むときの表示信
号はＯドライバ１０２より供給され、しかもそのときのＯドライバ１０２より供給される
表示信号の極性はすべて同じ（−）である。他方、偶数番目のライン（Ｅソース配線１０
６）を書き込むときの表示信号はＥドライバ１０３より供給されしかもそのときのＥドラ
イバ１０３より供給される表示信号の極性はすべて同じ（＋）になる。また、次のフレー
ムでは、先のフレームとは、すべて逆極性となる。
すなわち、奇数番目のラインを書き込むときの表示信号はＯドライバ１０２より供給さ
れ、しかもそのときのＯドライバ１０２より供給される表示信号の極性は、すべて先のフ
レームとは逆の極性（−）となるように動作する。他方、偶数番目のラインを書き込むと
きの表示信号はＥドライバより供給され、しかもそのときのＥドライバより供給される表
示信号の極性は、すべて先のフレームとは逆の極性（＋）になるように動作し、この動作
を繰り返す。
れ、しかもそのときのＯドライバ１０２より供給される表示信号の極性は、すべて先のフ
レームとは逆の極性（−）となるように動作する。他方、偶数番目のラインを書き込むと
きの表示信号はＥドライバより供給され、しかもそのときのＥドライバより供給される表
示信号の極性は、すべて先のフレームとは逆の極性（＋）になるように動作し、この動作
を繰り返す。
次に消費電力の考察をする。
実施例１の駆動方式によれば、１垂直方向のソース信号線において各水平方向の画素に
かかる電圧は、奇数番目のライン、偶数番目のラインそれぞれフレーム反転になっている
。
実施例１の駆動方式によれば、１垂直方向のソース信号線において各水平方向の画素に
かかる電圧は、奇数番目のライン、偶数番目のラインそれぞれフレーム反転になっている
。
従って消費電力は、従来例と同様に、薄膜トランジスタが導通状態での画素容量をＣon
、非導通状態での画素容量をＣoff 、ソース信号線１０５、１０６の容量をＣl 、１つの
液晶素子を駆動する電圧をＶ、フレーム反転数をFfとすると、Ｏドライバの消費電力Wo、
Ｅドライバの消費電力Weはそれぞれ以下の式のように表すことができる。
、非導通状態での画素容量をＣoff 、ソース信号線１０５、１０６の容量をＣl 、１つの
液晶素子を駆動する電圧をＶ、フレーム反転数をFfとすると、Ｏドライバの消費電力Wo、
Ｅドライバの消費電力Weはそれぞれ以下の式のように表すことができる。
Wo＝( Ｃl ＋Ｃoff ×（（ｎ／２）−１）＋Ｃon）×Ｖ×Ｖ×Ff
We＝( Ｃl ＋Ｃoff ×（（ｎ／２）−１）＋Ｃon）×Ｖ×Ｖ×Ff
従って全消費電力Ｗは、
Ｗ＝（Wo+We ）×ｍ
となる。
We＝( Ｃl ＋Ｃoff ×（（ｎ／２）−１）＋Ｃon）×Ｖ×Ｖ×Ff
従って全消費電力Ｗは、
Ｗ＝（Wo+We ）×ｍ
となる。
本実施例では、ライン反転しないようにしたために、ライン反転に伴う電力消費がなく
、従来例の液晶電気光学装置に比較して、大幅に消費電力が節約できる。かつ、１フレー
ム内での表示では、隣接しているラインの極性は反転しているので、フリッカの発生を防
止することができる。
、従来例の液晶電気光学装置に比較して、大幅に消費電力が節約できる。かつ、１フレー
ム内での表示では、隣接しているラインの極性は反転しているので、フリッカの発生を防
止することができる。
実施例１では図１において、画像データ入力端子が奇数番目の水平ラインに入力される
画像データ端子と、偶数番目の水平ラインに入力される画像入力端子と、スタート入力端
子とそれをシフトさせるシフトクロックもそれぞれ２個づつ必要であった。
画像データ端子と、偶数番目の水平ラインに入力される画像入力端子と、スタート入力端
子とそれをシフトさせるシフトクロックもそれぞれ２個づつ必要であった。
入力端子数は、極力少ない方がよいので、入力端子数を従来例と同じにする構成と動作
を実施例２にて説明する。図６に実施例２の液晶電気光学装置の構成を示す。まず最初に
実施例２の構成を図６、図１、図１０を用いて説明する。図６において、６０１〜６１７
は、図１の１０１〜１１７と同じである。
を実施例２にて説明する。図６に実施例２の液晶電気光学装置の構成を示す。まず最初に
実施例２の構成を図６、図１、図１０を用いて説明する。図６において、６０１〜６１７
は、図１の１０１〜１１７と同じである。
また実施例１の構成要素であったＥドライバ部６０３（１０３）に接続されていた入力
端子１３１〜１３３をなくしている。しかし、ソース側スタート信号入力端子６１６、ソ
ース側シフトクロック入力端子６１１といった制御信号入力端子（線）、画像データ入力
端子（線）６１６から、それぞれ入力される画像データ、ソース側スタートパルス、ソー
ス側シフトクロックをＯドライバ６０２と、Ｅドライバ６０３に振り分ける薄膜トランジ
スタにより形成されたセレクタが６４１、６４２、６４３とセレクタ信号線６５１、６５
２、６５３が付加されている。
端子１３１〜１３３をなくしている。しかし、ソース側スタート信号入力端子６１６、ソ
ース側シフトクロック入力端子６１１といった制御信号入力端子（線）、画像データ入力
端子（線）６１６から、それぞれ入力される画像データ、ソース側スタートパルス、ソー
ス側シフトクロックをＯドライバ６０２と、Ｅドライバ６０３に振り分ける薄膜トランジ
スタにより形成されたセレクタが６４１、６４２、６４３とセレクタ信号線６５１、６５
２、６５３が付加されている。
次に薄膜トランジスタにより形成されたセレクタ６４１、６４２、６４３、の構成例を
図７、図８を用いて説明する。図７に、セレクタ回路６４１、６４２の構成を示し、図８
に、セレクタ回路６４３の構成を示す。
図７、図８を用いて説明する。図７に、セレクタ回路６４１、６４２の構成を示し、図８
に、セレクタ回路６４３の構成を示す。
７０１、７０２は、Ｐ型薄膜トランジスタとＮ型薄膜トランジスタにより構成されたト
ランスミッションゲイトであり、７０３は薄膜トランジスタにより形成されたインバータ
回路である。
ランスミッションゲイトであり、７０３は薄膜トランジスタにより形成されたインバータ
回路である。
セレクタ回路６４１、６４２の動作は、選択信号線７０５が"Ｌ"レベルのときデータ信
号線７０４より入力されたデータ信号が７０６に出力され、選択信号線７０５が"Ｈ"レベ
ルのときデータ信号線７０４より入力されたデータ信号が７０７に出力される。
号線７０４より入力されたデータ信号が７０６に出力され、選択信号線７０５が"Ｈ"レベ
ルのときデータ信号線７０４より入力されたデータ信号が７０７に出力される。
次に図８に従って、セレクタ６４３の構成を説明する。
図８においてセレクタ回路８０１、８０２、８０３はそれぞれ、図７で説明したセレク
タ回路と同じ構成を有する、従ってセレクタ回路６４３は３つのセレクタ回路から構成さ
れていることになる。
図８においてセレクタ回路８０１、８０２、８０３はそれぞれ、図７で説明したセレク
タ回路と同じ構成を有する、従ってセレクタ回路６４３は３つのセレクタ回路から構成さ
れていることになる。
選択信号線８０５は、図７における選択信号線７０５に接続され、データ信号線８０４
は図７のデータ信号線７０４に接続され、データ出力線８０６は図７の７０６に接続され
、データ出力線８０７は図７の７０７に接続されている。このセレクタ回路６４３は、３
ビットデータを選択するように構成されている。
は図７のデータ信号線７０４に接続され、データ出力線８０６は図７の７０６に接続され
、データ出力線８０７は図７の７０７に接続されている。このセレクタ回路６４３は、３
ビットデータを選択するように構成されている。
この理由は、通常のカラー画像データは（赤、緑、青）の３原色によって構成されるた
めである。従って、モノクロのように１ビットの画像データのときには、セレクタ回路６
３４はセレクタ回路６４１、６４２と同じ構成にして良く、また、セレクタ回路６４１、
６４２、６４３を図８に示すセレクタ回路６４３に当然代用できる。
めである。従って、モノクロのように１ビットの画像データのときには、セレクタ回路６
３４はセレクタ回路６４１、６４２と同じ構成にして良く、また、セレクタ回路６４１、
６４２、６４３を図８に示すセレクタ回路６４３に当然代用できる。
次に図８のセレクタの動作を説明する。
選択信号線８０５が"Ｌ"レベルのとき３ビットのデータ信号線８０４より入力された３
ビットのデータ信号が８０６に出力され、選択信号線８０５が"Ｈ"レベルのとき、３ビッ
トのデータ信号線８０４より入力されたデータ信号が、８０７に出力される。
選択信号線８０５が"Ｌ"レベルのとき３ビットのデータ信号線８０４より入力された３
ビットのデータ信号が８０６に出力され、選択信号線８０５が"Ｈ"レベルのとき、３ビッ
トのデータ信号線８０４より入力されたデータ信号が、８０７に出力される。
図６にもどると、セレクタ６４１、６４２、６４３の選択信号６５１、６５２、６５３
はすべてゲイト側シフトクロック６０９に接続されている。従って、ゲイト側シフトクロ
ックが"Ｈ"のとき奇数番目の水平ラインの画素が駆動され、ゲイト側シフトクロックが"
Ｌ"のとき偶数番目の水平ラインの画素が駆動されるように設定しておくことで、垂直同
期をとることができ、図１１に示す駆動波形が入力されれば、Ｏドライバ６０２とＥドラ
イバ６０３には、それぞれ図４、図５示した実施例１と同様の駆動波形が入力される。
はすべてゲイト側シフトクロック６０９に接続されている。従って、ゲイト側シフトクロ
ックが"Ｈ"のとき奇数番目の水平ラインの画素が駆動され、ゲイト側シフトクロックが"
Ｌ"のとき偶数番目の水平ラインの画素が駆動されるように設定しておくことで、垂直同
期をとることができ、図１１に示す駆動波形が入力されれば、Ｏドライバ６０２とＥドラ
イバ６０３には、それぞれ図４、図５示した実施例１と同様の駆動波形が入力される。
従って、入力端子数を従来例と同じにし、従来の装置と同様な入力信号により実施例１
と同様な動作をさせることができる。よって、消費電力を大幅に低下させ、かつフリッカ
の発生を防ぐことができる。
と同様な動作をさせることができる。よって、消費電力を大幅に低下させ、かつフリッカ
の発生を防ぐことができる。
実施例１、実施例２では、２つの異なる信号線ドライバ回路１０２、１０３、６０２、
６０３を設けたために、１垂直ラインにソース信号を伝達する信号線が２本必要な構成に
なっている。これらの構成では、水平方向の画素間隔が広くなって表示状態の画像が粗く
なり画質の劣化につながる可能性がある。実施例３では上記の劣化の対策を施した実施例
を示す。
６０３を設けたために、１垂直ラインにソース信号を伝達する信号線が２本必要な構成に
なっている。これらの構成では、水平方向の画素間隔が広くなって表示状態の画像が粗く
なり画質の劣化につながる可能性がある。実施例３では上記の劣化の対策を施した実施例
を示す。
図９に、実施例３の液晶電気光学装置の構成を示す。
液晶表示装置９０１は、信号線ドライバ部９０２、９０３と、ゲイトドライバ部９０７
と、画素マトリックス部９０４とで構成される。画素マトリックス部９０４は、画素９１
５が平面上にマトリックス状に並べられて構成されている。画素９１５は、薄膜トランジ
スタと液晶素子補助容量により構成されている。
液晶表示装置９０１は、信号線ドライバ部９０２、９０３と、ゲイトドライバ部９０７
と、画素マトリックス部９０４とで構成される。画素マトリックス部９０４は、画素９１
５が平面上にマトリックス状に並べられて構成されている。画素９１５は、薄膜トランジ
スタと液晶素子補助容量により構成されている。
ゲイトドライバ部９０７の入力側には、ゲイトスタート信号入力端子９０８と、ゲイト
クロック信号入力端子９０９がそれぞれ接続され、出力側には、水平方向にｎ個のゲイト
信号線１１７が接続されている。各々のゲイト信号線９１７にはｍ個の画素９１５のゲイ
ト電極が接続されている。
クロック信号入力端子９０９がそれぞれ接続され、出力側には、水平方向にｎ個のゲイト
信号線１１７が接続されている。各々のゲイト信号線９１７にはｍ個の画素９１５のゲイ
ト電極が接続されている。
Ｏドライバ９０２の入力側には、奇数番目のラインを駆動するための、スタート信号入
力端子９１０、シフトクロック信号入力端子９１１、画像データ入力端子９１２がそれぞ
れ接続され、他方、Ｅドライバ９０３の入力側には、偶数番目のラインを駆動するための
、スタート信号入力端子９３１、シフトクロック信号入力端子９３２、画像データ入力端
子９３３がそれぞれ接続されている。
力端子９１０、シフトクロック信号入力端子９１１、画像データ入力端子９１２がそれぞ
れ接続され、他方、Ｅドライバ９０３の入力側には、偶数番目のラインを駆動するための
、スタート信号入力端子９３１、シフトクロック信号入力端子９３２、画像データ入力端
子９３３がそれぞれ接続されている。
本実施例において、実施例１と異なる構成点は２点ある。
第１点目は、Ｏドライバ９０２とＥドライバ９０３がドライブする同じ垂直方向の信号
線が、［実施例１］では、それぞれに１本ずつ計２本のソース信号線１０５、１０６あっ
たものが、一本のソース信号線９０５になっていることである。
第１点目は、Ｏドライバ９０２とＥドライバ９０３がドライブする同じ垂直方向の信号
線が、［実施例１］では、それぞれに１本ずつ計２本のソース信号線１０５、１０６あっ
たものが、一本のソース信号線９０５になっていることである。
第２点目は、ソース信号線９０５に異なる信号が衝突しないように、ソース信号線９０
５を選択することを可能にするトランスミッションゲイト（以下ＴＧ）が、ドライバと画
素マトリクスの間に設けられ、また前記ＴＧをＯＮ・ＯＦＦするための信号を入力する入
力端子９４１と、前記ＴＧに伝達する薄膜トランジスタにより構成されているインバータ
回路９４２、９４３が設けられていることである。
５を選択することを可能にするトランスミッションゲイト（以下ＴＧ）が、ドライバと画
素マトリクスの間に設けられ、また前記ＴＧをＯＮ・ＯＦＦするための信号を入力する入
力端子９４１と、前記ＴＧに伝達する薄膜トランジスタにより構成されているインバータ
回路９４２、９４３が設けられていることである。
ＴＧ９４７、９４８は、薄膜トランジスタにより構成され、Ｏドライバ９０２と画素マ
トリックス９０４の間に挿入されたトランスミッションゲイト９４７と、Ｅドライバ９０
３と画素マトリックス９０４の間に挿入されたＴＧ９４８がある。
トリックス９０４の間に挿入されたトランスミッションゲイト９４７と、Ｅドライバ９０
３と画素マトリックス９０４の間に挿入されたＴＧ９４８がある。
次に動作を説明する。まず画素マトリックス９０４とＯドライバ９０２、Ｅドライバ９
０３との間に挿入されたＴＧ９４７と９４８の動作を説明する。
入力端子９４１が"Ｈ"レベルの時、ＴＧ９４７のＰ型トランジスタ側の信号線９４４は
、インバータ回路９４２により"Ｌ"レベルになり、またＮ型トランジスタ側は信号線９４
６により"Ｈ"レベルになるので、ＴＧ９４７はＯＮになり、Ｏドライバ９０２からのソー
ス信号はソース信号線９０５に伝わり画素マトリックスに伝達される。
０３との間に挿入されたＴＧ９４７と９４８の動作を説明する。
入力端子９４１が"Ｈ"レベルの時、ＴＧ９４７のＰ型トランジスタ側の信号線９４４は
、インバータ回路９４２により"Ｌ"レベルになり、またＮ型トランジスタ側は信号線９４
６により"Ｈ"レベルになるので、ＴＧ９４７はＯＮになり、Ｏドライバ９０２からのソー
ス信号はソース信号線９０５に伝わり画素マトリックスに伝達される。
一方Ｅドライバ９０３と画素マトリックス９０４との間のＴＧ９４８は、信号線のつな
がりがＴＧ９４７と逆になっているので、ＴＧ９４８はＯＦＦになりＥドライバ９０３か
らのソース信号は画素マトリックス９０４に伝達されない。
がりがＴＧ９４７と逆になっているので、ＴＧ９４８はＯＦＦになりＥドライバ９０３か
らのソース信号は画素マトリックス９０４に伝達されない。
入力端子９４１が"Ｌ"レベルの時はＴＧ９４７、９４８の動作は上記の動作と逆になる
ので、Ｅドライバ９０３のソース信号が画素マトリックス９０４に伝達され、Ｏドライバ
９０２のソース信号は画素マトリックスに伝達されない。
ので、Ｅドライバ９０３のソース信号が画素マトリックス９０４に伝達され、Ｏドライバ
９０２のソース信号は画素マトリックスに伝達されない。
従って、ゲイトクロック入力端子９０９と同期した信号（すなわち垂直同期信号）を、
ＴＧ制御信号線から入力すれば、各垂直ラインの信号線が一本でも、Ｏドライバ、Ｅドラ
イバより、それぞれのドライバから出力される表示信号を、単一の極性とすることができ
る。
ＴＧ制御信号線から入力すれば、各垂直ラインの信号線が一本でも、Ｏドライバ、Ｅドラ
イバより、それぞれのドライバから出力される表示信号を、単一の極性とすることができ
る。
本実施例では、２つのドライバからの表示信号の伝達を、一本の信号線で共用するため
、信号線等の容量による電力消費は実施例１、実施例２よりかなり多くなるが、各ドライ
バ回路においては、ライン反転に伴う電力消費は低減でき、従来の装置より、大幅に電力
消費を低下できた。
、信号線等の容量による電力消費は実施例１、実施例２よりかなり多くなるが、各ドライ
バ回路においては、ライン反転に伴う電力消費は低減でき、従来の装置より、大幅に電力
消費を低下できた。
［実施例１］〜［実施例３］において、Ｏドライバ・Ｅドライバを上下にわけているが
、位置の制約は特にない。つまりＯドライバ・Ｅドライバを同じ表示装置の同じ側に設け
て構成してもよい。
、位置の制約は特にない。つまりＯドライバ・Ｅドライバを同じ表示装置の同じ側に設け
て構成してもよい。
１０１・・・液晶電気光学装置
１０２・・・Ｏドライバ
１０３・・・Ｅドライバ
１０４・・・画素マトリックス、
１０５・・・奇数ラインソース信号線、
１０６・・・偶数ラインソース信号線、
１０７・・・ゲイトドライバ
１０８・・・ゲイトスタート信号入力端子、
１０９・・・ゲイトクロック入力端子、
１１０・・・奇数ラインスタート信号入力端子、
１１１・・・奇数ラインシフトクロック入力端子、
１１２・・・奇数ライン画像データ入力端子、
１１６・・・画素、
１１７・・・ゲイト信号線
１３１・・・偶数ラインスタート信号入力端子、
１３２・・・偶数ラインシフトクロック入力端子、
１３３・・・偶数ライン画像データ入力端子、
２００・・・Ｎ型薄膜トランジスタ
２０１・・・ソース信号線
２０２・・・ゲイト信号線
２０３・・・ドレイン信号線
２０４・・・液晶セル
２０５・・・接地
２０６・・・補助容量
２０７・・・対抗電極
６０１・・・液晶電気光学装置
６０２・・・Ｏドライバ
６０３・・・Ｅドライバ
６０４・・・画素マトリックス
６０５・・・奇数ラインソース信号線
６０６・・・偶数ラインソース信号線
６０７・・・ゲイトドライバ
６０８・・・ゲイトスタート信号入力端子
６０９・・・ゲイトクロック入力端子
６１０・・・ゲイト側ラインスタート信号入力端子
６１１・・・ゲイト側ラインシフトクロック入力端子
６１２・・・ゲイト側ライン画像データ入力端子
６１６・・・画素
６１７・・・ゲイト信号線
６４１、６４２、６４３・・・セレクタ回路
６４５・・・奇数ラインスタート信号線
６４６・・・奇数ラインシフトクロック線
６４７・・・奇数ライン画像データ線
６４８・・・偶数ラインスタート線
６４９・・・偶数ラインシフトクロック線
６５０・・・偶数ライン画像データ線
６５１、６５２、６５３・・・セレクタ信号線
７０１、７０２・・・トランスミッションゲイト
７０３・・・インバータ回路
７０４・・・データ入力線
７０５・・・選択信号線
７０６、７０７・・・データ出力線
８０１、８０２、８０３・・・セレクタ回路
８０４・・・データ入力線
８０５・・・選択信号線
８０６、８０７・・・データ出力線
９０１・・・液晶電気光学装置
９０２・・・Ｏドライバ
９０３・・・Ｅドライバ
９０４・・・画素マトリックス
９０５・・・奇数ラインソース信号線
９０６・・・偶数ラインソース信号線
９０７・・・ゲイトドライバ
９０８・・・ゲイトスタート信号入力端子
９０９・・・ゲイトクロック入力端子
９１０・・・奇数ラインスタート信号入力端子
９１１・・・奇数ラインシフトクロック入力端子
９１２・・・奇数ライン画像データ入力端子
９１６・・・画素
９１７・・・ゲイト信号線
９３１・・・偶数ラインスタート信号入力端子
９３２・・・偶数ラインシフトクロック入力端子
９３３・・・偶数ライン画像データ入力端子
９４１・・・ＴＧ制御端子
９４２、９４３・・・インバータ回路
９４４、９４５、９４６・・・信号線
９４７、９４８・・・ＴＧ回路
１００１・・・液晶電気光学装置
１００２・・・ソース側シフトレジスタ
１００３・・・サンプル・ホールド回路
１００４・・・画素
１００５・・・画素マトリックス
１００６・・・ゲイト側シフトレジスタ
１００７・・・ゲイトドライバ
１００８・・・ゲイト信号線
１００９・・・ソース信号線
１０１０・・・ソース側スタート信号線端子
１０１１・・・ソース側シフトクロック入力端子
１０１２・・・画像データ入力端子
１０１３・・・ゲイト側スタート信号線端子
１０１４・・・ゲイト側シフトクロック入力端子
１０１５・・・信号線ドライバ部
１０１６・・・ゲイトドライバ部
１０１７・・・サンプル信号線
１０２・・・Ｏドライバ
１０３・・・Ｅドライバ
１０４・・・画素マトリックス、
１０５・・・奇数ラインソース信号線、
１０６・・・偶数ラインソース信号線、
１０７・・・ゲイトドライバ
１０８・・・ゲイトスタート信号入力端子、
１０９・・・ゲイトクロック入力端子、
１１０・・・奇数ラインスタート信号入力端子、
１１１・・・奇数ラインシフトクロック入力端子、
１１２・・・奇数ライン画像データ入力端子、
１１６・・・画素、
１１７・・・ゲイト信号線
１３１・・・偶数ラインスタート信号入力端子、
１３２・・・偶数ラインシフトクロック入力端子、
１３３・・・偶数ライン画像データ入力端子、
２００・・・Ｎ型薄膜トランジスタ
２０１・・・ソース信号線
２０２・・・ゲイト信号線
２０３・・・ドレイン信号線
２０４・・・液晶セル
２０５・・・接地
２０６・・・補助容量
２０７・・・対抗電極
６０１・・・液晶電気光学装置
６０２・・・Ｏドライバ
６０３・・・Ｅドライバ
６０４・・・画素マトリックス
６０５・・・奇数ラインソース信号線
６０６・・・偶数ラインソース信号線
６０７・・・ゲイトドライバ
６０８・・・ゲイトスタート信号入力端子
６０９・・・ゲイトクロック入力端子
６１０・・・ゲイト側ラインスタート信号入力端子
６１１・・・ゲイト側ラインシフトクロック入力端子
６１２・・・ゲイト側ライン画像データ入力端子
６１６・・・画素
６１７・・・ゲイト信号線
６４１、６４２、６４３・・・セレクタ回路
６４５・・・奇数ラインスタート信号線
６４６・・・奇数ラインシフトクロック線
６４７・・・奇数ライン画像データ線
６４８・・・偶数ラインスタート線
６４９・・・偶数ラインシフトクロック線
６５０・・・偶数ライン画像データ線
６５１、６５２、６５３・・・セレクタ信号線
７０１、７０２・・・トランスミッションゲイト
７０３・・・インバータ回路
７０４・・・データ入力線
７０５・・・選択信号線
７０６、７０７・・・データ出力線
８０１、８０２、８０３・・・セレクタ回路
８０４・・・データ入力線
８０５・・・選択信号線
８０６、８０７・・・データ出力線
９０１・・・液晶電気光学装置
９０２・・・Ｏドライバ
９０３・・・Ｅドライバ
９０４・・・画素マトリックス
９０５・・・奇数ラインソース信号線
９０６・・・偶数ラインソース信号線
９０７・・・ゲイトドライバ
９０８・・・ゲイトスタート信号入力端子
９０９・・・ゲイトクロック入力端子
９１０・・・奇数ラインスタート信号入力端子
９１１・・・奇数ラインシフトクロック入力端子
９１２・・・奇数ライン画像データ入力端子
９１６・・・画素
９１７・・・ゲイト信号線
９３１・・・偶数ラインスタート信号入力端子
９３２・・・偶数ラインシフトクロック入力端子
９３３・・・偶数ライン画像データ入力端子
９４１・・・ＴＧ制御端子
９４２、９４３・・・インバータ回路
９４４、９４５、９４６・・・信号線
９４７、９４８・・・ＴＧ回路
１００１・・・液晶電気光学装置
１００２・・・ソース側シフトレジスタ
１００３・・・サンプル・ホールド回路
１００４・・・画素
１００５・・・画素マトリックス
１００６・・・ゲイト側シフトレジスタ
１００７・・・ゲイトドライバ
１００８・・・ゲイト信号線
１００９・・・ソース信号線
１０１０・・・ソース側スタート信号線端子
１０１１・・・ソース側シフトクロック入力端子
１０１２・・・画像データ入力端子
１０１３・・・ゲイト側スタート信号線端子
１０１４・・・ゲイト側シフトクロック入力端子
１０１５・・・信号線ドライバ部
１０１６・・・ゲイトドライバ部
１０１７・・・サンプル信号線
Claims (7)
- マトリクス状に配置された複数の画素と、第１の信号線ドライバ回路と、第２の信号線ドライバ回路と、第１のセレクタ回路と、第２のセレクタ回路と、第３のセレクタ回路とを有し、
前記第１のセレクタ回路、前記第２のセレクタ回路及び前記第３のセレクタ回路各々は、第１のトランスミッションゲイトと、第２のトランスミッションゲイトと、選択信号線と、データ信号線とを有し、
前記第１のトランスミッションゲイトと前記第２のトランスミッションゲイトは、前記選択信号線に入力された信号に応じて一方がオンのとき他方がオフとなり、
前記第１のセレクタ回路において、前記データ信号線に入力されたソース側スタート信号は、オンとなった前記第１のトランスミッションゲイトを介して前記第１の信号線ドライバ回路に出力される第１のソース側スタート信号と、オンとなった前記第２のトランスミッションゲイトを介して前記第２の信号線ドライバ回路に出力される第２のソース側スタート信号に分けられ、
前記第２のセレクタ回路において、前記データ信号線に入力されたソース側シフトクロックは、オンとなった前記第１のトランスミッションゲイトを介して前記第１の信号線ドライバ回路に出力される第１のソース側シフトクロックと、オンとなった前記第２のトランスミッションゲイトを介して前記第２の信号線ドライバ回路に出力される第２のソース側シフトクロックに分けられ、
前記第３のセレクタ回路において、前記データ信号線に入力された画像データは、オンとなった前記第１のトランスミッションゲイトを介して前記第１の信号線ドライバ回路に出力される第１の画像データと、オンとなった前記第２のトランスミッションゲイトを介して前記第２の信号線ドライバ回路に出力される第２の画像データに分けられ、
前記第１の信号線ドライバ回路は、前記複数の画素のうち奇数行の画素に前記第１の画像データを出力し、
前記第２の信号線ドライバ回路は、前記複数の画素のうち偶数行の画素に前記第２の画像データを出力することを特徴とする液晶電気光学装置。 - マトリクス状に配置された複数の画素と、第１の信号線ドライバ回路と、第２の信号線ドライバ回路と、第１のセレクタ回路と、第２のセレクタ回路と、第３のセレクタ回路とを有し、
前記第１のセレクタ回路、前記第２のセレクタ回路及び前記第３のセレクタ回路各々は、第１のトランスミッションゲイトと、第２のトランスミッションゲイトと、選択信号線と、データ信号線とを有し、
前記第１のトランスミッションゲイトと前記第２のトランスミッションゲイトは、前記選択信号線に入力された信号に応じて一方がオンのとき他方がオフとなり、
前記第１のセレクタ回路において、前記データ信号線に入力されたソース側スタート信号は、オンとなった前記第１のトランスミッションゲイトを介して前記第１の信号線ドライバ回路に出力される第１のソース側スタート信号と、オンとなった前記第２のトランスミッションゲイトを介して前記第２の信号線ドライバ回路に出力される第２のソース側スタート信号に分けられ、
前記第２のセレクタ回路において、前記データ信号線に入力されたソース側シフトクロックは、オンとなった前記第１のトランスミッションゲイトを介して前記第１の信号線ドライバ回路に出力される第１のソース側シフトクロックと、オンとなった前記第２のトランスミッションゲイトを介して前記第２の信号線ドライバ回路に出力される第２のソース側シフトクロックに分けられ、
前記第３のセレクタ回路において、前記データ信号線に入力された画像データは、オンとなった前記第１のトランスミッションゲイトを介して前記第１の信号線ドライバ回路に出力される第１の画像データと、オンとなった前記第２のトランスミッションゲイトを介して前記第２の信号線ドライバ回路に出力される第２の画像データに分けられ、
前記第１のセレクタ回路、前記第２のセレクタ回路及び前記第３のセレクタ回路において、前記選択信号線には同じ信号が入力され、
前記第１の信号線ドライバ回路は、前記複数の画素のうち奇数行の画素に第１の画像データを出力し、
前記第２の信号線ドライバ回路は、前記複数の画素のうち偶数行の画素に第２の画像データを出力することを特徴とする液晶電気光学装置。 - マトリクス状に配置された複数の画素と、第１の信号線ドライバ回路と、第２の信号線ドライバ回路と、ゲイトドライバと、第１のセレクタ回路と、第２のセレクタ回路と、第３のセレクタ回路とを有し、
前記第１のセレクタ回路、前記第２のセレクタ回路及び前記第３のセレクタ回路各々は、第１のトランスミッションゲイトと、第２のトランスミッションゲイトと、選択信号線と、データ信号線とを有し、
前記ゲイトドライバは、ゲイト側シフトクロックに応じて前記複数の画素のうち奇数行の画素のゲイト信号線または前記複数の画素のうち偶数行の画素のゲイト信号線に信号を出力し、
前記第１のトランスミッションゲイトと前記第２のトランスミッションゲイトは、前記選択信号線に入力された前記ゲイト側シフトクロックに応じて一方がオンのとき他方がオフとなり、
前記第１のセレクタ回路において、前記データ信号線に入力されたソース側スタート信号は、オンとなった前記第１のトランスミッションゲイトを介して前記第１の信号線ドライバ回路に出力される第１のソース側スタート信号と、オンとなった前記第２のトランスミッションゲイトを介して前記第２の信号線ドライバ回路に出力される第２のソース側スタート信号に分けられ、
前記第２のセレクタ回路において、前記データ信号線に入力されたソース側シフトクロックは、オンとなった前記第１のトランスミッションゲイトを介して前記第１の信号線ドライバ回路に出力される第１のソース側シフトクロックと、オンとなった前記第２のトランスミッションゲイトを介して前記第２の信号線ドライバ回路に出力される第２のソース側シフトクロックに分けられ、
前記第３のセレクタ回路において、前記データ信号線に入力された画像データは、オンとなった前記第１のトランスミッションゲイトを介して前記第１の信号線ドライバ回路に出力される第１の画像データと、オンとなった前記第２のトランスミッションゲイトを介して前記第２の信号線ドライバ回路に出力される第２の画像データに分けられ、
前記第１の信号線ドライバ回路は、前記複数の画素のうち奇数行の画素に前記第１の画像データを出力し、
前記第２の信号線ドライバ回路は、前記複数の画素のうち偶数行の画素に前記第２の画像データを出力することを特徴とする液晶電気光学装置。 - 請求項１乃至請求項３のいずれか一項において、
前記第１の画像データと前記第２の画像データとは、それぞれ１フレーム表示期間内において単一極性を有し、且つ互いに極性が異なることを特徴とする液晶電気光学装置。 - 請求項１乃至請求項４のいずれか一項において、
前記複数の画素は、スイッチング素子を有し、前記スイッチング素子は、相補型、Ｐ型またはＮ型の薄膜トランジスタであることを特徴とする液晶電気光学装置。 - 請求項１乃至請求項４のいずれか一項において、
前記複数の画素は、スイッチング素子を有し、前記スイッチング素子は、薄膜ダイオードであることを特徴とする液晶電気光学装置。 - 請求項６において、
前記薄膜ダイオードは、ＭＩＭ型、ＮＩＮ型、ＰＩＰ型、ＰＩＮ型、ＮＩＰ型であることを特徴とする液晶電気光学装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006053360A JP3881004B2 (ja) | 1995-01-26 | 2006-02-28 | 液晶電気光学装置 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011795 | 1995-01-26 | ||
| JP2006053360A JP3881004B2 (ja) | 1995-01-26 | 2006-02-28 | 液晶電気光学装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004188057A Division JP4283172B2 (ja) | 1995-01-26 | 2004-06-25 | 液晶電気光学装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006195483A JP2006195483A (ja) | 2006-07-27 |
| JP3881004B2 true JP3881004B2 (ja) | 2007-02-14 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006053360A Expired - Fee Related JP3881004B2 (ja) | 1995-01-26 | 2006-02-28 | 液晶電気光学装置 |
Country Status (1)
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| JP (1) | JP3881004B2 (ja) |
-
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|---|---|
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Legal Events
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
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