JP3879823B2 - 薄型半導体装置のモールド方法及びそのモールド金型 - Google Patents
薄型半導体装置のモールド方法及びそのモールド金型 Download PDFInfo
- Publication number
- JP3879823B2 JP3879823B2 JP2001358278A JP2001358278A JP3879823B2 JP 3879823 B2 JP3879823 B2 JP 3879823B2 JP 2001358278 A JP2001358278 A JP 2001358278A JP 2001358278 A JP2001358278 A JP 2001358278A JP 3879823 B2 JP3879823 B2 JP 3879823B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- mold
- package
- wiring board
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
Landscapes
- Moulds For Moulding Plastics Or The Like (AREA)
- Injection Moulding Of Plastics Or The Like (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子とその半導体素子が実装された配線基板の一面に樹脂製パッケージが形成された薄型半導体装置のモールド方法及びそのモールド金型にに関するものである。
【０００２】
【従来の技術】
先ず、従来技術の薄型半導体装置について説明する。
【０００３】
図４は従来技術の薄型半導体装置の製造方法を説明するための主製造工程図、図５は従来技術の薄型半導体装置の樹脂パッケージに用いるモールド金型の一部断面図、図６は図５に示したモールド金型を用いてモールドしている状態を示す一部断面図、図７は従来技術の薄型半導体装置をマザー基板に実装する状態を示した断面図、図８は従来技術の他のモールド金型の構造を示した断面図、図９は図８に示したモールド金型を用いてプリント基板に実装されている各種部品をモールドする状態を示した断面図、そして図１０は図８に示したモールド金型でモールドされた従来技術の薄型半導体装置の断面図である。
【０００４】
従来技術の薄型半導体装置のパッケージ（封止）形態の一つとして、配線基板に薄型半導体素子を組み込み、一面から樹脂でパッケージ（封止）したいわゆるＡｍｋｏｒ社などが製品化しているｅｔＣＳＰなどが知られている。
【０００５】
このような薄型半導体装置は、図４に示したような主工程を経て得ることができる。即ち、先ず、図４Ａに示したダイボンド工程で、配線基板１０に薄型半導体素子Ｓを固定する。配線基板１０には薄型半導体素子Ｓを組み込むための空洞部１１が、そしてその周辺に搭載しようとする薄型半導体素子Ｓの電極に対応する回路配線１２などが形成されており、また、薄型配線基板１０の裏面に、予め、粘着層を備えた仮固定テープ２０が貼り付けられている。半導体素子Ｓはその空洞部１１に露出している仮固定テープ２０ヘその粘着層を利用してダイボンドされる。
【０００６】
次に、図４Ｂに示すワイヤボンド工程で、薄型半導体素子Ｓの電極部と配線基板１の回路配線１２とを、例えば、金線などのワイヤーＷを用いて接続する。
【０００７】
そして次に、図４Ｃに示したモールド工程で、金型（不図示）を用いて、前記配線基板１０の表面、薄型半導体素子Ｓ、ワイヤーＷを、それらが存在する側から樹脂Ｒで覆い、パッケージ３０をモールド（成型）する。
【０００８】
そして次に、図４Ｄに示したテープ剥離工程で、モールドされた配線基板１０から仮固定テープ２０を剥離、除去する。
【０００９】
次に、図４Ｅに示した半田ボール形成工程で、回路配線１２と導通し、配線基板１０の裏面に貫通しているバイアホール１３の表面に半田ボール１４を形成する。半田ボール１４はセットのマザー基板（不図示）への実装の信頼性を向上させるための有効な構造であるが、特に小型パッケージに於いては安定した実装平面が確保できることから、ボール付けしない場合もある。
【００１０】
最後に、図４Ｆに示したシングレーション工程で、大判の配線基板から複数の最終的な薄型半導体装置１Ｂを切り出す。これが従来技術の薄型半導体装置１Ｂである。通常、生産性の向上を目的として、１枚の大判の配線基板に複数個の半導体装置１Ｂが形成される形態になっている。このような薄型半導体装置１Ｂの厚みは約３００μｍ或いはそれ以下である。
【００１１】
図４Ｃのモールドは図５に示したようなモールド金型を用いて行われる。
【００１２】
このモールド金型４０は下金型４１と上金型４２とから構成されている。下金型４１は、そのキャビティ面に配線基板１０或いは半導体素子Ｓと仮固定テープ２０とが重ねられた厚みとそれら半導体素子Ｓを覆い、ワイヤーＷが接続されている回路配線１２の一部分がモールドされなければならない部分の配線基板１０の面積に相当する窪みのキャビティ４１１が形成されている。
【００１３】
上金型４２は、そのキャビティ面に、少なくともワイヤーＷの高さより若干高く、そしてワイヤーＷが配線基板１０上の配線回路１２に接続されている部分を含む面積のキャビティ４２１が形成されている。更に、溶融樹脂Ｒを注入するゲート４２２が形成されている。
【００１４】
このような構造のモールド金型４０を用い、図６に示したように、図４Ｂに示した仮固定テープ２０に固定されているワイヤーボンド済み半導体素子Ｓと配線基板１０とを下金型４１のキャビティ４１１内に載置し、この上に上金型４２を被せ、クランプし、その状態でゲート４２２から熱硬化性の溶融樹脂Ｒを注入し、配線基板１０の一面に半導体素子Ｓ、ワイヤーＷを覆い、硬化させると、パッケージ３０が形成され、薄型半導体装置１Ｂが得られる。
【００１５】
このモールド方法は、一般に、トランスファーモールド方式と称され、モールド金型４０を１８０℃前後に加熱した状態で熱硬化性樹脂Ｒを注入し、モールドする方式である。このような配線基板１０の一面に、トランスファーモールド法によって樹脂Ｒからなるパッケージ３０を形成するパッケージング技術においては、モールド時は、配線基板１０、半導体素子Ｓなどが１８０℃前後の高温状態で熱硬化性樹脂Ｒにより固められるため、硬化後、モールド金型４０から取り出されて常温になった時には、図７に示したように、配線基板１０、半導体素子Ｓ（シリコン）、熱硬化性樹脂Ｒ（例えば、工ポキシレジン）のそれぞれの熱膨張係数の違いや熱硬化性樹脂Ｒそのものの硬化収縮により、パッケージ３０を中心に薄型半導体装置１Ｂが反ってしてしまうという問題が生じる。
【００１６】
それ故、このモールド工程で発生した反りは、その後の工程でハンドリングミスを誘発し、生産性の低下にもつながるが、最大の問題は図７に示したように電子機器側のマザー基板５０に実装する際に、薄型半導体装置１Ｂの反りにより、接続不良が多発してしまうという問題である。
【００１７】
パッケージ３０の反り量は被モールド体である半導体素子Ｓが大型化すればするほど、また薄型化すればするほど大きくなる。このような大型化、薄型化された薄型半導体装置１Ｂに顕著に発生する反りは、電子機器のマザー基板５０への実装時に、マザー基板５０の電極端子への接続、信頼性をより著しく低下させる原因となる。
【００１８】
また、前記のような反りは、図１０に示したように、プリント基板６１上にＬＳＩチップ６２、ＩＣチップ６３、チップコンデンサ６４などを実装し、樹脂モールドされたＬＣＣ（リードレスチップキャリヤー）のような半導体装置１Ｃを得る場合にも生じるとされている。このような場合の反りを修正するための技術は、特開平８−２１３４１８に開示されている。図８及び図９に、そのためのモールド金型を再掲した。ただし、これらの図面に付した符号は公報に掲載されている図面に付された符号と異なっていることを予め断っておく。
【００１９】
図８に示したように、このモールド金型７０も、下金型７１と上金型７２とから構成されている。
【００２０】
その下金型７１は、モールドしようとするＬＳＩチップ６２、ＩＣチップ６３、チップコンデンサ６４などの部品が実装されたプリント基板６１部分が載置されるキャビティ７１１を形成する面が突起台座７１２に形成されている構造のものである。
【００２１】
一方の上金型７２は、前記の各種部品に対応したキャビティ面に、前記の各種部品及びプリント基板６１の厚みの約２倍ほどの深さのキャビティ７２１が形成されている構造のものである。上金型７２にはキャビティ７２１に通じるゲート７２２及びゲート７２２へ通じるランナー７２３も形成されている。
【００２２】
このような構造の下金型７１の前記キャビティ７１１の突起台座７１２に、図９に示したように、前記の各種部品が実装されているプリント基板６１部分を載置し、その上から上金型７２１を被せてクランプした後、ランナー７２３及びゲート７２２を通じて溶融された熱硬化性樹脂Ｒをキャビティに注入し、その後、モールド金型７０などが冷却した後、そのモールド金型７０から被モールド物体を取り出すと、図５に示したモールド金型４０を用いてモールドした場合に通常生じる反りとは逆方向にプリント基板６１が台形状に反った半導体装置１Ｃを得ている。
【００２３】
そしてこのようにプリント基板６１が台形状に反った半導体装置１Ｃのパッケージ６５の熱硬化性樹脂Ｒが硬化収縮することによりプリント基板６１が反っても、プリント基板６１が予め逆に反り返った形状となっていることから、前記の硬化収縮による反りによってプリント基板６１がほぼ平坦になるとされている。
【００２４】
【発明が解決しようとする課題】
しかし、図に示した構造から明らかなように、従来技術の半導体装置１Ｃは、
１．各種部品（６２、６３、６４）がプリント基板６１の上に実装されていること
２．各種部品が実装された部分のプリント基板６１のみが反るというよりも台形に変形された構造で成形されていること
３．各種部品の上方を覆うパッケージ６５の厚みが各種部品の高さの２倍に近い厚みであること
４．各種部品の上方を覆うパッケージ６５が断面台形の構造でモールドされていること
などから、従来の熱硬化性樹脂Ｒの硬化収縮による前記プリント基板６１部分の反りを、この公開された発明の技術による反り返し構造で平坦化することは非常に難しい。
【００２５】
従って、本発明はこのような課題を解決しようとするものであって、熱硬化性樹脂でモールドされたパッケージが形成される薄型半導体装置であっても、反り返ろうとする薄型半導体装置を確実に平坦化してモールドできる薄型半導体装置のモールド方法及びそのモールド金型を得ることを目的とするものである。
【００２６】
【課題を解決するための手段】
それ故、本発明の薄型半導体装置のモールド方法では、 半導体素子と該半導体素子を実装しようとする配線基板とがほぼ同一平面を形成するように前記配線基板の厚さ方向に貫通する空洞部内に前記半導体素子が配設され、該半導体素子の電極と前記配線基板の配線回路が接続手段を介して接続された配線基板の一面に樹脂製パッケージが前記半導体素子の一方の面及び前記接続手段を覆うように形成され、しかも前記配線基板の前記樹脂製パッケージが形成された面とは反対側の面に前記配線基板の厚さ方向に貫通するバイヤホールに接続された状態で半田ボールを形成し、該半田ボールによってマザー基板の電極端子との接続を達成するようにした薄型半導体装置のモジュール方法であって、
前記半導体素子と前記配線基板とを前記半導体素子の一方の面及び前記接続手段を覆うように熱硬化性樹脂でモールドしてパッケージを形成する場合に、前記熱硬化性樹脂でモールドされる面とは反対側の面を仮固定テープで金型に固定した状態でモールドし、該モールドした熱硬化性樹脂を硬化させた時に硬化収縮によって生じる前記パッケージの反りを見込んで、前記半導体素子と前記配線基板とを前記反りと同等の逆反りで反り返した状態で樹脂モールドする方法を採って、前記課題を解決している。
【００２７】
また、本発明の薄型半導体装置用モールド金型では、下金型と上金型との間に、半導体素子と該半導体素子を実装しようとする配線基板とがほぼ同一面を形成するように前記配線基板の厚さ方向に貫通する空洞内に前記半導体素子が配設され、該半導体素子の電極と前記配線基板の配線回路が接続手段を介して接続された配線基板の一面に樹脂製パッケージを前記半導体素子の一方の面及び前記接続手段を覆うように形成し、しかも前記配線基板の前記樹脂製パッケージが形成される面とは反対側の面に前記配線基板の厚さ方向に貫通するバイヤホールに接続された状態で半田ボールを形成し、該半田ボールによってマザー基板の電極端子との接続を達成するための薄型半導体装置の前記樹脂製パッケージ成形用モールド金型であって、
前記下金型のキャビティ面が所定の曲率で凸型湾曲面に形成されており、
前記上金型のキャビティ面が前記所定の深さで前記凸型湾曲面の全面に対向し、そして前記凸型湾曲面の曲率と同一の曲率で凹型湾曲面に形成され、
前記下金型の凸型湾曲面に前記配線基板及び前記半導体素子の前記熱硬化性樹脂でモールドされる面とは反対側の面が仮固定テープで固定されるようになっている構造を採って前記課題を解決している。
【００２８】
このモールド金型の場合の前記凸型湾曲面及び凹型湾曲面の曲率は、前記半導体素子と前記配線基板とを樹脂でモールドしてパッケージを形成する場合に、そのモールドした樹脂を硬化させた時に硬化収縮によって生じる前記パッケージの反りと同等の逆反りでモールドできる曲率であることが望ましい。
【００２９】
従って、本発明の薄型半導体装置のモールド方法によれば、少なくとも半導体素子がモールドされているパッケージを均一な厚さでモールドでき、そのモールド後、常温に戻ったときに、パッケージの反りを容易に逆に反り返すことができ、そのパッケージを、そしてその中にモールドされている半導体素子をほぼ平坦に維持させることができる。
【００３０】
また、本発明の薄型半導体装置用モールド金型によれば、少なくとも半導体素子部分を覆うパッケージを薄い均一な厚さでモールドすることができ、しかも、そのモールド後、常温に戻ったときに、そのパッケージの反りを容易に逆に反り返えすことができる曲率でモールドすることができる。
【００３１】
【発明の実施の形態】
以下、図１乃至図３を用いて、本発明の一実施形態の薄型半導体装置のモールド方法及びそのモールド金型を説明する。
【００３２】
図１は本発明の一実施形態の薄型半導体装置用モールド金型の構造を示した一部断面図、図２は図１に示したモールド金型を用いて薄型半導体装置をモールドしている状態を示したそのモールド金型と薄型半導体装置との一部断面図、そして図３は図１のモールド金型を用いてモールドされた薄型半導体装置をマザー基板に実装する状態を示す薄型半導体装置とマザー基板との断面図である。
【００３３】
先ず初めに、図１を用いて本発明の一実施形態の薄型半導体装置用モールド金型の構造及び構成を説明する。
【００３４】
符号８０は本発明の一実施形態の薄型半導体装置用モールド金型を指す。このモールド金型８０は下金型８１と上金型８２とから構成されている。
【００３５】
下金型８１は、そのキャビティ８１１が所定の曲率で凸型湾曲面８１２に形成されており、上金型８２は、そのキャビティ８２１が所定の深さで前記凸型湾曲面８１１の全面に対向し、そしてその凸型湾曲面８１１の曲率と同一の曲率で凹型湾曲面８２２に形成された構造のものである。また、上金型８２にはキャビティ８２１に通じるゲート８２３とこのゲート８２３に通じるランナー８２４も形成されている。
【００３６】
この下金型８１の凸型湾曲面８１２及び凹型湾曲面８２２の曲率は、モールドしようとする半導体素子Ｓと配線基板１０とを樹脂Ｒでモールドしてパッケージ３０を形成する場合に、そのモールドした樹脂Ｒを硬化させた時に硬化収縮によって生じるパッケージ３０の反りと同等の逆反りでモールドできる曲率とする。
【００３７】
本発明の薄型半導体装置のモールド方法はこのようなモールド金型８０を用いて行う。即ち、図２に示したように、モールド金型８０の下金型８１の凸型湾曲面８１２に、図４Ｂに示した半導体素子Ｓとその半導体素子Ｓを実装しようとする配線基板１０とがほぼ同一面を形成するように配設され、仮固定テープ２０で固定され、ワイヤーボンドされたそれら半導体素子Ｓと配線基板１０とを載置し、その上から上金型８２を、その凹型湾曲面８２２が凸型湾曲面８１２に一致して対向するように載せ、両金型をクランプする。
【００３８】
次に、図２に示したように、下金型８１と上金型８２とをクランプした後、ランナー８２４からゲート８２３を通じてキャビティ内に熱硬化性の溶融樹脂Ｒを注入する。その溶融樹脂Ｒが配線基板１０、半導体素子Ｓの一面及びワイヤーＷを覆う。
【００３９】
その溶融樹脂Ｒを硬化させると、樹脂製パッケージ３０Ａは少なくともワイヤーボンドされている範囲内のモールド部分がそのワイヤーＷの膨らみ部分を覆う薄い厚さで均一に成形され、極めて薄いパッケージ３０の半製品の薄型半導体装置が得られる。
【００４０】
しかもそのパッケージ３０Ａは、前記凸型湾曲面８１２及び前記凹型湾曲面８２２が前記熱硬化性樹脂を硬化させた時に硬化収縮によって通常生じるパッケージ３０の反りを予め見込んで、モールドされたパッケージ３０（或いは、半導体素子Ｓと配線基板１０）を前記反りと同等の逆反りで反り返した状態でモールドされていることから、クランプが解かれた下金型８１と上金型８２とから取り出した前記逆反り状態の半製品の薄型半導体装置は、そのパッケージ３０の温度が常温に戻った後は、ほぼ平坦になる。
【００４１】
その後、図４Ｄの仮固定テープ剥離工程、図４Ｅの半田ボール形成工程、図Ｆのシングレーション工程などの加工工程を経て、図３に示したように、目的とする良好な平坦性のある薄型半導体装置１Ａを得ることができる。
【００４２】
従って、図３に示したように、この薄型半導体装置１Ａを電子機器側のマザー基板５０へ実装する時に、接続不良の少ない安定した実装が可能となる。
【００４３】
【発明の効果】
以上説明したように、本発明によれば、パッケージが極めて薄い厚さであるにも係わら、そして反りのない平坦な薄型半導体装置を得ることができる。
【００４４】
従って、生産工程においては良好なハンドリングができ、高い生産性を維持することができる。また、この薄型半導体装置は平坦であることから電子機器側のマザー基板へ高い信頼性をもって実装することができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態の薄型半導体装置用モールド金型の構造を示した一部断面図である。
【図２】 図１に示したモールド金型を用いて薄型半導体装置をモールドしている状態を示したそのモールド金型と薄型半導体装置との一部断面図である。
【図３】 図１のモールド金型を用いてモールドされた薄型半導体装置をマザー基板に実装する状態を示す薄型半導体装置とマザー基板との断面図である。
【図４】 従来技術の薄型半導体装置の製造方法を説明するための主製造工程図である。
【図５】 従来技術の薄型半導体装置の樹脂パッケージに用いるモールド金型の一部断面図である。
【図６】 図５に示したモールド金型を用いてモールドしている状態を示す一部断面図である。
【図７】 従来技術の薄型半導体装置をマザー基板に実装する状態を示した断面図である。
【図８】 従来技術の他のモールド金型の構造を示した断面図である。
【図９】 図８に示したモールド金型を用いてプリント基板に実装されている各種部品をモールドする状態を示した断面図である。
【図１０】 図８に示したモールド金型でモールドされた従来技術の薄型半導体装置の断面図である。
【符号の説明】
１０…配線基板、１１…空洞部、１２…回路配線、１３…バイアホール、１４…半田ボール、２０…仮固定テープ、５０…マザー基板、８０…本発明のモールド金型、８１…下金型、８１１…キャビティ、８１２…凸型湾曲面、８２…上金型、８２１…キャビティ、８２２…凹型湾曲面、８２３…ゲート、８２４…ランナー、Ｓ…半導体素子、Ｗ…ワイヤー、Ｒ…（溶融）樹脂
【発明の属する技術分野】
本発明は、半導体素子とその半導体素子が実装された配線基板の一面に樹脂製パッケージが形成された薄型半導体装置のモールド方法及びそのモールド金型にに関するものである。
【０００２】
【従来の技術】
先ず、従来技術の薄型半導体装置について説明する。
【０００３】
図４は従来技術の薄型半導体装置の製造方法を説明するための主製造工程図、図５は従来技術の薄型半導体装置の樹脂パッケージに用いるモールド金型の一部断面図、図６は図５に示したモールド金型を用いてモールドしている状態を示す一部断面図、図７は従来技術の薄型半導体装置をマザー基板に実装する状態を示した断面図、図８は従来技術の他のモールド金型の構造を示した断面図、図９は図８に示したモールド金型を用いてプリント基板に実装されている各種部品をモールドする状態を示した断面図、そして図１０は図８に示したモールド金型でモールドされた従来技術の薄型半導体装置の断面図である。
【０００４】
従来技術の薄型半導体装置のパッケージ（封止）形態の一つとして、配線基板に薄型半導体素子を組み込み、一面から樹脂でパッケージ（封止）したいわゆるＡｍｋｏｒ社などが製品化しているｅｔＣＳＰなどが知られている。
【０００５】
このような薄型半導体装置は、図４に示したような主工程を経て得ることができる。即ち、先ず、図４Ａに示したダイボンド工程で、配線基板１０に薄型半導体素子Ｓを固定する。配線基板１０には薄型半導体素子Ｓを組み込むための空洞部１１が、そしてその周辺に搭載しようとする薄型半導体素子Ｓの電極に対応する回路配線１２などが形成されており、また、薄型配線基板１０の裏面に、予め、粘着層を備えた仮固定テープ２０が貼り付けられている。半導体素子Ｓはその空洞部１１に露出している仮固定テープ２０ヘその粘着層を利用してダイボンドされる。
【０００６】
次に、図４Ｂに示すワイヤボンド工程で、薄型半導体素子Ｓの電極部と配線基板１の回路配線１２とを、例えば、金線などのワイヤーＷを用いて接続する。
【０００７】
そして次に、図４Ｃに示したモールド工程で、金型（不図示）を用いて、前記配線基板１０の表面、薄型半導体素子Ｓ、ワイヤーＷを、それらが存在する側から樹脂Ｒで覆い、パッケージ３０をモールド（成型）する。
【０００８】
そして次に、図４Ｄに示したテープ剥離工程で、モールドされた配線基板１０から仮固定テープ２０を剥離、除去する。
【０００９】
次に、図４Ｅに示した半田ボール形成工程で、回路配線１２と導通し、配線基板１０の裏面に貫通しているバイアホール１３の表面に半田ボール１４を形成する。半田ボール１４はセットのマザー基板（不図示）への実装の信頼性を向上させるための有効な構造であるが、特に小型パッケージに於いては安定した実装平面が確保できることから、ボール付けしない場合もある。
【００１０】
最後に、図４Ｆに示したシングレーション工程で、大判の配線基板から複数の最終的な薄型半導体装置１Ｂを切り出す。これが従来技術の薄型半導体装置１Ｂである。通常、生産性の向上を目的として、１枚の大判の配線基板に複数個の半導体装置１Ｂが形成される形態になっている。このような薄型半導体装置１Ｂの厚みは約３００μｍ或いはそれ以下である。
【００１１】
図４Ｃのモールドは図５に示したようなモールド金型を用いて行われる。
【００１２】
このモールド金型４０は下金型４１と上金型４２とから構成されている。下金型４１は、そのキャビティ面に配線基板１０或いは半導体素子Ｓと仮固定テープ２０とが重ねられた厚みとそれら半導体素子Ｓを覆い、ワイヤーＷが接続されている回路配線１２の一部分がモールドされなければならない部分の配線基板１０の面積に相当する窪みのキャビティ４１１が形成されている。
【００１３】
上金型４２は、そのキャビティ面に、少なくともワイヤーＷの高さより若干高く、そしてワイヤーＷが配線基板１０上の配線回路１２に接続されている部分を含む面積のキャビティ４２１が形成されている。更に、溶融樹脂Ｒを注入するゲート４２２が形成されている。
【００１４】
このような構造のモールド金型４０を用い、図６に示したように、図４Ｂに示した仮固定テープ２０に固定されているワイヤーボンド済み半導体素子Ｓと配線基板１０とを下金型４１のキャビティ４１１内に載置し、この上に上金型４２を被せ、クランプし、その状態でゲート４２２から熱硬化性の溶融樹脂Ｒを注入し、配線基板１０の一面に半導体素子Ｓ、ワイヤーＷを覆い、硬化させると、パッケージ３０が形成され、薄型半導体装置１Ｂが得られる。
【００１５】
このモールド方法は、一般に、トランスファーモールド方式と称され、モールド金型４０を１８０℃前後に加熱した状態で熱硬化性樹脂Ｒを注入し、モールドする方式である。このような配線基板１０の一面に、トランスファーモールド法によって樹脂Ｒからなるパッケージ３０を形成するパッケージング技術においては、モールド時は、配線基板１０、半導体素子Ｓなどが１８０℃前後の高温状態で熱硬化性樹脂Ｒにより固められるため、硬化後、モールド金型４０から取り出されて常温になった時には、図７に示したように、配線基板１０、半導体素子Ｓ（シリコン）、熱硬化性樹脂Ｒ（例えば、工ポキシレジン）のそれぞれの熱膨張係数の違いや熱硬化性樹脂Ｒそのものの硬化収縮により、パッケージ３０を中心に薄型半導体装置１Ｂが反ってしてしまうという問題が生じる。
【００１６】
それ故、このモールド工程で発生した反りは、その後の工程でハンドリングミスを誘発し、生産性の低下にもつながるが、最大の問題は図７に示したように電子機器側のマザー基板５０に実装する際に、薄型半導体装置１Ｂの反りにより、接続不良が多発してしまうという問題である。
【００１７】
パッケージ３０の反り量は被モールド体である半導体素子Ｓが大型化すればするほど、また薄型化すればするほど大きくなる。このような大型化、薄型化された薄型半導体装置１Ｂに顕著に発生する反りは、電子機器のマザー基板５０への実装時に、マザー基板５０の電極端子への接続、信頼性をより著しく低下させる原因となる。
【００１８】
また、前記のような反りは、図１０に示したように、プリント基板６１上にＬＳＩチップ６２、ＩＣチップ６３、チップコンデンサ６４などを実装し、樹脂モールドされたＬＣＣ（リードレスチップキャリヤー）のような半導体装置１Ｃを得る場合にも生じるとされている。このような場合の反りを修正するための技術は、特開平８−２１３４１８に開示されている。図８及び図９に、そのためのモールド金型を再掲した。ただし、これらの図面に付した符号は公報に掲載されている図面に付された符号と異なっていることを予め断っておく。
【００１９】
図８に示したように、このモールド金型７０も、下金型７１と上金型７２とから構成されている。
【００２０】
その下金型７１は、モールドしようとするＬＳＩチップ６２、ＩＣチップ６３、チップコンデンサ６４などの部品が実装されたプリント基板６１部分が載置されるキャビティ７１１を形成する面が突起台座７１２に形成されている構造のものである。
【００２１】
一方の上金型７２は、前記の各種部品に対応したキャビティ面に、前記の各種部品及びプリント基板６１の厚みの約２倍ほどの深さのキャビティ７２１が形成されている構造のものである。上金型７２にはキャビティ７２１に通じるゲート７２２及びゲート７２２へ通じるランナー７２３も形成されている。
【００２２】
このような構造の下金型７１の前記キャビティ７１１の突起台座７１２に、図９に示したように、前記の各種部品が実装されているプリント基板６１部分を載置し、その上から上金型７２１を被せてクランプした後、ランナー７２３及びゲート７２２を通じて溶融された熱硬化性樹脂Ｒをキャビティに注入し、その後、モールド金型７０などが冷却した後、そのモールド金型７０から被モールド物体を取り出すと、図５に示したモールド金型４０を用いてモールドした場合に通常生じる反りとは逆方向にプリント基板６１が台形状に反った半導体装置１Ｃを得ている。
【００２３】
そしてこのようにプリント基板６１が台形状に反った半導体装置１Ｃのパッケージ６５の熱硬化性樹脂Ｒが硬化収縮することによりプリント基板６１が反っても、プリント基板６１が予め逆に反り返った形状となっていることから、前記の硬化収縮による反りによってプリント基板６１がほぼ平坦になるとされている。
【００２４】
【発明が解決しようとする課題】
しかし、図に示した構造から明らかなように、従来技術の半導体装置１Ｃは、
１．各種部品（６２、６３、６４）がプリント基板６１の上に実装されていること
２．各種部品が実装された部分のプリント基板６１のみが反るというよりも台形に変形された構造で成形されていること
３．各種部品の上方を覆うパッケージ６５の厚みが各種部品の高さの２倍に近い厚みであること
４．各種部品の上方を覆うパッケージ６５が断面台形の構造でモールドされていること
などから、従来の熱硬化性樹脂Ｒの硬化収縮による前記プリント基板６１部分の反りを、この公開された発明の技術による反り返し構造で平坦化することは非常に難しい。
【００２５】
従って、本発明はこのような課題を解決しようとするものであって、熱硬化性樹脂でモールドされたパッケージが形成される薄型半導体装置であっても、反り返ろうとする薄型半導体装置を確実に平坦化してモールドできる薄型半導体装置のモールド方法及びそのモールド金型を得ることを目的とするものである。
【００２６】
【課題を解決するための手段】
それ故、本発明の薄型半導体装置のモールド方法では、 半導体素子と該半導体素子を実装しようとする配線基板とがほぼ同一平面を形成するように前記配線基板の厚さ方向に貫通する空洞部内に前記半導体素子が配設され、該半導体素子の電極と前記配線基板の配線回路が接続手段を介して接続された配線基板の一面に樹脂製パッケージが前記半導体素子の一方の面及び前記接続手段を覆うように形成され、しかも前記配線基板の前記樹脂製パッケージが形成された面とは反対側の面に前記配線基板の厚さ方向に貫通するバイヤホールに接続された状態で半田ボールを形成し、該半田ボールによってマザー基板の電極端子との接続を達成するようにした薄型半導体装置のモジュール方法であって、
前記半導体素子と前記配線基板とを前記半導体素子の一方の面及び前記接続手段を覆うように熱硬化性樹脂でモールドしてパッケージを形成する場合に、前記熱硬化性樹脂でモールドされる面とは反対側の面を仮固定テープで金型に固定した状態でモールドし、該モールドした熱硬化性樹脂を硬化させた時に硬化収縮によって生じる前記パッケージの反りを見込んで、前記半導体素子と前記配線基板とを前記反りと同等の逆反りで反り返した状態で樹脂モールドする方法を採って、前記課題を解決している。
【００２７】
また、本発明の薄型半導体装置用モールド金型では、下金型と上金型との間に、半導体素子と該半導体素子を実装しようとする配線基板とがほぼ同一面を形成するように前記配線基板の厚さ方向に貫通する空洞内に前記半導体素子が配設され、該半導体素子の電極と前記配線基板の配線回路が接続手段を介して接続された配線基板の一面に樹脂製パッケージを前記半導体素子の一方の面及び前記接続手段を覆うように形成し、しかも前記配線基板の前記樹脂製パッケージが形成される面とは反対側の面に前記配線基板の厚さ方向に貫通するバイヤホールに接続された状態で半田ボールを形成し、該半田ボールによってマザー基板の電極端子との接続を達成するための薄型半導体装置の前記樹脂製パッケージ成形用モールド金型であって、
前記下金型のキャビティ面が所定の曲率で凸型湾曲面に形成されており、
前記上金型のキャビティ面が前記所定の深さで前記凸型湾曲面の全面に対向し、そして前記凸型湾曲面の曲率と同一の曲率で凹型湾曲面に形成され、
前記下金型の凸型湾曲面に前記配線基板及び前記半導体素子の前記熱硬化性樹脂でモールドされる面とは反対側の面が仮固定テープで固定されるようになっている構造を採って前記課題を解決している。
【００２８】
このモールド金型の場合の前記凸型湾曲面及び凹型湾曲面の曲率は、前記半導体素子と前記配線基板とを樹脂でモールドしてパッケージを形成する場合に、そのモールドした樹脂を硬化させた時に硬化収縮によって生じる前記パッケージの反りと同等の逆反りでモールドできる曲率であることが望ましい。
【００２９】
従って、本発明の薄型半導体装置のモールド方法によれば、少なくとも半導体素子がモールドされているパッケージを均一な厚さでモールドでき、そのモールド後、常温に戻ったときに、パッケージの反りを容易に逆に反り返すことができ、そのパッケージを、そしてその中にモールドされている半導体素子をほぼ平坦に維持させることができる。
【００３０】
また、本発明の薄型半導体装置用モールド金型によれば、少なくとも半導体素子部分を覆うパッケージを薄い均一な厚さでモールドすることができ、しかも、そのモールド後、常温に戻ったときに、そのパッケージの反りを容易に逆に反り返えすことができる曲率でモールドすることができる。
【００３１】
【発明の実施の形態】
以下、図１乃至図３を用いて、本発明の一実施形態の薄型半導体装置のモールド方法及びそのモールド金型を説明する。
【００３２】
図１は本発明の一実施形態の薄型半導体装置用モールド金型の構造を示した一部断面図、図２は図１に示したモールド金型を用いて薄型半導体装置をモールドしている状態を示したそのモールド金型と薄型半導体装置との一部断面図、そして図３は図１のモールド金型を用いてモールドされた薄型半導体装置をマザー基板に実装する状態を示す薄型半導体装置とマザー基板との断面図である。
【００３３】
先ず初めに、図１を用いて本発明の一実施形態の薄型半導体装置用モールド金型の構造及び構成を説明する。
【００３４】
符号８０は本発明の一実施形態の薄型半導体装置用モールド金型を指す。このモールド金型８０は下金型８１と上金型８２とから構成されている。
【００３５】
下金型８１は、そのキャビティ８１１が所定の曲率で凸型湾曲面８１２に形成されており、上金型８２は、そのキャビティ８２１が所定の深さで前記凸型湾曲面８１１の全面に対向し、そしてその凸型湾曲面８１１の曲率と同一の曲率で凹型湾曲面８２２に形成された構造のものである。また、上金型８２にはキャビティ８２１に通じるゲート８２３とこのゲート８２３に通じるランナー８２４も形成されている。
【００３６】
この下金型８１の凸型湾曲面８１２及び凹型湾曲面８２２の曲率は、モールドしようとする半導体素子Ｓと配線基板１０とを樹脂Ｒでモールドしてパッケージ３０を形成する場合に、そのモールドした樹脂Ｒを硬化させた時に硬化収縮によって生じるパッケージ３０の反りと同等の逆反りでモールドできる曲率とする。
【００３７】
本発明の薄型半導体装置のモールド方法はこのようなモールド金型８０を用いて行う。即ち、図２に示したように、モールド金型８０の下金型８１の凸型湾曲面８１２に、図４Ｂに示した半導体素子Ｓとその半導体素子Ｓを実装しようとする配線基板１０とがほぼ同一面を形成するように配設され、仮固定テープ２０で固定され、ワイヤーボンドされたそれら半導体素子Ｓと配線基板１０とを載置し、その上から上金型８２を、その凹型湾曲面８２２が凸型湾曲面８１２に一致して対向するように載せ、両金型をクランプする。
【００３８】
次に、図２に示したように、下金型８１と上金型８２とをクランプした後、ランナー８２４からゲート８２３を通じてキャビティ内に熱硬化性の溶融樹脂Ｒを注入する。その溶融樹脂Ｒが配線基板１０、半導体素子Ｓの一面及びワイヤーＷを覆う。
【００３９】
その溶融樹脂Ｒを硬化させると、樹脂製パッケージ３０Ａは少なくともワイヤーボンドされている範囲内のモールド部分がそのワイヤーＷの膨らみ部分を覆う薄い厚さで均一に成形され、極めて薄いパッケージ３０の半製品の薄型半導体装置が得られる。
【００４０】
しかもそのパッケージ３０Ａは、前記凸型湾曲面８１２及び前記凹型湾曲面８２２が前記熱硬化性樹脂を硬化させた時に硬化収縮によって通常生じるパッケージ３０の反りを予め見込んで、モールドされたパッケージ３０（或いは、半導体素子Ｓと配線基板１０）を前記反りと同等の逆反りで反り返した状態でモールドされていることから、クランプが解かれた下金型８１と上金型８２とから取り出した前記逆反り状態の半製品の薄型半導体装置は、そのパッケージ３０の温度が常温に戻った後は、ほぼ平坦になる。
【００４１】
その後、図４Ｄの仮固定テープ剥離工程、図４Ｅの半田ボール形成工程、図Ｆのシングレーション工程などの加工工程を経て、図３に示したように、目的とする良好な平坦性のある薄型半導体装置１Ａを得ることができる。
【００４２】
従って、図３に示したように、この薄型半導体装置１Ａを電子機器側のマザー基板５０へ実装する時に、接続不良の少ない安定した実装が可能となる。
【００４３】
【発明の効果】
以上説明したように、本発明によれば、パッケージが極めて薄い厚さであるにも係わら、そして反りのない平坦な薄型半導体装置を得ることができる。
【００４４】
従って、生産工程においては良好なハンドリングができ、高い生産性を維持することができる。また、この薄型半導体装置は平坦であることから電子機器側のマザー基板へ高い信頼性をもって実装することができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態の薄型半導体装置用モールド金型の構造を示した一部断面図である。
【図２】 図１に示したモールド金型を用いて薄型半導体装置をモールドしている状態を示したそのモールド金型と薄型半導体装置との一部断面図である。
【図３】 図１のモールド金型を用いてモールドされた薄型半導体装置をマザー基板に実装する状態を示す薄型半導体装置とマザー基板との断面図である。
【図４】 従来技術の薄型半導体装置の製造方法を説明するための主製造工程図である。
【図５】 従来技術の薄型半導体装置の樹脂パッケージに用いるモールド金型の一部断面図である。
【図６】 図５に示したモールド金型を用いてモールドしている状態を示す一部断面図である。
【図７】 従来技術の薄型半導体装置をマザー基板に実装する状態を示した断面図である。
【図８】 従来技術の他のモールド金型の構造を示した断面図である。
【図９】 図８に示したモールド金型を用いてプリント基板に実装されている各種部品をモールドする状態を示した断面図である。
【図１０】 図８に示したモールド金型でモールドされた従来技術の薄型半導体装置の断面図である。
【符号の説明】
１０…配線基板、１１…空洞部、１２…回路配線、１３…バイアホール、１４…半田ボール、２０…仮固定テープ、５０…マザー基板、８０…本発明のモールド金型、８１…下金型、８１１…キャビティ、８１２…凸型湾曲面、８２…上金型、８２１…キャビティ、８２２…凹型湾曲面、８２３…ゲート、８２４…ランナー、Ｓ…半導体素子、Ｗ…ワイヤー、Ｒ…（溶融）樹脂
Claims (3)
- 半導体素子と該半導体素子を実装しようとする配線基板とがほぼ同一平面を形成するように前記配線基板の厚さ方向に貫通する空洞部内に前記半導体素子が配設され、該半導体素子の電極と前記配線基板の配線回路が接続手段を介して接続された配線基板の一面に樹脂製パッケージが前記半導体素子の一方の面及び前記接続手段を覆うように形成され、しかも前記配線基板の前記樹脂製パッケージが形成された面とは反対側の面に前記配線基板の厚さ方向に貫通するバイヤホールに接続された状態で半田ボールを形成し、該半田ボールによってマザー基板の電極端子との接続を達成するようにした薄型半導体装置のモジュール方法であって、
前記半導体素子と前記配線基板とを前記半導体素子の一方の面及び前記接続手段を覆うように熱硬化性樹脂でモールドしてパッケージを形成する場合に、前記熱硬化性樹脂でモールドされる面とは反対側の面を仮固定テープで金型に固定した状態でモールドし、該モールドした熱硬化性樹脂を硬化させた時に硬化収縮によって生じる前記パッケージの反りを見込んで、前記半導体素子と前記配線基板とを前記反りと同等の逆反りで反り返した状態で樹脂モールドすることを特徴とする薄型半導体装置のモールド方法。 - 下金型と上金型との間に、半導体素子と該半導体素子を実装しようとする配線基板とがほぼ同一面を形成するように前記配線基板の厚さ方向に貫通する空洞内に前記半導体素子が配設され、該半導体素子の電極と前記配線基板の配線回路が接続手段を介して接続された配線基板の一面に樹脂製パッケージを前記半導体素子の一方の面及び前記接続手段を覆うように形成し、しかも前記配線基板の前記樹脂製パッケージが形成される面とは反対側の面に前記配線基板の厚さ方向に貫通するバイヤホールに接続された状態で半田ボールを形成し、該半田ボールによってマザー基板の電極端子との接続を達成するための薄型半導体装置の前記樹脂製パッケージ成形用モールド金型であって、
前記下金型のキャビティ面が所定の曲率で凸型湾曲面に形成されており、
前記上金型のキャビティ面が前記所定の深さで前記凸型湾曲面の全面に対向し、そして前記凸型湾曲面の曲率と同一の曲率で凹型湾曲面に形成され、
前記下金型の凸型湾曲面に前記配線基板及び前記半導体素子の前記熱硬化性樹脂でモールドされる面とは反対側の面が仮固定テープで固定されるようになっていることを特徴とする薄型半導体装置用モールド金型。 - 前記凸型湾曲面及び凹型湾曲面の曲率は、前記半導体素子と前記配線基板とを熱硬化性樹脂でモールドしてパッケージを形成する場合に、該モールドした熱硬化性樹脂を硬化させた時に硬化収縮によって生じる前記パッケージの反りと同等の逆反りでモールドできる曲率であることを特徴とする請求項２に記載の薄型半導体装置用モールド金型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358278A JP3879823B2 (ja) | 2001-11-22 | 2001-11-22 | 薄型半導体装置のモールド方法及びそのモールド金型 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358278A JP3879823B2 (ja) | 2001-11-22 | 2001-11-22 | 薄型半導体装置のモールド方法及びそのモールド金型 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003158143A JP2003158143A (ja) | 2003-05-30 |
| JP3879823B2 true JP3879823B2 (ja) | 2007-02-14 |
Family
ID=19169480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001358278A Expired - Fee Related JP3879823B2 (ja) | 2001-11-22 | 2001-11-22 | 薄型半導体装置のモールド方法及びそのモールド金型 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3879823B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101540070B1 (ko) * | 2014-10-27 | 2015-07-29 | 삼성전자주식회사 | 패키지 기판 및 반도체 패키지의 제조방법 |
| US9349684B2 (en) | 2014-08-28 | 2016-05-24 | Samsung Electronics Co., Ltd. | Semiconductor package and electronic apparatus including the same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4794354B2 (ja) * | 2006-05-23 | 2011-10-19 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP2008155579A (ja) * | 2006-12-26 | 2008-07-10 | Bridgestone Flowtech Corp | 射出成形方法および射出成形用金型 |
| JP5774385B2 (ja) * | 2011-06-22 | 2015-09-09 | トヨタ紡織株式会社 | 車両用内装材の製造方法 |
| KR102087318B1 (ko) * | 2019-03-29 | 2020-04-23 | 박오희 | 반도체 패키지의 몰딩성형 방법 및 그 장치 |
| CN113365812B (zh) | 2019-03-29 | 2023-03-21 | 东丽株式会社 | 纤维增强塑料成型体 |
| JP7313259B2 (ja) * | 2019-10-30 | 2023-07-24 | 株式会社ディスコ | 樹脂基板の加工方法 |
| US11951728B2 (en) | 2020-03-31 | 2024-04-09 | Toray Industries, Inc. | Fiber-reinforced plastic molded body |
| CN113799316A (zh) * | 2020-06-17 | 2021-12-17 | 五行科技股份有限公司 | 复合板材的制造方法 |
-
2001
- 2001-11-22 JP JP2001358278A patent/JP3879823B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9349684B2 (en) | 2014-08-28 | 2016-05-24 | Samsung Electronics Co., Ltd. | Semiconductor package and electronic apparatus including the same |
| KR101540070B1 (ko) * | 2014-10-27 | 2015-07-29 | 삼성전자주식회사 | 패키지 기판 및 반도체 패키지의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003158143A (ja) | 2003-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7015593B2 (en) | Semiconductor device having contact prevention spacer | |
| EP1335428B1 (en) | Resin-moulded semiconductor device and method for manufacturing the same | |
| US8304883B2 (en) | Semiconductor device having multiple semiconductor elements | |
| KR100551641B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| US7521290B2 (en) | Method of manufacturing circuit device | |
| US20060172464A1 (en) | Method of embedding semiconductor element in carrier and embedded structure thereof | |
| JP3581814B2 (ja) | 樹脂封止方法及び樹脂封止装置 | |
| JP3879823B2 (ja) | 薄型半導体装置のモールド方法及びそのモールド金型 | |
| US20090315192A1 (en) | Method of manufacturing semiconductor device and semiconductor device | |
| KR19990068199A (ko) | 프레임 형상의 몰드부를 갖는 반도체 장치용 패키지 및 그 제조 방법 | |
| US7781259B2 (en) | Method of manufacturing a semiconductor using a rigid substrate | |
| JP4001608B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US7122407B2 (en) | Method for fabricating window ball grid array semiconductor package | |
| US8198141B2 (en) | Intermediate structure of semiconductor device and method of manufacturing the same | |
| JP2001024001A (ja) | 樹脂封止型半導体装置の製造方法及びリードフレーム | |
| JP2002093982A (ja) | 半導体装置及びその製造方法 | |
| JP4010860B2 (ja) | 混成集積回路装置およびその製造方法 | |
| JP3141634B2 (ja) | 半導体装置の製造方法及び樹脂封止用金型 | |
| US6710434B1 (en) | Window-type semiconductor package and fabrication method thereof | |
| JPH0936155A (ja) | 半導体装置の製造方法 | |
| JP3398580B2 (ja) | 半導体装置の製造方法及び基板フレーム | |
| JP2503360Y2 (ja) | 樹脂封止型半導体集積回路装置 | |
| JP4823161B2 (ja) | 半導体装置 | |
| JP3964438B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| CN101118861A (zh) | 晶片封装结构及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041015 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060706 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060712 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060911 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061018 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061031 |
|
| LAPS | Cancellation because of no payment of annual fees |