JP3876250B2 - 表面実装型半導体電子部品および製造方法 - Google Patents

表面実装型半導体電子部品および製造方法 Download PDF

Info

Publication number
JP3876250B2
JP3876250B2 JP2003404753A JP2003404753A JP3876250B2 JP 3876250 B2 JP3876250 B2 JP 3876250B2 JP 2003404753 A JP2003404753 A JP 2003404753A JP 2003404753 A JP2003404753 A JP 2003404753A JP 3876250 B2 JP3876250 B2 JP 3876250B2
Authority
JP
Japan
Prior art keywords
hole
sided
double
bare chip
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003404753A
Other languages
English (en)
Other versions
JP2005039177A (ja
Inventor
弘三 田中
中島  宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Stanley Electric Co Ltd
Original Assignee
Stanley Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stanley Electric Co Ltd filed Critical Stanley Electric Co Ltd
Priority to JP2003404753A priority Critical patent/JP3876250B2/ja
Publication of JP2005039177A publication Critical patent/JP2005039177A/ja
Application granted granted Critical
Publication of JP3876250B2 publication Critical patent/JP3876250B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Led Device Packages (AREA)
  • Light Receiving Elements (AREA)

Description

本発明は、表面実装型半導体電子部品の製造方法に関し、詳しくは、半導体ベアチップが配置されたプリント基板をセットした成形金型内に流動性樹脂を圧入して半導体ベアチップを樹脂封止する工程を有する表面実装型半導体電子部品の製造方法に関する。
近年の電子機器の小型・軽量化に伴い、電子部品においても小型化、表面実装化への取組みが強力に推進されている。表面実装型の小型電子部品の一例として発光ダイオード(LED)が挙げられるが、表面実装型の発光ダイオード(以降、チップタイプLEDと言う)の製造方法は、絶縁基板の両面に導体パターンが配設されたプリント基板の一方の導体パターン上に導電性接着剤を介して縦および横に一定の間隔で多数のLEDベアチップを配置し、LEDベアチップをプリント基板に固定すると同時にLEDベアチップの下部電極と導体パターンとを電気的に接続する。また、LEDベアチップの上部電極は、LEDベアチップが配置された導体パターンとは分離された導体パターンにワイヤを介して接続され、電気的な導通が図られている。なお、プリント基板を作製するに当たっては、LEDベアチップが配置される導体パターンおよびワイヤが接続される導体パターンは、内周面にメッキ等によって金属導電膜が施されたスルーホールを介して反対面の導体パターンによる電極パッドと電気的に接続される。
そして、プリント基板のLEDベアチップが配置された面(以降、部品面と言う)は、LEDベアチップおよびワイヤを振動や衝撃等の外部応力および水分や塵埃等の外部環境から保護すると同時に、LEDベアチップから放射される光の配光を制御するレンズ機能を持たせるように光透過性樹脂で封止されている。但し、この封止工程では光透過性樹脂がスルーホールに進入し、プリント基板の裏面(以降、半田面と言う)まで回り込んで電極パッドを覆うことになり、電極パッドへの半田付けが不良な製品になってしまう。これを防止するために、光透過性樹脂で封止する前にスルーホールを全長に亘って導電部材で充填し、光透過性樹脂がスルーホールの部品面からプリント基板の半田面に回り込まないようにしたものがある(例えば、特許文献1および特許文献2参照。)。
また、両面に導体パターンが形成されたプリント基板のスルーホールを設ける位置にある半田面の導体パターンを取り除き、半田面側からレーザ、ドリル等の加工によって部品面の導体パターンを残してスルーホール用の穴をあけ、その後、穴の内周面にメッキ等によって金属導電膜を施すと共に、半田面の導体パターンが取り除かれた位置にも金属導電膜を施して電極パッドを再形成し、部品面の導体パターンと半田面の電極パッドとをスルーホールを介して導通させたものもある(例えば、特許文献2および特許文献3参照。)。
このような処理を施したプリント基板が光透過樹脂で封止された後は、各LEDベアチップ単位でスルーホールを均等に2分割するように縦、横にダイシングされて1枚のプリント基板から多数のチップタイプLEDが生産される。
特開平11−74410号公報(第4−6頁、第1図) 特開平8−213660号公報(第4−8頁、第1,8図) 特開平9−181359号公報(第2−3頁、第1図)
電子機器に搭載された電子部品が長期に亘って完全な機能を維持するためには、電子機器に組込まれるプリント基板に電子部品を強固に取付けて電気的接続を確実なものにする必要があり、そのためには電極パッドに対する半田付けが重要な役割を担ってくる。その際、小型化された電子部品においては、電極パッドは非常に小さいものとなるため、電子部品の半田付に使用される電極の形状が半田付けの信頼性に大きく影響することになる。特に上述したようなスルーホールの全長に亘って導電部材を充填した表面実装型の電子部品をスルーホールの面を電子機器のプリント基板に対向するように実装する場合には、スルーホールが半分にダイシングされて(以降、ハーフスルーホールと言う)平面となった導電部材の表面は半田付けに必要なフラックスが十分に行き渡らず、半田付が不完全な状態でプリント基板に固定されることになる。さらに、平面状の電極パッドのみの半田付部は、充填されていないハーフスルーホールと電極パッドが連結した立体的な半田付部を形成した場合に比較してフラックスおよび半田の延びが不十分で半田付性に劣るところがある。
また、両面に導体パターンが形成されたプリント基板のスルーホールを設ける位置にある半田面の導体パターンを取り除き、レーザ或いはドリルによって導体パターンまで到達する穴を設け、穴の内周面にメッキ等によって金属導電膜を施してスルーホールを形成する方法は、プリント基板を作製する過程に導体パターンを除去する工程が必要になること、また、1枚のプリント基板で電子部品の多数取りを行なうためにプリント基板には多数のスルーホールが設けてあり、それをレーザで形成するには多くの時間を有すること、また、ドリルによってスルーホール用の穴を形成する場合は導体パターンをドリルの歯が貫通しないように、しかも導体パターンにプリント基板の絶縁物が残らないように加工することが要求され、穴の深さの設定、再現性およびこれらを満足するために必要とされる作業精度等を考慮すると製品の歩留まりが大きな問題となる。従って、このような方法でスルーホールを形成するには、加工工数に係わる時間や手間の増加および完成品の歩留まりの低下による製品コストの上昇が問題となる。また、スルーホールのダイシング時に発生するバリによってスルーホールに直角な方向に設けられた電極パッドに半田が上がるのが阻害され、電極パッド全面まで半田が十分行き渡らず、固定強度が弱い半田付けになってしまうという問題点がある。
本発明は上記問題に鑑みて創案なされたもので、電子機器に組み込まれるプリント基板に実装するときに信頼性の高い半田付けが確保できるような表面実装型半導体電子部品を低コストで製造する方法およびそれを用いて製造される表面実装型半導体電子部品を提供することを目的とするものである。
絶縁基板の両面に多数の独立した導体パターンが配設され、内周面に金属導電膜が施されたスルーホールを介して前記両面の導体パターンが導通するようにした両面スルーホールプリント基板の前記スルーホールの一方の開口部を塞ぐ工程と、前記両面スルーホール基板の前記スルーホールの開口部を塞いだ面の導体パターン上に半導体ベアチップを配置する工程と、前記半導体ベアチップを配置した前記両面スルーホール基板がセットされた成形金型内に第1の樹脂を圧入することによって前記半導体ベアチップを覆うように樹脂封止を行なう工程とを有することを特徴とする表面実装型半導体電子部品の製造方法であって、前記開口部を塞ぐ工程は、前記スルーホールの上部に第1レジスト膜を形成し、該第1レジスト膜の上面に第2レジスト膜を形成して2層のレジスト膜で構成されることを特徴とするものである。
また、本発明の請求項2に記載された発明は、請求項1において、前記第1レジスト膜は、前記スルーホールの途中までを塞ぐことを特徴とするものである。
また、本発明の請求項3に記載された発明は、請求項1または2のいずれか1項において、前記スルーホールの前記第1レジストと接触する面に粗化処理が施されていることを特徴とするものである。
また、本発明の請求項4に記載された発明は、絶縁基板の両面に多数の独立した導体パターンが配設され、内周面に金属導電膜が施されたスルーホールを介して前記両面の導体パターンが導通するようにした両面スルーホールプリント基板の前記スルーホールの一方の開口部を塞ぐ工程と、前記両面スルーホール基板の前記スルーホールの開口部を塞いだ面の導体パターン上に半導体ベアチップを配置する工程と、前記半導体ベアチップを配置した前記両面スルーホール基板がセットされた成形金型内に第1の樹脂を圧入することによって前記半導体ベアチップを覆うように樹脂封止を行なう工程とを有することを特徴とする表面実装型半導体電子部品の製造方法であって、前記開口部を塞ぐ工程は、前記両面スルーホールプリント基板において、前記導体パターンの少なくとも前記半導体ベアチップが配置される位置の近傍および前記半導体ベアチップに一方の端部が接続されたワイヤの他方の端部が接続される位置の近傍を除いた部分にプリプレグを備えた絶縁シートが貼着され、前記プリプレグに含浸された熱硬化性樹脂が前記スルーホールの途中までを塞ぐことを特徴とするものである。
また、本発明の請求項5に記載された発明は、請求項4において、前記スルーホールの前記熱硬化性樹脂と接触する面に粗化処理が施されていることを特徴とするものである。
また、本発明の請求項6に記載された発明は、請求項1〜5のいずれか1項において、前記半導体ベアチップを配置した前記両面スルーホール基板がセットされた前記成形金型内に第1の樹脂を圧入することによって前記樹脂封止を行なう方法は、トランスファ成形であることを特徴とするものである。
また、本発明の請求項7に記載された発明は、請求項1〜6のいずれか1項において、前記半導体ベアチップを配置した前記両面スルーホール基板がセットされた前記成形金型内に第1の樹脂を圧入することによって前記樹脂封止を行なう方法において、成形圧力が80kg/cm から120kg/cm であることを特徴とするものである。
また、本発明の請求項8に記載された発明は、
絶縁基板上に多数の独立した導体パターンが両面に配設された、両面スルーホールプリント基板と、
金属導電膜が施された内周面と両端に開口部を有し、前記導体パターンを貫通するように前記両面スルーホールプリント基板に配設されるハーフスルーホールと、
前記開口部のうち、一方の開口部から前記内周面の途中までを塞ぐ第1レジスト膜と、該第1レジスト膜の上面に形成された第2レジスト膜の2層のレジスト膜と、
前記2層のレジスト膜側の前記両面スルーホールプリント基板の導体パターン上に配置される半導体ベアチップと、
前記半導体ベアチップを覆うように封止する樹脂と、
を備えることを特徴とするものである。
また、本発明の請求項9に記載された発明は、請求項8において、前記ハーフスルーホールの前記第1レジスト膜と接触する面に粗化処理が施されていることを特徴とするものである。
また、本発明の請求項10に記載された発明は、請求項8または9のいずれか1項において、前記第1レジスト膜は、前記第2レジスト膜により覆われていることを特徴とするものである。
また、本発明の請求項11に記載された発明は、
絶縁基板上に多数の独立した導体パターンが両面に配設された、両面スルーホールプリント基板と、
金属導電膜が施された内周面と両端に開口部を有し、前記導体パターンを貫通するように前記両面スルーホールプリント基板に配設されるハーフスルーホールと、
前記開口部の一方の開口部を塞ぐプリプレグと、
前記開口部から前記内周面の途中までを塞ぐプリプレグおよびプリプレグに含浸された熱硬化性樹脂と、
前記プリプレグ側の前記両面スルーホールプリント基板の導体パターン上に配置される半導体ベアチップと、
前記半導体ベアチップを覆うように封止する樹脂と、
を備えることを特徴とするものである。
そして、多数のLEDベアチップ10および受光ベアチップ11が配置された面に各チップ10,11およびワイヤ12を振動や衝撃等の外部応力および水分や塵埃等の外部環境から保護すると同時に、LEDベアチップから放射される光の配光を制御するレンズ14機能を持たせるように両面スルーホールプリント基板1の部品面を覆うように光透過性樹脂13で封止されている。この光透過性樹脂13で封止する方法は、例えばトランスファ成形で行なわれ、各チップ10,11およびワイヤ12が配置された両面スルーホールプリント基板1を金型内にセットして型締めされ、金型内に流動性の光透過性樹脂13を圧入して成形によって行なわれる。尚、このときの成形条件としては、プレス機型締圧力は約20t、プランジャ径はφ35mm(プランジャ面積は9.6cm)、プランジャ射出圧力は約1t、金型温度は約160℃、成形圧力は各チップ10,11と電極を結ぶワイヤが変形しないこと等を考慮すると80kg/cmから120kg/cmが最適である。このような条件のトランスファ成形によって樹脂封止が行なわれた場合、上述したような第1レジスト膜のみでスルーホールの途中まで充填した時は、樹脂の成形圧力を受けてスルーホールに充填されたレジストがスルーホール内を半田面側に移動し、約20%の確率でスルーホール内に樹脂が浸入して樹脂漏れを発生し、半田付不良を誘発する原因となった。そこで、レジストを2層構造に形成することで、樹脂漏れの発生率を殆んど0%にすることができた。そして、光透過性樹脂13で封止が完了した後、1対のLEDベアチップ10および受光ベアチップ11単位でスルーホール5を均等に2分割するように2点鎖線に沿って縦、横にダイシングされて1枚のプリント基板から多数の図4に示すような表面実装型半導体電子部品15が生産される。
そして、ダイシングによって分割された個々の表面実装型半導体電子部品15を電子機器に組み込まれるプリント基板に実装した状態を示した断面図が第5図である。表面実装型半導体電子部品は電子機器に組み込まれるプリント基板16に表面実装型半導体電子部品15のハーフスルーホール5′の面を対向するように配置され、プリント基板16の導電パターン17と表面実装型半導体電子部品15のハーフスルーホール5′の第1レジスト6が除去されて露出した金属導電膜4および電極パッド19とを半田18によって接合されて、固定と電気的導通が図られている。このような接合形態では、プリント基板16に対して表面実装型半導体電子部品15のハーフスルーホール5′面とそれに直角な面に設けられた電極パッド19との両面が立体的に半田18によって接続されるため、プリント基板16に対して強固な固定が確保されている。したがって、実装された表面実装型半導体電子部品15に振動や応力が加わることによる接触不良が原因で電子機器の不具合が生じる頻度が顕著に減少するものである。
本発明に係わる第2実施例は、上述した第1実施例において示した図1の(a)〜(c)の工程によってスルーホールの部品面側の開口部9を塞ぐ処理を行う。この工程は第1実施例においては、レジスト材料によって二層の膜を形成するものであったが、本実施例では、スルーホール5にエポキシ樹脂を充填し、その後レーザ加工等により半田面側のエポキシ樹脂の一部を除去してスルーホール内壁の金属導電膜4を露出させるものである。従って、スルーホール5に充填する充填材にエポキシ樹脂を用いることによって1回の充填工程で処理できるために製造工数の低減が図られるという利点がある。ところで、スルーホール5に充填するエポキシ樹脂は光透過性樹脂のトランスファ成形時の成形温度よりも高いガラス転移温度を有することが望ましく、本実施例では、ガラス転移温度が180〜220℃のエポキシ樹脂を使用した。その後、第1実施例と同様の工程で部品面に半導体ベアチップを載置した後、光透過性樹脂で封止して表面実装型半導体電子部品を組み上げる。
ここで、トランスファ成形によって光透過性樹脂で半導体ベアチップを封止する成形温度が150℃程度の高温であるのに対して、第1実施例でスルーホールを塞ぐために使用したアクリル系レジスト材料のガラス転移温度は110〜120℃、本実施例でスルーホールに充填するために使用したエポキシ樹脂のガラス転移温度は180〜220℃であった。成形温度よりも転移温度が高い方が軟化やトランスファ成形による光透過性樹脂のスルーホールへの浸入を確実に防止することができる。さらに、本実施例の利点は、封止樹脂となる光透過性成樹脂との密着性がレジストよりもエポキシ樹脂のほうが良く、歩留まりの向上および耐久性の向上が期待できることである。また、プリント基板の材質がエポキシ樹脂である場合には、基板と充填材料との熱膨張係数差を低減できるため、デバイスの耐熱性の向上も期待できる。
図6は、本発明に係わる第3実施例の表面実装型半導体電子部品が1枚の両面スルーホールプリント基板上に多数個取りで形成された状態を示す部分平面図である。両面スルーホールプリント基板1にLEDベアチップ10および受光ベアチップ11を配置し、光透過性樹脂13で部品面を封止するのは上述した第1実施例と同様であるが、光透過性樹脂13で封止するときにスルーホール5に光透過性樹脂13が流れ込まないようにスルーホール5を塞ぐ方法が異なっている。この場合、接着性を有する樹脂フィルム(プリプレグ)20をスルーホール5の部品面側の開口部9に配置し、プリプレグ20を介してさらにその上に両面スルーホールプリント基板1の絶縁基板2と同一の部材からなる絶縁材シート21を熱圧着する。このように、2層にスルーホール5の開口部9を塞ぐことにより封止成形時の射出圧力によって光透過樹脂13がスルーホー13へ進入することを確実に防止している。ここで使用されるプリプレグ20は炭素繊維、ガラス繊維或いはアラミド繊維等にエポキシ樹脂等の未硬化の熱硬化性樹脂を含浸させたものであり、これを、スルーホール5の開口部9に設けることにより、流れ出した熱硬化性樹脂によってスルーホールの途中までが充填される。このとき、スルーホール5への充填の深さは繊維に含浸される熱硬化性樹脂の量を調整することにより制御される。また、光透過性樹脂13のスルーホール5への流れ込み防止の効果が損なわれないように、充填された熱硬化性樹脂に気泡、クラックおよび異物の混入がないような管理が行なわれている。さらに、多数のスルーホール5の1ヵ所毎にこのような処理をすることは非常に時間を費やす作業になるため、プリプレグ20および絶縁シート21は必要な部分で構成されるシート状に形成されて両面スルーホールプリント基板1上に一括で貼り付けられる。なお、スルーホール5の開口部9を塞ぐ絶縁シート21を両面スルーホールプリント基板1の絶縁基板2と同一の部材にするのは、絶縁シート21を両面スルーホールプリント基板1に貼り付けるときに圧力および熱を加えるため、冷却過程で熱膨張係数の違いによって両者の間に応力が加わり、最悪の場合は剥離が生じる可能性がある。このため熱膨張係数が同一の材料を使用することにより応力の発生を防ぎ、貼り付けの確実性を確保するためである。
このようにスルーホール5の処理が行なわれた両面スルーホールプリント基板1の部品面には実施例1と同様に、スルーホール5に連結された各導体パターン3上に1対のLEDベアチップ10と受光ベアチップ11が導電性接着剤(図示せず)を介して多数配置され、プリント基板に固定されると同時に各チップ10,11の下部電極と導体パターン3とが電気的に接続されている。また、各チップ10,11の上部電極は、各チップ10,11が配置された導体パターン3とは分離されたスルーホール5に連結された導体パターン3にワイヤ12を介して接続され、電気的な導通が図られている。
そして、両面スルーホールプリント基板1の部品面は、LEDベアチップ10および受光ベアチップ11を覆うように光透過性樹脂13で封止され、2点鎖線に沿ってスクライブされて図7に示すような個々の表面実装型半導体電子部品15に分割される。
なお、本発明は上記実施例に限定されるものではない。例えば、スルーホールの開口部を塞ぐ充填材に関しては、ガラス転移温度が高い樹脂であれば使用可能であり、半導体ベアチップの封止工程において光透過性樹脂の種類、成形温度、後工程等の条件に対応して適宜選択されるものである。また、スルーホールを塞ぐ方法に関しても、治具等を使用してあらかじめスルーホールの途中まで樹脂を充填する方法、スルーホールに充填後にエッチングあるいはプラズマ照射等の手法によって半田面側の樹脂の一部を除去する方法等が考えられる。
上述したように、本発明では、スルーホールの開口部を2層に塞ぐことにより、LEDベアチップおよび受光ベアチップが配置された部品面をトランスファ成形によって封止するに当たり、成形時の成形圧力が80kg/cmから120kg/cmの光透過性樹脂がスルーホールに進入するのを確実に阻止することができる。従って、封止樹脂がスルーホールに進入してプリント基板の半田面まで回り込み、電極パッドを覆って電極パッドへの半田付けが不可能な製品になることを防止することができる。
また、スルーホールを塞ぐ時に使用されるレジストは印刷、スプレー等の方法で、接着シートを有する絶縁シートは貼り付けで共に一括形成される。従って、作業工数が少なく、製造コストを安くできる。
また、スルーホールの開口部を覆う2層の部材のうち、スルーホールに接する部材がスルーホールの途中までしか充填されないため、多数個取りで構成されて個々の表面実装型半導体電子部品に分割されるときにスルーホールが半分に分割されたハーフスルーホールに絶縁材が充填されないで金属導電膜が露出した部分が存在する。これにより、表面実装型半導体電子部品が実装されるプリント基板に対して表面実装型半導体電子部品のハーフスルーホール面とそれに直角な面に設けられた電極パッドの両面に立体的に半田接続が行なわれるため、実装基板に対して強固な固定が確保される。また、スルーホールが均等に2分割されたハーフスルーホールの切断部に発生する導体パターンのバリは、スルーホールの穴を除いた部分に限定される。従って、バリによって電極パッドに半田が上がるのが阻害され、電極パッド全面まで半田が十分行き渡らず、固定強度が弱い半田付けになってしまうということが回避される。すなわち、電子機器に組み込まれたプリント基板に実装された表面実装型半導体電子部品に振動や応力が加わることで接触不良が発生し、それが原因で電子機器に不具合が生じるといったトラブルが少なくなる。などの優れた効果を奏するものである。
本発明の第1実施例に係わる両面スルーホールプリント基板の工程図を示す部分断面図であり、(a)はスルーホールの構成を示す図、(b)は第1レジストの形成を示す図、(c)は第1レジストの部分除去を示す図、(d)は第2レジストの形成を示す図、(e)はスルーホールの第1レジスト除去部の金属導電膜および電極パッドへの金メッキの形成を示す図である。 本発明の第1実施例に係わる表面実装型半導体電子部品を半田面方向から見た斜視図である。 本発明の第1実施例に係わる表面実装型半導体電子部品をプリント基板上に多数個取りで形成した状態の平面図である。 本発明の第1実施例に係わる表面実装型半導体電子部品を部品面方向から見た斜視図である。 本発明の第1実施例に係わる表面実装型半導体電子部品の実装状態を示す断面図である。 本発明の第3実施例に係わる表面実装型半導体電子部品をプリント基板上に多数個取りで形成した状態の平面図である。 本発明の第3実施例に係わる表面実装型半導体電子部品を部品面方向から見た斜視図である。
符号の説明
1 両面スルーホールプリント基板
2 絶縁基板
3 導体パターン
4 金属導電膜
5 スルーホール
5′ ハーフスルーホール
6 第1レジスト
7 第2レジスト
8 金メッキ
9 開口部
9′ 開口部
10 LEDベアチップ
11 受光ベアチップ
12 ワイヤ
13 光透過性樹脂
14 レンズ
15 表面実装型半導体電子部品
16 プリント基板
17 導体パターン
18 半田
19 電極パッド
20 プリプレグ
21 絶縁シート

Claims (11)

  1. 絶縁基板の両面に多数の独立した導体パターンが配設され、内周面に金属導電膜が施されたスルーホールを介して前記両面の導体パターンが導通するようにした両面スルーホールプリント基板の前記スルーホールの一方の開口部を塞ぐ工程と、前記両面スルーホール基板の前記スルーホールの開口部を塞いだ面の導体パターン上に半導体ベアチップを配置する工程と、前記半導体ベアチップを配置した前記両面スルーホール基板がセットされた成形金型内に第1の樹脂を圧入することによって前記半導体ベアチップを覆うように樹脂封止を行なう工程とを有することを特徴とする表面実装型半導体電子部品の製造方法であって、前記開口部を塞ぐ工程は、前記スルーホールの上部に第1レジスト膜を形成し、該第1レジスト膜の上面に第2レジスト膜を形成して2層のレジスト膜で構成されることを特徴とする表面実装型半導体電子部品の製造方法。
  2. 前記第1レジスト膜は、前記スルーホールの途中までを塞ぐことを特徴とする請求項1に記載の表面実装型半導体電子部品の製造方法。
  3. 前記スルーホールの前記第1レジストと接触する面に粗化処理が施されていることを特徴とする請求項1または2のいずれか1項に記載の表面実装型半導体電子部品の製造方法。
  4. 絶縁基板の両面に多数の独立した導体パターンが配設され、内周面に金属導電膜が施されたスルーホールを介して前記両面の導体パターンが導通するようにした両面スルーホールプリント基板の前記スルーホールの一方の開口部を塞ぐ工程と、前記両面スルーホール基板の前記スルーホールの開口部を塞いだ面の導体パターン上に半導体ベアチップを配置する工程と、前記半導体ベアチップを配置した前記両面スルーホール基板がセットされた成形金型内に第1の樹脂を圧入することによって前記半導体ベアチップを覆うように樹脂封止を行なう工程とを有することを特徴とする表面実装型半導体電子部品の製造方法であって、前記開口部を塞ぐ工程は、前記両面スルーホールプリント基板において、前記導体パターンの少なくとも前記半導体ベアチップが配置される位置の近傍および前記半導体ベアチップに一方の端部が接続されたワイヤの他方の端部が接続される位置の近傍を除いた部分にプリプレグを備えた絶縁シートが貼着され、前記プリプレグに含浸された熱硬化性樹脂が前記スルーホールの途中までを塞ぐことを特徴とする表面実装型半導体電子部品の製造方法。
  5. 前記スルーホールの前記熱硬化性樹脂と接触する面に粗化処理が施されていることを特徴とする請求項4に記載の表面実装型半導体電子部品の製造方法。
  6. 前記半導体ベアチップを配置した前記両面スルーホール基板がセットされた前記成形金型内に第1の樹脂を圧入することによって前記樹脂封止を行なう方法は、トランスファ成形であることを特徴とする請求項1〜5のいずれか1項に記載の表面実装型半導体電子部品の製造方法。
  7. 前記半導体ベアチップを配置した前記両面スルーホール基板がセットされた前記成形金型内に第1の樹脂を圧入することによって前記樹脂封止を行なう方法において、成形圧力が80kg/cm から120kg/cm であることを特徴とする請求項1〜6のいずれか1項に記載の表面実装型半導体電子部品の製造方法。
  8. 絶縁基板上に多数の独立した導体パターンが両面に配設された、両面スルーホールプリント基板と、
    金属導電膜が施された内周面と両端に開口部を有し、前記導体パターンを貫通するように前記両面スルーホールプリント基板に配設されるハーフスルーホールと、
    前記開口部のうち、一方の開口部から前記内周面の途中までを塞ぐ第1レジスト膜と、該第1レジスト膜の上面に形成された第2レジスト膜の2層のレジスト膜と、
    前記2層のレジスト膜側の前記両面スルーホールプリント基板の導体パターン上に配置される半導体ベアチップと、
    前記半導体ベアチップを覆うように封止する樹脂と、
    を備えることを特徴とする表面実装型半導体電子部品
  9. 前記ハーフスルーホールの前記第1レジスト膜と接触する面に粗化処理が施されていることを特徴とする請求項8に記載の表面実装型半導体電子部品
  10. 前記第1レジスト膜は、前記第2レジスト膜により覆われていることを特徴とする請求項8または9のいずれか1項に記載の表面実装型半導体電子部品
  11. 絶縁基板上に多数の独立した導体パターンが両面に配設された、両面スルーホールプリント基板と、
    金属導電膜が施された内周面と両端に開口部を有し、前記導体パターンを貫通するように前記両面スルーホールプリント基板に配設されるハーフスルーホールと、
    前記開口部の一方の開口部を塞ぐプリプレグと、
    前記開口部から前記内周面の途中までを塞ぐプリプレグおよびプリプレグに含浸された熱硬化性樹脂と、
    前記プリプレグ側の前記両面スルーホールプリント基板の導体パターン上に配置される半導体ベアチップと、
    前記半導体ベアチップを覆うように封止する樹脂と、
    を備えることを特徴とする表面実装型半導体電子部品
JP2003404753A 2003-06-24 2003-12-03 表面実装型半導体電子部品および製造方法 Expired - Fee Related JP3876250B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003404753A JP3876250B2 (ja) 2003-06-24 2003-12-03 表面実装型半導体電子部品および製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003179632 2003-06-24
JP2003404753A JP3876250B2 (ja) 2003-06-24 2003-12-03 表面実装型半導体電子部品および製造方法

Publications (2)

Publication Number Publication Date
JP2005039177A JP2005039177A (ja) 2005-02-10
JP3876250B2 true JP3876250B2 (ja) 2007-01-31

Family

ID=34220188

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003404753A Expired - Fee Related JP3876250B2 (ja) 2003-06-24 2003-12-03 表面実装型半導体電子部品および製造方法

Country Status (1)

Country Link
JP (1) JP3876250B2 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5279488B2 (ja) * 2005-05-30 2013-09-04 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング ケーシング本体およびケーシング本体の製造方法
WO2007017986A1 (ja) 2005-08-10 2007-02-15 Mitsubishi Electric Corporation 記録媒体、再生装置および再生方法
US20090026565A1 (en) * 2006-02-02 2009-01-29 Arihide Noda Optical Module
CN101449390A (zh) * 2006-05-24 2009-06-03 夏普株式会社 发光装置、包括该发光装置的照明装置和液晶显示装置
TWM329857U (en) * 2007-08-21 2008-04-01 Ko-Hsin Lee LED package structure
CN101409320B (zh) 2007-10-09 2010-06-23 富士迈半导体精密工业(上海)有限公司 基板制作方法
US20090230409A1 (en) * 2008-03-17 2009-09-17 Philips Lumileds Lighting Company, Llc Underfill process for flip-chip leds
JP5363789B2 (ja) * 2008-11-18 2013-12-11 スタンレー電気株式会社 光半導体装置
US8431951B2 (en) * 2009-10-01 2013-04-30 Excelitas Canada, Inc. Optoelectronic devices with laminate leadless carrier packaging in side-looker or top-looker device orientation
WO2012020796A1 (ja) * 2010-08-13 2012-02-16 株式会社オプトエレクトロニクス 光検出装置、光学装置、光学的情報読取装置及び光源固定方法
KR101358215B1 (ko) 2013-09-13 2014-02-06 주식회사 루멘스 발광 소자용 기판과, 발광 소자용 모듈 및 발광 소자용 기판의 제작 방법
CN103968287B (zh) * 2014-05-20 2017-02-15 贵州光浦森光电有限公司 大芯片垂直布置的led光机模组
DE102015214219A1 (de) 2015-07-28 2017-02-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Bauelements und ein Bauelement
JP7283938B2 (ja) * 2019-03-27 2023-05-30 ローム株式会社 半導体発光装置
JP7102481B2 (ja) * 2020-10-09 2022-07-19 Nissha株式会社 射出成形品及びその製造方法
CN115360186B (zh) * 2022-08-23 2024-01-26 深圳市天成照明有限公司 一种chip led封装结构及加工工艺

Also Published As

Publication number Publication date
JP2005039177A (ja) 2005-02-10

Similar Documents

Publication Publication Date Title
JP3876250B2 (ja) 表面実装型半導体電子部品および製造方法
JP5100081B2 (ja) 電子部品搭載多層配線基板及びその製造方法
US6534391B1 (en) Semiconductor package having substrate with laser-formed aperture through solder mask layer
GB2286084A (en) Electronic package with thermally conductive support
JPH06295962A (ja) 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置
JP2003017518A (ja) 混成集積回路装置の製造方法
JP2013101996A (ja) 基板、発光装置及び基板の製造方法
JP4864810B2 (ja) チップ内蔵基板の製造方法
JP2007207802A (ja) 電子回路モジュールとその製造方法
US20160021737A1 (en) Electric device module and method of manufacturing the same
JP5539453B2 (ja) 電子部品搭載多層配線基板及びその製造方法
US6242280B1 (en) Method of interconnecting an electronic device
JP2020188127A (ja) 配線基板、電子装置、及び配線基板の製造方法
JP4942452B2 (ja) 回路装置
JP4100685B2 (ja) 半導体装置
KR101983168B1 (ko) 전자 소자 모듈 및 그 제조 방법
KR20160010246A (ko) 전자 소자 모듈 및 그 제조 방법
CN100511611C (zh) 表面安装型半导体电子部件及制造方法
JP2005203487A (ja) 電子装置およびその製造方法
JP2009152372A (ja) プリント基板、半導体装置、及びこれらの製造方法
JP2001168224A (ja) 半導体装置、電子回路装置および製造方法
KR101922873B1 (ko) 전자 소자 모듈 제조 방법
JP2689956B2 (ja) 半導体装置およびその製造方法
JP3818591B2 (ja) スルーホール電極付き電子部品およびその製造方法
KR19980068016A (ko) 가요성(可撓性) 회로 기판을 이용한 볼 그리드 어레이(Ball Grid Array : BGA) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060706

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060711

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060907

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061017

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061030

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091102

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101102

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111102

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111102

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121102

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131102

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees