JP3800973B2

JP3800973B2 - Display drive circuit, semiconductor integrated circuit device, display device, and electronic device

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Publication number: JP3800973B2
Application number: JP2001070549A
Authority: JP
Inventors: 孝胡桃澤; 慎吾磯▲崎▼
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-03-13
Filing date: 2001-03-13
Publication date: 2006-07-26
Anticipated expiration: 2016-10-23
Also published as: JP2001318660A

Description

【０００１】
【発明の属する技術分野】
本発明は、表示体の駆動回路，半導体集積回路装置，表示装置および電子機器に関し、特に、走査線のうちのｈ本（ｈは２以上の自然数）を同時に選択して表示を行う、いわゆるマルチライン駆動法を用いた表示技術に関する。
【０００２】
【背景技術】
単純マトリクス型の液晶表示装置は、アクティブマトリクス型液晶表示装置に比べ、基板に高価なスイッチング素子を用いる必要がなく安価であることから、携帯型パーソナルコピュータのモニタ等に広く用いられている。
【０００３】
そのような単純マトリクス型液晶表示装置の駆動電圧を低くしつつ、さらにその表示品質を向上させることを目的として、いわゆるマルチライン駆動法が提案されている。
【０００４】
マルチライン駆動法に関する文献としては、例えば、以下のようなものがある。
【０００５】
▲１▼「ＡＧＥＮＥＲＡＬＩＺＥＤＡＤＤＲＥＳＳＩＮＧＴＥＣＨＮＩＱＵＥＦＯＲＲＭＳＲＥＳＰＯＮＤＩＮＧＭＡＴＲＩＸＬＣＤＳ，１９８８ＩＮＴＥＲＮＡＴＩＯＮＡＬＤＩＳＰＬＡＹＲＥＳＥＡＲＣＨＣＯＮＦＥＲＥＮＣＥＰ８０〜Ｐ８５」
▲２▼「日本国特許公開公報、平成５年第４６１２７号公報」
▲３▼「日本国特許公開公報、平成５年第１００６４２号公報」
▲４▼「日本国特許公開公報、平成６年第４０４９号公報」
【０００６】
【発明が解決しようとする課題】
マルチライン駆動は特殊駆動方式であるため、この駆動法を実行する場合には、液晶パネルの駆動回路の他に、専用のインタフェース回路を必要とする場合が多い。
【０００７】
例えば、表示装置が搭載される電子機器に内蔵されている汎用のＭＰＵと、液晶パネルのマルチライン駆動を実行する特殊なドライバＩＣとの間で表示データの転送を行う場合、転送タイミングの制御用に専用のインタフェースが必要となる場合がある。
【０００８】
しかし、これでは専用のインタフェースを設ける分だけ実装スペースが増大し、表示装置を組み込んだ電子機器の小型化の妨げとなり、また、電子機器のコスト上昇の一因ともなる。
【０００９】
そこで、本発明の目的の一つは、電子機器に内蔵されているＭＰＵに何ら負担をかけることなく、ＭＰＵと液晶パネル等の駆動回路との間の専用インタフェースをなくすことを可能とする、新規な液晶パネル等の駆動回路を提供することにある。
【００１０】
【課題を解決するための手段】
上述した課題を解決する本発明は、以下のような構成をしている。
【００１１】
本発明に記載の表示体の駆動回路は、表示要素がマトリクス状に配置され、かつ走査線ならびにデータ線の電圧により表示要素の表示状態が制御される表示体の、前記データ線を駆動するための回路であって、
この回路が担当する表示領域における表示データを蓄積するための表示データメモリと、
前記走査線を複数本同時に選択するための選択電圧パターンと、前記表示データメモリから読み出された前記表示データとの比較に基づき前記データ線に印加する電圧を決定するデコーダと、を具備し、
表示データは、ＭＰＵ（Microcomputer Processing Unit）のバスを介してｍビット（ｍはＭＰＵが一度に処理可能なビット数）単位で表示データメモリへと転送され、
前記表示データメモリは、前記同時に選択する走査線の数をｈ本（ｈは２以上の自然数）とした場合、１本のワード線を選択することで、データ線に印加する電圧を決定するのに必要なｈ個の表示データを同時に読み出せるように構成されていることを特徴とする。
【００１２】
ＭＰＵの並列データの処理単位（ｍビット）を、マルチライン駆動用の処理の単位としても採用し、データ転送の単位（データのビット数）を統一する。つまり、１本のデータ線に印加する電圧を決定するのに必要なｈ個の表示データを含むｍビットの表示データを表示データメモリへのアクセス単位とする。
【００１３】
これにより、ＭＰＵは、内部バスに接続された自己が管理するメモリにデータ転送をするのと同様にして、マルチライン駆動用の表示データメモリにもデータを転送することができる。マルチライン駆動のための処理もマイクロコンピュータの内部と同様に行われるため、データ転送のタイミング制御に関する整合性もよく、ＭＰＵに特別な負担がかからない。
【００１４】
また、上記の表示体の駆動回路において、前記「ｍ」は前記「ｈ」の倍数とすることができる。
【００１５】
データの同時転送単位ならびに表示データＲＡＭへの書き込み単位である「ｍ」と、マルチライン選択数である「ｈ」との整合性がよいため、データの転送，ＲＡＭへの書き込み，読出しのタイミング制御が容易である。したがって、データ処理のパイプライン化も可能である。
【００１６】
また、上記の表示体の駆動回路において、
駆動回路はさらに、
前記ＭＰＵからの命令を解読するコマンド解読回路と、
そのコマンド解読回路によって解読された命令に基づいて、ＭＰＵのバスを介して転送されてくる前記ｍビットの表示データの前記表示データメモリへの書き込みを制御する第１の制御回路と、
前記コマンド解読回路によって解読された命令に基づいて、前記表示データメモリからの表示データの読み出し、ならびに読み出した表示データの前記デコーダへの転送を制御する第２の制御回路と、を具備することができる。
【００１７】
駆動回路の内部に、ＭＰＵからの命令を解読するコマンド解読回路と、その命令に基づいて表示データメモリの入出力等を制御する制御回路とを設けたことにより、駆動回路は、ＭＰＵとは独立に動作可能となり、しかも、ＭＰＵには何ら負担をかけない。
【００１８】
また上記の表示体の駆動回路において、表示要素がマトリクス状に配置され前記表示体は、列方向（データ線の延在方向）にＸ個，行方向（走査線の延在方向）にＹ個配列されてなる（Ｘ×Ｙ）個の表示要素を具備しており、
前記表示データメモリは、メモリセルが列方向（ビット線の延在方向）に（Ｘ／ｍ）個，行方向（ワード線の延在方向）に（Ｙ×ｍ）個配置されてなる（Ｘ×Ｙ）個のメモリセルを具備する、ランダムアクセスメモリであり、
１本のワード線に接続されている各メモリセルには、前記同時に選択する走査線の数をｈ本とした場合、データ線に印加する電圧を決定するのに必要なｈ個の表示データが記憶されてもよい。
【００１９】
表示データメモリへの、ｍビットの表示データの一括した入出力を可能とするために、表示データメモリの構成を工夫したものである。一本のワード線に接続されたメモリセル群を、同時に入出力処理されるｍビットデータの蓄積に使用する。
【００２０】
よって、そのワード線の電位をアクティブとすることによって、ｍビットデータの並列の書き込み，読出しを行うことができる。
【００２１】
また、上記の表示体の駆動回路において、表示要素がマトリクス状に配置され前記表示体は、列方向（データ線の延在方向）にＸ個，行方向（走査線の延在方向）にＹ個配列されてなる（Ｘ×Ｙ）個の表示要素を具備しており、
前記表示データメモリは、ｎ個（ｎは２以上の自然数）の分割されたブロックからなるランダムアクセスメモリであり、分割された１つのブロックは、メモリセルが列方向（ビット線の延在方向）に（Ｘ／ｍ）個，行方向（ワード線の延在方向）に[（Ｙ×ｍ）／ｎ]個配置されてなる[（Ｘ×Ｙ）／ｎ]個のメモリセルを具備することができる。
【００２２】
上記構成では、表示データメモリを複数のブロックに分割する。これにより、ワード線も分割されてワード線の長さが短くなり、１本のワード線当たりの負荷が減少する。これにより信号遅延が軽減され、アクセスタイムの増大を防止できる。
【００２３】
また、上記の表示体の駆動回路において、
表示要素がマトリクス状に配置され前記表示体は、列方向（データ線の延在方向）にＸ個，行方向（走査線の延在方向）にＹ個配列されてなる（Ｘ×Ｙ）個の表示要素を具備しており、
前記表示データメモリは、ｎ個（ｎは２以上の自然数）の分割されたブロックからなるランダムアクセスメモリであり、分割された１つのブロックは、メモリセルが列方向（ビット線の延在方向）に（Ｘ／ｍ）個，行方向（ワード線の延在方向）に[（Ｙ×ｍ）／ｎ]個配置されてなる[（Ｘ×Ｙ）／ｎ]個のメモリセルを具備しており、
前記分割された各ブロックの間には、前記コマンド解読回路と、前記第１の制御回路と、前記第２の制御回路とが設けられてもよい。
【００２４】
駆動回路の内部に設けられた、ＭＰＵからの命令を解読するコマンド解読回路と、その命令に基づいて表示データメモリの入出力等を制御する制御回路とは、かなり大きなロジック回路となる。これらのロジック回路を、分割された表示データメモリの各ブロック間に配置することによって、レイアウト的にスペースの有効利用を図れる。
【００２５】
また、ロジック回路（制御回路等）の左右に表示データメモリの分割ブロックがあることにより、各ブロックとロジック回路（制御回路等）との距離が同じとなり、信号遅延量を均一化できる。
【００２６】
また本発明に記載の半導体集積回路装置は、上記の駆動回路を半導体基板に集積してなる半導体集積回路装置である。
【００２７】
電子機器に搭載されているＭＰＵと整合性がよい、安価かつ低消費電力の半導体集積回路装置（液晶パネル等のドライバＩＣ）が得られる。
【００２８】
また本発明に記載の表示装置は、上記の駆動回路と、その駆動回路によりデータ線が駆動される表示体とを含む表示装置である。
【００２９】
携帯機器等への搭載に適した、安価かつ小型の表示装置が実現される。
【００３０】
また本発明に記載の電子機器は、上記の表示装置を搭載した電子機器である。
【００３１】
高性能な表示を行える、安価かつ小型の電子機器を実現できる。
【００３２】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００３３】
本発明は、マルチライン駆動法（以下、ＭＬＳ駆動法という）の特徴に着目して回路構成を工夫したものである。本発明の理解のためには、ＭＬＳ駆動法の内容を知ることが重要であるため、まず、ＭＬＳ駆動法の概要を説明する。
【００３４】
（１）ＭＬＳ駆動法の概要
Ａ．ＭＬＳ駆動法の利点
ＭＬＳ駆動法は、ＳＴＮ（ＳｕｐｅｒＴｗｉｓｔｅｄＮｅｍａｔｉｃ）液晶パネルなどの、単純マトリクス方式の液晶パネルにおいて、複数の走査線を同時に選択する技術である。これにより、走査線の駆動電圧を低くすることができる。
【００３５】
また、図７の上側に示すように、従来の線順次駆動法では、１フレーム期間に１回しか１つの画素を駆動しないために選択パルスの間隔が広く、液晶の透過率が時間経過とともに下がり、画像表示のコントラストや液晶がオンした時の輝度が低下してしまう。
【００３６】
これに対し、図７の下側に示すように、ＭＬＳ駆動法によれば、１フレーム期間中に複数の選択期間を設け、複数の選択期間にそれぞれ電圧を印加して１画素を駆動するため、各選択期間に電圧を印加した後の透過率の減少が少なく、平均値として高い透過率を得ることができる。従って、コントラストを向上させることができる。
【００３７】
Ｂ．ＭＬＳ駆動法の原理
図８に示されるような単純マトリクス型の液晶表示装置をＭＬＳ駆動する場合について考察する。
【００３８】
図８において、走査線（Ｘ1〜Ｘn）とデータ線（Ｙ1〜Ｙm）は、２枚の透明なガラス基板上に電極によって形成されており、２枚の基板間に液晶が挟まれている。
【００３９】
データ線はデータ線駆動回路（Ｙドライバ）２０００に、走査線は走査線駆動回路（Ｘドライバ）３０００に接続されている。なお、図中、記載の簡略化のために、データ線駆動回路を「Ｙドライバ」と記載し、走査線駆動回路を「Ｘドライバ」と記載している。
【００４０】
各走査線および各データ線の交差部には画素が形成され、各走査線および各データ線に供給される走査信号およびデータ信号により、その表示要素が駆動される。
【００４１】
ここで、図９に示すように、２本の走査線Ｘ１，Ｘ２を同時に駆動し、それらの走査線とデータ線Ｙ１とが交差する位置の画素をオン／オフさせる場合を考える。
【００４２】
オン画素を「−１」とし、オフ画素を「＋１」と記すことにする。このオン／オフを示すデータはフレームメモリ内に格納されている。また、選択パルスは「＋１」，「−１」の２値で表す。また、データ線Ｙ１の駆動電圧は、「−Ｖ２」，「＋Ｖ２」，「Ｖ１」の３値である。
【００４３】
データ線Ｙ１に、「−Ｖ２」，「＋Ｖ２」，「Ｖ１」のいずれの電圧を与えるかは、表示データベクトルｄと、選択行列βとの積により決定される。
【００４４】
図９の（ａ）の場合は、ｄ・β＝−２であり、（ｂ）の場合は、ｄ・β＝＋２であり、（ｃ）の場合は、ｄ・β＝＋２であり、（ｄ）の場合は、ｄ・β＝０となる。
【００４５】
そして、表示データベクトルｄと、選択行列βとの積が「−２」のときにデータ線駆動電圧として「−Ｖ２」が選択され、「＋２」のときに「＋Ｖ２」が選択され、「０」のときに「Ｖ１」が選択される。
【００４６】
表示データベクトルｄと選択行列βとの積の演算を電子回路で行う場合には、表示データベクトルｄと選択行列βの、対応するデータの不一致数を判定する回路を設ければよい。
【００４７】
つまり、不一致数が「２」の場合には、データ線駆動電圧として「−Ｖ２」を選択する。不一致数が「０」の場合には、データ線駆動電圧として「＋Ｖ２」を選択する。また、不一致数が「１」の場合には、データ線駆動電圧として「Ｖ１」を選択する。
【００４８】
２ラインを同時に選択するＭＬＳ駆動では、上述のようにしてデータ線駆動電圧を決定し、１フレーム期間内で２回の選択期間を設け、その選択期間にそれぞれ電圧を印加して画素の表示状態を決定している。このような駆動法を採用することによって駆動電圧を低くすることができ、また、複数の選択期間に電圧を印加しているため透過率の低下が少なく、コントラストが向上する。
【００４９】
このように、ＭＬＳ駆動を実現するためには、１選択期間毎に、表示画像のデータ（すなわち表示パターン）と選択パルスのパターン、すなわち、走査電圧パターン（選択電圧パターンという場合もある）との不一致判定が必要となる。
【００５０】
この比較を実現するためには、「同時に選択される走査ライン数（ｈ）×１ワード線に接続されるメモリセル数（ｋ）」分の表示データが一度に必要となる。したがって、表示データメモリから必要なデータ群を一括して読み出すために、表示データメモリの構成を工夫する必要がある。
【００５１】
（２）本実施の形態にかかる液晶パネルのデータ線駆動回路の全体構成
図１に液晶パネルのデータ線駆動回路（図中、Ｙドライバと表記しており、以下、この用語を用いて説明する）の全体構成が示される。
【００５２】
Ｙドライバ２００は、液晶パネル４００のＭＬＳ駆動のための専用のＩＣである。このＹドライバ２００は、液晶パネル４００が搭載される電子機器に内蔵されるマイクロコンピュータ１００と接続されて使用される。このマイクロコンピュータ１００も半導体集積回路化されている。
【００５３】
マイクロコンピュータ１００は、８ビットのＭＰＵ(Microcomputer Processing Unit)１０２，内部データバス１０４，ＶＲＡＭ１０５等を有する。
【００５４】
Ｙドライバ２００は、ＭＰＵ１０２との間の情報の授受を行うＭＰＵインタフェース回路２０２と、マイクロコンピュータ１００の内部データバス１０４に直結され、表示データの授受を行う入出力バッファ２０４と、データの一時的な蓄積を行うバスホールダ２３０と、コマンドの解読を行うコマンドデコーダ２０６と、ＭＰＵからの指示に基づき、主に表示データＲＡＭ２２０への表示データのライトアクセスを制御するＭＰＵ系制御回路２０８と、表示データＲＡＭ２２０からの表示データの読出しやデータ先に印加する電圧の決定動作のタイミング等を制御するＬＣＤ系制御回路と、カラムアドレス制御回路２１２と、ロウアドレス制御回路２１８と、データバッファ２１４と、カラムスイッチ２１６と、表示データＲＡＭ２２０と、出力選択回路２２２と、ラッチ２２４と、選択電圧パターンと表示データとの不一致を検出してデータ線に印加するべき電圧を決定するマルチラインデコーダ２２６と、決定された電圧を選択して出力する電圧セレクタ２２８とを具備する。
【００５５】
ここで注目すべき点は、Ｙドライバ２００は、マイクロコンピュータ１００の内部データバス１０４に直結しており、８ビットのＭＰＵ１ー２から表示データＲＡＭ２２０へのデータ転送は、マイクロコンピュータ１００内におけるデータ転送と同じように、８ビット単位（ＭＰＵ１０２がデータを並列処理できる単位）で行われることである。つまり、図１中、マイクロコンピュータ１００内の内部データバス１０４から表示データＲＡＭ２２０に至るまでのデータ転送ラインＤＢ１，ＤＢ２，ＤＢ３，ＤＢ４，ＤＢ５は、８ビット（１バイト）単位で並列にデータを転送するラインである。
【００５６】
つまり、外部のマイクロコンピュータ１００とＸドライバ２００との間にデータ転送のパイプラインを構築する。データ転送に際し、バスホールダ２３０を適宜に用いて転送タイミングを微調整することができる。
【００５７】
つまり、ＭＰＵ１０２は、マイクロコンピュータの内部と外部を特に意識することなく、表示データの転送処理を命令を出すことができる。
【００５８】
ＭＰＵインタフェース回路２０２に入力されたＭＰＵ１０２からのデータ転送命令は、コマンドデコーダ（コマンド解読回路）２０６で解読され、その内容や必要な制御データ等がＭＰＵ系制御回路（第１の制御回路）２０８，ＬＣＤ系制御回路（第２の制御回路）２１０に送られる。
【００５９】
必要な情報が与えられたＭＰＵ系制御回路２０８は、入力バッファ２０４，カラムアドレス制御回路２１２を制御して、入出力バッファ２０４から表示データＲＡＭ２２０へのデータ転送，データの書き込みを実行する。
【００６０】
ＬＣＤ系制御回路２１０は、上述のＭＰＵ系制御回路の動作とは独立に、表示データＲＡＭ２２０からデータを読み出させる。
【００６１】
出力選択回路２２２は、ＭＬＳ駆動に必要な表示データを選択して読出す。表示データは、ラッチ２２４に一時的に保持された後、マルチラインデコーダ２２６に送られる。マルチラインデコーダ２２６の一致・不一致判定の結果、決定された電圧情報は電圧セレクタ２２８に伝達され、電圧セレクタ２２８はその電圧を選択して、液晶パネル４００のデータ線（Ｙドライバ２００が担当する表示領域のデータ線）に供給する。
【００６２】
なお、図１中、Ｙドライバ２００，Ｘドライバ３００は、一つのＩＣとして描かれているが、同じ機能をもつ複数のＩＣをカスケード接続して用いてもよい。複数のＩＣをカスケード接続して一つのＸドライバとする場合、各ＩＣにおける表示データＲＡＭのメモリ容量は、その１個のＩＣが担当する表示領域分の容量であり、電圧セレクタ２２８から出力されるデータ線駆動電圧は、一つのＩＣが担当する表示領域のデータ線についての駆動電圧となる。
【００６３】
（３）表示データＲＡＭ２２０の構成およびデータの書き込み，読出し動作の概要
図２（ａ）は液晶パネル４００の１画素に１データを対応させたビットマップ形式のメモリ構成を示し、同図（ｂ）は図１で採用されている表示データＲＡＭ２２０のメモリ構成を示す。図（ａ）の縦方向の１〜２４０，横方向の１〜３２０，図（ｂ）の縦方向の１〜３０，横方向の１〜２５６０はそれぞれメモリの物理的アドレスを示し、（ｂ）における[１]〜[３０]，[１]〜[３２０]は、ＭＰＵ１０２側から見たアドレス空間におけるアドレスを示す。
【００６４】
通常の画像メモリ（フレームメモリ）なら、図２（ａ）のような構成となるはずであるが、上述のとおり、ＭＬＳ駆動を行う場合には、同時に選択する走査線数（ｈ）分の全データを並列に一度にマルチラインデコーダに供給する必要があり、このような特殊な読出しを可能とするべく、図２（ｂ）のような特殊な構成を採用したものである。
【００６５】
つまり、図２（ａ）では、２４０個（ビット線方向）×３２０個（ワード線方向）のメモリセルを配置してメモリを構成しているが、図２（ｂ）では、３０個（ビット線方向）×２５６０個（ワード線方向）のメモリセルを配置してメモリを構成している。つまり、（ｂ）では、ビット線方向のメモリセル数が１／８に圧縮され（２４０÷８＝３０）、一方、ワード線方向のメモリセル数が８倍になっている（３２０×８＝２５６０）。
【００６６】
これは、一度に読み出すべき図２（ａ）の領域（ア）の全データ、すなわち、図２（ａ）中の（ａ１，ｂ１，ｃ１，ｄ１）から（ａ３２０，ｂ３２０，ｃ３２０，ｄ３２０）までの全データを１本のワード線に接続されるメモリセル群に記憶させ、そのワード線をアクティブにすることで、各データの同時の並列読出しを可能とするためであり、また、データ転送との整合をとるためである。
【００６７】
前述のとおり、データ転送は全て８ビットで行われるため、パイプライン的な処理を確保するためには、表示データＲＡＭ２２０に対するデータの書き込みも８ビットで行う必要があり、よって、８ビットのデータの同時書き込みを行うべく、図２（ｂ）のように縦を１／８に圧縮し、横を８倍に伸張したメモリ構成としたものである。
【００６８】
そして、表示データＲＡＭ２２０への１回の書き込みでは、同時に選択される走査線に対応したデータ（例えば、ａ１，ｂ１，ｃ１，ｄ１）の他に、次のサイクルで同時に選択される走査線に対応したデータ（例えば、ｅ１，ｆ１，ｇ１，ｈ１）を一組の単位（８ビット）として、一括の書き込みを行う。
【００６９】
ＭＰＵ１０２側からみた表示データＲＡＭ２２０のカラムアドレスは、[１]〜[３０]であり、ロウアドレスは[１]〜[３２０]である。したがって、図１のカラムアドレス制御回路２１２とロウアドレス制御回路２１８は、カラムアドレスを固定しておき、ロウアドレスを１づつインクリメントしながら８ビット単位の書き込みを実行していく。
【００７０】
このように、表示データメモリ２２０への表示データの書き込みは、同時に選択される走査線の数をｈ本（ｈは２以上の自然数）とした場合、１本のデータ線に印加する電圧を決定するのに必要なｈ個の表示データを含むｍビット（ｍはデータ転送のビット数）の表示データを単位として行われる。これにより、ＭＰＵ１０２は、内部バス１０４に接続された自己が管理するメモリ（１０５等）にデータ転送をするのと同様に、マルチライン駆動用の表示データＲＡＭにもデータを転送することができる。よって、マルチライン駆動のための処理もマイクロコンピュータの内部と同様に行われるため、データ転送のタイミング制御に関する整合性もよく、ＭＰＵに特別な負担がかからない。
【００７１】
また、表示データメモリ２２０からのデータの読出しに際しては、図２（ｂ）の下側に矢印で示すように、まず、奇数番目の物理アドレスのメモリセルから、図２（ａ）の領域（ア）の表示データを一括して読出す。そして、次のサイクルで、偶数番目の物理アドレスのメモリセルから、図２（ａ）の領域（イ）の表示データを一括して読出す。このような読出しデータの選択は、図１の出力選択回路２２２が実行する。
【００７２】
このように、本実施の形態では、データ転送ならびにＲＡＭへの書き込み単位（「８」ビット）は、マルチライン選択数（「４」）の倍数であり、よって、ＲＡＭへの書き込み，読出しの整合性がよく、タイミング制御が容易である。よって、データのパイプライン的な処理に適する。
【００７３】
（４）表示データＲＡＭ２２０周辺の回路の具体例
図３に表示データＲＡＭ２２０周辺の回路の具体例が示される。
【００７４】
表示データＲＡＭ２２０としては、ＳＲＡＭを用いている。メモリセルＭ１，Ｍ２・・・は、ワード線Ｗ１，Ｗ２・・・がアクティブとなると選択状態となり、各メモリセルへの書き込み，読出しが可能となる。
【００７５】
一方、データバッファ２１４は、ＭＰＵ１０２の内部バス１０４を介して送られてくる８ビットのデータＤ０〜Ｄ７を一時的にストアするもので、各データに対応した段数のフリップフロップ２１５ａ〜２１５ｈを有する。
【００７６】
各段のフリップフロップ２１５ａ〜２１５ｈには、１対の信号ラインＤＬ１，ｘＤＬ１、ＤＬ２，ｘＤＬ２・・・がそれぞれ接続されている。なお、ｘは電圧レベルが反転されていることを示す記号である。
【００７７】
この信号ラインＤＬ１，ｘＤＬ１、ＤＬ２，ｘＤＬ２・・・にカラムスイッチを構成する８組のＮＭＯＳトランジスタＳ１，Ｓ２、・・・Ｓ１５，Ｓ１６の一端（ソース，ドレイン）が接続され、８組のＮＭＯＳトランジスタＳ１，Ｓ２・・・のゲートには、カラムアドレス制御回路２１２から出力される共通のカラムスイッチ制御信号ＡＤＲ１（ＡＤＲ２）が供給される。
【００７８】
つまり、例えば、カラムスイッチ制御信号ＡＤＲ１がアクティブとなると、８組のＮＭＯＳトランジスタＳ１，Ｓ２、・・・Ｓ１５，Ｓ１６が全部オンして、８個のメモリセル（例えば、メモリセルＭ１〜Ｍ８）へのデータの同時書き込みが可能となる。
【００７９】
また、メモリセルからのデータの読出しにおいて、相補ビット線対ＢＬ１，ｘＢＬ１等を介して読み出された表示データは、出力選択回路２２２で選別された後にラッチ２２４へと送られる。
【００８０】
出力選択回路２２２は、選択信号ＳＥＬ１，ＳＥＬ２によって選択的にオンするＭＯＳトランジスタからなるスイッチＳ３０〜Ｓ３７を具備し、選択信号ＳＥＬ１がアクティブとなると偶数番目のメモリセルからのデータを通過させ、選択信号ＳＥＬ２がアクティブとなると奇数番目のメモリセルからのデータを通過させる。
【００８１】
ラッチ２２４はインバータＩＮＶ１，ＩＮＶ２を組み合わせたフリップフロップを有する。
【００８２】
ラッチ２２４で保持された表示データは、マルチラインデコーダ２２６に供給される。マルチラインデコーダ２２６は、液晶パネルの１本のデータ線を駆動するための電圧を決定する不一致判定回路２２７ａ，２２７ｂ・・を有する。
【００８３】
図５は、１個の不一致判定回路の構成を示したブロック図である。
【００８４】
不一致数判定回路は、第１のＲＯＭ回路１、第２のＲＯＭ回路２、第３のＲＯＭ回路３、第４のＲＯＭ回路４、第５のＲＯＭ回路５と、プリチャージ（ＰＣ）回路６〜１０を有している。ＰＣ回路６，７，９，１０は同じ構成であるが、ＰＣ回路８は構成が少し異なり、入出力端子の数が１つになっている。
【００８５】
不一致数判定回路への入力信号は、液晶パネルの走査線駆動のパターン（選択電圧パターン）を判別するためのパターン識別信号（ＰＤ０，ＰＤ１）と、フレームメモリから読み出したデータ信号ｄａｔａ１からｄａｔａ４と、プリチャージ信号ＰＣ、表示のオン、オフを反転する信号ＦＲである。
【００８６】
これら入力信号は、各々インバータを介して、正転信号と反転信号の両方がＲＯＭ１〜５回路１〜５に共通に入力される。ただし、ＦＲ端子には、正転信号だけが入力される。
【００８７】
ＰＣ１〜５回路６〜１０の出力信号ｓｗ１〜ｓｗ５は、図２０のレベルシフタ２５９を介し、電圧セレクタ２６０の制御端子に接続されている。出力信号ｓｗ１〜ｓｗ５のいずれか１つがＨｉｇｈの時、電圧セレクタ内で対応する電圧レベルＶY1〜ＶY5の１つが選択され、データ線に印加される。
【００８８】
図６は、図５のＲＯＭ５回路５を模式的に表した図であり、Ｎチャンネル・トランジスタ（以降Ｎｃｈ・Ｔｒ）を白丸（○）で示している。
【００８９】
図６の左側において、通常のＣＭＯＳトランジスタ記号と対応して示しているように、ゲートは（ａ，ｃ）と表記され、ドレインは（ｂ）と表記され、ソースは（ｄ）と表記され、サブストレート（Ｖｓｓ＝ＧＮＤ）と表記されている。
【００９０】
次に、入力信号からデコード演算により出力信号が生成される過程を説明する。
【００９１】
不一致判定回路の出力線（縦の線）は、あらかじめプリチャージ（ＰＣ信号）によりＨｉｇｈになっている。入力線（横の線）から入力される入力信号によって、一本の縦の線に直列接続されている全てのＮｃｈ・Ｔｒがオンすると、その縦の線の電位はＶｓｓとなり、出力はＬｏｗに変化する。
【００９２】
例えば、走査電圧パターン（選択電圧パターン）として図１０のパターンを採用しているとする。
【００９３】
ＸＰＣがＨｉｇｈで、ｄａｔａ１〜ｄａｔａ４がすべてＨｉｇｈならば、ＲＯＭ５回路の１列目のＮｃｈ・Ｔｒがすべてオンし、ＶｓｓにつながりＬｏｗを出力する。他の列は、オンしていないＮｃｈ・Ｔｒがあり、Ｖｓｓにはつながらず、Ｈｉｇｈのままである。
【００９４】
このように、Ｎｃｈ・Ｔｒをどこに置くかによって、出力を選択することができる。つまり、Ｎｃｈ・Ｔｒの配置によって、入力信号をデコードし、選択電圧データへと変換することが可能である。
【００９５】
マルチラインデコーダ２２６から出力される選択電圧データは、電圧セレクタ２２８に入力され、そのデータに対応した電圧が選択されて液晶パネル４００に供給される。なお、参照番号２２９ａ，２２９ｂはそれぞれ、１出力当たりの電圧選択回路を示す。
【００９６】
（５）第２の実施の形態
図２の表示データＲＡＭ２２０は、同時に駆動される走査線の数に対応する表示データを、１本のワード線をアクティブとすることにより一挙に読み出す必要上、通常のＲＡＭに比べて、横方向に極めて長い（つまり、１本の走査線が極めて長い）という特殊な形態をしている。
【００９７】
一方、上述のとおり、電子機器に内蔵されるマイクロコンピュータ１００におけるＭＰＵ１０２（図１）は、液晶パネルのＭＬＳ駆動を何ら意識することなく、通常どおり高速のデータ転送処理を実行する。
【００９８】
したがって、表示データＲＡＭ２２０へのデータの入出力の際、長いワード線の駆動により信号遅延が生じてアクセスタイムが増大すると、ＭＰＵ１０２側からの高速なデータ転送との整合性がとれずに、ＭＰＵ１０２のバスと直結したパイプライン的なデータ転送が困難になる場合も想定される。
【００９９】
そこで、本実施の形態では、図４に示すように、表示データＲＡＭ２２０を例えば２つのブロック２２１ａ，２２１ｂに分割して１本のワード線長を短縮し、駆動遅延を軽減する。
【０１００】
図４においては、図１と同じ箇所には同じ参照番号を付してある。
【０１０１】
各ブロック２２１ａ，２２１ｂにはワード線ドライバ２４０，２４２が設けられ、各ワード線ドライバ２４０，２４２はそれぞれ、分割されたワード線Ｗ１ａ〜Ｗｎａ，Ｗ１ｂ〜Ｗｎｂを駆動する。また、カラムアドレス制御回路２１２ａ，２１２ｂ，データバッファ２１４ａ，２１４ｂ，マルチラインデコーダ２２６ａ，２２６ｂも分割して設けている。
【０１０２】
さらに、本実施の形態では、分割されたブロック２２１ａ，２２１ｂの間に、ロジック回路２１１を配置している。
【０１０３】
ここで、「ロジック回路２１１」は、図１におけるＭＰＵインタフェース２０２，バスホールダ２３０，コマンドデコーダ２０６，ＭＰＵ制御回路２０８，ＬＣＤ系制御回路２１０を総括的に表現する名称である。特に、ＭＰＵ制御回路２０８，ＬＣＤ系制御回路２１０はかなり大きなロジック回路であり、その配置が問題となる。
【０１０４】
そこで、本実施の形態では、ＭＰＵ制御回路２０８やＬＣＤ系制御回路２１０を含む「ロジック回路２１１」を、分割された表示データＲＡＭの各ブロック２２１ａ，２２１ｂ間に配置し、スペースの有効利用を図っている。
【０１０５】
また、ロジック回路２１１の左右に分割されたブロック２２１ａ，２２１ｂがあることにより、ロジック回路２１１から各ブロック２２１ａ，２２１ｂまでの距離が同じとなり、信号遅延量を均一化できる。
【０１０６】
なお、本実施の形態では表示データＲＡＭを２分割しているが、これに限定されるものではなく、適切な分割を行うことができる。
【０１０７】
本実施の形態の駆動回路が担当する表示体の領域のサイズが、縦（データ線の延在方向）にＸ個，横（走査線の延在方向）にＹ個配列されてなる合計で（Ｘ×Ｙ）個の表示要素からなる領域であり、表示データメモリをｎ個（ｎは２以上の自然数）に分割する場合、分割された１つのブロックは、メモリセルが縦（ビット線の延在方向）に（Ｘ／ｍ）個，横（ワード線の延在方向）に{（Ｙ×ｍ）／ｎ}個配置されてなる合計で{（Ｘ×Ｙ）／ｎ}個のメモリセルを、具備することになる。ここで、ｍは上述のとおり、ＭＰＵの並列データ処理単位（転送の処理単位）である。
【０１０８】
（６）第３の実施の形態
次に、上述の表示装置（液晶表示装置）を搭載した電子機器の例について説明する。
【０１０９】
本実施の形態にかかる電子機器は、図１１に示す表示情報出力源１０００、表示情報処理回路１００２、表示駆動回路１００４、液晶パネルなどの表示パネル１００６、クロック発生回路１００８及び電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は、例えば増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路あるいはクランプ回路等を含むことができる。表示駆動回路１００４は、走査側駆動回路及びデータ側駆動回路を含んで構成され、液晶パネル１００６を表示駆動する。電源回路１０１０は、上述の各回路に電力を供給する。
【０１１０】
このような構成の電子機器として、図１２に示す液晶プロジェクタ、図１３に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、図１４，図１５に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などを挙げることができる。
【０１１１】
図１２に示す液晶プロジェクタは、透過型液晶パネルをライトバルブとして用いた投写型プロジェクタであり、例えば３板プリズム方式の光学系を用いている。
【０１１２】
図１２において、プロジェクタ１１００では、白色光源のランプユニット１１０２から射出された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲ、Ｇ、Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂに導かれる。そして、それぞれの液晶パネル１１１０Ｒ、１１１０Ｇおよび１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光が直進するので各色の画像が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【０１１３】
図１３に示すパーソナルコンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示画面１２０６とを有する。
【０１１４】
図１４に示すページャ１３００は、金属製フレーム１３０２内に、液晶表示基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１，第２のシールド板１３１０，１３１２、２つの弾性導電体１３１４，１３１６、及びフィルムキャリアテープ１３１８を有する。２つの弾性導電体１３１４，１３１６及びフィルムキャリアテープ１３１８は、液晶表示基板１３０４と回路基板１３０８とを接続するものである。
【０１１５】
ここで、液晶表示基板１３０４は、２枚の透明基板１３０４ａ，１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶表示パネルが構成される。一方の透明基板に、図２０に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を形成することができる。液晶表示基板１３０４に搭載されない回路は、液晶表示基板の外付け回路とされ、図２３の場合には回路基板１３０８に搭載できる。
【０１１６】
図１４はページャの構成を示すものであるから、液晶表示基板１３０４以外に回路基板１３０８が必要となるが、電子機器用の一部品として液晶表示装置が使用される場合であって、透明基板に表示駆動回路などが搭載される場合には、その液晶表示装置の最小単位は液晶表示基板１３０４である。あるいは、液晶表示基板１３０４を筺体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶表示装置として使用することもできる。さらに、バックライト式の場合には、金属製フレーム１３０２内に、液晶表示基板１３０４と、バックライト１３０６ａを備えたライトガイド１３０６とを組み込んで、液晶表示装置を構成することができる。
【０１１７】
なお、これらに代えて、図１５に示すように、液晶表示基板１３０４を構成する２枚の透明基板１３０４ａ，１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（ＴａｐｅＣａｒｒｉｅｒＰａｃｋａｇｅ）１３２０を接続して、電子機器用の一部品である液晶表示装置として使用することもできる。
【０１１８】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の各種の液晶パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレー装置にも適用可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるシステムの全体構成を示す図である。
【図２】表示データＲＡＭのメモリ構成を説明するための図であり、（ａ）は液晶パネルの１画素に１データを対応させたビットマップ形式の一般的なメモリ構成を示し、（ｂ）は図１で採用されている本発明にかかる表示データＲＡＭのメモリ構成を示す。
【図３】表示データＲＡＭならびにその周辺回路の具体的構成例を示す図である。
【図４】本発明の第２の実施の形態にかかるシステムの要部の構成を示すブロック図である。
【図５】図２のマルチラインデコーダを構成する不一致判定回路の具体的構成を示す図である。
【図６】図５の不一致判定回路に使用されているＲＯＭの構成を示す図である。
【図７】単純マトリクス型の液晶パネルにおけるフレーム応答性ならびにマルチライン駆動の原理を説明するための図である。
【図８】単純マトリクス型の液晶パネルにおける電極の配置を示す図である。
【図９】マルチライン駆動の内容を説明するための図である。
【図１０】マルチライン駆動における走査電圧パターン（選択電圧パターン）の一例を示す図である。
【図１１】本発明が適用される電子機器のブロック図である。
【図１２】本発明が適用されるプロジェクタの概略を説明するための図である。
【図１３】本発明が適用されるパーソナルコンピュータの外観を示す図である。
【図１４】本発明が適用されるページャの分解斜視図である。
【図１５】外付け回路を備えた画像表示装置の一例を示す斜視図である。
【符号の説明】
１００マイクロコンピュータ
１０２ＭＰＵ
１０４内部データバス
１０５ＶＲＡＭ
２００Ｙドライバ
２０２ＭＰＵインタフェース
２０４入出力バッファ
２０６コマンドデコーダ
２０８ＭＰＵ系制御回路
２１０ＬＣＤ系制御回路
２１２カラムアドレス制御回路
２１４データバッファ回路
２１６カラムスイッチ
２１８ロウアドレス制御回路
２２０表示データＲＡＭ
２２２出力選択回路
２２４ラッチ
２２６マルチラインデコーダ
２２８電圧セレクタ
３００Ｘドライバ
４００液晶パネル[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display driver circuit, a semiconductor integrated circuit device, a display device, and an electronic apparatus, and more particularly, so-called multi-display that performs display by simultaneously selecting h (h is a natural number of 2 or more) of scanning lines. The present invention relates to a display technology using a line driving method.
[0002]
[Background]
Simple matrix type liquid crystal display devices are widely used for monitors of portable personal computers and the like because they do not require expensive switching elements on the substrate and are inexpensive as compared with active matrix type liquid crystal display devices.
[0003]
A so-called multiline driving method has been proposed for the purpose of further improving the display quality while lowering the driving voltage of such a simple matrix type liquid crystal display device.
[0004]
For example, the following documents are related to the multiline driving method.
[0005]
(1) “A GENERALIZED ADDRESSING TECHNIQUE FOR RMS RESPONDING MATRIX LCDS, 1988 INTERNATIONAL DISPLAY RESEARCH CONFERENCE P80-P85”
(2) “Japanese Patent Publication, No. 46127, 1993”
(3) “Japanese Patent Publication, 1993 No. 10032 Publication”
(4) "Japanese Patent Publication, 1994 No. 4049"
[0006]
[Problems to be solved by the invention]
Since multi-line driving is a special driving method, a dedicated interface circuit is often required in addition to the liquid crystal panel driving circuit when this driving method is executed.
[0007]
For example, when display data is transferred between a general-purpose MPU built in an electronic device in which a display device is mounted and a special driver IC that performs multi-line driving of a liquid crystal panel, the transfer timing is controlled. May require a dedicated interface.
[0008]
However, this increases the mounting space by providing a dedicated interface, hinders the downsizing of the electronic device incorporating the display device, and contributes to the cost increase of the electronic device.
[0009]
Thus, one of the objects of the present invention is to provide a novel interface that eliminates a dedicated interface between the MPU and a driving circuit such as a liquid crystal panel without imposing any burden on the MPU built in the electronic device. It is to provide a driving circuit such as a liquid crystal panel.
[0010]
[Means for Solving the Problems]
The present invention for solving the above-described problems has the following configuration.
[0011]
The display driving circuit according to the present invention includes:A circuit for driving the data lines of a display body in which the display elements are arranged in a matrix and the display state of the display elements is controlled by the voltages of the scanning lines and the data lines,
A display data memory for storing display data in a display area in charge of this circuit;
A selection voltage pattern for simultaneously selecting a plurality of the scanning lines, and a decoder for determining a voltage to be applied to the data lines based on a comparison between the display data read from the display data memory,
The display data is transferred to the display data memory in units of m bits (m is the number of bits that can be processed by the MPU at a time) via the MPU (Microcomputer Processing Unit) bus.
Display data memoryIsWhen the number of scanning lines to be simultaneously selected is h (h is a natural number of 2 or more),By selecting a word line,The h display data necessary to determine the voltage applied to the data lineConfigured to be read simultaneouslyIt is characterized by that.
[0012]
The MPU parallel data processing unit (m bits) is also used as a multi-line driving processing unit to unify the data transfer unit (number of data bits). That is, m-bit display data including h pieces of display data necessary for determining a voltage applied to one data line is used as an access unit to the display data memory.
[0013]
As a result, the MPU transfers data to the memory managed by itself connected to the internal bus.do itData can also be transferred to the display data memory for multiline driving. Since processing for multi-line driving is performed in the same manner as in the microcomputer, the data transfer timing control is highly consistent and no special burden is placed on the MPU.
[0014]
In addition, the driving circuit for the display body described aboveWherein "m" is a multiple of "h"Can be.
[0015]
Since the consistency between “m” which is the unit for simultaneous data transfer and the unit for writing to the display data RAM and “h” which is the number of multi-line selections is good, timing control of data transfer, RAM writing and reading Is easy. Therefore, data processing can be pipelined.
[0016]
In the display drive circuit described above,
The drive circuit further
A command decoding circuit for decoding an instruction from the MPU;
A first control circuit for controlling writing of the m-bit display data transferred via the MPU bus to the display data memory based on an instruction decoded by the command decoding circuit;
Based on the instruction decoded by the command decoding circuit, the display data is read from the display data memory.OnlyAnd a second control circuit for controlling transfer of the read display data to the decoder.be able to.
[0017]
By providing a command decoding circuit for decoding an instruction from the MPU and a control circuit for controlling input / output of the display data memory based on the instruction in the driving circuit, the driving circuit is independent of the MPU. In addition, the MPU is not burdened.
[0018]
In addition, the driving circuit for the above display bodyThe display elements are arranged in a matrix, and X display elements are arranged in the column direction (data line extending direction) and Y display elements are arranged in the row direction (scanning line extending direction) (X × Y). ) Display elements,
The display data memory has (X / m) memory cells arranged in the column direction (bit line extending direction) and (Y × m) memory cells arranged in the row direction (word line extending direction) (X × Y) Random access memory comprising memory cellsAnd
In each memory cell connected to one word line, when the number of scanning lines to be selected simultaneously is h, h display data necessary to determine the voltage applied to the data line is stored. It may be stored.
[0019]
In order to enable batch input / output of m-bit display data to / from the display data memory, the configuration of the display data memory is devised. A group of memory cells connected to one word line is used to store m-bit data that is simultaneously input / output processed.
[0020]
Therefore, m-bit data can be written and read in parallel by making the potential of the word line active.
[0021]
In addition, the driving circuit for the display body described aboveThe display elements are arranged in a matrix, and X display elements are arranged in the column direction (data line extending direction) and Y display elements are arranged in the row direction (scanning line extending direction) (X × Y). ) Display elements,
The display data memory is a random access memory composed of n (n is a natural number of 2 or more) divided blocks. In one divided block, the memory cells are arranged in the column direction (bit line extending direction). [(X × Y) / n] memory cells arranged in (X / m) and [(Y × m) / n] in the row direction (word line extending direction).Can.
[0022]
With the above configurationDivides the display data memory into a plurality of blocks. As a result, the word line is also divided, the length of the word line is shortened, and the load per word line is reduced. This reduces signal delay and prevents an increase in access time.
[0023]
In addition, the driving circuit for the display body described aboveIn
The display elements are arranged in a matrix, and the number of the display bodies is (X × Y) in which X pieces are arranged in the column direction (data line extending direction) and Y pieces are arranged in the row direction (scanning line extending direction). Display elements,
The display data memory is a random access memory composed of n (n is a natural number of 2 or more) divided blocks. In one divided block, the memory cells are arranged in the column direction (bit line extending direction). [(X × Y) / n] memory cells arranged in (X / m) and [(Y × m) / n] in the row direction (word line extending direction). And
Between the divided blocks, the command decoding circuit, the first control circuit, and the second control circuit are provided.May.
[0024]
A command decoding circuit provided in the drive circuit for decoding an instruction from the MPU and a control circuit for controlling input / output of the display data memory based on the instruction are considerably large logic circuits. By arranging these logic circuits between the blocks of the divided display data memory, the space can be effectively used in terms of layout.
[0025]
Further, since there are divided blocks of the display data memory on the left and right sides of the logic circuit (control circuit etc.), the distance between each block and the logic circuit (control circuit etc.) becomes the same, and the signal delay amount can be made uniform.
[0026]
The semiconductor integrated circuit device according to the present invention is the above-mentionedThis is a semiconductor integrated circuit device in which the drive circuit is integrated on a semiconductor substrate.
[0027]
A low-cost and low-power-consumption semiconductor integrated circuit device (driver IC such as a liquid crystal panel) having good consistency with an MPU mounted on an electronic device can be obtained.
[0028]
Further, the display device according to the present invention is the above-described device.And a display body in which the data lines are driven by the drive circuit.
[0029]
An inexpensive and small-sized display device suitable for mounting on a portable device or the like is realized.
[0030]
Further, the electronic device according to the present invention is the above-mentionedThis is an electronic device equipped with the display device.
[0031]
An inexpensive and small electronic device capable of high performance display can be realized.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings.
[0033]
In the present invention, the circuit configuration is devised by paying attention to the characteristics of the multi-line driving method (hereinafter referred to as MLS driving method). In order to understand the present invention, it is important to know the contents of the MLS driving method. First, an outline of the MLS driving method will be described.
[0034]
(1) Outline of MLS driving method
A. Advantages of MLS drive method
The MLS driving method is a technique for simultaneously selecting a plurality of scanning lines in a simple matrix type liquid crystal panel such as an STN (Super Twisted Nematic) liquid crystal panel. Thereby, the driving voltage of the scanning line can be lowered.
[0035]
Further, as shown in the upper side of FIG. 7, in the conventional line sequential driving method, since one pixel is driven only once in one frame period, the selection pulse interval is wide, and the transmittance of the liquid crystal decreases with time. The contrast of the image display and the brightness when the liquid crystal is turned on are lowered.
[0036]
On the other hand, as shown in the lower side of FIG. 7, according to the MLS driving method, a plurality of selection periods are provided in one frame period, and a voltage is applied to each of the plurality of selection periods to drive one pixel. The transmittance decreases after applying a voltage during each selection period, and a high transmittance can be obtained as an average value. Therefore, contrast can be improved.
[0037]
B. Principle of MLS drive method
Consider a case where a simple matrix type liquid crystal display device as shown in FIG. 8 is driven by MLS.
[0038]
In FIG. 8, scanning lines (X1 to Xn) and data lines (Y1 to Ym) are formed by electrodes on two transparent glass substrates, and a liquid crystal is sandwiched between the two substrates.
[0039]
The data lines are connected to a data line driving circuit (Y driver) 2000, and the scanning lines are connected to a scanning line driving circuit (X driver) 3000. In the drawing, for simplification of description, the data line driving circuit is described as “Y driver”, and the scanning line driving circuit is described as “X driver”.
[0040]
Pixels are formed at the intersections of the scanning lines and the data lines, and the display elements are driven by scanning signals and data signals supplied to the scanning lines and the data lines.
[0041]
Here, as shown in FIG. 9, consider a case where two scanning lines X1 and X2 are simultaneously driven to turn on / off pixels at positions where the scanning lines and the data line Y1 intersect.
[0042]
The on pixel is “−1” and the off pixel is “+1”. Data indicating this on / off is stored in the frame memory. The selection pulse is represented by binary values of “+1” and “−1”. Further, the driving voltage of the data line Y1 has three values “−V2”, “+ V2”, and “V1”.
[0043]
Which voltage of “−V2”, “+ V2”, and “V1” is applied to the data line Y1 is determined by the product of the display data vector d and the selection matrix β.
[0044]
In the case of (a) in FIG. 9, d · β = −2, in the case of (b), d · β = + 2, in the case of (c), d · β = + 2, In the case of d), d · β = 0.
[0045]
When the product of the display data vector d and the selection matrix β is “−2”, “−V2” is selected as the data line drive voltage, and when “+2”, “+ V2” is selected, and “0” "V1" is selected.
[0046]
In the case where the calculation of the product of the display data vector d and the selection matrix β is performed by an electronic circuit, a circuit for determining the number of mismatches between corresponding data in the display data vector d and the selection matrix β may be provided.
[0047]
That is, when the number of mismatches is “2”, “−V2” is selected as the data line drive voltage. When the number of mismatches is “0”, “+ V2” is selected as the data line drive voltage. When the number of mismatches is “1”, “V1” is selected as the data line drive voltage.
[0048]
In MLS driving for selecting two lines simultaneously, the data line driving voltage is determined as described above, two selection periods are provided within one frame period, and voltages are applied during the selection period to display the pixel display state. Is determined. By adopting such a driving method, the driving voltage can be lowered, and since the voltage is applied during a plurality of selection periods, the transmittance is hardly lowered and the contrast is improved.
[0049]
As described above, in order to realize MLS driving, display image data (that is, a display pattern) and a selection pulse pattern, that is, a scanning voltage pattern (sometimes referred to as a selection voltage pattern) for each selection period. Mismatch judgment is required.
[0050]
In order to realize this comparison, display data corresponding to “the number of simultaneously selected scanning lines (h) × the number of memory cells connected to one word line (k)” is required at a time. Therefore, it is necessary to devise the configuration of the display data memory in order to read out the necessary data group from the display data memory at once.
[0051]
(2) Overall configuration of data line driving circuit of liquid crystal panel according to the present embodiment
FIG. 1 shows an overall configuration of a data line driving circuit (shown as a Y driver in the figure, which will be described below using this term) of a liquid crystal panel.
[0052]
The Y driver 200 is a dedicated IC for MLS driving of the liquid crystal panel 400. The Y driver 200 is used by being connected to a microcomputer 100 built in an electronic device on which the liquid crystal panel 400 is mounted. The microcomputer 100 is also formed as a semiconductor integrated circuit.
[0053]
The microcomputer 100 includes an 8-bit MPU (Microcomputer Processing Unit) 102, an internal data bus 104, a VRAM 105, and the like.
[0054]
The Y driver 200 is connected directly to the MPU interface circuit 202 that exchanges information with the MPU 102, the internal data bus 104 of the microcomputer 100, and exchanges display data. From the bus holder 230 that stores data, the command decoder 206 that decodes commands, the MPU system control circuit 208 that mainly controls the write data display access to the display data RAM 220 based on instructions from the MPU, and the display data RAM 220 LCD system control circuit for controlling the timing of reading the display data and determining the voltage applied to the data destination, column address control circuit 212, row address control circuit 218, data buffer 214, column switch 216 Display data RAM 220 , An output selection circuit 222, a latch 224, a multi-line decoder 226 that detects a mismatch between the selection voltage pattern and display data and determines a voltage to be applied to the data line, and selects and outputs the determined voltage. And a voltage selector 228.
[0055]
It should be noted that the Y driver 200 is directly connected to the internal data bus 104 of the microcomputer 100, and data transfer from the 8-bit MPU 1-2 to the display data RAM 220 is performed in the microcomputer 100. In the same manner as described above, it is performed in units of 8 bits (unit in which MPU 102 can process data in parallel). That is, in FIG. 1, data transfer lines DB1, DB2, DB3, DB4, and DB5 from the internal data bus 104 in the microcomputer 100 to the display data RAM 220 transfer data in parallel in units of 8 bits (1 byte). It is a line to do.
[0056]
That is, a data transfer pipeline is constructed between the external microcomputer 100 and the X driver 200. In the data transfer, the transfer timing can be finely adjusted using the bus holder 230 as appropriate.
[0057]
That is, the MPU 102 can issue a display data transfer process without being particularly aware of the inside and outside of the microcomputer.
[0058]
A data transfer command from the MPU 102 input to the MPU interface circuit 202 is decoded by a command decoder (command decoding circuit) 206, and the contents, necessary control data, and the like are stored in an MPU system control circuit (first control circuit) 208, It is sent to the LCD system control circuit (second control circuit) 210.
[0059]
The MPU system control circuit 208 given the necessary information controls the input buffer 204 and the column address control circuit 212 to execute data transfer from the input / output buffer 204 to the display data RAM 220 and data writing.
[0060]
The LCD system control circuit 210 reads data from the display data RAM 220 independently of the operation of the MPU system control circuit described above.
[0061]
The output selection circuit 222 selects and reads display data necessary for MLS driving. The display data is temporarily held in the latch 224 and then sent to the multiline decoder 226. As a result of the coincidence / non-coincidence determination of the multi-line decoder 226, the determined voltage information is transmitted to the voltage selector 228, and the voltage selector 228 selects the voltage to display the data line of the liquid crystal panel 400 (the display handled by the Y driver 200). Area data line).
[0062]
In FIG. 1, the Y driver 200 and the X driver 300 are depicted as one IC, but a plurality of ICs having the same function may be connected in cascade. When a plurality of ICs are cascade-connected to form one X driver, the memory capacity of the display data RAM in each IC is the capacity of the display area in charge of that one IC and is output from the voltage selector 228. The data line drive voltage is a drive voltage for a data line in a display area that is handled by one IC.
[0063]
(3) Configuration of display data RAM 220 and outline of data writing / reading operation
2A shows a bit map format memory configuration in which one pixel corresponds to one pixel of the liquid crystal panel 400, and FIG. 2B shows a memory configuration of the display data RAM 220 employed in FIG. The vertical direction 1 to 240, the horizontal direction 1 to 320 in FIG. 1A, the vertical direction 1 to 30 and the horizontal direction 1 to 2560 in FIG. [1] to [30] and [1] to [320] indicate addresses in the address space viewed from the MPU 102 side.
[0064]
If it is a normal image memory (frame memory), the configuration should be as shown in FIG. 2A. However, as described above, when MLS driving is performed, all of the scanning lines (h) to be selected at the same time are used. It is necessary to supply data to the multi-line decoder at once in parallel. In order to enable such special reading, a special configuration as shown in FIG. 2B is adopted.
[0065]
That is, in FIG. 2A, a memory is configured by arranging 240 (bit line direction) × 320 (word line direction) memory cells, but in FIG. (Line direction) × 2560 (word line direction) memory cells are arranged to constitute a memory. That is, in (b), the number of memory cells in the bit line direction is reduced to 1/8 (240 ÷ 8 = 30), while the number of memory cells in the word line direction is increased by 8 (320 × 8 = 2560).
[0066]
This is because all the data in the area (a) in FIG. 2A to be read at a time, that is, from (a1, b1, c1, d1) to (a320, b320, c320, d320) in FIG. Is stored in a memory cell group connected to one word line, and the word line is activated to enable simultaneous parallel reading of each data. This is to ensure consistency.
[0067]
As described above, since all data transfer is performed in 8 bits, in order to ensure pipeline processing, it is necessary to write data to the display data RAM 220 in 8 bits. In order to perform simultaneous writing, as shown in FIG. 2 (b), the memory is compressed to 1/8 in the vertical direction and expanded to 8 times in the horizontal direction.
[0068]
Then, in one writing to the display data RAM 220, in addition to data corresponding to simultaneously selected scanning lines (for example, a1, b1, c1, d1), corresponding to scanning lines simultaneously selected in the next cycle. Batch writing is performed using the set data (eg, e1, f1, g1, h1) as a set of units (8 bits).
[0069]
The column addresses of the display data RAM 220 viewed from the MPU 102 side are [1] to [30], and the row addresses are [1] to [320]. Therefore, the column address control circuit 212 and the row address control circuit 218 in FIG. 1 execute writing in units of 8 bits while fixing the column address and incrementing the row address by one.
[0070]
As described above, when writing the display data to the display data memory 220, when the number of scanning lines simultaneously selected is h (h is a natural number of 2 or more), the voltage to be applied to one data line is determined. This is performed in units of display data of m bits (m is the number of bits of data transfer) including h display data necessary for this. As a result, the MPU 102 can transfer data to the display data RAM for multi-line driving as well as data transfer to a memory (105 or the like) managed by itself connected to the internal bus 104. Therefore, since the processing for multi-line driving is performed in the same manner as in the microcomputer, the consistency with respect to the data transfer timing control is good and no special burden is imposed on the MPU.
[0071]
When reading data from the display data memory 220, as indicated by an arrow on the lower side of FIG. 2B, first, from the memory cell of the odd-numbered physical address, the area (a) in FIG. ) Display data at once. Then, in the next cycle, the display data in the area (A) in FIG. 2A is collectively read from the memory cell of the even-numbered physical address. Such selection of read data is executed by the output selection circuit 222 of FIG.
[0072]
As described above, in this embodiment, the unit of data transfer and RAM writing (“8” bits) is a multiple of the multi-line selection number (“4”). Good timing and easy timing control. Therefore, it is suitable for data pipeline processing.
[0073]
(4) Specific examples of circuits around display data RAM 220
FIG. 3 shows a specific example of a circuit around the display data RAM 220.
[0074]
An SRAM is used as the display data RAM 220. The memory cells M1, M2,... Are selected when the word lines W1, W2,... Become active, and writing to and reading from each memory cell are possible.
[0075]
On the other hand, the data buffer 214 temporarily stores 8-bit data D0 to D7 sent via the internal bus 104 of the MPU 102, and has flip-flops 215a to 215h of the number of stages corresponding to each data.
[0076]
A pair of signal lines DL1, xDL1, DL2, xDL2,... Are connected to the flip-flops 215a to 215h in each stage. Note that x is a symbol indicating that the voltage level is inverted.
[0077]
One end (source, drain) of eight sets of NMOS transistors S1, S2,... S15, S16 constituting a column switch is connected to the signal lines DL1, xDL1, DL2, xDL2,. A common column switch control signal ADR1 (ADR2) output from the column address control circuit 212 is supplied to the gates of S1, S2,.
[0078]
That is, for example, when the column switch control signal ADR1 becomes active, the eight sets of NMOS transistors S1, S2,... S15, S16 are all turned on to the eight memory cells (for example, memory cells M1 to M8). Can be simultaneously written.
[0079]
In reading data from the memory cell, display data read through the complementary bit line pair BL1, xBL1, etc. is selected by the output selection circuit 222 and then sent to the latch 224.
[0080]
The output selection circuit 222 includes switches S30 to S37 that are MOS transistors that are selectively turned on by the selection signals SEL1 and SEL2. When the selection signal SEL1 becomes active, the data from the even-numbered memory cells is allowed to pass through. When SEL2 becomes active, data from odd-numbered memory cells is passed.
[0081]
The latch 224 includes a flip-flop in which inverters INV1 and INV2 are combined.
[0082]
The display data held by the latch 224 is supplied to the multiline decoder 226. The multi-line decoder 226 includes mismatch determination circuits 227a, 227b,... For determining a voltage for driving one data line of the liquid crystal panel.
[0083]
FIG. 5 is a block diagram showing the configuration of one mismatch determination circuit.
[0084]
The mismatch number determination circuit includes a first ROM circuit 1, a second ROM circuit 2, a third ROM circuit 3, a fourth ROM circuit 4, a fifth ROM circuit 5, and precharge (PC) circuits 6 to 6. 10. The PC circuits 6, 7, 9, and 10 have the same configuration, but the PC circuit 8 has a slightly different configuration and the number of input / output terminals is one.
[0085]
An input signal to the mismatch number determination circuit includes a pattern identification signal (PD0, PD1) for determining a scanning line driving pattern (selection voltage pattern) of the liquid crystal panel, data signals data1 to data4 read from the frame memory, The precharge signal PC is a signal FR for inverting display on / off.
[0086]
As for these input signals, both the normal rotation signal and the inversion signal are input to the ROM 1 to 5 circuits 1 to 5 in common through the inverters. However, only the forward rotation signal is input to the FR terminal.
[0087]
Output signals sw1 to sw5 of the PC1 to 5 circuits 6 to 10 are connected to a control terminal of the voltage selector 260 via the level shifter 259 of FIG. When any one of the output signals sw1 to sw5 is High, one of the corresponding voltage levels VY1 to VY5 is selected in the voltage selector and applied to the data line.
[0088]
FIG. 6 is a diagram schematically showing the ROM 5 circuit 5 of FIG. 5, and N-channel transistors (hereinafter Nch · Tr) are indicated by white circles (◯).
[0089]
On the left side of FIG. 6, the gate is represented as (a, c), the drain is represented as (b), the source is represented as (d), as shown in correspondence with a normal CMOS transistor symbol. It is described as substrate (Vss = GND).
[0090]
Next, a process in which an output signal is generated from an input signal by decoding calculation will be described.
[0091]
The output line (vertical line) of the mismatch determination circuit is set to High in advance by precharging (PC signal). When all the Nch / Tr connected in series to one vertical line are turned on by an input signal input from the input line (horizontal line), the potential of the vertical line becomes Vss and the output becomes Low. Change.
[0092]
For example, assume that the pattern of FIG. 10 is adopted as the scanning voltage pattern (selection voltage pattern).
[0093]
If XPC is High and data1 to data4 are all High, all the Nch · Tr in the first column of the ROM5 circuit are turned on and connected to Vss to output Low. In the other column, there is Nch / Tr that is not turned on, and it does not connect to Vss but remains High.
[0094]
Thus, the output can be selected depending on where the Nch · Tr is placed. That is, the input signal can be decoded and converted into selection voltage data by the arrangement of Nch · Tr.
[0095]
The selection voltage data output from the multiline decoder 226 is input to the voltage selector 228, and a voltage corresponding to the data is selected and supplied to the liquid crystal panel 400. Reference numerals 229a and 229b indicate voltage selection circuits per output.
[0096]
(5) Second embodiment
The display data RAM 220 in FIG. 2 needs to read out display data corresponding to the number of scanning lines that are driven simultaneously by activating one word line at a time. It has a special form of extremely long (that is, one scanning line is extremely long).
[0097]
On the other hand, as described above, the MPU 102 (FIG. 1) in the microcomputer 100 built in the electronic device executes high-speed data transfer processing as usual without being aware of the MLS drive of the liquid crystal panel.
[0098]
Therefore, when a signal delay occurs due to driving of a long word line when data is input / output to / from the display data RAM 220 and the access time increases, consistency with high-speed data transfer from the MPU 102 side is not achieved, and the MPU 102 There are cases where pipeline data transfer directly connected to the bus becomes difficult.
[0099]
Therefore, in the present embodiment, as shown in FIG. 4, the display data RAM 220 is divided into, for example, two blocks 221a and 221b to reduce the length of one word line and reduce the drive delay.
[0100]
In FIG. 4, the same parts as those in FIG.
[0101]
Each block 221a, 221b is provided with word line drivers 240, 242, and each word line driver 240, 242 drives the divided word lines W1a-Wna, W1b-Wnb, respectively. Further, column address control circuits 212a and 212b, data buffers 214a and 214b, and multi-line decoders 226a and 226b are also provided separately.
[0102]
Further, in this embodiment, a logic circuit 211 is arranged between the divided blocks 221a and 221b.
[0103]
Here, “logic circuit 211” is a name that collectively represents the MPU interface 202, bus holder 230, command decoder 206, MPU control circuit 208, and LCD system control circuit 210 in FIG. In particular, the MPU control circuit 208 and the LCD system control circuit 210 are considerably large logic circuits, and their arrangement becomes a problem.
[0104]
Therefore, in this embodiment, the “logic circuit 211” including the MPU control circuit 208 and the LCD system control circuit 210 is arranged between the respective blocks 221a and 221b of the divided display data RAM so as to effectively use the space. ing.
[0105]
Further, since there are the blocks 221a and 221b divided on the left and right of the logic circuit 211, the distance from the logic circuit 211 to each of the blocks 221a and 221b becomes the same, and the signal delay amount can be made uniform.
[0106]
In the present embodiment, the display data RAM is divided into two, but the present invention is not limited to this, and appropriate division can be performed.
[0107]
The total size of the area of the display body in charge of the drive circuit according to the present embodiment is X (vertical direction of data lines) and Y (horizontal direction of scan lines). X × Y) is an area composed of display elements. When the display data memory is divided into n (n is a natural number of 2 or more), the memory cell is vertically (bit line extension) in one divided block. {(X × Y) / n} memory cells in total ((X / m) in the current direction) and {(Y × m) / n} in the lateral (word line extending direction). Will be provided. Here, m is the MPU parallel data processing unit (transfer processing unit) as described above.
[0108]
(6) Third embodiment
Next, an example of an electronic device equipped with the above-described display device (liquid crystal display device) will be described.
[0109]
The electronic apparatus according to this embodiment includes a display information output source 1000, a display information processing circuit 1002, a display drive circuit 1004, a display panel 1006 such as a liquid crystal panel, a clock generation circuit 1008, and a power supply circuit 1010 shown in FIG. Composed. The display information output source 1000 is configured to include a memory such as a ROM and a RAM, a tuning circuit that tunes and outputs a television signal, and outputs display information such as a video signal based on the clock from the clock generation circuit 1008. To do. The display information processing circuit 1002 processes display information based on the clock from the clock generation circuit 1008 and outputs it. The display information processing circuit 1002 can include, for example, an amplification / polarity inversion circuit, a phase expansion circuit, a rotation circuit, a gamma correction circuit, or a clamp circuit. The display driving circuit 1004 includes a scanning side driving circuit and a data side driving circuit, and drives the liquid crystal panel 1006 to display. The power supply circuit 1010 supplies power to each of the circuits described above.
[0110]
As an electronic apparatus having such a configuration, a liquid crystal projector shown in FIG. 12, a personal computer (PC) and engineering workstation (EWS) corresponding to multimedia shown in FIG. 13, a pager shown in FIGS. 14 and 15, or a mobile phone , A word processor, a television, a viewfinder type or a monitor direct-view type video tape recorder, an electronic notebook, an electronic desk calculator, a car navigation device, a POS terminal, and a device equipped with a touch panel.
[0111]
The liquid crystal projector shown in FIG. 12 is a projection type projector using a transmissive liquid crystal panel as a light valve, and uses, for example, a three-plate prism type optical system.
[0112]
In FIG. 12, in the projector 1100, the projection light emitted from the lamp unit 1102 of the white light source is divided into three primary colors of R, G, and B by a plurality of mirrors 1106 and two dichroic mirrors 1108 inside the light guide 1104. Are guided to the three liquid crystal panels 1110R, 1110G, and 1110B that display images of the respective colors. The light modulated by the respective liquid crystal panels 1110R, 1110G, and 1110B is incident on the dichroic prism 1112 from three directions. In the dichroic prism 1112, the red R and blue B lights are bent by 90 °, and the green G light travels straight, so that images of the respective colors are synthesized, and a color image is projected onto a screen or the like through the projection lens 1114.
[0113]
A personal computer 1200 shown in FIG. 13 includes a main body 1204 provided with a keyboard 1202 and a liquid crystal display screen 1206.
[0114]
A pager 1300 shown in FIG. 14 includes a liquid crystal display substrate 1304, a light guide 1306 having a backlight 1306a, a circuit substrate 1308, first and second shield plates 1310 and 1312, and two elastic conductors in a metal frame 1302. It has a body 1314, 1316 and a film carrier tape 1318. Two elastic conductors 1314 and 1316 and a film carrier tape 1318 connect the liquid crystal display substrate 1304 and the circuit substrate 1308.
[0115]
Here, the liquid crystal display substrate 1304 is obtained by sealing liquid crystal between two transparent substrates 1304a and 1304b, thereby forming at least a dot matrix type liquid crystal display panel. A driving circuit 1004 shown in FIG. 20 or a display information processing circuit 1002 can be formed on one transparent substrate. A circuit that is not mounted on the liquid crystal display substrate 1304 is an external circuit of the liquid crystal display substrate, and can be mounted on the circuit substrate 1308 in the case of FIG.
[0116]
FIG. 14 shows the configuration of the pager, so that a circuit board 1308 is required in addition to the liquid crystal display board 1304. In the case where a liquid crystal display device is used as a component for electronic equipment, When a display driving circuit or the like is mounted, the minimum unit of the liquid crystal display device is a liquid crystal display substrate 1304. Alternatively, a liquid crystal display substrate 1304 fixed to a metal frame 1302 as a housing can be used as a liquid crystal display device which is a component for electronic equipment. Further, in the case of the backlight type, a liquid crystal display device can be configured by incorporating a liquid crystal display substrate 1304 and a light guide 1306 provided with a backlight 1306a in a metal frame 1302.
[0117]
Instead of these, as shown in FIG. 15, an IC chip 1324 is mounted on a polyimide tape 1322 in which a metal conductive film is formed on one of two transparent substrates 1304a and 1304b constituting a liquid crystal display substrate 1304. A TCP (Tape Carrier Package) 1320 can be connected and used as a liquid crystal display device which is a component for electronic equipment.
[0118]
In addition, this invention is not limited to the said Example, A various deformation | transformation implementation is possible within the range of the summary of this invention. For example, the present invention can be applied not only to driving the above-described various liquid crystal panels but also to electroluminescence and plasma display devices.
[Brief description of the drawings]
FIG. 1 is a diagram showing an overall configuration of a system according to a first embodiment of the present invention.
2A and 2B are diagrams for explaining a memory configuration of a display data RAM. FIG. 2A shows a general memory configuration in a bitmap format in which one data is associated with one pixel of a liquid crystal panel, and FIG. Shows a memory configuration of the display data RAM according to the present invention employed in FIG.
FIG. 3 is a diagram illustrating a specific configuration example of a display data RAM and its peripheral circuits.
FIG. 4 is a block diagram showing a configuration of a main part of a system according to a second embodiment of the present invention.
5 is a diagram showing a specific configuration of a mismatch determination circuit constituting the multi-line decoder of FIG. 2. FIG.
6 is a diagram showing a configuration of a ROM used in the mismatch determination circuit of FIG. 5. FIG.
FIG. 7 is a diagram for explaining the principle of frame response and multiline driving in a simple matrix type liquid crystal panel.
FIG. 8 is a diagram showing an arrangement of electrodes in a simple matrix type liquid crystal panel.
FIG. 9 is a diagram for explaining the contents of multi-line driving.
FIG. 10 is a diagram illustrating an example of a scanning voltage pattern (selection voltage pattern) in multi-line driving.
FIG. 11 is a block diagram of an electronic apparatus to which the present invention is applied.
FIG. 12 is a diagram for explaining an outline of a projector to which the present invention is applied;
FIG. 13 is a diagram showing an external appearance of a personal computer to which the present invention is applied.
FIG. 14 is an exploded perspective view of a pager to which the present invention is applied.
FIG. 15 is a perspective view illustrating an example of an image display device including an external circuit.
[Explanation of symbols]
100 microcomputer
102 MPU
104 Internal data bus
105 VRAM
200 Y driver
202 MPU interface
204 I / O buffer
206 Command decoder
208 MPU control circuit
210 LCD system control circuit
212 Column address control circuit
214 Data Buffer Circuit
216 Column switch
218 Row address control circuit
220 Display data RAM
222 Output selection circuit
224 latch
226 Multiline decoder
228 Voltage selector
300 X driver
400 LCD panel

Claims

表示要素がマトリクス状に配置され、かつ走査線ならびにデータ線の電圧により表示要素の表示状態が制御される表示体の、前記データ線を駆動するための回路であって、
この回路が担当する表示領域における表示データを蓄積するための表示データメモリと、
前記走査線を複数本同時に選択するための選択電圧パターンと、前記表示データメモリから読み出された前記表示データとの比較に基づき前記データ線に印加する電圧を決定するデコーダと、を具備し、
表示データは、ＭＰＵ（Microcomputer Processing Unit）のバスを介してｍビット（
ｍはＭＰＵが一度に処理可能なビット数）単位で表示データメモリへと転送され、
前記表示データメモリは、前記同時に選択する走査線の数をｈ本（ｈは２以上の自然数）とした場合、１本のワード線を選択することで、データ線に印加する電圧を決定するのに必要なｈ個の表示データを同時に読み出せるように構成され、
前記「ｍ」は前記「ｈ」の倍数であり、
表示要素がマトリクス状に配置され前記表示体は、列方向（データ線の延在方向）にＸ個，行方向（走査線の延在方向）にＹ個配列されてなる（Ｘ×Ｙ）個の表示要素を具備しており、
前記表示データメモリは、メモリセルが列方向（ビット線の延在方向）に（Ｘ／ｍ）個，行方向（ワード線の延在方向）に（Ｙ×ｍ）個配置されてなる（Ｘ×Ｙ）個のメモリセルを具備するランダムアクセスメモリであり、
１本のワード線に接続されている（Ｙ×ｍ）個のメモリセルには、（ｍ／ｈ）サイクルで読み出されるｍ本の走査線分の表示データが記憶されていることを特徴とする表示体の駆動回路。A circuit for driving the data line of a display body in which display elements are arranged in a matrix and the display state of the display element is controlled by the voltage of a scanning line and a data line,
A display data memory for storing display data in a display area in charge of this circuit;
A selection voltage pattern for simultaneously selecting a plurality of the scanning lines, and a decoder for determining a voltage to be applied to the data lines based on a comparison between the display data read from the display data memory,
Display data is m bits (MPU (Microcomputer Processing Unit) bus).
m is transferred to the display data memory in units of MP).
The display data memory determines the voltage to be applied to the data line by selecting one word line when the number of scanning lines to be simultaneously selected is h (h is a natural number of 2 or more). It is configured to be able to read h display data necessary for
The “m” is a multiple of the “h”,
The display elements are arranged in a matrix, and the number of the display bodies is (X × Y) in which X pieces are arranged in the column direction (data line extending direction) and Y pieces are arranged in the row direction (scanning line extending direction). Display elements,
The display data memory has (X / m) memory cells arranged in the column direction (bit line extending direction) and (Y × m) memory cells arranged in the row direction (word line extending direction) (X XY) a random access memory comprising memory cells,
The display data for m scanning lines read in (m / h) cycles is stored in (Y × m) memory cells connected to one word line. A display driver circuit.

表示要素がマトリクス状に配置され、かつ走査線ならびにデータ線の電圧により表示要素の表示状態が制御される表示体の、前記データ線を駆動するための回路であって、
この回路が担当する表示領域における表示データを蓄積するための表示データメモリと、
前記走査線を複数本同時に選択するための選択電圧パターンと、前記表示データメモリ
から読み出された前記表示データとの比較に基づき前記データ線に印加する電圧を決定するデコーダと、を具備し、
表示データは、ＭＰＵ（Microcomputer Processing Unit）のバスを介してｍビット（
ｍはＭＰＵが一度に処理可能なビット数）単位で表示データメモリへと転送され、
前記表示データメモリは、前記同時に選択する走査線の数をｈ本（ｈは２以上の自然数）とした場合、１本のワード線を選択することで、データ線に印加する電圧を決定するのに必要なｈ個の表示データを同時に読み出せるように構成され、
表示要素がマトリクス状に配置され前記表示体は、列方向（データ線の延在方向）にＸ個，行方向（走査線の延在方向）にＹ個配列されてなる（Ｘ×Ｙ）個の表示要素を具備しており、
前記表示データメモリは、ｎ個（ｎは２以上の自然数）の分割されたブロックからなるランダムアクセスメモリであり、分割された１つのブロックは、メモリセルが列方向（ビット線の延在方向）に（Ｘ／ｍ）個，行方向（ワード線の延在方向）に[（Ｙ×ｍ）／ｎ]個配置されてなる[（Ｘ×Ｙ）／ｎ]個のメモリセルを具備することを特徴とする表示体の駆動回路。A circuit for driving the data line of a display body in which display elements are arranged in a matrix and the display state of the display element is controlled by the voltage of a scanning line and a data line,
A display data memory for storing display data in a display area in charge of this circuit;
A selection voltage pattern for simultaneously selecting a plurality of the scanning lines, and a decoder for determining a voltage to be applied to the data lines based on a comparison between the display data read from the display data memory,
Display data is m bits (MPU (Microcomputer Processing Unit) bus).
m is transferred to the display data memory in units of MP).
The display data memory determines the voltage to be applied to the data line by selecting one word line when the number of scanning lines to be simultaneously selected is h (h is a natural number of 2 or more). It is configured to be able to read h display data necessary for
The display elements are arranged in a matrix, and the number of the display bodies is (X × Y) in which X pieces are arranged in the column direction (data line extending direction) and Y pieces are arranged in the row direction (scanning line extending direction). Display elements,
The display data memory is a random access memory composed of n (n is a natural number of 2 or more) divided blocks. In one divided block, the memory cells are arranged in the column direction (bit line extending direction). [(X × Y) / n] memory cells arranged in (X / m) and [(Y × m) / n] in the row direction (word line extending direction). A driving circuit for a display body characterized by the above.

表示要素がマトリクス状に配置され、かつ走査線ならびにデータ線の電圧により表示要素の表示状態が制御される表示体の、前記データ線を駆動するための回路であって、
この回路が担当する表示領域における表示データを蓄積するための表示データメモリと、
前記走査線を複数本同時に選択するための選択電圧パターンと、前記表示データメモリから読み出された前記表示データとの比較に基づき前記データ線に印加する電圧を決定するデコーダと、を具備し、
表示データは、ＭＰＵ（Microcomputer Processing Unit）のバスを介してｍビット（
ｍはＭＰＵが一度に処理可能なビット数）単位で表示データメモリへと転送され、
前記表示データメモリは、前記同時に選択する走査線の数をｈ本（ｈは２以上の自然数）とした場合、１本のワード線を選択することで、データ線に印加する電圧を決定するのに必要なｈ個の表示データを同時に読み出せるように構成され、
駆動回路はさらに、
前記ＭＰＵからの命令を解読するコマンド解読回路と、
そのコマンド解読回路によって解読された命令に基づいて、ＭＰＵのバスを介して転送されてくる前記ｍビットの表示データの前記表示データメモリへの書き込みを制御する第１の制御回路と、
前記コマンド解読回路によって解読された命令に基づいて、前記表示データメモリからの表示データの読み出し、ならびに読み出した表示データの前記デコーダへの転送を制御する第２の制御回路と、を具備し、
表示要素がマトリクス状に配置され前記表示体は、列方向（データ線の延在方向）にＸ個，行方向（走査線の延在方向）にＹ個配列されてなる（Ｘ×Ｙ）個の表示要素を具備しており、
前記表示データメモリは、ｎ個（ｎは２以上の自然数）の分割されたブロックからなるランダムアクセスメモリであり、分割された１つのブロックは、メモリセルが列方向（ビット線の延在方向）に（Ｘ／ｍ）個，行方向（ワード線の延在方向）に[（Ｙ×ｍ）／ｎ]個配置されてなる[（Ｘ×Ｙ）／ｎ]個のメモリセルを具備しており、
前記分割された各ブロックの間には、前記コマンド解読回路と、前記第１の制御回路と、前記第２の制御回路とが設けられていることを特徴とする表示体の駆動回路。A circuit for driving the data line of a display body in which display elements are arranged in a matrix and the display state of the display element is controlled by the voltage of a scanning line and a data line,
A display data memory for storing display data in a display area in charge of this circuit;
A selection voltage pattern for simultaneously selecting a plurality of the scanning lines, and a decoder for determining a voltage to be applied to the data lines based on a comparison between the display data read from the display data memory,
Display data is m bits (MPU (Microcomputer Processing Unit) bus).
m is transferred to the display data memory in units of MP).
The display data memory determines the voltage to be applied to the data line by selecting one word line when the number of scanning lines to be simultaneously selected is h (h is a natural number of 2 or more). It is configured to be able to read h display data necessary for
The drive circuit further
A command decoding circuit for decoding an instruction from the MPU;
A first control circuit for controlling writing of the m-bit display data transferred via the MPU bus to the display data memory based on an instruction decoded by the command decoding circuit;
A second control circuit for controlling reading of display data from the display data memory and transfer of the read display data to the decoder based on an instruction decoded by the command decoding circuit;
The display elements are arranged in a matrix, and the number of the display bodies is (X × Y) in which X pieces are arranged in the column direction (data line extending direction) and Y pieces are arranged in the row direction (scanning line extending direction). Display elements,
The display data memory is a random access memory composed of n (n is a natural number of 2 or more) divided blocks. In one divided block, the memory cells are arranged in the column direction (bit line extending direction). [(X × Y) / n] memory cells arranged in (X / m) and [(Y × m) / n] in the row direction (word line extending direction). And
A drive circuit for a display body, wherein the command decoding circuit, the first control circuit, and the second control circuit are provided between the divided blocks.

請求項１〜請求項３のいずれかに記載の駆動回路を半導体基板に集積してなる半導体集積回路装置。 4. A semiconductor integrated circuit device in which the drive circuit according to claim 1 is integrated on a semiconductor substrate.

請求項１〜請求項３のいずれかに記載の駆動回路と、その駆動回路に
よりデータ線が駆動される表示体とを含む表示装置。4. A display device comprising: the drive circuit according to claim 1; and a display body in which a data line is driven by the drive circuit.

請求項５に記載の表示装置を搭載した電子機器。 An electronic apparatus equipped with the display device according to claim 5.