JP3873139B2 - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP3873139B2 JP3873139B2 JP2000221812A JP2000221812A JP3873139B2 JP 3873139 B2 JP3873139 B2 JP 3873139B2 JP 2000221812 A JP2000221812 A JP 2000221812A JP 2000221812 A JP2000221812 A JP 2000221812A JP 3873139 B2 JP3873139 B2 JP 3873139B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- voltage
- rows
- liquid crystal
- pixel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3659—Control of matrices with row and column drivers using an active matrix the addressing of the pixel involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependant on signal of two data electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2011—Display of intermediate tones by amplitude modulation
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2044—Display of intermediate tones using dithering
- G09G3/2051—Display of intermediate tones using dithering with use of a spatial dither pattern
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、表示方法および表示装置に係り、特に、超高精細表示装置および駆動周波数の高い表示装置に関する。
【０００２】
【従来の技術】
従来のＴＦＴアクティブマトリクス液晶ディスプレイの駆動には、線順次走査方式が採用されており、各走査電極には、１フレーム時間ごとに１回走査パルスが印加される。１フレーム時間としては、１／６０秒程度がよく用いられ、走査パルスは、通常パネルの上側から下に向かって、順次タイミングをずらしながら印加される。したがって、６４０×４８０ドットの画素を持つ液晶表示装置では、１フレーム内に４８０本のゲート配線を走査するので、走査パルスの時間幅は、約３５μｓである。
【０００３】
一方、信号電極には、走査パルスに同期して、走査パルスが印加される１行分の画素の液晶に印加する液晶駆動電圧を一斉に印加する。そのためには、１行前の走査電極に走査パルスを印加している時間内に、すべての信号電極に次の行の画素の液晶に印加する液晶駆動電圧に対応した画素信号を入力する必要がある。画素構成として、６４０×４８０ドットの液晶表示装置では、走査パルスの時間幅約３５μｓ内に６４０本分の画素信号を入力するので、１画素信号当たりに割り当てられる時間は、３５μｓ／６４０＝約５５ｎｓである。
【０００４】
ゲートパルスを印加された選択画素では、走査電極に接続されたＴＦＴのゲート電極電圧が高くなり、ＴＦＴがオン状態になる。このとき、液晶駆動電圧は、ＴＦＴのソース−ドレイン間を経由して、表示電極に印加され、画素容量を上記３５μｓの時間内に充電する。画素容量とは、表示電極と対向電極との間に形成される液晶容量と、画素に配置した負荷容量とを合わせた容量である。この充電動作を繰り返すと、パネル全面の画素容量には、フレーム時間ごとに繰り返して液晶印加電圧が印加される。
【０００５】
従来のＴＦＴアクティブマトリクス液晶表示装置は、上記のように駆動されるため、高精細になり表示する画素数が増大するに伴い、走査パルスの時間幅および１画素信号を入力するために割り当てられる時間は短くなる。すなわち、短い時間内で画素容量を充電する必要がある。また、より短い時間で画素信号を入力する必要がある。
【０００６】
一方、高速動画に対応するためには、１フレーム時間をさらに短くする必要がある。この場合も走査パルスの時間幅および１画素信号を入力するために割り当てられる時間は短くなる。
【０００７】
【発明が解決しようとする課題】
以上のように、高精細表示または高速動画表示を実現するには、短い時間内に液晶駆動電圧を画素容量に充電する必要がある。液晶駆動電圧は、端部に設けた駆動回路から信号電極線を介して画素容量に供給される。その際、信号電極線の配線遅延により、画素容量に供給される液晶駆動電圧には、遅れが生じる。正常な画像を表示するには、走査パルスの時間幅をこの遅れ時間に対して十分に長くとる必要がある。
【０００８】
しかし、従来技術では、高精細表示または高速動画表示を実現するには、この走査パルスの時間幅を十分に確保できず、正常な表示がなされない。
【０００９】
また、高精細表示または高速動画表示を実現するには、液晶表示装置に対してより短い時間で画素信号を入力する必要がある。すなわち、液晶表示装置に入力する信号の周波数が高くなる。この際に、液晶表示装置に信号を入力するケーブルの配線遅延により、画素信号が液晶表示装置に正確に入力されなくなり、所望の画像が表示されなくなる。
【００１０】
本発明の目的は、高精細表示または高速動画表示が可能な表示方法および表示装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明は、上記目的を達成するために、行列方向にマトリクス状に配列した画素からなり、各画素に対して行方向および列方向に配列した配線を用いて独立に信号を与える表示装置の表示方法において、画素をＮ行×Ｎ′列からなる画素ブロックに分割し、Ｎ×Ｎ′個の画素からなる画素ブロックの各画素に対してＮ×Ｎ′よりも少ない数であるｎ値の階調を割り当てて表示する表示方法を提案する。
【００１２】
前記画素ブロックをｎ個の領域に分割し、それぞれの分割領域に同じ値の階調を割り当てて表示することができる。
【００１３】
前記画素ブロックは、同１列の画素だけからなるようにしてもよい。
【００１４】
Ｎ行×Ｎ′列の画素ブロックに対して画素ブロックに対応したｎ個のうちの一つの階調を割り当てた画素に信号を与えているのと同一期間に、次のＮ行×Ｎ′列の画素ブロックに対して画素ブロックに与えるｎ個の階調のうちの一つの階調をすべての画素に与える。
【００１５】
本発明は、また、行列方向にマトリクス状に配列した画素からなり、各画素に対して行方向および列方向に配列した配線を用いて独立に信号を与える表示装置の表示方法において、画素をＮ行×Ｎ′列の画素ブロックに分割し、Ｎ行の画素に対してＮよりも少ない数であるｎ回の選択期間で信号を与える表示方法を提案する。
【００１６】
本発明は、上記目的を達成するために、行列方向にマトリクス状に配列した画素電極と、画素電極の電圧に応じて動作する表示素子と、列方向に配列したＸ信号線にＸ信号を供給するＸドライバと、行方向に配列したＹ信号線にＹ信号を供給するＹドライバと、列方向に配列した液晶駆動電圧線に液晶駆動電圧を供給する液晶駆動電圧供給回路と、Ｘ信号線とＹ信号線の交差部に設置され、Ｘ信号線とＹ信号線に接続され、Ｘ信号とＹ信号とを演算し出力するＸＹ演算回路と、ＸＹ演算回路の出力と基準電圧とを比較し、ＸＹ演算回路の出力が基準電圧よりも高い場合には、第１の電圧を出力し、ＸＹ演算回路の出力が基準電圧よりも低い場合には、第２の電圧を出力する信号比較器と、信号比較器の出力に応じて、画素電極と液晶駆動電圧線との接続を制御するスイッチと、画素をＮ行×Ｎ′列の複数のブロックに分割し、各ブロック内の各画素の階調レベルをＮ×Ｎ′よりも少ない数であるｎ値に近似したｎ階調近似画像信号に変換するｎ階調近似演算回路と、ｎ階調近似画像信号に応じて、Ｘドライバ，Ｙドライバ，液晶駆動電圧供給回路を制御する信号制御回路とからなる表示装置を提案する。
【００１７】
ｎが２である場合、ＸＹ演算回路は、Ｘ信号線とＹ信号線の間に直列に接続した２個のコンデンサからなり、２個のコンデンサの接続点の電圧が出力値として信号比較器に入力され、Ｙ信号線に印加される電圧ＶYMAXは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも大きくなる十分な大きさの電圧であり、Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも小さくなる十分に小さな電圧であり、第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYMAXが印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYMINが印加され、続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第(Ｎ＋１)行〜第２Ｎ行のＹ信号にＶYMAXが印加され、第１行〜第２Ｎ行以外のＹ信号線には、ＶYMINが印加され、以下、第ｉの選択期間には、第((ｉ−２)×Ｎ＋１)行〜第((ｉ−１)×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−２)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加されるようにする。
【００１８】
また、ｎが２である場合、ＸＹ演算回路は、一端がＹ信号線に接続されたコンデンサとコンデンサの他端がドレイン電極に接続され、ソース電極がＸ信号線に接続されたトランジスタからなり、トランジスタのドレイン電極の電圧が出力値として信号比較に入力され、Ｙ信号線に印加される電圧ＶYMAXは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも大きくなる十分な大きさの電圧であり、Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも小さくなる十分に小さな電圧であり、第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYMAXが印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYMINが印加され、続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第(Ｎ＋１)行〜第２Ｎ行のＹ信号にＶYMAXが印加され、第１行〜第２Ｎ行以外のＹ信号線には、ＶYMINが印加され、以下、第ｉの選択期間には、第((ｉ−２)×Ｎ＋１)行〜第((ｉ−１)×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−２)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加されるようにしてもよい。
【００１９】
さらに、ｎが２である場合、ＸＹ演算回路は、一端がＹ信号線に接続されたコンデンサとコンデンサの他端がドレイン電極に接続され、ソース電極がＸ信号線に接続されたトランジスタからなり、トランジスタのドレイン電極の電圧が出力値として信号比較に入力され、Ｙ信号線に印加される電圧ＶYMAXは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも大きくなる十分な大きさの電圧であり、Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも小さくなる十分に小さな電圧であり、第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYMAXが印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYMINが印加され、続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYMINが印加され、以下、第(２×ｉ−１)の選択期間(ｉ＝１，２，３，・・)には、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶYMAXの電圧が印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加され、第(２×ｉ)の選択期間には、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加されることも可能である。
【００２０】
Ｎ′列ごとに、ｉ＝１，２，３，・・において、第((２×ｉ−２)×Ｎ＋１)行〜第((２×ｉ−１)×Ｎ)行の液晶駆動電圧線は、互いに接続され、第((２×ｉ−１)×Ｎ＋１)行〜第(２×ｉ×Ｎ)行の液晶駆動電圧線は、互いに接続され、第((２×ｉ−２)×Ｎ＋１)行〜第((２×ｉ−１)×Ｎ)行の液晶駆動電圧線と第((２×ｉ−１)×Ｎ＋１)行〜第(２×ｉ×Ｎ)行の液晶駆動電圧線とが接続されていない表示装置を実現することもできる。
【００２１】
ｎが２である場合、ＸＹ演算回路は、一端がＹ信号線に接続されたコンデンサとコンデンサの他端がドレイン電極に接続され、ソース電極がＸ信号線に接続されたトランジスタからなり、トランジスタのドレイン電極の電圧が出力値として信号比較に入力され、Ｙ信号線に印加される電圧ＶYMAXおよびＶYMIDは、Ｘ信号線に印加される電圧ＶXの値にかかわらず、ＶX＋ＶYMAX−ＶYMIDの値が信号比較器の基準電圧よりも大きくなるように設定されており、Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも小さくなる十分に小さな電圧であり、第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYMIDが印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYMINが印加され、続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYMAXが印加され、第(Ｎ＋１)行〜第(２×Ｎ)行のＹ信号線にＶYMIDが印加され、第１行〜第(２×Ｎ)行以外のＹ信号線には、ＶYMINが印加され、続く第３の選択期間には、第１行〜第Ｎ行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第(Ｎ＋１)行〜第(２×Ｎ)行のＹ信号にＶYMAXが印加され、第(２×Ｎ＋１)行〜第(３×Ｎ)行のＹ信号線には、ＶYMIDが印加され、第１行〜第(３×Ｎ)行以外のＹ信号線には、ＶYMINが印加され、以下、第ｉの選択期間には、第((ｉ−×Ｎ＋１)行〜第((ｉ−２)×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第((ｉ−２)×Ｎ＋１)行〜第((ｉ−１)×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−３)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加される駆動方式を採用してもよい。
【００２２】
本発明は、上記目的を達成するために、行列方向にマトリクス状に配列した赤色画素電極，緑色画素電極，青色画素電極と、各画素電極の電圧に応じて動作する表示素子と、列方向に配列したＸ信号線にＸ信号を供給するＸドライバと、行方向に配列したＹ信号線にＹ信号を供給するＹドライバと、列方向に配列した赤色液晶駆動電圧線，緑色液晶駆動電圧線，青色液晶駆動電圧線に液晶駆動電圧を供給する液晶駆動電圧供給回路と、Ｘ信号線とＹ信号線の交差部に設置され、Ｘ信号線とＹ信号線に接続され、Ｘ信号とＹ信号とを演算し出力するＸＹ演算回路と、ＸＹ演算回路の出力と基準電圧を比較して、ＸＹ演算回路の出力が基準電圧よりも高い場合には、第１の電圧を出力し、ＸＹ演算回路の出力が基準電圧よりも低い場合には、第２の電圧を出力する信号比較器と、信号比較器の出力に応じて、赤色画素電極と赤色液晶駆動電圧線との接続を制御するスイッチと、緑色画素電極と緑色液晶駆動電圧線との接続を制御するスイッチと、青色画素電極と青色液晶駆動電圧線との接続を制御するスイッチと、列方向に近接して配列する赤色画素，緑色画素，青色画素をＮ行×(Ｎ′×３)列の複数のブロックに分割し、各ブロック内の列方向に近接して配列する赤色画素，緑色画素，青色画素の３画素で生成する色数をＮ×Ｎ′よりも少ない数であるｎ値に近似したｎ色近似画像信号に変換するｎ色近似演算回路と、ｎ色近似画像信号に応じて、Ｘドライバ，Ｙドライバ，液晶駆動電圧供給回路を制御する信号制御回路とからなる表示装置を提案する。
【００２３】
前記各画素は、具体的には、行方向に配列し信号ＶYが与えられる複数の行配線と、列方向に配列し信号ＶXが与えられる複数の列配線と、行配線と列配線の交差部に設けられた画素電極と、行配線と列配線の交差部に設けられ対応する信号ＶXと信号ＶYの演算値に対応してデータ信号供給線と画素電極との接続を制御するスイッチング素子とからなる。
【００２４】
前記各画素は、また、具体的には、行方向に配列し信号ＶYが与えられる複数の行配線と、列方向に配列し信号ＶXが与えられる複数の列配線と、行配線と列配線の交差部に設けられた赤色画素電極，緑色画素電極，青色画素電極と、行配線と列配線の交差部に設けられ対応する信号ＶXと信号ＶYの演算値に対応して赤色データ信号供給線と赤色画素電極との接続，緑色データ信号供給線と緑色画素電極との接続，青色データ信号供給線と青色画素電極との接続を同じ状態に制御するスイッチング素子ｔｐとからなる。
【００２５】
本発明は、上記目的を達成するために、上記いずれかの表示装置と、表示装置に画像を表示することを命令する画像発生装置と、命令に従い、表示装置に画像信号を入力する表示制御装置とからなり、表示装置が、Ｎ×Ｎ′個の画素からなる画素ブロックの各画素に対してｎ値の階調を割り当てる手段を含む表示システムを提案する。
【００２６】
本発明は、また、上記いずれかの表示装置と、表示装置に画像を表示することを命令する画像発生装置と、命令に従い、表示装置に画像信号を入力する表示制御装置とからなり、表示制御装置が、Ｎ×Ｎ′個の画素からなる画素ブロックの各画素に対してｎ値の階調を割り当てる手段を含む表示システムを提案する。
【００２７】
本発明は、さらに、上記いずれかの表示装置と、表示装置に画像を表示することを命令する画像発生装置と、命令に従い、表示装置に画像信号を入力する表示制御装置とからなり、画像発生装置が、Ｎ×Ｎ′個の画素からなる画素ブロックの各画素に対してｎ値の階調を割り当てる手段を含む表示システムを提案する。
【００２８】
本発明は、列方向に配列したＮＸ本のＸ信号線にＸ信号を供給するＸドライバと、行方向に配列したＮＹ本のＹ信号線にＹ信号を供給するＹドライバと、ＸドライバおよびＹドライバを制御する信号制御回路と、Ｘ信号線とＹ信号線との交差部に設置され行列方向にマトリクス状に配列した画素電極と、画素電極の電圧に応じて動作する表示素子とからなる表示装置において、信号制御回路に、表示する画像に応じた入力画像信号が入力され、フレーム周波数がｆ(Ｈｚ)で、赤，緑，青の各色をｎビットで表示する際に、入力画像信号の単位時間当たりのデータ量がＮＸ×ＮＹ×(３×ｎ)×ｆビット／秒よりも少ない表示装置を提案する。
【００２９】
【発明の実施の形態】
次に、図１ないし図２１を参照して、本発明による表示装置の実施形態を詳しく説明する。
【００３０】
【実施形態１】
図１は、本発明による表示システムの実施形態１の全体構成を示すブロック図である。本実施形態１の表示装置は、入力した画像信号をブロックごとに２値の階調に近似したｎ階調近似画像信号に変換するためのｎ階調近似演算回路１０と、ｎ階調近似演算回路１０から出力されるｎ階調近似画像信号に従い、Ｘドライバ３０，Ｙドライバ４０，共通電圧発生回路５０，信号供給回路６０に所定の信号を供給する信号発生回路２０と、Ｘドライバ３０に接続されＹ方向に伸びたＸ信号線３１とＹドライバ４０に接続されＸ方向に伸びたＹ信号線４１との交差部に設けられた複数の画素部１００とからなる。
【００３１】
図２は、画素部１００の構成の一例を示す回路図である。画素部１００には、Ｘドライバ３０から、Ｘ信号線３１を通して、Ｘ信号ＶXが供給される。画素部１００には、Ｙドライバ４０から、Ｙ信号線４１を通して、Ｙ信号ＶYが供給される。画素部１００には、信号供給回路６０から、液晶駆動信号線６１を通して、液晶駆動信号ＶLCDが供給される。また、画素部１００には、共通電圧発生回路５０から、共通電圧線５１を通して、共通電圧ＶCOMが供給される。
【００３２】
画素部１００は、Ｘ信号線３１とＹ信号線４１とに接続されたＸＹ演算回路１１０と、ＸＹ演算回路１１０に接続された信号比較器１２０と、信号比較器の出力に応じて制御されるスイッチ１３０と、スイッチ１３０により液晶駆動信号線６１との接続が制御される画素電極１４０と、画素電極１４０と共通電圧線５１との間に配置された液晶１５０とからなる。図１に示すように、画素部１００は、Ｘ方向４列とＹ方向４行の計１６個の画素部からなるブロック１６０に分割される。
【００３３】
図３は、画素部１００の詳細な回路構成の一例を示す回路図である。ＸＹ演算回路１１０は、Ｘ信号線３１からＶXが供給される端子に接続したコンデンサ１１１と、Ｙ信号線４１からＶYが供給される端子に接続したコンデンサ１１２と、クロック信号ＣＬＫに応じて動作するｐ型ＭＯＳ−ＴＦＴ１１３とからなる。クロック信号ＣＬＫは、クロック信号線７１を介して、Ｙドライバ４０から供給される。信号比較器１２０は、直列に接続したｐ型ＭＯＳ−ＴＦＴ１２１とｎ型ＭＯＳ−ＴＦＴ１２２とからなる。スイッチ１３０は、ｐ型ＭＯＳ−ＴＦＴ１３１からなる。ｐ型ＭＯＳ−ＴＦＴ１３１のソース端子は、画素電極１４０に接続され、ドレイン端子は、液晶駆動信号線６１に接続される。
【００３４】
ＸＹ演算回路１１０のコンデンサ１１１の容量とコンデンサ１１２の容量とは、等しく、信号比較器１２０の入力電圧Ｖin＝(ＶX＋ＶY)／２が出力される。ＸＹ演算回路１１０の出力端子１１５すなわち信号比較器１２０の入力端子は、フローティングであるため、ｐ型ＭＯＳ−ＴＦＴ１１３を介して、出力端子１１５とＸ信号線３１とを時々導通させ、安定に動作させる。
【００３５】
図４は、信号比較器１２０の動作を説明する図である。ＶDDを１２Ｖとしたとき、信号比較器１２０の入力Ｖinと出力Ｖoutとの関係は、図４に示すように、Ｖinが４Ｖ以下のときには、Ｖout＝１２Ｖ、Ｖinが６Ｖ以上のときは、Ｖout＝０Ｖとなる。なお、図１および図２では、説明を簡略化するため、ＶDDを供給する信号線および接地電圧を供給する信号線は、省略してある。
【００３６】
本実施形態１の動作を説明する。ｎ階調近似演算回路１０には、各画素の階調情報を持った画像信号が入力される。ｎ階調近似演算回路１０では、画素を４行×４列＝１６個ごとのブロックに分割し、ブロックごとに画素の階調を２値に近似する。 この近似は、以下のように実行する。まず、１６個の画素の階調の平均値を計算する。次にブロック内の画素を階調レベルが平均値よりも高い画素Ｈと低い画素Ｌとに分ける。画素Ｈの階調の平均値を計算し、これを画素Ｈの階調値と近似する。同様に、画素Ｌの階調の平均値を計算し、これを画素Ｌの階調値と近似する。さらに、ブロック内の画素をＹ方向に調べ、例えば、順に画素Ｈ，画素Ｈ，画素Ｌ，画素Ｈのように並んでいる場合には、画素Ｈ，画素Ｈ，画素Ｈ，画素Ｌのように並べ替えて、Ｙ方向に沿って画素Ｈと画素Ｌの２つの領域、または、画素Ｈのみ、または、画素Ｌのみになるように近似する。この際の２つの階調値をＹ方向に順に第１階調値，第２階調値と定義する。すべてのブロックに対して上記近似を実行し、ｎ階調近似画像信号を生成し、これを信号発生回路２０に入力する。信号発生回路２０は、ｎ階調近似画像信号に応じてＸドライバ，Ｙドライバ，信号供給回路，共通電圧発生回路の出力電圧を制御する信号を発生する。
【００３７】
図５は、図１の表示システムの制御動作を説明する図である。図５には、Ｘ方向に８列，Ｙ方向に８行の計６４画素を取り出して描いてある。４行×４列＝１６画素を１ブロックとしている。Ｘ方向に紙面上で左から第１列，第２列，‥と定義する。Ｙ方向に紙面上で上から、第１行，第２行，‥と定義する。
【００３８】
まず、選択期間ｔ1において、第１行〜第４行のＹ信号線に２０Ｖを印加し、その他のＹ信号線に０Ｖを印加する。図５の各マスには、その画素のＸＹ演算回路の出力電圧(Ｖin)を書いてある。前述のとおり、Ｖin＝(ＶX＋ＶY)／２である。図５の例では、第１列にＶX=４Ｖが、第１行にＶY=２０Ｖが印加されており、Ｖin=(４＋２０)／２＝１２Ｖとなる。ＶXとして印加される電圧は、−８，−４，０，４，８Ｖのいずれかであり、ＶY=２０の場合、Ｖinは、かならず６Ｖ以上である。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。
【００３９】
すなわち、ｔ1の期間に第１行〜第４行の画素すべての画素電極に、第１階調値に応じたＶLCDが書き込まれる。ここで、同１ブロックのＶLCDは、同一であるが、他のブロックのＶLCDは、異なる電圧値である。すなわち、ブロックごとに第１階調値は、異なる。
【００４０】
一方、第５行〜第８行のＶYは、０Ｖであるので、Ｖinの値は、ＶXの値にかかわらず、４Ｖ以下となる。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、１２Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、変化せずに保持される。
【００４１】
次に、選択期間ｔ2では、第１ブロック群のＶYは、上から順に４，８，１２，１６Ｖとなり、第２ブロック群のＶYは、２０Ｖになる。図５には示していないが、その他の行のＶYは、すべて０Ｖである。Ｘ信号線３１には、ｎ階調近似画像信号に応じて電圧を印加する。
【００４２】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=４Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=０Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=−４Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=−８Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=８Ｖを印加する。
【００４３】
図５(ｂ)の第１列は、第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調であるｎ階調近似信号が送られてきている場合で、第１列のＶXは、これに応じて０Ｖになっている。図５でハッチングをしたマスは、この期間に画素電極に液晶駆動電圧が書き込まれる画素である。本実施形態１では、第１行〜第４行に対応するブロックの第２階調値は、第５行〜第８行に対応するブロックの第１階調値を同じ値になる。
【００４４】
以上のように、まず、第１の期間に第１行〜第４行に対応するブロックすべての画素電極に第１階調値に対応した液晶駆動電圧を書き込む。続く第２の期間に、第２階調値となる画素の画素電極のみを第２階調値に応じた液晶駆動電圧に書き換えることによって、ブロック内の画素の画素電極にｎ階調近似信号演算回路で生成したｎ階調近似画像信号に対応した液晶駆動電圧を書き込むことが可能である。
【００４５】
他の行のブロックに液晶駆動電圧を書き込んでいる間は、ＶY＝０Ｖであり、スイッチのｐ型ＭＯＳ−ＴＦＴは、非導通状態であるので書き込まれた液晶駆動電圧は、再びそのブロックが選択されるまで保持される。上記の動作を順次繰り返し、すべてのブロックの画素電極にｎ階調近似信号に対応した液晶駆動電圧を書き込んでいく。
【００４６】
図６は、図１の表示システムの制御動作を示すタイミングチャートである。ＶLCDは、第１列〜第４列に対応するブロックに共通な液晶駆動電圧である。ＣＬＫは、ＸＹ演算回路のクロック信号である。ＶY(１)〜ＶY(８)は、それぞれ第１行から第８行のＹ信号線４１の電圧ＶYである。Ｖin(１,１)〜Ｖin(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の信号比較器１２０の入力電圧Ｖinである。ＶＰＸ(１,１)〜ＶＰＸ(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の画素電極１４０の電圧である。ＶＰＸ(１,１)〜ＶＰＸ(１,８)において、破線部は、ｐ型ＭＯＳ−ＴＦＴ１３１が非導通状態で、画素電極の電圧が保持されている状態を示す。
【００４７】
選択期間ｔ1において、ＶLCD=Ｖa，ＶX(１)=４Ｖ，ＣＬＫ＝１２Ｖである。ＶY(１)〜ＶY(４)＝２０Ｖであるので、Ｖin(１,１)〜Ｖin(１,４)＝(４＋２０)／２＝１２Ｖで、すべて６Ｖ以上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖaが書き込まれ、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖaとなる。ＶY(５)〜ＶY(８)＝０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)＝(４＋０)／２＝２Ｖで、すべて４Ｖ以下であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０の電位ＶＰＸ(１,５)〜ＶＰＸ(１,８)は、変化せずに保持される。
【００４８】
続く選択期間ｔ2において、ＶLCD=Ｖb，ＶX(１)=０Ｖ，ＣＬＫ＝１２Ｖである。ＶY(１)＝４Ｖ，ＶY(２)＝８Ｖ，ＶY(３)＝１２Ｖ，ＶY(４)＝１６Ｖであるので、Ｖin＝(ＶX＋ＶY)／２より、Ｖin(１,１)＝２Ｖ，Ｖin(１,２)＝４Ｖ，Ｖin(１,３)＝６Ｖ，Ｖin(１,４)＝８Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれるため、ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖbとなる。
【００４９】
Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０には、期間ｔ1で書き込まれた液晶駆動電圧Ｖaが保持されるため、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖaとなる。ＶY(５)〜ＶY(８)＝２０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)＝(０＋２０)／２＝１０Ｖで、すべて６Ｖ以上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれ、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝ＶＰＸ(１,８)＝Ｖbとなる。
【００５０】
続く選択期間ｔ3において、ＶLCD=Ｖc，ＶX(１)=−４Ｖ，ＣＬＫ＝１２Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY(４)＝０Ｖであるので、Ｖin＝(ＶX＋ＶY)／２より、Ｖin(１,１)＝Ｖin(１,２)＝Ｖin(１,３)＝Ｖin(１,４)＝−２Ｖとなる。Ｖinが４Ｖ以下であるので、画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０の電圧は、保持され、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖa、ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖbである。ＶY(５)＝４Ｖ，ＶY(６)＝８Ｖ，ＶY(７)＝１２Ｖ，ＶY(８)＝１６Ｖであるので、Ｖin＝(ＶX＋ＶY)／２より、Ｖin(１,５)＝０Ｖ，Ｖin(１,６)＝２Ｖ，Ｖin(１,７)＝４Ｖ，Ｖin(１,８)＝６Ｖとなる。
【００５１】
Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれるため、ＶＰＸ(１,８)＝Ｖcとなる。Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０には、期間ｔ2で書き込まれた液晶駆動電圧Ｖbが保持されるため、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝ＶＰＸ(１,８)＝Ｖbとなる。
【００５２】
以上を繰り返して、順次第９行〜第１２行のブロック、第１３行から第１６行のブロック‥の画素の画素電極１４０にｎ階調近似演算回路１０で生成したｎ階調近似画像信号に応じた液晶駆動電圧ＶLCDを書き込んでいく。
【００５３】
すべての画素電極の書き込みを終えた後、Ｒｅｓｅｔ期間を設け、この期間にＸＹ演算回路の出力端子をリセットし、安定に動作させる。Ｒｅｓｅｔ期間において、すべてのＶX＝ＶY＝４Ｖとし、ＣＬＫ＝０Ｖにする。このとき、ｐ型ＭＯＳ−ＴＦＴ１１３は、導通状態となり、出力端子の電圧は、ＶXおよびＶYと等しい電圧４Ｖとなる。このような機構を設けることによって、何らかの原因により、フローティングである出力端子に不要な電荷が貯まっても、キャンセルでき、安定な動作を得ることができる。
【００５４】
以上の動作を１フレーム期間内に終え、このフレーム期間を繰り返し、画像を表示する。
【００５５】
このように、２回の選択期間で４行からなる１ブロックの画素の画素電極に液晶駆動電圧を書き込むことが可能であり、従来技術の４行を４回の選択期間で書き込む場合に比べ、選択期間の回数は、半分になる。
【００５６】
１フレーム期間が同じ場合には、本実施形態１を用いると、選択期間の長さを２倍にできる。さらに、本実施形態１の場合は、第２の選択期間と、次の４行からなるブロックの第１の選択期間とが同じであるため、さらに選択時間は、２倍になり、合計４倍の選択時間を確保できる。これは、従来技術と同じ信号電極を用いた場合に、従来技術に比べて４倍の行数を表示することが可能であることを意味する。
【００５７】
【実施形態２】
図７は、本発明による表示システムの実施形態２の画素部１００の詳細な回路構成を示す回路図である。表示システムの全体構成は、図１と同じであるが、ＸＹ演算回路１１０が、実施形態１の図３に示した構成とは異なる。本実施形態２のＸＹ演算回路１１０は、ｐ型ＭＯＳ−ＴＦＴ１１６とコンデンサ１１７からなる。ｐ型ＭＯＳ−ＴＦＴ１１６のドレイン端子は、Ｘ信号線３１に接続され、ソース端子は、コンデンサ１１７に接続されている。コンデンサ１１７のもう一方の端子は、Ｙ信号線４１に接続されている。
【００５８】
図７に示したＸＹ演算回路１１０の動作について説明する。まず、第１の選択期間に、ＶY＝１０Ｖとした状態で、ＣＬＫをローレベル(４Ｖ)としてｐ型ＭＯＳ−ＴＦＴ１１６を導通させて、Ｘ信号線の電圧ＶXをＸＹ演算回路１１０の出力端子１１５すなわち信号比較器の入力端子に書き込む。続く第２の選択期間にＣＬＫをハイレベル(１６Ｖ)として、ｐ型ＭＯＳ−ＴＦＴ１１６を非導通にした状態で、ＶYの電圧を変化させる。このときの電圧の変化分をΔＶYで表すと、出力端子１１５の電圧は、第１の選択期間に書き込んだ電圧ＶXに対してＶX＋ΔＶYとなる。すなわち、出力端子１１５には、ＶXとＶYの演算結果が出力される。
【００５９】
ｎ階調近似演算回路１０には、各画素の階調情報を持った画像信号が入力される。ｎ階調近似演算回路１１０では、画素を４行×４列＝１６個ごとのブロックに分割し、ブロックごとに画素の階調を２値に近似してｎ階調近似画像信号を生成し、信号発生回路２０に入力する。この近似は、実施形態１と同様にして実行する。信号発生回路２０は、ｎ階調近似画像信号に応じてＸドライバ，Ｙドライバ，信号供給回路，共通電圧発生回路の出力電圧を制御する信号を発生する。
【００６０】
図８は、図７の表示システムの制御動作を説明する図である。図８には、Ｘ方向に８列，Ｙ方向に８行の計６４画素を取り出して描いてある。４行×４列＝１６画素を１ブロックとしている。Ｘ方向に紙面上で左から第１列，第２列，‥と定義する。Ｙ方向に紙面上で上から、第１行，第２行，‥と定義する。
【００６１】
まず、選択期間ｔ1において、第１行〜第４行のＹ信号線に１０Ｖを印加し、その他のＹ信号線に０Ｖを印加する。図８の各マスには、その画素のＸＹ演算回路の出力電圧(Ｖin)を書いてある。選択期間ｔ1では、第１行〜第４行のＸＹ演算回路のＣＬＫは、ローレベル(４Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態にあるので、第１行〜第４行の画素のＶinは、ＶXに等しい。図８の例では、第１列にＶX=１０Ｖが、第１行にＶY=１０Ｖが印加されており、Ｖin(１,１)＝ＶX(１)＝１０Ｖである。Ｘ信号線３１には、第１行〜第４行の画素からなるブロックのｎ階調近似画像信号に応じて、電圧を印加する。
【００６２】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=１２Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=１０Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=８Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=６Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１４Ｖを印加する。
【００６３】
以上のように、ＶXとして印加される電圧は、６，８，１０，１２，１４Ｖのいずれかであり、ｐ型ＭＯＳ−ＴＦＴ１１６が導通状態にある選択期間ｔ1における第１行〜第４行の画素のＶin＝ＶXは、かならず６Ｖ以上である。
【００６４】
信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。すなわち、ｔ1の期間に第１行〜第４行の画素すべての画素電極に第１階調値に応じたＶLCDが書き込まれる。ここで、同１ブロックのＶLCDは、同一であるが、他のブロックのＶLCDは、異なる電圧値である。すなわち、ブロックごとに第１階調値は、異なる。
【００６５】
一方、第５行〜第８行のＶYは、０Ｖであり、後で述べるようにｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態なので、Ｖinの値は、変化せず４Ｖ以下の電圧を保持する。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、１２Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、変化せずに保持される。
【００６６】
次に、ｔ2の期間では、第１行〜第４行のＶYは、上から順に２，４，６，８Ｖとなり、第５行〜第８行のＶYは、１０Ｖになる。図８には示していないが、その他の行のＶYは、すべて０Ｖである。Ｘ信号線３１には、第５行〜第８行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。
【００６７】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=１２Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=１０Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=８Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=６Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１４Ｖを印加する。
【００６８】
先述のように、第１行〜第４行のＶinは、選択期間ｔ1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶY(ｔ1)と選択期間ｔ2のＶYであるＶY(ｔ2)の差ΔＶY＝ＶY(ｔ2)−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ2)＝ＶX(ｔ1)＋ＶY(ｔ2)−ＶY(ｔ1)＝ＶX(ｔ1)＋ＶY(ｔ2)−１０となる。
【００６９】
図８(ｂ)の第１列は、第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調であるｎ階調近似信号が送られてきている場合で、第１列のＶX(ｔ1)は、これに応じて１０Ｖになっている。第５行〜第８行の画素のＸＹ演算回路１１０のＣＬＫは、ローレベル(４Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態なので、Ｖin＝ＶXとなる。ＶXとして印加される電圧は、６，８，１０，１２，１４Ｖのいずれかであり、ｐ型ＭＯＳ−ＴＦＴ１１６が導通状態にある選択期間ｔ1における第１行〜第４行の画素のＶin＝ＶXは、かならず６Ｖ以上である。
【００７０】
信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。すなわち、ｔ2の期間に第５行〜第８行の画素すべての画素電極に第１行〜第４行のブロックの第２階調値に応じたＶLCDが書き込まれる。
【００７１】
図８でハッチングをしたマスは、この期間に画素電極に液晶駆動電圧が書き込まれる画素である。本実施例では、第１行〜第４行に対応するブロックの第２階調値は、第５行〜第８行に対応するブロックの第１階調値を同じ値になる。以上のように、選択期間ｔ1に第１行〜第４行に対応するブロックすべての画素電極に、第１行〜第４行に対応するブロックの第１階調値に対応した液晶駆動電圧を書き込む。
【００７２】
続く選択期間ｔ2に、第１行〜第４行に対応するブロックの第２階調値となる画素の画素電極の電圧を第２階調値に応じた液晶駆動電圧に書き換えると同時に、第５行〜第８行のすべての画素電極に、第１行〜第４行に対応するブロックの第２階調値に対応する液晶駆動電圧を書き込む。
【００７３】
以上を繰り返すことによって、ブロック内の画素の画素電極にｎ階調近似信号演算回路で生成したｎ階調近似画像信号に対応した液晶駆動電圧を書き込むことが可能である。他の行のブロックに液晶駆動電圧を書き込んでいる間は、ＶY＝０Ｖであり、スイッチのｐ型ＭＯＳ−ＴＦＴは、非導通状態であるので、書き込まれた液晶駆動電圧は、再びそのブロックが選択されるまで保持される。上記の動作を順次繰り返し、すべてのブロックの画素電極にｎ階調近似信号に対応した液晶駆動電圧を書き込んでいく。
【００７４】
図９は、図７の表示システムの制御動作を示すタイミングチャートである。ＶLCDは、第１列〜第４列に対応するブロックに共通な液晶駆動電圧である。ＣＬＫ(１−４)は、第１行〜第４行のＸＹ演算回路のクロック信号である。ＣＬＫ(５−８)は、第５行〜第８行のＸＹ演算回路のクロック信号である。ＶY(１)〜ＶY(８)は、それぞれ第１行から第８行のＹ信号線４１の電圧ＶYである。Ｖin(１,１)〜Ｖin(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の信号比較器１２０の入力電圧Ｖinである。ＶＰＸ(１,１)〜ＶＰＸ(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の画素電極１４０の電圧である。ＶＰＸ(１,１)〜ＶＰＸ(１,８)において、破線部は、ｐ型ＭＯＳ−ＴＦＴ１３１が非導通状態で、画素電極の電圧が保持されている状態を示す。
【００７５】
選択期間ｔ1において、ＶLCD=Ｖa，ＶX(１)=１０Ｖ，ＣＬＫ(１−４)＝４Ｖである。ＣＬＫ(５−８)＝１６Ｖである。ＶY(１)〜ＶY(４)＝１０Ｖである。ＣＬＫ(１−４)＝４Ｖなので、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態であり、Ｖin(１,１)〜Ｖin(１,４)＝ＶX(１)＝１０Ｖで、すべて６Ｖ以上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖaが書き込まれ、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖaとなる。ＣＬＫ(５−８)＝１６で、ＶY(５)〜ＶY(８)＝０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)は、以前に書き込まれた４Ｖ以下の電圧を保持する。したがって、ｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電位ＶＰＸ(１,５)〜ＶＰＸ(１,８)は、変化せずに保持される。
【００７６】
続く選択期間ｔ2において、ＶLCD=Ｖb，ＶX(１)=８Ｖ，ＣＬＫ(１−４)＝１６Ｖ，ＣＬＫ(５−８)＝４Ｖである。ＶY(１)＝２Ｖ，ＶY(２)＝４Ｖ，ＶY(３)＝６Ｖ，ＶY(４)＝８Ｖであるので、Ｖin(ｔ2)＝(ＶX(ｔ1)＋ＶY(ｔ2)−１０)より、Ｖin(１,１)＝２Ｖ，Ｖin(１,２)＝４Ｖ，Ｖin(１,３)＝６Ｖ，Ｖin(１,４)＝８Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれるため、ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖbとなる。Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０には、期間ｔ1で書き込まれた液晶駆動電圧Ｖaが保持されるため、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖaとなる。ＣＬＫ(５−８)＝４Ｖで、ＶY(５)〜ＶY(８)＝１０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)＝ＶX＝８Ｖで、６Ｖ以上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれ、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝ＶＰＸ(１,８)＝Ｖbとなる。
【００７７】
続く選択期間ｔ3において、ＶLCD=Ｖc，ＶX(１)=１４Ｖ，ＣＬＫ(１−４)＝ＣＬＫ(５−８)＝１６Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY(４)＝０Ｖに変化するので、Ｖin＝(ＶX(ｔ1)＋ＶY(ｔ3)−ＶY(ｔ1))＝(ＶX(ｔ1)−１０)より、Ｖin(１,１)＝Ｖin(１,２)＝Ｖin(１,３)＝Ｖin(１,４)＝０Ｖとなる。Ｖinが４Ｖ以下であるので、画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０の電圧は、保持され、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖa，ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖbである。ＶY(５)＝２Ｖ，ＶY(６)＝４Ｖ，ＶY(７)＝６Ｖ，ＶY(８)＝８Ｖであるので、Ｖin(ｔ3)＝(ＶX(ｔ2)＋ＶY(ｔ2)−ＶY(ｔ3))＝(ＶX(ｔ2)＋ＶY(ｔ2)−１０)より、Ｖin(１,５)＝０Ｖ，Ｖin(１,６)＝２Ｖ，Ｖin(１,７)＝４Ｖ，Ｖin(１,８)＝６Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれるため、ＶＰＸ(１,８)＝Ｖcとなる。Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０には、期間ｔ2で書き込まれた液晶駆動電圧Ｖbが保持されるため、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝ＶＰＸ(１,８)＝Ｖbとなる。
【００７８】
以上を繰り返して、順次第９行〜第１２行のブロック、第１３行から第１６行のブロック‥の画素の画素電極１４０にｎ階調近似演算回路１０で生成したｎ階調近似画像信号に応じた液晶駆動電圧ＶLCDを書き込んでいく。
【００７９】
以上の動作を１フレーム期間内に終え、このフレーム期間を繰り返し、画像を表示する。このように、２回の選択期間で４行からなる１ブロックの画素の画素電極に液晶駆動電圧を書き込むことが可能であり、従来技術の４行を４回の選択期間で書き込む場合に比べ、選択期間の回数は、半分になる。１フレーム期間が同じ場合には、本実施形態２を用いると、選択期間の長さを２倍にできる。
【００８０】
さらに、本実施形態２の場合には、第２の選択期間と、次の４行からなるブロックの第１の選択期間が同じであるため、さらに選択時間は、２倍になり、合計４倍の選択時間を確保できる。これは、従来技術と同じ信号電極を用いた場合に、従来技術に比べて４倍の行数を表示することが可能であることを意味する。
【００８１】
本実施形態２では、書き込みに際してＸＹ演算回路のｐ型ＭＯＳ−ＴＦＴが導通状態となり、ＸＹ演算回路の出力端子は、Ｘ信号線３１に接続されるため、実施形態１で用いたようなフローティング電位をキャンセルするための機構は、不要である。
【００８２】
また、同じ演算結果Ｖinの電圧値を生成するためのＶXおよびＶYの電圧値は、小さな値となり、低い耐圧のＸドライバ，Ｙドライバを用いることができる。
【００８３】
【実施形態３】
本発明の実施形態３の全体構成は、図１と同じであり、画素部の詳細な回路構成は、図７に示した実施形態２と同じである。
【００８４】
実施形態２では、第１行〜第４行に対応するブロックの第２階調値は、第５行〜第８行に対応するブロックの第１階調値を同じ値になったが、実施形態３においては、第１行〜第４行に対応するブロックの第２階調値と、第５行〜第８行に対応するブロックの第１階調値とを異なる値にできる。したがって、近似に用いる階調値の数が実施形態２に比べて２倍になるので、もとの画像を高い精度で再現することが可能である。
【００８５】
本実施形態３の動作を詳細に説明する。図１に示すｎ階調近似演算回路１０には、各画素の階調情報を持った画像信号が入力される。ｎ階調近似演算回路１１０では、画素を４行×４列＝１６個ごとのブロックに分割し、ブロックごとに画素の階調を２値に近似してｎ階調近似画像信号を生成してこれを信号発生回路２０に入力する。この近似は、実施形態１と同様にして実行する。信号発生回路２０は、ｎ階調近似画像信号に応じてＸドライバ，Ｙドライバ，信号供給回路，共通電圧発生回路の出力電圧を制御する信号を発生する。
【００８６】
図１０は、実施形態３の表示システムの制御動作を説明する図である。図１０には、Ｘ方向に８列，Ｙ方向に８行の計６４画素を取り出して描いてある。４行×４列＝１６画素を１ブロックとしている。Ｘ方向に紙面上で左から第１列，第２列，‥と定義する。Ｙ方向に紙面上で上から、第１行，第２行，‥と定義する。
【００８７】
まず、選択期間ｔ1において、第１行〜第４行のＹ信号線に１０Ｖを印加し、その他のＹ信号線に０Ｖを印加する。図１０の各マスには、その画素のＸＹ演算回路の出力電圧(Ｖin)を書いてある。選択期間ｔ1では、第１行〜第４行のＸＹ演算回路のＣＬＫは、ローレベル(４Ｖ)であり、図７に示すｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態にあるので、第１行〜第４行の画素のＶinは、ＶXに等しい。
【００８８】
図１０の例では、第１列にＶX=１０Ｖが、第１行にＶY=１０Ｖが印加されており、Ｖin(１,１)＝ＶX(１)＝１０Ｖである。Ｘ信号線３１には、第１行〜第４行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。
【００８９】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=１２Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=１０Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=８Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=６Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１４Ｖを印加する。
【００９０】
以上のように、ＶXとして印加される電圧は、６，８，１０，１２，１４Ｖのいずれかであり、ｐ型ＭＯＳ−ＴＦＴ１１６が導通状態にある選択期間ｔ1における第１行〜第４行の画素のＶin＝ＶXは、かならず６Ｖ以上である。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。 したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。すなわち、ｔ1の期間に第１行〜第４行の画素すべての画素電極に第１階調値に応じたＶLCDが書き込まれる。ここで、同１ブロックのＶLCDは、同一であるが、他のブロックのＶLCDは、異なる電圧値である。すなわち、ブロックごとに第１階調値は、異なる。
【００９１】
一方、第５行〜第８行のＶYは、０Ｖであり、後で述べるようにｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態なので、Ｖinの値は、変化せず４Ｖ以下の電圧を保持する。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、１２Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、変化せずに保持される。
【００９２】
次に、ｔ2の期間では、第１行〜第４行のＶYは、上から順に２，４，６，８Ｖとなる。第５行〜第８行のＶYは、０Ｖのままである。図１０には示していないが、その他の行のＶYは、すべて０Ｖである。また、第１行〜第４行のＣＬＫは、ハイレベル(１６Ｖ)になり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態となる。先述のように、第１行〜第４行のＶinは、選択期間ｔ1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶY(ｔ1)と選択期間ｔ2のＶYであるＶY(ｔ2)の差ΔＶY＝ＶY(ｔ2)−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ2)＝ＶX(ｔ1)＋ＶY(ｔ2)−ＶY(ｔ1)＝ＶX(ｔ1)＋ＶY(ｔ2)−１０となる。
【００９３】
図１０(ｂ)の第１列は、第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調であるｎ階調近似信号が送られてきている場合で、第１列のＶX(ｔ1)は、これに応じて１０Ｖになっている。第５行〜第８行の画素のＸＹ演算回路１１０のＣＬＫは、ハイレベル(１６Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態なので、Ｖinは、４Ｖ以下のまま変化しない。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、保持される。
【００９４】
図１０でハッチングをしたマスは、この期間に画素電極に液晶駆動電圧が書き込まれる画素である。以上のように、選択期間ｔ1に第１行〜第４行に対応するブロックすべての画素電極に、第１行〜第４行に対応するブロックの第１階調値に対応した液晶駆動電圧を書き込む。
【００９５】
続く選択期間ｔ2に、第１行〜第４行に対応するブロックの第２階調値となる画素の画素電極の電圧を第２階調値に応じた液晶駆動電圧に書き換える。
【００９６】
以上のｔ1，ｔ2の動作をｔ3，ｔ4の期間に第５行〜第８行に対して、ｔ5，ｔ6の期間に第９行〜第１２行に対して、順次繰り返すことによって、ブロック内の画素の画素電極にｎ階調近似信号演算回路で生成したｎ階調近似画像信号に対応した液晶駆動電圧を書き込むことが可能である。他の行のブロックに液晶駆動電圧を書き込んでいる間は、ＶY＝０Ｖであり、スイッチのｐ型ＭＯＳ−ＴＦＴは、非導通状態であるので書き込まれた液晶駆動電圧は、再びそのブロックが選択されるまで保持される。
【００９７】
図１１は、実施形態３の表示システムの制御動作を示すタイミングチャートである。ＶLCDは、第１列〜第４列に対応するブロックに共通な液晶駆動電圧である。ＣＬＫ(１−４)は、第１行〜第４行のＸＹ演算回路のクロック信号である。ＣＬＫ(５−８)は、第５行〜第８行のＸＹ演算回路のクロック信号である。ＶY(１)〜ＶY(８)は、それぞれ第１行から第８行のＹ信号線４１の電圧ＶYである。Ｖin(１,１)〜Ｖin(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の信号比較器１２０の入力電圧Ｖinである。ＶＰＸ(１,１)〜ＶＰＸ(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の画素電極１４０の電圧である。ＶＰＸ(１,１)〜ＶＰＸ(１,８)において、破線部は、ｐ型ＭＯＳ−ＴＦＴ１３１が非導通状態で、画素電極の電圧が保持されている状態を示す。
【００９８】
選択期間ｔ1において、ＶLCD=Ｖa，ＶX(１)=１０Ｖ，ＣＬＫ(１−４)＝４Ｖである。ＣＬＫ(５−８)＝１６Ｖである。ＶY(１)〜ＶY(４)＝１０Ｖである。ＣＬＫ(１−４)＝４Ｖなので、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態であり、Ｖin(１,１)〜Ｖin(１,４)＝ＶX(１)＝１０Ｖで、すべて６Ｖ以上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖaが書き込まれ、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖaとなる。ＣＬＫ(５−８)＝１６で、ＶY(５)〜ＶY(８)＝０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)は、以前に書き込まれた４Ｖ以下の電圧を保持する。したがって、ｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電位ＶＰＸ(１,５)〜ＶＰＸ(１,８)は、変化せずに保持される。
【００９９】
続く選択期間ｔ2において、ＶLCD=Ｖb，ＶX(１)=１０Ｖ，ＣＬＫ(１−４)＝１６Ｖ，ＣＬＫ(５−８)＝１６Ｖである。ＶY(１)＝２Ｖ，ＶY(２)＝４Ｖ，ＶY(３)＝６Ｖ，ＶY(４)＝８Ｖであるので、Ｖin(ｔ2)＝(ＶX(ｔ1)＋ＶY(ｔ2)−１０)より、Ｖin(１,１)＝２Ｖ，Ｖin(１,２)＝４Ｖ，Ｖin(１,３)＝６Ｖ，Ｖin(１,４)＝８Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれるため、ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖbとなる。Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０には、期間ｔ1で書き込まれた液晶駆動電圧Ｖaが保持されるため、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖaとなる。ＣＬＫ(５−８)＝１６Ｖで、ＶY(５)〜ＶY(８)＝０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)≦４Ｖを保持するため、ｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、保持される。
【０１００】
続く選択期間ｔ3において、ＶLCD=Ｖc，ＶX(１)=８Ｖ，ＣＬＫ(１−４)＝１６Ｖ，ＣＬＫ(５−８)＝４Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY(４)＝０Ｖに変化するので、Ｖin＝(ＶX(ｔ1)＋ＶY(ｔ3)−ＶY(ｔ1))＝(ＶX(ｔ1)−１０)より、Ｖin(１,１)＝Ｖin(１,２)＝Ｖin(１,３)＝Ｖin(１,４)＝０Ｖとなる。Ｖinが４Ｖ以下であるので、画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０の電圧は、保持され、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖa，ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖbである。ＶY(５)＝ＶY(６)＝ＶY(７)＝ＶY(８)＝１０Ｖであるので、Ｖin(ｔ3)＝ＶX(ｔ3)より、Ｖin(１,５)＝Ｖin(１,６)＝Ｖin(１,７)＝Ｖin(１,８)＝８Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖcが書き込まれるため、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝ＶＰＸ(１,８)＝Ｖcとなる。以上を繰り返して、順次第９行〜第１２行のブロック、第１３行から第１６行のブロック‥の画素の画素電極１４０にｎ階調近似演算回路１０で生成したｎ階調近似画像信号に応じた液晶駆動電圧ＶLCDを書き込んでいく。
【０１０１】
以上の動作を１フレーム期間内に終え、このフレーム期間を繰り返し、画像を表示する。このように、２回の選択期間で４行からなる１ブロックの画素の画素電極に液晶駆動電圧を書き込むことが可能であり、従来技術の４行を４回の選択期間で書き込む場合に比べ、選択期間の回数は、半分になる。１フレーム期間が同じ場合には、本実施形態３を用いると、選択期間の長さを２倍にできる。
【０１０２】
【実施形態４】
図１２は、本発明による表示システムの実施形態４の全体構成を示すブロック図である。本実施形態４は、４行×４列からなるブロックに対して、２本の液晶駆動電圧線６２および６３が接続されていることが、実施形態１〜３の全体構成を示す図１と異なる。画素部の詳細な回路に関しては、実施形態２，３と同じであり、図７に示されている。
【０１０３】
実施形態３を用いれば、第１行〜第４行に対応するブロックの第２階調値と、第５行〜第８行に対応するブロックの第１階調値とを異なる値にできたが、１選択期間が同一である場合、実施形態２に比べて、全画面を書き換えるのに２倍の時間を要した。
【０１０４】
実施形態４を用いれば、この問題を解決して、第１行〜第４行に対応するブロックの第２階調値と、第５行〜第８行に対応するブロックの第１階調値を異なる値とし、かつ実施形態２と同じ時間で全画面を書き換えることが可能である。
【０１０５】
本実施形態４の動作を詳細に説明する。図１２に示すｎ階調近似演算回路１０には、各画素の階調情報を持った画像信号が入力される。ｎ階調近似演算回路１１０では、画素を４行×４列＝１６個ごとのブロックに分割し、ブロックごとに画素の階調を２値に近似してｎ階調近似画像信号を生成してこれを信号発生回路２０に入力する。この近似は、実施形態１と同様にして実行する。信号発生回路２０は、ｎ階調近似画像信号に応じてＸドライバ，Ｙドライバ，信号供給回路，共通電圧発生回路の出力電圧を制御する信号を発生する。
【０１０６】
図１３は、図１２の表示システムの制御動作を説明する図である。図１３には、Ｘ方向に８列，Ｙ方向に８行の計６４画素を取り出して描いてある。４行×４列＝１６画素を１ブロックとしている。Ｘ方向に紙面上で左から第１列，第２列，‥と定義する。Ｙ方向に紙面上で上から、第１行，第２行，‥と定義する。
【０１０７】
まず、選択期間ｔ1において、第１行〜第４行のＹ信号線に１０Ｖを印加し、その他のＹ信号線に０Ｖを印加する。図１３の各マスには、その画素のＸＹ演算回路の出力電圧(Ｖin)を書いてある。選択期間ｔ1では、第１行〜第４行のＸＹ演算回路のＣＬＫは、ローレベル(４Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態にあるので、第１行〜第４行の画素のＶinは、ＶXに等しい。図１３の例では、第１列にＶX=１０Ｖが、第１行にＶY=１０Ｖが印加されており、Ｖin(１,１)＝ＶX(１)＝１０Ｖである。Ｘ信号線３１には、第１行〜第４行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。
【０１０８】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=１２Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=１０Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=８Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=６Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１４Ｖを印加する。
【０１０９】
以上のように、ＶXとして印加される電圧は、６，８，１０，１２，１４Ｖのいずれかであり、ｐ型ＭＯＳ−ＴＦＴ１１６が導通状態にある選択期間ｔ1における第１行〜第４行の画素のＶin＝ＶXは、かならず６Ｖ以上である。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧が書き込まれる。
【０１１０】
すなわち、ｔ1の期間に第１行〜第４行の画素すべての画素電極に第１階調値に応じた液晶駆動電圧が書き込まれる。ここで、第１〜第４行の画素電極には、液晶駆動電圧線６２を通して液晶駆動電圧ＶLCD１が書き込まれる。後述のように、第５〜第８行の画素電極には、別途液晶駆動電圧線６３を通して液晶駆動電圧ＶLCD２が書き込まれる。
【０１１１】
一方、第５行〜第８行のＶYは、０Ｖであり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態なので、Ｖinの値は、変化せず４Ｖ以下の電圧を保持する。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、１２Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、変化せずに保持される。
【０１１２】
次に、ｔ2の期間では、第１行〜第４行のＶYは、上から順に２，４，６，８Ｖとなり、第５行〜第８行のＶYは、１０Ｖになる。図１３には示していないが、その他の行のＶYは、すべて０Ｖである。Ｘ信号線３１には、第５行〜第８行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=１２Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=１０Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=８Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=６Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１４Ｖを印加する。先述のように、第１行〜第４行のＶinは、選択期間ｔ1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶY(ｔ1)と選択期間ｔ2のＶYであるＶY(ｔ2)の差ΔＶY＝ＶY(ｔ2)−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ2)＝ＶX(ｔ1)＋ＶY(ｔ2)−ＶY(ｔ1)＝ＶX(ｔ1)＋ＶY(ｔ2)−１０となる。
【０１１３】
図１３(ｂ)の第１列は、第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調であるｎ階調近似信号が送られてきている場合で、第１列のＶX(ｔ1)は、これに応じて１０Ｖになっている。第５行〜第８行の画素のＸＹ演算回路１１０のＣＬＫは、ローレベル(４Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態なので、Ｖin＝ＶXとなる。ＶXとして印加される電圧は、６，８，１０，１２，１４Ｖのいずれかであり、ｐ型ＭＯＳ−ＴＦＴ１１６が導通状態にある選択期間ｔ1における第１行〜第４行の画素のＶin＝ＶXは、かならず６Ｖ以上である。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。
【０１１４】
したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。すなわち、ｔ2の期間に第５行〜第８行の画素すべての画素電極に第５行〜第８行のブロックの第１階調値に応じた液晶駆動電圧が書き込まれる。ここで、第５〜第８行の画素電極には、液晶駆動電圧線６３を通して液晶駆動電圧ＶLCD２が書き込まれる。
【０１１５】
図１３でハッチングをしたマスは、この期間に画素電極に液晶駆動電圧が書き込まれる画素である。本実施形態４では、第１行〜第４行に対応するブロックの第２階調値は、液晶駆動電圧線６２を通して、第５行〜第８行に対応するブロックの第１階調値は、液晶駆動電圧線６３を通して書き込まれるので、異なる値になる。
【０１１６】
以上のように、選択期間ｔ1に第１行〜第４行に対応するブロックすべての画素電極に、第１行〜第４行に対応するブロックの第１階調値に対応した液晶駆動電圧を書き込む。続く選択期間ｔ2に、第１行〜第４行に対応するブロックの第２階調値となる画素の画素電極の電圧を第２階調値に応じた液晶駆動電圧に書き換えると同時に、第５行〜第８行のすべての画素電極に、第５行〜第８行に対応するブロックの第１階調値に対応する液晶駆動電圧を書き込む。
【０１１７】
以上を繰り返すことによって、ブロック内の画素の画素電極にｎ階調近似信号演算回路で生成したｎ階調近似画像信号に対応した液晶駆動電圧を書き込むことが可能である。他の行のブロックに液晶駆動電圧を書き込んでいる間は、ＶY＝０Ｖであり、スイッチのｐ型ＭＯＳ−ＴＦＴは、非導通状態であるので書き込まれた液晶駆動電圧は、再びそのブロックが選択されるまで保持される。上記の動作を順次繰り返し、すべてのブロックの画素電極にｎ階調近似信号に対応した液晶駆動電圧を書き込んでいく。
【０１１８】
図１４は、図１２の表示システムの制御動作を示すタイミングチャートである。ＶLCD１は、第１列〜第４列に対応するブロックのうち、第１行〜第４行，第９行〜第１２行，…に共通な液晶駆動電圧である。ＶLCD２は、第１列〜第４列に対応するブロックのうち、第５行〜第８行，第１３行〜第１６行，…に共通な液晶駆動電圧である。ＣＬＫ(１−４)は、第１行〜第４行のＸＹ演算回路のクロック信号である。ＣＬＫ(５−８)は、第５行〜第８行のＸＹ演算回路のクロック信号である。ＶY(１)〜ＶY(８)は、それぞれ第１行から第８行のＹ信号線４１の電圧ＶYである。Ｖin(１,１)〜Ｖin(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の信号比較器１２０の入力電圧Ｖinである。ＶＰＸ(１,１)〜ＶＰＸ(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の画素電極１４０の電圧である。ＶＰＸ(１,１)〜ＶＰＸ(１,８)において、破線部は、ｐ型ＭＯＳ−ＴＦＴ１３１が非導通状態で、画素電極の電圧が保持されている状態を示す。
【０１１９】
選択期間ｔ1において、ＶLCD１=Ｖa１，ＶLCD２=Ｖa２，ＶX(１)=１０Ｖ，ＣＬＫ(１−４)＝４Ｖである。ＣＬＫ(５−８)＝１６Ｖである。ＶY(１)〜ＶY(４)＝１０Ｖである。ＣＬＫ(１−４)＝４Ｖなので、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態であり、Ｖin(１,１)〜Ｖin(１,４)＝ＶX(１)＝１０Ｖで、すべて６Ｖ以上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD１＝Ｖa１が書き込まれ、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖa１となる。ＣＬＫ(５−８)＝１６で、ＶY(５)〜ＶY(８)＝０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)は、以前に書き込まれた４Ｖ以下の電圧を保持する。したがって、ｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電位ＶＰＸ(１,５)〜ＶＰＸ(１,８)は、変化せずに保持される。
【０１２０】
続く選択期間ｔ2において、ＶLCD１=Ｖb１，ＶLCD２=Ｖb２，ＶX(１)=８Ｖ，ＣＬＫ(１−４)＝１６Ｖ，ＣＬＫ(５−８)＝４Ｖである。ＶY(１)＝２Ｖ，ＶY(２)＝４Ｖ，ＶY(３)＝６Ｖ，ＶY(４)＝８Ｖであるので、Ｖin(ｔ2)＝(ＶX(ｔ1)＋ＶY(ｔ2)−１０)より、Ｖin(１,１)＝２Ｖ，Ｖin(１,２)＝４Ｖ，Ｖin(１,３)＝６Ｖ，Ｖin(１,４)＝８Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD１＝Ｖb１が書き込まれるため、ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖb１となる。Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０には、期間ｔ1で書き込まれた液晶駆動電圧Ｖa１が保持されるため、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖa１となる。ＣＬＫ(５−８)＝４Ｖで、ＶY(５)〜ＶY(８)＝１０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)＝ＶX＝８Ｖで、６Ｖ以上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖb２が書き込まれ、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝ＶＰＸ(１,８)＝Ｖb２となる。
【０１２１】
続く選択期間ｔ3において、ＶLCD１=Ｖc１，ＶLCD２=Ｖc２，ＶX(１)=１４Ｖ，ＣＬＫ(１−４)＝ＣＬＫ(５−８)＝１６Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY(４)＝０Ｖに変化するので、Ｖin＝(ＶX(ｔ1)＋ＶY(ｔ3)−ＶY(ｔ1))＝(ＶX(ｔ1)−１０)より、Ｖin(１,１)＝Ｖin(１,２)＝Ｖin(１,３)＝Ｖin(１,４)＝０Ｖとなる。Ｖinが４Ｖ以下であるので、画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０の電圧は、保持され、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖa１，ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖb１である。ＶY(５)＝２Ｖ，ＶY(６)＝４Ｖ，ＶY(７)＝６Ｖ，ＶY(８)＝８Ｖであるので、Ｖin(ｔ3)＝(ＶX(ｔ2)＋ＶY(ｔ2)−ＶY(ｔ3))＝(ＶX(ｔ2)＋ＶY(ｔ2)−１０)より、Ｖin(１,５)＝０Ｖ，Ｖin(１,６)＝２Ｖ，Ｖin(１,７)＝４Ｖ，Ｖin(１,８)＝６Ｖとなる。
【０１２２】
Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖc２が書き込まれるため、ＶＰＸ(１,８)＝Ｖc２となる。Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０には、期間ｔ2で書き込まれた液晶駆動電圧Ｖb２が保持されるため、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝Ｖb２となる。
【０１２３】
以上を繰り返して、順次第９行〜第１２行のブロック、第１３行から第１６行のブロック‥の画素の画素電極１４０にｎ階調近似演算回路１０で生成したｎ階調近似画像信号に応じた液晶駆動電圧ＶLCDを書き込んでいく。以上の動作を１フレーム期間内に終え、このフレーム期間を繰り返し、画像を表示する。
【０１２４】
このように、２回の選択期間で４行からなる１ブロックの画素の画素電極に液晶駆動電圧を書き込むことが可能であり、従来技術の４行を４回の選択期間で書き込む場合に比べ、選択期間の回数は、半分になる。１フレーム期間が同じ場合には、本実施形態４を用いると、選択期間の長さを２倍にできる。
【０１２５】
さらに、本実施形態４の場合には、第２の選択期間と、次の４行からなるブロックの第１の選択期間が同じであるため、さらに選択時間は、２倍になり、合計４倍の選択時間を確保できる。これは、従来技術と同じ信号電極を用いた場合に、従来技術に比べて４倍の行数を表示することが可能であることを意味する。
【０１２６】
【実施形態５】
本発明の実施形態５の全体構成は、図１と同じであり、画素部の詳細な回路図は、実施形態２の図７に示した例と同じである。実施形態２では、ＣＬＫのハイレベルが１６Ｖであったが、実施形態５を用いれば、ハイレベルを１２Ｖに低減できる。 本実施形態５の動作について詳細に説明する。図１に示すｎ階調近似演算回路１０には、各画素の階調情報を持った画像信号が入力される。ｎ階調近似演算回路１１０では、画素を４行×４列＝１６個ごとのブロックに分割し、ブロックごとに画素の階調を２値に近似してｎ階調近似画像信号を生成してこれを信号発生回路２０に入力する。この近似は、実施形態１と同様にして実行する。信号発生回路２０は、ｎ階調近似画像信号に応じてＸドライバ，Ｙドライバ，信号供給回路，共通電圧発生回路の出力電圧を制御する信号を発生する。
【０１２７】
図１５は、実施形態５の表示システムの制御動作を説明する図である。図１５には、Ｘ方向に８列，Ｙ方向に８行の計６４画素を取り出して描いてある。４行×４列＝１６画素を１ブロックとしている。Ｘ方向に紙面上で左から第１列，第２列，‥と定義する。Ｙ方向に紙面上で上から、第１行，第２行，‥と定義する。
【０１２８】
まず、選択期間ｔ1において、第１行〜第４行のＹ信号線に６Ｖを印加し、その他のＹ信号線に０Ｖを印加する。図１５の各マスには、その画素のＸＹ演算回路の出力電圧(Ｖin)を書いてある。第１行〜第４行のＸＹ演算回路のＣＬＫは、ローレベル(０Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態にあるので、第１行〜第４行の画素のＶinは、ＶXに等しい。図１５の例では、第１列にＶX(１)=２Ｖが、第１行にＶY=６Ｖが印加されており、Ｖin(１,１)＝ＶX(１)＝２Ｖである。Ｘ信号線３１には、第１行〜第４行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。
【０１２９】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=８Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=６Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=４Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=２Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１０Ｖを印加する。以上のように、ＶXとして印加される電圧は、２，４，６，８，１０Ｖのいずれかである。
【０１３０】
一方、第５行〜第８行のＣＬＫは、ハイレベル(１２Ｖ)なのでｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態であり、かつＶYは、０Ｖなので、Ｖinの値は、変化せず４Ｖ以下の電圧を保持する。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、１２Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、変化せずに保持される。 次に、ｔ2の期間では、第１行〜第４行のＶYは、１０Ｖとなり、第５行〜第８行のＶYは、６Ｖになる。図１５には示していないが、その他の行のＶYは、すべて０Ｖである。第１行〜第４行のＸＹ演算回路のＣＬＫは、ハイレベル(１２Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態にあるので、第１行〜第４行のＶinは、選択期間ｔ1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶY(ｔ1)と選択期間ｔ2のＶYであるＶY(ｔ2)の差ΔＶY＝ＶY(ｔ2)−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ2)＝ＶX(ｔ1)＋ＶY(ｔ2)−ＶY(ｔ1)＝ＶX(ｔ1)＋４となる。先述のように、ＶX(ｔ1)＝２，４，６，８，１０Ｖのいずれかであるため、Ｖin(ｔ2)は、６Ｖ以上となる。
【０１３１】
信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。すなわち、ｔ2の期間に第１行〜第４行の画素すべての画素電極に第１階調値に応じたＶLCDが書き込まれる。ここで、同１ブロックのＶLCDは、同一であるが、他のブロックのＶLCDは、異なる電圧値である。すなわち、ブロックごとに第１階調値は、異なる。Ｘ信号線３１には、第５行〜第８行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。
【０１３２】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=８Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=６Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=４Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=２Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１０Ｖを印加する。第５行〜第８行の画素のＸＹ演算回路１１０のＣＬＫは、ローレベル(０Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態なので、Ｖin＝ＶXとなる。ＶXとして印加される電圧は、２，４，６，８，１０Ｖのいずれかである。
【０１３３】
次に、ｔ3の期間では、第１行〜第４行のＹ信号線に上から順に２，４，６，８Ｖを印加し、第５行〜第８行のＹ信号線に１０Ｖを印加する。図１５には示していないが、第９行〜第１２行のＶYは、６Ｖ、その他の行のＶYは、すべて０Ｖを印加する。また、第５行〜第８行のＣＬＫもハイレベル(１２Ｖ)になり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態となる。第１行〜第４行のＸＹ演算回路のＣＬＫは、ハイレベル(１２Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態にあるので、第１行〜第４行のＶinは、選択期間ｔ1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶY(ｔ1)と選択期間ｔ3のＶYであるＶY(ｔ3)の差ΔＶY′＝ＶY(ｔ3)−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ3)＝ＶX(ｔ1)＋ＶY(ｔ3)−ＶY(ｔ1)＝ＶX(ｔ1)＋ＶY(ｔ3)−６となる。
【０１３４】
図１５(ｃ)の第１列は、第１行〜第４行のすべての画素が第２階調値であるｎ階調近似信号が送られてきている場合で、第１列のＶX(ｔ1)は、これに応じて２Ｖになっている。第２列は、第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調であるｎ階調近似信号が送られてきている場合で、第２列のＶX(ｔ1)は、これに応じて６Ｖになっている。第１行〜第４行のＸＹ演算回路のＣＬＫは、ローレベル(０Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態にあるので、第１行〜第４行の画素のＶinは、ＶXに等しい。
【０１３５】
図１５の例では、第１列にＶX(１)=２Ｖが、第１行にＶY=６Ｖが印加されており、Ｖin(１,１)＝ＶX(１)＝２Ｖである。Ｘ信号線３１には、第１行〜第４行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。
【０１３６】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=８Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=６Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=４Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=２Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１０Ｖを印加する。以上のように、ＶXとして印加される電圧は、２，４，６，８，１０Ｖのいずれかである。
【０１３７】
一方、第５行〜第８行のＣＬＫは、ハイレベル(１２Ｖ)なのでｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態であり、かつＶYは、０Ｖなので、Ｖinの値は、変化せず４Ｖ以下の電圧を保持する。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、１２Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、変化せずに保持される。 次に、ｔ2の期間では、第１行〜第４行のＶYは、１０Ｖとなり、第５行〜第８行のＶYは、６Ｖになる。図１５には示していないが、その他の行のＶYは、すべて０Ｖである。第１行〜第４行のＸＹ演算回路のＣＬＫは、ハイレベル(１２Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態にあるので、第１行〜第４行のＶinは、選択期間ｔ1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶY(ｔ1)と選択期間ｔ2のＶYであるＶY(ｔ2)の差ΔＶY＝ＶY(ｔ2)−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ2)＝ＶX(ｔ1)＋ＶY(ｔ2)−ＶY(ｔ1)＝ＶX(ｔ1)＋４となる。
【０１３８】
先述のように、ＶX(ｔ1)＝２，４，６，８，１０Ｖのいずれかであるため、Ｖin(ｔ2)は、６Ｖ以上となる。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。すなわち、ｔ2の期間に第１行〜第４行の画素すべての画素電極に第１階調値に応じたＶLCDが書き込まれる。
【０１３９】
ここで、同１ブロックのＶLCDは、同一であるが、他のブロックのＶLCDは、異なる電圧値である。すなわち、ブロックごとに第１階調値は、異なる。Ｘ信号線３１には、第９行〜第１２行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。
【０１４０】
すなわち、第９行の画素が第１階調値で、第１０行〜第１２行の画素が第２階調値である列には、ＶX=８Ｖを印加する。第９行〜第１０行の画素が第１階調値で、第１１行〜第１２行の画素が第２階調値の列には、ＶX=６Ｖを印加する。第９行〜第１１行の画素が第１階調値で、第１２行の画素が第２階調値の列には、ＶX=４Ｖを印加する。第９行〜第１２行の画素すべてが第１階調値の列には、ＶX=２Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１０Ｖを印加する。第５行〜第８行の画素のＸＹ演算回路１１０のＣＬＫは、ハイレベル(１２Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態なので、第５行〜第８行のＶinは、選択期間ｔ2のＶXであるＶX(ｔ2)と、選択期間ｔ2のＶYであるＶY(ｔ2)と選択期間ｔ3のＶYであるＶY(ｔ3)の差ΔＶY＝ＶY(ｔ3)−ＶY(ｔ2)の和となる。すなわち、Ｖin(ｔ3)＝ＶX(ｔ2)＋ＶY(ｔ3)−ＶY(ｔ2)＝ＶX(ｔ2)＋４となる。 先述のように、ＶX(ｔ2)＝２，４，６，８，１０Ｖのいずれかであるため、Ｖin(ｔ3)は、６Ｖ以上となる。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。
【０１４１】
すなわち、ｔ3の期間に第５行〜第８行の画素すべての画素電極に第５行〜第８行の第１階調値に応じたＶLCDが書き込まれる。
【０１４２】
図１５でハッチングをしたマスは、この期間に画素電極に液晶駆動電圧が書き込まれる画素である。本実施形態５では、第１行〜第４行に対応するブロックの第２階調値は、第５行〜第８行に対応するブロックの第１階調値を同じ値になる。以上のように、選択期間ｔ2に第１行〜第４行に対応するブロックすべての画素電極に、第１行〜第４行に対応するブロックの第１階調値に対応した液晶駆動電圧を書き込む。
【０１４３】
続く選択期間ｔ3に、第１行〜第４行に対応するブロックの第２階調値となる画素の画素電極の電圧を第２階調値に応じた液晶駆動電圧に書き換えると同時に、第５行〜第８行のすべての画素電極に、第１行〜第４行に対応するブロックの第２階調値に対応する液晶駆動電圧を書き込む。
【０１４４】
以上を繰り返すことによって、ブロック内の画素の画素電極にｎ階調近似信号演算回路で生成したｎ階調近似画像信号に対応した液晶駆動電圧を書き込むことが可能である。他の行のブロックに液晶駆動電圧を書き込んでいる間は、ＶY＝０Ｖであり、スイッチのｐ型ＭＯＳ−ＴＦＴは、非導通状態であるので書き込まれた液晶駆動電圧は、再びそのブロックが選択されるまで保持される。
【０１４５】
上記の動作を順次繰り返し、すべてのブロックの画素電極にｎ階調近似信号に対応した液晶駆動電圧を書き込んでいく。
【０１４６】
図１６は、実施形態５の表示システムの制御動作を示すタイミングチャートである。ＶLCDは、第１列〜第４列に対応するブロックに共通な液晶駆動電圧である。ＣＬＫ(１−４)は、第１行〜第４行のＸＹ演算回路のクロック信号である。ＣＬＫ(５−８)は、第５行〜第８行のＸＹ演算回路のクロック信号である。ＶY(１)〜ＶY(８)は、それぞれ第１行から第８行のＹ信号線４１の電圧ＶYである。Ｖin(１,１)〜Ｖin(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の信号比較器１２０の入力電圧Ｖinである。ＶＰＸ(１,１)〜ＶＰＸ(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の画素電極１４０の電圧である。ＶＰＸ(１,１)〜ＶＰＸ(１,８)において、破線部は、ｐ型ＭＯＳ−ＴＦＴ１３１が非導通状態で、画素電極の電圧が保持されている状態を示す。
【０１４７】
選択期間ｔ1において、ＶX(１)=２Ｖ，ＣＬＫ(１−４)＝０Ｖである。ＣＬＫ(５−８)＝１２Ｖである。ＶY(１)〜ＶY(４)＝６Ｖである。ＣＬＫ(１−４)＝０Ｖなので、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態であり、Ｖin(１,１)〜Ｖin(１,４)＝ＶX(１)＝２Ｖとなる。ＣＬＫ(５−８)＝１２Ｖで、ＶY(５)〜ＶY(８)＝０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)は、以前に書き込まれた４Ｖ以下の電圧を保持する。したがって、ｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電位ＶＰＸ(１,５)〜ＶＰＸ(１,８)は、変化せずに保持される。
【０１４８】
続く選択期間ｔ2において、ＶLCD=Ｖa，ＶX(１)=１０Ｖ，ＣＬＫ(１−４)＝１２Ｖ，ＣＬＫ(５−８)＝０Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY(４)＝１０Ｖであるので、Ｖin(ｔ2)＝ＶX(ｔ1)＋４より、Ｖin(１,１)＝Ｖin(１,２)＝Ｖin(１,３)＝Ｖin(１,４)＝６Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖaが書き込まれるため、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖaとなる。ＶY(５)〜ＶY(８)＝６Ｖである。ＣＬＫ(５−８)＝０Ｖなので、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態であり、Ｖin(１,５)〜Ｖin(１,８)＝ＶX(１)＝４Ｖとなる。
【０１４９】
続く選択期間ｔ3において、ＶLCD=Ｖb，ＶX(１)=１０Ｖ，ＣＬＫ(１−４)＝ＣＬＫ(５−８)＝１２Ｖである。ＶY(１)＝２Ｖ，ＶY(２)＝４Ｖ，ＶY(３)＝６Ｖ，ＶY(４)＝８Ｖに変化するので、Ｖin＝ＶX(ｔ1)＋ＶY(ｔ3)−６より、Ｖin(１,１)＝−２Ｖ，Ｖin(１,２)＝０Ｖ，Ｖin(１,３)＝２Ｖ，Ｖin(１,４)＝４Ｖとなる。この場合には、Ｖinが４Ｖ以下であるので、画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、保持され、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖaである。ＶY(５)＝ＶY(６)＝ＶY(７)＝ＶY(８)＝１０Ｖであるので、第５行〜第８行のＶinは、Ｖin(ｔ3)＝ＶX(ｔ2)＋４より、Ｖin(１,５)＝Ｖin(１,６)＝Ｖin(１,７)＝Ｖin(１,８)＝８Ｖとなる。Ｖinが６Ｖ以上のため、すべての画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれる。 続く選択期間ｔ4において、ＶLCD=Ｖc，ＶX(１)=６Ｖ，ＣＬＫ(１−４)＝ＣＬＫ(５−８)＝１２Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY(４)＝０Ｖに変化するので、Ｖinは、すべて４Ｖ以下となる。したがって、画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、保持され、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖaである。ＶY(５)＝２Ｖ，ＶY(６)＝４Ｖ，ＶY(７)＝６Ｖ，ＶY(８)＝８Ｖであるので、第５行〜第８行のＶinは、Ｖin(ｔ4)＝ＶX(ｔ2)−６より、Ｖin(１,５)＝０Ｖ，Ｖin(１,６)＝２Ｖ，Ｖin(１,７)＝４Ｖ，Ｖin(１,８)＝６Ｖとなる。Ｖinが６Ｖ以上の画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖcが書き込まれる。Ｖinが４Ｖ以下の画素電極１４０の電圧は、ＶLCD＝Ｖbを保持する。したがって、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝Ｖb，ＶＰＸ(１,８)＝Ｖcである。
【０１５０】
以上を繰り返して、順次第９行〜第１２行のブロック，第１３行から第１６行のブロック‥の画素の画素電極１４０にｎ階調近似演算回路１０で生成したｎ階調近似画像信号に応じた液晶駆動電圧ＶLCDを書き込んでいく。以上の動作を１フレーム期間内に終え、このフレーム期間を繰り返し、画像を表示する。
【０１５１】
このように、２回の選択期間で４行からなる１ブロックの画素の画素電極に液晶駆動電圧を書き込むことが可能であり、従来技術の４行を４回の選択期間で書き込む場合に比べ、選択期間の回数は、半分になる。１フレーム期間が同じ場合には、本実施形態５を用いると、選択期間の長さを２倍にできる。さらに、本実施形態５の場合には、第２の選択期間と、次の４行からなるブロックの第１の選択期間が同じであるため、さらに選択時間は、２倍になり、合計４倍の選択時間を確保できる。これは、従来技術と同じ信号電極を用いた場合に、従来技術に比べて４倍の行数を表示することが可能であることを意味する。
【０１５２】
【実施形態６】
図１７は、本発明による表示システムの実施形態６の全体構成を示すブロック図である。入力した画像信号をブロックごとに２色に近似したｎ色近似画像信号に変換するためのｎ色近似演算回路１１と、ｎ色近似演算回路１１から出力されるｎ色近似画像信号に従い、Ｘドライバ３０，Ｙドライバ４０，共通電圧発生回路５０，信号供給回路６０に所定の信号を供給する信号発生回路２０と、Ｘドライバに接続されＹ方向に伸びたＸ信号線３１とＹドライバ４０に接続されＸ方向に伸びたＹ信号線４１の交差部に設けられた複数の画素部１００とからなる。
【０１５３】
図１８は、図１７の画素部１００の詳細な回路構成の一例を示す回路図である。ＸＹ演算回路１１０は、ｐ型ＭＯＳ−ＴＦＴ１１６とコンデンサ１１７からなる。ｐ型ＭＯＳ−ＴＦＴ１１６のドレイン端子は、Ｘ信号線３１に接続され、ソース端子は、コンデンサ１１７に接続されている。コンデンサ１１７のもう一方の端子は、Ｙ信号線４１に接続されている。クロック信号ＣＬＫは、クロック信号線７１を介してＹドライバ４０から供給される。信号比較器１２０は、直列に接続したｐ型ＭＯＳ−ＴＦＴ１２１とｎ型ＭＯＳ−ＴＦＴ１２２とからなる。
【０１５４】
赤色画素のスイッチは、ｐ型ＭＯＳ−ＴＦＴ１３１Ｒからなり、ｐ型ＭＯＳ−ＴＦＴ１３１Ｒのソース端子は、赤色画素の画素電極１４０Ｒに、ドレイン端子は、赤色画素に対応した液晶駆動信号線６１Ｒに接続される。緑色画素のスイッチは、ｐ型ＭＯＳ−ＴＦＴ１３１Ｇからなり、ｐ型ＭＯＳ−ＴＦＴ１３１Ｇのソース端子は、緑色画素の画素電極１４０Ｇに、ドレイン端子は、緑色画素に対応した液晶駆動信号線６１Ｇに接続される。青色画素のスイッチは、ｐ型ＭＯＳ−ＴＦＴ１３１Ｂからなり、ｐ型ＭＯＳ−ＴＦＴ１３１Ｂのソース端子は、青色画素の画素電極１４０Ｂに、ドレイン端子は、青色画素に対応した液晶駆動信号線６１Ｂに接続される。隣接する赤色画素，緑色画素，青色画素のｐ型ＭＯＳ−ＴＦＴ１３１Ｒ，１３１Ｇ，１３１Ｂのゲート端子は、同一の信号比較器１２０の出力端に接続される。
【０１５５】
本実施形態６においては、ＸＹ演算回路１１０と信号比較器１２０とを赤，緑，青の３画素に対して１組み設けることになり、第１〜５の実施例に比較して、ＸＹ演算回路の数および信号比較器の数を１／３に削減できる。この構造は、部品点数の削減による歩留まりの向上と、削減して得られた領域を有効表示領域の拡大に割り当てることによる明るさの向上とをもたらす。
【０１５６】
【実施形態７】
図１９は、本発明による表示システムの実施形態７の全体構成を示すブロック図である。画像描画命令を発生するＣＰＵ２００と、画像描画命令に従い画像信号を生成し、生成した画像信号をメモリ５００に格納するとともに、生成した画像信号を液晶表示装置１０００に入力する表示制御装置４００とからなる。
【０１５７】
液晶表示装置１０００は、入力された画像信号をブロックごとに２値の階調に近似したｎ階調近似画像信号に変換するためのｎ階調近似演算回路１０と、ｎ階調近似演算回路１０から出力されるｎ階調近似画像信号に従い、Ｘドライバ３０，Ｙドライバ４０，共通電圧発生回路５０，信号供給回路６０に所定の信号を供給する信号発生回路２０と、Ｘドライバに接続されＹ方向に伸びたＸ信号線３１とＹドライバ４０に接続されＸ方向に伸びたＹ信号線４１の交差部に設けられた複数の画素部１００とからなる。
【０１５８】
ｎ階調近似演算回路が液晶表示装置１０００内にあるので、ＣＰＵ２００，バスライン３００，表示制御装置４００，画像メモリ５００に従来技術を用いた液晶表示装置に対するものと同じ仕様のものを使用できる。
【０１５９】
【実施形態８】
図２０は、本発明による表示システムの実施形態８の全体構成を示すブロック図である。画像描画命令を発生するＣＰＵ２００と、画像描画命令に従い画像信号を生成し、生成した画像信号をメモリ５００に格納するとともに、内蔵したｎ階調近似演算回路１０により、生成した画像信号をブロックごとに２値の階調に近似したｎ階調近似画像信号に変換して液晶表示装置１０００に入力する表示制御装置４００とからなる。
【０１６０】
液晶表示装置１０００は、入力されたｎ階調近似画像信号に従い、Ｘドライバ３０，Ｙドライバ４０，共通電圧発生回路５０，信号供給回路６０に所定の信号を供給する信号発生回路２０と、Ｘドライバに接続されＹ方向に伸びたＸ信号線３１とＹドライバ４０に接続されＸ方向に伸びたＹ信号線４１の交差部に設けられた複数の画素部１００からなる。
【０１６１】
ｎ階調近似演算回路が表示制御装置４００内にあるため、液晶表示装置１０００に入力される信号は、ｎ階調近似画像信号となる。従来の液晶表示装置を用いた表示システムでは、高精細表示する場合、液晶表示装置に入力する情報量に律束されていた。
【０１６２】
本実施形態８を用いた場合、ｎ階調画像信号は、画像信号に比べて少ない情報量となるため、従来技術を用いた表示システムと比べ、高精細表示が可能である。
【０１６３】
【実施形態９】
図２１は、本発明による表示システムの実施形態９の全体構成を示すブロック図である。ｎ階調近似演算機能を有するＣＰＵ２００と、ＣＰＵからバスライン３００を介して送られるｎ階調近似画像信号をメモリ５００に格納するとともに、格納したｎ階調近似画像信号を液晶表示装置１０００に入力する表示制御装置４００とからなる。
【０１６４】
液晶表示装置１０００は、入力されたｎ階調近似画像信号に従い、Ｘドライバ３０，Ｙドライバ４０，共通電圧発生回路５０，信号供給回路６０に所定の信号を供給する信号発生回路２０と、Ｘドライバに接続されＹ方向に伸びたＸ信号線３１とＹドライバ４０に接続されＸ方向に伸びたＹ信号線４１の交差部に設けられた複数の画素部１００からなる。
【０１６５】
演算機能をＣＰＵが備えたので、表示制御装置には、低い性能のものを用いることが可能である。
【０１６６】
【実施形態１０】
図２２は、本発明による表示システムの実施形態１０の全体構成を示すブロック図である。
【０１６７】
上記実施形態１から実施形態９では、選択期間を長くできるために、より高精細表示または高速動画表示が可能であるという観点から説明した。
【０１６８】
一方、本発明には、表示装置に入力する信号の周波数を低減し、高精細表示または高速動画表示をする場合でも、表示装置に画像信号を正確に入力できるという効果もある。
【０１６９】
この表示装置に入力する信号の周波数に注目して、実施形態１から実施形態９をまとめると、図２２に示した実施形態１０の構成となる。実施形態１０の表示装置１０００は、Ｘドライバ３０と、Ｙドライバ４０と、入力した圧縮画像信号に従ってＸドライバ３０，Ｙドライバ４０，(ここでは図示していない)共通電圧発生回路５０に所定の信号を供給する信号発生回路２０と、Ｘドライバに接続されＹ方向に伸びたＸ信号線３１とＹドライバ４０に接続されＸ方向に伸びたＹ信号線４１との交差部に設けられた複数の画素部１００とからなる。信号発生回路２０は、必要に応じて、第１から第９の実施形態の場合のように、信号供給回路６０に所定の信号を供給する。Ｘドライバ３０またはＹドライバ４０が信号供給回路を兼ねる場合には、信号供給回路６０は不要である。
【０１７０】
表示装置１０００には、従来技術の表示装置と異なり、圧縮画像信号が入力される。すなわち、単位時間当たりに表示装置１０００に入力される信号のデータ量は、単位時間当たりに見かけ上表示するデータ量よりも少ない。
【０１７１】
例えば、６４０×４８０ドットで、ＲＧＢ各色８ビット、フレーム周波数６０Ｈｚで表示される単位時間当たりのデータ量は、６４０×４８０×(３×８)×６０＝約４４０Ｍビット／秒となる。
【０１７２】
これに対して、本発明の場合は、表示装置１０００に入力されるデータ量は、４４０Ｍビット／秒よりも少ない。従来技術では、８回の選択期間を必要としていたのに対し、例えば、実施形態１の場合、４行からなる２つのブロックの画素に２回の選択期間で液晶駆動電圧を書き込むことが可能であり、選択期間の回数を１／４にできる。したがって、表示装置１０００に入力される信号のデータ量は、１／４の約１１０Ｍビット／秒になる。
【０１７３】
以上のように、本発明によれば、表示装置に入力する信号のデータ量を削減できるので、高精細表示または高速動画表示をする際にも、通常のケーブルを用いて、所望の高精細表示または高速動画表示を実現可能である。
【０１７４】
本発明の実施形態では、圧縮画像信号としてｎ階調近似によりデータ量を削減した信号を用いたが、他にもＪＰＥＧで用いられているような直交変換によりデータ量を削減した信号を用いるなど、人間の知覚特性上冗長なデータを削減した画像圧縮信号を用いることができる。
【０１７５】
【発明の効果】
本発明によれば、例えば、２回の選択期間で４行からなる１ブロックの画素の画素電極に液晶駆動電圧を書き込むことが可能であり、従来技術の４行を４回の選択期間で書き込む場合に比べ、選択期間の回数は、半分になる。１フレーム期間が同じ場合には、本発明によれば、選択期間の長さを２倍にできる。さらに、第２の選択期間と次の４行からなるブロックの第１の選択期間とが同じである場合は、さらに選択時間は、２倍になり、合計４倍の選択時間を確保できる。これは、従来技術と同じ信号電極を用いた場合に、従来技術に比べて４倍の行数を表示することが可能であることになり、高精細表示または高速動画表示するときにも、選択期間を十分に確保できるため、良好な表示が可能である。
【図面の簡単な説明】
【図１】本発明による表示システムの実施形態１の全体構成を示すブロック図である。
【図２】図１の画素部１００の構成の一例を示す回路図である。
【図３】図２の画素部１００の詳細な回路構成の一例を示す回路図である。
【図４】図３の信号比較器の動作を説明する図である。
【図５】図１の表示システムの制御動作を説明する図である。
【図６】図１の表示システムの制御動作を説明するタイミングチャートである。
【図７】本発明による表示システムの実施形態２の画素部１００の詳細な回路構成を示す回路図である。
【図８】図７の表示システムの制御動作を説明する図である。
【図９】図７の表示システムの制御動作を示すタイミングチャートである。
【図１０】実施形態３の表示システムの制御動作を説明する図である。
【図１１】実施形態３の表示システムの制御動作を示すタイミングチャートである。
【図１２】本発明による表示システムの実施形態４の全体構成を示すブロック図である。
【図１３】図１２の表示システムの制御動作を説明する図である。
【図１４】図１２の表示システムの制御動作を示すタイミングチャートである。
【図１５】実施形態５の表示システムの制御動作を説明する図である。
【図１６】実施形態５の表示システムの制御動作を示すタイミングチャートである。
【図１７】本発明による表示システムの実施形態６の全体構成を示すブロック図である。
【図１８】図１７の画素部１００の詳細な回路構成の一例を示す回路図である。
【図１９】本発明による表示システムの実施形態７の全体構成を示すブロック図である。
【図２０】本発明による表示システムの実施形態８の全体構成を示すブロック図である。
【図２１】本発明による表示システムの実施形態９の全体構成を示すブロック図である。
【図２２】本発明による表示システムの実施形態１０の全体構成を示すブロック図である。
【符号の説明】
１０ ｎ階調近似演算回路
１１ ｎ色近似演算回路
２０ 信号制御回路
３０ Ｘドライバ
３１ Ｘ信号線
４０ Ｙドライバ
５０ 共通電圧発生回路
６０ 液晶駆動電圧供給回路
５１ 共通電圧線
６１ 液晶駆動電圧線
６２ 液晶駆動電圧線
６３ 液晶駆動電圧線
６１Ｒ 液晶駆動電圧線
６１Ｇ 液晶駆動電圧線
６１Ｂ 液晶駆動電圧線
７１ クロック信号線
１００ 画素部
１１０ ＸＹ演算回路
１１１ コンデンサ
１１２ コンデンサ
１１３ ｐ型ＭＯＳ−ＴＦＴ
１１５ ＸＹ演算回路の出力端子
１１６ ｐ型ＭＯＳ−ＴＦＴ
１１７ コンデンサ
１２０ 信号比較器
１２１ ｐ型ＭＯＳ−ＴＦＴ
１２２ ｎ型ＭＯＳ−ＴＦＴ
１３０ スイッチ
１３１ ｐ型ＭＯＳ−ＴＦＴ
１３１Ｒ ｐ型ＭＯＳ−ＴＦＴ
１３１Ｇ ｐ型ＭＯＳ−ＴＦＴ
１３１Ｂ ｐ型ＭＯＳ−ＴＦＴ
１４０ 画素電極
１５０ 液晶
１６０ ブロック
２００ ＣＰＵ
３００ バスライン
４００ 表示制御装置
５００ 画像メモリ
１０００ 表示装置
【発明の属する技術分野】
本発明は、表示方法および表示装置に係り、特に、超高精細表示装置および駆動周波数の高い表示装置に関する。
【０００２】
【従来の技術】
従来のＴＦＴアクティブマトリクス液晶ディスプレイの駆動には、線順次走査方式が採用されており、各走査電極には、１フレーム時間ごとに１回走査パルスが印加される。１フレーム時間としては、１／６０秒程度がよく用いられ、走査パルスは、通常パネルの上側から下に向かって、順次タイミングをずらしながら印加される。したがって、６４０×４８０ドットの画素を持つ液晶表示装置では、１フレーム内に４８０本のゲート配線を走査するので、走査パルスの時間幅は、約３５μｓである。
【０００３】
一方、信号電極には、走査パルスに同期して、走査パルスが印加される１行分の画素の液晶に印加する液晶駆動電圧を一斉に印加する。そのためには、１行前の走査電極に走査パルスを印加している時間内に、すべての信号電極に次の行の画素の液晶に印加する液晶駆動電圧に対応した画素信号を入力する必要がある。画素構成として、６４０×４８０ドットの液晶表示装置では、走査パルスの時間幅約３５μｓ内に６４０本分の画素信号を入力するので、１画素信号当たりに割り当てられる時間は、３５μｓ／６４０＝約５５ｎｓである。
【０００４】
ゲートパルスを印加された選択画素では、走査電極に接続されたＴＦＴのゲート電極電圧が高くなり、ＴＦＴがオン状態になる。このとき、液晶駆動電圧は、ＴＦＴのソース−ドレイン間を経由して、表示電極に印加され、画素容量を上記３５μｓの時間内に充電する。画素容量とは、表示電極と対向電極との間に形成される液晶容量と、画素に配置した負荷容量とを合わせた容量である。この充電動作を繰り返すと、パネル全面の画素容量には、フレーム時間ごとに繰り返して液晶印加電圧が印加される。
【０００５】
従来のＴＦＴアクティブマトリクス液晶表示装置は、上記のように駆動されるため、高精細になり表示する画素数が増大するに伴い、走査パルスの時間幅および１画素信号を入力するために割り当てられる時間は短くなる。すなわち、短い時間内で画素容量を充電する必要がある。また、より短い時間で画素信号を入力する必要がある。
【０００６】
一方、高速動画に対応するためには、１フレーム時間をさらに短くする必要がある。この場合も走査パルスの時間幅および１画素信号を入力するために割り当てられる時間は短くなる。
【０００７】
【発明が解決しようとする課題】
以上のように、高精細表示または高速動画表示を実現するには、短い時間内に液晶駆動電圧を画素容量に充電する必要がある。液晶駆動電圧は、端部に設けた駆動回路から信号電極線を介して画素容量に供給される。その際、信号電極線の配線遅延により、画素容量に供給される液晶駆動電圧には、遅れが生じる。正常な画像を表示するには、走査パルスの時間幅をこの遅れ時間に対して十分に長くとる必要がある。
【０００８】
しかし、従来技術では、高精細表示または高速動画表示を実現するには、この走査パルスの時間幅を十分に確保できず、正常な表示がなされない。
【０００９】
また、高精細表示または高速動画表示を実現するには、液晶表示装置に対してより短い時間で画素信号を入力する必要がある。すなわち、液晶表示装置に入力する信号の周波数が高くなる。この際に、液晶表示装置に信号を入力するケーブルの配線遅延により、画素信号が液晶表示装置に正確に入力されなくなり、所望の画像が表示されなくなる。
【００１０】
本発明の目的は、高精細表示または高速動画表示が可能な表示方法および表示装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明は、上記目的を達成するために、行列方向にマトリクス状に配列した画素からなり、各画素に対して行方向および列方向に配列した配線を用いて独立に信号を与える表示装置の表示方法において、画素をＮ行×Ｎ′列からなる画素ブロックに分割し、Ｎ×Ｎ′個の画素からなる画素ブロックの各画素に対してＮ×Ｎ′よりも少ない数であるｎ値の階調を割り当てて表示する表示方法を提案する。
【００１２】
前記画素ブロックをｎ個の領域に分割し、それぞれの分割領域に同じ値の階調を割り当てて表示することができる。
【００１３】
前記画素ブロックは、同１列の画素だけからなるようにしてもよい。
【００１４】
Ｎ行×Ｎ′列の画素ブロックに対して画素ブロックに対応したｎ個のうちの一つの階調を割り当てた画素に信号を与えているのと同一期間に、次のＮ行×Ｎ′列の画素ブロックに対して画素ブロックに与えるｎ個の階調のうちの一つの階調をすべての画素に与える。
【００１５】
本発明は、また、行列方向にマトリクス状に配列した画素からなり、各画素に対して行方向および列方向に配列した配線を用いて独立に信号を与える表示装置の表示方法において、画素をＮ行×Ｎ′列の画素ブロックに分割し、Ｎ行の画素に対してＮよりも少ない数であるｎ回の選択期間で信号を与える表示方法を提案する。
【００１６】
本発明は、上記目的を達成するために、行列方向にマトリクス状に配列した画素電極と、画素電極の電圧に応じて動作する表示素子と、列方向に配列したＸ信号線にＸ信号を供給するＸドライバと、行方向に配列したＹ信号線にＹ信号を供給するＹドライバと、列方向に配列した液晶駆動電圧線に液晶駆動電圧を供給する液晶駆動電圧供給回路と、Ｘ信号線とＹ信号線の交差部に設置され、Ｘ信号線とＹ信号線に接続され、Ｘ信号とＹ信号とを演算し出力するＸＹ演算回路と、ＸＹ演算回路の出力と基準電圧とを比較し、ＸＹ演算回路の出力が基準電圧よりも高い場合には、第１の電圧を出力し、ＸＹ演算回路の出力が基準電圧よりも低い場合には、第２の電圧を出力する信号比較器と、信号比較器の出力に応じて、画素電極と液晶駆動電圧線との接続を制御するスイッチと、画素をＮ行×Ｎ′列の複数のブロックに分割し、各ブロック内の各画素の階調レベルをＮ×Ｎ′よりも少ない数であるｎ値に近似したｎ階調近似画像信号に変換するｎ階調近似演算回路と、ｎ階調近似画像信号に応じて、Ｘドライバ，Ｙドライバ，液晶駆動電圧供給回路を制御する信号制御回路とからなる表示装置を提案する。
【００１７】
ｎが２である場合、ＸＹ演算回路は、Ｘ信号線とＹ信号線の間に直列に接続した２個のコンデンサからなり、２個のコンデンサの接続点の電圧が出力値として信号比較器に入力され、Ｙ信号線に印加される電圧ＶYMAXは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも大きくなる十分な大きさの電圧であり、Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも小さくなる十分に小さな電圧であり、第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYMAXが印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYMINが印加され、続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第(Ｎ＋１)行〜第２Ｎ行のＹ信号にＶYMAXが印加され、第１行〜第２Ｎ行以外のＹ信号線には、ＶYMINが印加され、以下、第ｉの選択期間には、第((ｉ−２)×Ｎ＋１)行〜第((ｉ−１)×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−２)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加されるようにする。
【００１８】
また、ｎが２である場合、ＸＹ演算回路は、一端がＹ信号線に接続されたコンデンサとコンデンサの他端がドレイン電極に接続され、ソース電極がＸ信号線に接続されたトランジスタからなり、トランジスタのドレイン電極の電圧が出力値として信号比較に入力され、Ｙ信号線に印加される電圧ＶYMAXは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも大きくなる十分な大きさの電圧であり、Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも小さくなる十分に小さな電圧であり、第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYMAXが印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYMINが印加され、続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第(Ｎ＋１)行〜第２Ｎ行のＹ信号にＶYMAXが印加され、第１行〜第２Ｎ行以外のＹ信号線には、ＶYMINが印加され、以下、第ｉの選択期間には、第((ｉ−２)×Ｎ＋１)行〜第((ｉ−１)×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−２)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加されるようにしてもよい。
【００１９】
さらに、ｎが２である場合、ＸＹ演算回路は、一端がＹ信号線に接続されたコンデンサとコンデンサの他端がドレイン電極に接続され、ソース電極がＸ信号線に接続されたトランジスタからなり、トランジスタのドレイン電極の電圧が出力値として信号比較に入力され、Ｙ信号線に印加される電圧ＶYMAXは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも大きくなる十分な大きさの電圧であり、Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも小さくなる十分に小さな電圧であり、第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYMAXが印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYMINが印加され、続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYMINが印加され、以下、第(２×ｉ−１)の選択期間(ｉ＝１，２，３，・・)には、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶYMAXの電圧が印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加され、第(２×ｉ)の選択期間には、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加されることも可能である。
【００２０】
Ｎ′列ごとに、ｉ＝１，２，３，・・において、第((２×ｉ−２)×Ｎ＋１)行〜第((２×ｉ−１)×Ｎ)行の液晶駆動電圧線は、互いに接続され、第((２×ｉ−１)×Ｎ＋１)行〜第(２×ｉ×Ｎ)行の液晶駆動電圧線は、互いに接続され、第((２×ｉ−２)×Ｎ＋１)行〜第((２×ｉ−１)×Ｎ)行の液晶駆動電圧線と第((２×ｉ−１)×Ｎ＋１)行〜第(２×ｉ×Ｎ)行の液晶駆動電圧線とが接続されていない表示装置を実現することもできる。
【００２１】
ｎが２である場合、ＸＹ演算回路は、一端がＹ信号線に接続されたコンデンサとコンデンサの他端がドレイン電極に接続され、ソース電極がＸ信号線に接続されたトランジスタからなり、トランジスタのドレイン電極の電圧が出力値として信号比較に入力され、Ｙ信号線に印加される電圧ＶYMAXおよびＶYMIDは、Ｘ信号線に印加される電圧ＶXの値にかかわらず、ＶX＋ＶYMAX−ＶYMIDの値が信号比較器の基準電圧よりも大きくなるように設定されており、Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも小さくなる十分に小さな電圧であり、第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYMIDが印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYMINが印加され、続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYMAXが印加され、第(Ｎ＋１)行〜第(２×Ｎ)行のＹ信号線にＶYMIDが印加され、第１行〜第(２×Ｎ)行以外のＹ信号線には、ＶYMINが印加され、続く第３の選択期間には、第１行〜第Ｎ行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第(Ｎ＋１)行〜第(２×Ｎ)行のＹ信号にＶYMAXが印加され、第(２×Ｎ＋１)行〜第(３×Ｎ)行のＹ信号線には、ＶYMIDが印加され、第１行〜第(３×Ｎ)行以外のＹ信号線には、ＶYMINが印加され、以下、第ｉの選択期間には、第((ｉ−×Ｎ＋１)行〜第((ｉ−２)×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第((ｉ−２)×Ｎ＋１)行〜第((ｉ−１)×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−３)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加される駆動方式を採用してもよい。
【００２２】
本発明は、上記目的を達成するために、行列方向にマトリクス状に配列した赤色画素電極，緑色画素電極，青色画素電極と、各画素電極の電圧に応じて動作する表示素子と、列方向に配列したＸ信号線にＸ信号を供給するＸドライバと、行方向に配列したＹ信号線にＹ信号を供給するＹドライバと、列方向に配列した赤色液晶駆動電圧線，緑色液晶駆動電圧線，青色液晶駆動電圧線に液晶駆動電圧を供給する液晶駆動電圧供給回路と、Ｘ信号線とＹ信号線の交差部に設置され、Ｘ信号線とＹ信号線に接続され、Ｘ信号とＹ信号とを演算し出力するＸＹ演算回路と、ＸＹ演算回路の出力と基準電圧を比較して、ＸＹ演算回路の出力が基準電圧よりも高い場合には、第１の電圧を出力し、ＸＹ演算回路の出力が基準電圧よりも低い場合には、第２の電圧を出力する信号比較器と、信号比較器の出力に応じて、赤色画素電極と赤色液晶駆動電圧線との接続を制御するスイッチと、緑色画素電極と緑色液晶駆動電圧線との接続を制御するスイッチと、青色画素電極と青色液晶駆動電圧線との接続を制御するスイッチと、列方向に近接して配列する赤色画素，緑色画素，青色画素をＮ行×(Ｎ′×３)列の複数のブロックに分割し、各ブロック内の列方向に近接して配列する赤色画素，緑色画素，青色画素の３画素で生成する色数をＮ×Ｎ′よりも少ない数であるｎ値に近似したｎ色近似画像信号に変換するｎ色近似演算回路と、ｎ色近似画像信号に応じて、Ｘドライバ，Ｙドライバ，液晶駆動電圧供給回路を制御する信号制御回路とからなる表示装置を提案する。
【００２３】
前記各画素は、具体的には、行方向に配列し信号ＶYが与えられる複数の行配線と、列方向に配列し信号ＶXが与えられる複数の列配線と、行配線と列配線の交差部に設けられた画素電極と、行配線と列配線の交差部に設けられ対応する信号ＶXと信号ＶYの演算値に対応してデータ信号供給線と画素電極との接続を制御するスイッチング素子とからなる。
【００２４】
前記各画素は、また、具体的には、行方向に配列し信号ＶYが与えられる複数の行配線と、列方向に配列し信号ＶXが与えられる複数の列配線と、行配線と列配線の交差部に設けられた赤色画素電極，緑色画素電極，青色画素電極と、行配線と列配線の交差部に設けられ対応する信号ＶXと信号ＶYの演算値に対応して赤色データ信号供給線と赤色画素電極との接続，緑色データ信号供給線と緑色画素電極との接続，青色データ信号供給線と青色画素電極との接続を同じ状態に制御するスイッチング素子ｔｐとからなる。
【００２５】
本発明は、上記目的を達成するために、上記いずれかの表示装置と、表示装置に画像を表示することを命令する画像発生装置と、命令に従い、表示装置に画像信号を入力する表示制御装置とからなり、表示装置が、Ｎ×Ｎ′個の画素からなる画素ブロックの各画素に対してｎ値の階調を割り当てる手段を含む表示システムを提案する。
【００２６】
本発明は、また、上記いずれかの表示装置と、表示装置に画像を表示することを命令する画像発生装置と、命令に従い、表示装置に画像信号を入力する表示制御装置とからなり、表示制御装置が、Ｎ×Ｎ′個の画素からなる画素ブロックの各画素に対してｎ値の階調を割り当てる手段を含む表示システムを提案する。
【００２７】
本発明は、さらに、上記いずれかの表示装置と、表示装置に画像を表示することを命令する画像発生装置と、命令に従い、表示装置に画像信号を入力する表示制御装置とからなり、画像発生装置が、Ｎ×Ｎ′個の画素からなる画素ブロックの各画素に対してｎ値の階調を割り当てる手段を含む表示システムを提案する。
【００２８】
本発明は、列方向に配列したＮＸ本のＸ信号線にＸ信号を供給するＸドライバと、行方向に配列したＮＹ本のＹ信号線にＹ信号を供給するＹドライバと、ＸドライバおよびＹドライバを制御する信号制御回路と、Ｘ信号線とＹ信号線との交差部に設置され行列方向にマトリクス状に配列した画素電極と、画素電極の電圧に応じて動作する表示素子とからなる表示装置において、信号制御回路に、表示する画像に応じた入力画像信号が入力され、フレーム周波数がｆ(Ｈｚ)で、赤，緑，青の各色をｎビットで表示する際に、入力画像信号の単位時間当たりのデータ量がＮＸ×ＮＹ×(３×ｎ)×ｆビット／秒よりも少ない表示装置を提案する。
【００２９】
【発明の実施の形態】
次に、図１ないし図２１を参照して、本発明による表示装置の実施形態を詳しく説明する。
【００３０】
【実施形態１】
図１は、本発明による表示システムの実施形態１の全体構成を示すブロック図である。本実施形態１の表示装置は、入力した画像信号をブロックごとに２値の階調に近似したｎ階調近似画像信号に変換するためのｎ階調近似演算回路１０と、ｎ階調近似演算回路１０から出力されるｎ階調近似画像信号に従い、Ｘドライバ３０，Ｙドライバ４０，共通電圧発生回路５０，信号供給回路６０に所定の信号を供給する信号発生回路２０と、Ｘドライバ３０に接続されＹ方向に伸びたＸ信号線３１とＹドライバ４０に接続されＸ方向に伸びたＹ信号線４１との交差部に設けられた複数の画素部１００とからなる。
【００３１】
図２は、画素部１００の構成の一例を示す回路図である。画素部１００には、Ｘドライバ３０から、Ｘ信号線３１を通して、Ｘ信号ＶXが供給される。画素部１００には、Ｙドライバ４０から、Ｙ信号線４１を通して、Ｙ信号ＶYが供給される。画素部１００には、信号供給回路６０から、液晶駆動信号線６１を通して、液晶駆動信号ＶLCDが供給される。また、画素部１００には、共通電圧発生回路５０から、共通電圧線５１を通して、共通電圧ＶCOMが供給される。
【００３２】
画素部１００は、Ｘ信号線３１とＹ信号線４１とに接続されたＸＹ演算回路１１０と、ＸＹ演算回路１１０に接続された信号比較器１２０と、信号比較器の出力に応じて制御されるスイッチ１３０と、スイッチ１３０により液晶駆動信号線６１との接続が制御される画素電極１４０と、画素電極１４０と共通電圧線５１との間に配置された液晶１５０とからなる。図１に示すように、画素部１００は、Ｘ方向４列とＹ方向４行の計１６個の画素部からなるブロック１６０に分割される。
【００３３】
図３は、画素部１００の詳細な回路構成の一例を示す回路図である。ＸＹ演算回路１１０は、Ｘ信号線３１からＶXが供給される端子に接続したコンデンサ１１１と、Ｙ信号線４１からＶYが供給される端子に接続したコンデンサ１１２と、クロック信号ＣＬＫに応じて動作するｐ型ＭＯＳ−ＴＦＴ１１３とからなる。クロック信号ＣＬＫは、クロック信号線７１を介して、Ｙドライバ４０から供給される。信号比較器１２０は、直列に接続したｐ型ＭＯＳ−ＴＦＴ１２１とｎ型ＭＯＳ−ＴＦＴ１２２とからなる。スイッチ１３０は、ｐ型ＭＯＳ−ＴＦＴ１３１からなる。ｐ型ＭＯＳ−ＴＦＴ１３１のソース端子は、画素電極１４０に接続され、ドレイン端子は、液晶駆動信号線６１に接続される。
【００３４】
ＸＹ演算回路１１０のコンデンサ１１１の容量とコンデンサ１１２の容量とは、等しく、信号比較器１２０の入力電圧Ｖin＝(ＶX＋ＶY)／２が出力される。ＸＹ演算回路１１０の出力端子１１５すなわち信号比較器１２０の入力端子は、フローティングであるため、ｐ型ＭＯＳ−ＴＦＴ１１３を介して、出力端子１１５とＸ信号線３１とを時々導通させ、安定に動作させる。
【００３５】
図４は、信号比較器１２０の動作を説明する図である。ＶDDを１２Ｖとしたとき、信号比較器１２０の入力Ｖinと出力Ｖoutとの関係は、図４に示すように、Ｖinが４Ｖ以下のときには、Ｖout＝１２Ｖ、Ｖinが６Ｖ以上のときは、Ｖout＝０Ｖとなる。なお、図１および図２では、説明を簡略化するため、ＶDDを供給する信号線および接地電圧を供給する信号線は、省略してある。
【００３６】
本実施形態１の動作を説明する。ｎ階調近似演算回路１０には、各画素の階調情報を持った画像信号が入力される。ｎ階調近似演算回路１０では、画素を４行×４列＝１６個ごとのブロックに分割し、ブロックごとに画素の階調を２値に近似する。 この近似は、以下のように実行する。まず、１６個の画素の階調の平均値を計算する。次にブロック内の画素を階調レベルが平均値よりも高い画素Ｈと低い画素Ｌとに分ける。画素Ｈの階調の平均値を計算し、これを画素Ｈの階調値と近似する。同様に、画素Ｌの階調の平均値を計算し、これを画素Ｌの階調値と近似する。さらに、ブロック内の画素をＹ方向に調べ、例えば、順に画素Ｈ，画素Ｈ，画素Ｌ，画素Ｈのように並んでいる場合には、画素Ｈ，画素Ｈ，画素Ｈ，画素Ｌのように並べ替えて、Ｙ方向に沿って画素Ｈと画素Ｌの２つの領域、または、画素Ｈのみ、または、画素Ｌのみになるように近似する。この際の２つの階調値をＹ方向に順に第１階調値，第２階調値と定義する。すべてのブロックに対して上記近似を実行し、ｎ階調近似画像信号を生成し、これを信号発生回路２０に入力する。信号発生回路２０は、ｎ階調近似画像信号に応じてＸドライバ，Ｙドライバ，信号供給回路，共通電圧発生回路の出力電圧を制御する信号を発生する。
【００３７】
図５は、図１の表示システムの制御動作を説明する図である。図５には、Ｘ方向に８列，Ｙ方向に８行の計６４画素を取り出して描いてある。４行×４列＝１６画素を１ブロックとしている。Ｘ方向に紙面上で左から第１列，第２列，‥と定義する。Ｙ方向に紙面上で上から、第１行，第２行，‥と定義する。
【００３８】
まず、選択期間ｔ1において、第１行〜第４行のＹ信号線に２０Ｖを印加し、その他のＹ信号線に０Ｖを印加する。図５の各マスには、その画素のＸＹ演算回路の出力電圧(Ｖin)を書いてある。前述のとおり、Ｖin＝(ＶX＋ＶY)／２である。図５の例では、第１列にＶX=４Ｖが、第１行にＶY=２０Ｖが印加されており、Ｖin=(４＋２０)／２＝１２Ｖとなる。ＶXとして印加される電圧は、−８，−４，０，４，８Ｖのいずれかであり、ＶY=２０の場合、Ｖinは、かならず６Ｖ以上である。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。
【００３９】
すなわち、ｔ1の期間に第１行〜第４行の画素すべての画素電極に、第１階調値に応じたＶLCDが書き込まれる。ここで、同１ブロックのＶLCDは、同一であるが、他のブロックのＶLCDは、異なる電圧値である。すなわち、ブロックごとに第１階調値は、異なる。
【００４０】
一方、第５行〜第８行のＶYは、０Ｖであるので、Ｖinの値は、ＶXの値にかかわらず、４Ｖ以下となる。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、１２Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、変化せずに保持される。
【００４１】
次に、選択期間ｔ2では、第１ブロック群のＶYは、上から順に４，８，１２，１６Ｖとなり、第２ブロック群のＶYは、２０Ｖになる。図５には示していないが、その他の行のＶYは、すべて０Ｖである。Ｘ信号線３１には、ｎ階調近似画像信号に応じて電圧を印加する。
【００４２】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=４Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=０Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=−４Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=−８Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=８Ｖを印加する。
【００４３】
図５(ｂ)の第１列は、第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調であるｎ階調近似信号が送られてきている場合で、第１列のＶXは、これに応じて０Ｖになっている。図５でハッチングをしたマスは、この期間に画素電極に液晶駆動電圧が書き込まれる画素である。本実施形態１では、第１行〜第４行に対応するブロックの第２階調値は、第５行〜第８行に対応するブロックの第１階調値を同じ値になる。
【００４４】
以上のように、まず、第１の期間に第１行〜第４行に対応するブロックすべての画素電極に第１階調値に対応した液晶駆動電圧を書き込む。続く第２の期間に、第２階調値となる画素の画素電極のみを第２階調値に応じた液晶駆動電圧に書き換えることによって、ブロック内の画素の画素電極にｎ階調近似信号演算回路で生成したｎ階調近似画像信号に対応した液晶駆動電圧を書き込むことが可能である。
【００４５】
他の行のブロックに液晶駆動電圧を書き込んでいる間は、ＶY＝０Ｖであり、スイッチのｐ型ＭＯＳ−ＴＦＴは、非導通状態であるので書き込まれた液晶駆動電圧は、再びそのブロックが選択されるまで保持される。上記の動作を順次繰り返し、すべてのブロックの画素電極にｎ階調近似信号に対応した液晶駆動電圧を書き込んでいく。
【００４６】
図６は、図１の表示システムの制御動作を示すタイミングチャートである。ＶLCDは、第１列〜第４列に対応するブロックに共通な液晶駆動電圧である。ＣＬＫは、ＸＹ演算回路のクロック信号である。ＶY(１)〜ＶY(８)は、それぞれ第１行から第８行のＹ信号線４１の電圧ＶYである。Ｖin(１,１)〜Ｖin(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の信号比較器１２０の入力電圧Ｖinである。ＶＰＸ(１,１)〜ＶＰＸ(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の画素電極１４０の電圧である。ＶＰＸ(１,１)〜ＶＰＸ(１,８)において、破線部は、ｐ型ＭＯＳ−ＴＦＴ１３１が非導通状態で、画素電極の電圧が保持されている状態を示す。
【００４７】
選択期間ｔ1において、ＶLCD=Ｖa，ＶX(１)=４Ｖ，ＣＬＫ＝１２Ｖである。ＶY(１)〜ＶY(４)＝２０Ｖであるので、Ｖin(１,１)〜Ｖin(１,４)＝(４＋２０)／２＝１２Ｖで、すべて６Ｖ以上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖaが書き込まれ、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖaとなる。ＶY(５)〜ＶY(８)＝０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)＝(４＋０)／２＝２Ｖで、すべて４Ｖ以下であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０の電位ＶＰＸ(１,５)〜ＶＰＸ(１,８)は、変化せずに保持される。
【００４８】
続く選択期間ｔ2において、ＶLCD=Ｖb，ＶX(１)=０Ｖ，ＣＬＫ＝１２Ｖである。ＶY(１)＝４Ｖ，ＶY(２)＝８Ｖ，ＶY(３)＝１２Ｖ，ＶY(４)＝１６Ｖであるので、Ｖin＝(ＶX＋ＶY)／２より、Ｖin(１,１)＝２Ｖ，Ｖin(１,２)＝４Ｖ，Ｖin(１,３)＝６Ｖ，Ｖin(１,４)＝８Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれるため、ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖbとなる。
【００４９】
Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０には、期間ｔ1で書き込まれた液晶駆動電圧Ｖaが保持されるため、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖaとなる。ＶY(５)〜ＶY(８)＝２０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)＝(０＋２０)／２＝１０Ｖで、すべて６Ｖ以上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれ、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝ＶＰＸ(１,８)＝Ｖbとなる。
【００５０】
続く選択期間ｔ3において、ＶLCD=Ｖc，ＶX(１)=−４Ｖ，ＣＬＫ＝１２Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY(４)＝０Ｖであるので、Ｖin＝(ＶX＋ＶY)／２より、Ｖin(１,１)＝Ｖin(１,２)＝Ｖin(１,３)＝Ｖin(１,４)＝−２Ｖとなる。Ｖinが４Ｖ以下であるので、画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０の電圧は、保持され、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖa、ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖbである。ＶY(５)＝４Ｖ，ＶY(６)＝８Ｖ，ＶY(７)＝１２Ｖ，ＶY(８)＝１６Ｖであるので、Ｖin＝(ＶX＋ＶY)／２より、Ｖin(１,５)＝０Ｖ，Ｖin(１,６)＝２Ｖ，Ｖin(１,７)＝４Ｖ，Ｖin(１,８)＝６Ｖとなる。
【００５１】
Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれるため、ＶＰＸ(１,８)＝Ｖcとなる。Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０には、期間ｔ2で書き込まれた液晶駆動電圧Ｖbが保持されるため、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝ＶＰＸ(１,８)＝Ｖbとなる。
【００５２】
以上を繰り返して、順次第９行〜第１２行のブロック、第１３行から第１６行のブロック‥の画素の画素電極１４０にｎ階調近似演算回路１０で生成したｎ階調近似画像信号に応じた液晶駆動電圧ＶLCDを書き込んでいく。
【００５３】
すべての画素電極の書き込みを終えた後、Ｒｅｓｅｔ期間を設け、この期間にＸＹ演算回路の出力端子をリセットし、安定に動作させる。Ｒｅｓｅｔ期間において、すべてのＶX＝ＶY＝４Ｖとし、ＣＬＫ＝０Ｖにする。このとき、ｐ型ＭＯＳ−ＴＦＴ１１３は、導通状態となり、出力端子の電圧は、ＶXおよびＶYと等しい電圧４Ｖとなる。このような機構を設けることによって、何らかの原因により、フローティングである出力端子に不要な電荷が貯まっても、キャンセルでき、安定な動作を得ることができる。
【００５４】
以上の動作を１フレーム期間内に終え、このフレーム期間を繰り返し、画像を表示する。
【００５５】
このように、２回の選択期間で４行からなる１ブロックの画素の画素電極に液晶駆動電圧を書き込むことが可能であり、従来技術の４行を４回の選択期間で書き込む場合に比べ、選択期間の回数は、半分になる。
【００５６】
１フレーム期間が同じ場合には、本実施形態１を用いると、選択期間の長さを２倍にできる。さらに、本実施形態１の場合は、第２の選択期間と、次の４行からなるブロックの第１の選択期間とが同じであるため、さらに選択時間は、２倍になり、合計４倍の選択時間を確保できる。これは、従来技術と同じ信号電極を用いた場合に、従来技術に比べて４倍の行数を表示することが可能であることを意味する。
【００５７】
【実施形態２】
図７は、本発明による表示システムの実施形態２の画素部１００の詳細な回路構成を示す回路図である。表示システムの全体構成は、図１と同じであるが、ＸＹ演算回路１１０が、実施形態１の図３に示した構成とは異なる。本実施形態２のＸＹ演算回路１１０は、ｐ型ＭＯＳ−ＴＦＴ１１６とコンデンサ１１７からなる。ｐ型ＭＯＳ−ＴＦＴ１１６のドレイン端子は、Ｘ信号線３１に接続され、ソース端子は、コンデンサ１１７に接続されている。コンデンサ１１７のもう一方の端子は、Ｙ信号線４１に接続されている。
【００５８】
図７に示したＸＹ演算回路１１０の動作について説明する。まず、第１の選択期間に、ＶY＝１０Ｖとした状態で、ＣＬＫをローレベル(４Ｖ)としてｐ型ＭＯＳ−ＴＦＴ１１６を導通させて、Ｘ信号線の電圧ＶXをＸＹ演算回路１１０の出力端子１１５すなわち信号比較器の入力端子に書き込む。続く第２の選択期間にＣＬＫをハイレベル(１６Ｖ)として、ｐ型ＭＯＳ−ＴＦＴ１１６を非導通にした状態で、ＶYの電圧を変化させる。このときの電圧の変化分をΔＶYで表すと、出力端子１１５の電圧は、第１の選択期間に書き込んだ電圧ＶXに対してＶX＋ΔＶYとなる。すなわち、出力端子１１５には、ＶXとＶYの演算結果が出力される。
【００５９】
ｎ階調近似演算回路１０には、各画素の階調情報を持った画像信号が入力される。ｎ階調近似演算回路１１０では、画素を４行×４列＝１６個ごとのブロックに分割し、ブロックごとに画素の階調を２値に近似してｎ階調近似画像信号を生成し、信号発生回路２０に入力する。この近似は、実施形態１と同様にして実行する。信号発生回路２０は、ｎ階調近似画像信号に応じてＸドライバ，Ｙドライバ，信号供給回路，共通電圧発生回路の出力電圧を制御する信号を発生する。
【００６０】
図８は、図７の表示システムの制御動作を説明する図である。図８には、Ｘ方向に８列，Ｙ方向に８行の計６４画素を取り出して描いてある。４行×４列＝１６画素を１ブロックとしている。Ｘ方向に紙面上で左から第１列，第２列，‥と定義する。Ｙ方向に紙面上で上から、第１行，第２行，‥と定義する。
【００６１】
まず、選択期間ｔ1において、第１行〜第４行のＹ信号線に１０Ｖを印加し、その他のＹ信号線に０Ｖを印加する。図８の各マスには、その画素のＸＹ演算回路の出力電圧(Ｖin)を書いてある。選択期間ｔ1では、第１行〜第４行のＸＹ演算回路のＣＬＫは、ローレベル(４Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態にあるので、第１行〜第４行の画素のＶinは、ＶXに等しい。図８の例では、第１列にＶX=１０Ｖが、第１行にＶY=１０Ｖが印加されており、Ｖin(１,１)＝ＶX(１)＝１０Ｖである。Ｘ信号線３１には、第１行〜第４行の画素からなるブロックのｎ階調近似画像信号に応じて、電圧を印加する。
【００６２】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=１２Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=１０Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=８Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=６Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１４Ｖを印加する。
【００６３】
以上のように、ＶXとして印加される電圧は、６，８，１０，１２，１４Ｖのいずれかであり、ｐ型ＭＯＳ−ＴＦＴ１１６が導通状態にある選択期間ｔ1における第１行〜第４行の画素のＶin＝ＶXは、かならず６Ｖ以上である。
【００６４】
信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。すなわち、ｔ1の期間に第１行〜第４行の画素すべての画素電極に第１階調値に応じたＶLCDが書き込まれる。ここで、同１ブロックのＶLCDは、同一であるが、他のブロックのＶLCDは、異なる電圧値である。すなわち、ブロックごとに第１階調値は、異なる。
【００６５】
一方、第５行〜第８行のＶYは、０Ｖであり、後で述べるようにｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態なので、Ｖinの値は、変化せず４Ｖ以下の電圧を保持する。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、１２Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、変化せずに保持される。
【００６６】
次に、ｔ2の期間では、第１行〜第４行のＶYは、上から順に２，４，６，８Ｖとなり、第５行〜第８行のＶYは、１０Ｖになる。図８には示していないが、その他の行のＶYは、すべて０Ｖである。Ｘ信号線３１には、第５行〜第８行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。
【００６７】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=１２Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=１０Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=８Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=６Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１４Ｖを印加する。
【００６８】
先述のように、第１行〜第４行のＶinは、選択期間ｔ1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶY(ｔ1)と選択期間ｔ2のＶYであるＶY(ｔ2)の差ΔＶY＝ＶY(ｔ2)−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ2)＝ＶX(ｔ1)＋ＶY(ｔ2)−ＶY(ｔ1)＝ＶX(ｔ1)＋ＶY(ｔ2)−１０となる。
【００６９】
図８(ｂ)の第１列は、第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調であるｎ階調近似信号が送られてきている場合で、第１列のＶX(ｔ1)は、これに応じて１０Ｖになっている。第５行〜第８行の画素のＸＹ演算回路１１０のＣＬＫは、ローレベル(４Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態なので、Ｖin＝ＶXとなる。ＶXとして印加される電圧は、６，８，１０，１２，１４Ｖのいずれかであり、ｐ型ＭＯＳ−ＴＦＴ１１６が導通状態にある選択期間ｔ1における第１行〜第４行の画素のＶin＝ＶXは、かならず６Ｖ以上である。
【００７０】
信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。すなわち、ｔ2の期間に第５行〜第８行の画素すべての画素電極に第１行〜第４行のブロックの第２階調値に応じたＶLCDが書き込まれる。
【００７１】
図８でハッチングをしたマスは、この期間に画素電極に液晶駆動電圧が書き込まれる画素である。本実施例では、第１行〜第４行に対応するブロックの第２階調値は、第５行〜第８行に対応するブロックの第１階調値を同じ値になる。以上のように、選択期間ｔ1に第１行〜第４行に対応するブロックすべての画素電極に、第１行〜第４行に対応するブロックの第１階調値に対応した液晶駆動電圧を書き込む。
【００７２】
続く選択期間ｔ2に、第１行〜第４行に対応するブロックの第２階調値となる画素の画素電極の電圧を第２階調値に応じた液晶駆動電圧に書き換えると同時に、第５行〜第８行のすべての画素電極に、第１行〜第４行に対応するブロックの第２階調値に対応する液晶駆動電圧を書き込む。
【００７３】
以上を繰り返すことによって、ブロック内の画素の画素電極にｎ階調近似信号演算回路で生成したｎ階調近似画像信号に対応した液晶駆動電圧を書き込むことが可能である。他の行のブロックに液晶駆動電圧を書き込んでいる間は、ＶY＝０Ｖであり、スイッチのｐ型ＭＯＳ−ＴＦＴは、非導通状態であるので、書き込まれた液晶駆動電圧は、再びそのブロックが選択されるまで保持される。上記の動作を順次繰り返し、すべてのブロックの画素電極にｎ階調近似信号に対応した液晶駆動電圧を書き込んでいく。
【００７４】
図９は、図７の表示システムの制御動作を示すタイミングチャートである。ＶLCDは、第１列〜第４列に対応するブロックに共通な液晶駆動電圧である。ＣＬＫ(１−４)は、第１行〜第４行のＸＹ演算回路のクロック信号である。ＣＬＫ(５−８)は、第５行〜第８行のＸＹ演算回路のクロック信号である。ＶY(１)〜ＶY(８)は、それぞれ第１行から第８行のＹ信号線４１の電圧ＶYである。Ｖin(１,１)〜Ｖin(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の信号比較器１２０の入力電圧Ｖinである。ＶＰＸ(１,１)〜ＶＰＸ(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の画素電極１４０の電圧である。ＶＰＸ(１,１)〜ＶＰＸ(１,８)において、破線部は、ｐ型ＭＯＳ−ＴＦＴ１３１が非導通状態で、画素電極の電圧が保持されている状態を示す。
【００７５】
選択期間ｔ1において、ＶLCD=Ｖa，ＶX(１)=１０Ｖ，ＣＬＫ(１−４)＝４Ｖである。ＣＬＫ(５−８)＝１６Ｖである。ＶY(１)〜ＶY(４)＝１０Ｖである。ＣＬＫ(１−４)＝４Ｖなので、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態であり、Ｖin(１,１)〜Ｖin(１,４)＝ＶX(１)＝１０Ｖで、すべて６Ｖ以上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖaが書き込まれ、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖaとなる。ＣＬＫ(５−８)＝１６で、ＶY(５)〜ＶY(８)＝０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)は、以前に書き込まれた４Ｖ以下の電圧を保持する。したがって、ｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電位ＶＰＸ(１,５)〜ＶＰＸ(１,８)は、変化せずに保持される。
【００７６】
続く選択期間ｔ2において、ＶLCD=Ｖb，ＶX(１)=８Ｖ，ＣＬＫ(１−４)＝１６Ｖ，ＣＬＫ(５−８)＝４Ｖである。ＶY(１)＝２Ｖ，ＶY(２)＝４Ｖ，ＶY(３)＝６Ｖ，ＶY(４)＝８Ｖであるので、Ｖin(ｔ2)＝(ＶX(ｔ1)＋ＶY(ｔ2)−１０)より、Ｖin(１,１)＝２Ｖ，Ｖin(１,２)＝４Ｖ，Ｖin(１,３)＝６Ｖ，Ｖin(１,４)＝８Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれるため、ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖbとなる。Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０には、期間ｔ1で書き込まれた液晶駆動電圧Ｖaが保持されるため、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖaとなる。ＣＬＫ(５−８)＝４Ｖで、ＶY(５)〜ＶY(８)＝１０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)＝ＶX＝８Ｖで、６Ｖ以上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれ、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝ＶＰＸ(１,８)＝Ｖbとなる。
【００７７】
続く選択期間ｔ3において、ＶLCD=Ｖc，ＶX(１)=１４Ｖ，ＣＬＫ(１−４)＝ＣＬＫ(５−８)＝１６Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY(４)＝０Ｖに変化するので、Ｖin＝(ＶX(ｔ1)＋ＶY(ｔ3)−ＶY(ｔ1))＝(ＶX(ｔ1)−１０)より、Ｖin(１,１)＝Ｖin(１,２)＝Ｖin(１,３)＝Ｖin(１,４)＝０Ｖとなる。Ｖinが４Ｖ以下であるので、画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０の電圧は、保持され、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖa，ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖbである。ＶY(５)＝２Ｖ，ＶY(６)＝４Ｖ，ＶY(７)＝６Ｖ，ＶY(８)＝８Ｖであるので、Ｖin(ｔ3)＝(ＶX(ｔ2)＋ＶY(ｔ2)−ＶY(ｔ3))＝(ＶX(ｔ2)＋ＶY(ｔ2)−１０)より、Ｖin(１,５)＝０Ｖ，Ｖin(１,６)＝２Ｖ，Ｖin(１,７)＝４Ｖ，Ｖin(１,８)＝６Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれるため、ＶＰＸ(１,８)＝Ｖcとなる。Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０には、期間ｔ2で書き込まれた液晶駆動電圧Ｖbが保持されるため、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝ＶＰＸ(１,８)＝Ｖbとなる。
【００７８】
以上を繰り返して、順次第９行〜第１２行のブロック、第１３行から第１６行のブロック‥の画素の画素電極１４０にｎ階調近似演算回路１０で生成したｎ階調近似画像信号に応じた液晶駆動電圧ＶLCDを書き込んでいく。
【００７９】
以上の動作を１フレーム期間内に終え、このフレーム期間を繰り返し、画像を表示する。このように、２回の選択期間で４行からなる１ブロックの画素の画素電極に液晶駆動電圧を書き込むことが可能であり、従来技術の４行を４回の選択期間で書き込む場合に比べ、選択期間の回数は、半分になる。１フレーム期間が同じ場合には、本実施形態２を用いると、選択期間の長さを２倍にできる。
【００８０】
さらに、本実施形態２の場合には、第２の選択期間と、次の４行からなるブロックの第１の選択期間が同じであるため、さらに選択時間は、２倍になり、合計４倍の選択時間を確保できる。これは、従来技術と同じ信号電極を用いた場合に、従来技術に比べて４倍の行数を表示することが可能であることを意味する。
【００８１】
本実施形態２では、書き込みに際してＸＹ演算回路のｐ型ＭＯＳ−ＴＦＴが導通状態となり、ＸＹ演算回路の出力端子は、Ｘ信号線３１に接続されるため、実施形態１で用いたようなフローティング電位をキャンセルするための機構は、不要である。
【００８２】
また、同じ演算結果Ｖinの電圧値を生成するためのＶXおよびＶYの電圧値は、小さな値となり、低い耐圧のＸドライバ，Ｙドライバを用いることができる。
【００８３】
【実施形態３】
本発明の実施形態３の全体構成は、図１と同じであり、画素部の詳細な回路構成は、図７に示した実施形態２と同じである。
【００８４】
実施形態２では、第１行〜第４行に対応するブロックの第２階調値は、第５行〜第８行に対応するブロックの第１階調値を同じ値になったが、実施形態３においては、第１行〜第４行に対応するブロックの第２階調値と、第５行〜第８行に対応するブロックの第１階調値とを異なる値にできる。したがって、近似に用いる階調値の数が実施形態２に比べて２倍になるので、もとの画像を高い精度で再現することが可能である。
【００８５】
本実施形態３の動作を詳細に説明する。図１に示すｎ階調近似演算回路１０には、各画素の階調情報を持った画像信号が入力される。ｎ階調近似演算回路１１０では、画素を４行×４列＝１６個ごとのブロックに分割し、ブロックごとに画素の階調を２値に近似してｎ階調近似画像信号を生成してこれを信号発生回路２０に入力する。この近似は、実施形態１と同様にして実行する。信号発生回路２０は、ｎ階調近似画像信号に応じてＸドライバ，Ｙドライバ，信号供給回路，共通電圧発生回路の出力電圧を制御する信号を発生する。
【００８６】
図１０は、実施形態３の表示システムの制御動作を説明する図である。図１０には、Ｘ方向に８列，Ｙ方向に８行の計６４画素を取り出して描いてある。４行×４列＝１６画素を１ブロックとしている。Ｘ方向に紙面上で左から第１列，第２列，‥と定義する。Ｙ方向に紙面上で上から、第１行，第２行，‥と定義する。
【００８７】
まず、選択期間ｔ1において、第１行〜第４行のＹ信号線に１０Ｖを印加し、その他のＹ信号線に０Ｖを印加する。図１０の各マスには、その画素のＸＹ演算回路の出力電圧(Ｖin)を書いてある。選択期間ｔ1では、第１行〜第４行のＸＹ演算回路のＣＬＫは、ローレベル(４Ｖ)であり、図７に示すｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態にあるので、第１行〜第４行の画素のＶinは、ＶXに等しい。
【００８８】
図１０の例では、第１列にＶX=１０Ｖが、第１行にＶY=１０Ｖが印加されており、Ｖin(１,１)＝ＶX(１)＝１０Ｖである。Ｘ信号線３１には、第１行〜第４行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。
【００８９】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=１２Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=１０Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=８Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=６Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１４Ｖを印加する。
【００９０】
以上のように、ＶXとして印加される電圧は、６，８，１０，１２，１４Ｖのいずれかであり、ｐ型ＭＯＳ−ＴＦＴ１１６が導通状態にある選択期間ｔ1における第１行〜第４行の画素のＶin＝ＶXは、かならず６Ｖ以上である。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。 したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。すなわち、ｔ1の期間に第１行〜第４行の画素すべての画素電極に第１階調値に応じたＶLCDが書き込まれる。ここで、同１ブロックのＶLCDは、同一であるが、他のブロックのＶLCDは、異なる電圧値である。すなわち、ブロックごとに第１階調値は、異なる。
【００９１】
一方、第５行〜第８行のＶYは、０Ｖであり、後で述べるようにｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態なので、Ｖinの値は、変化せず４Ｖ以下の電圧を保持する。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、１２Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、変化せずに保持される。
【００９２】
次に、ｔ2の期間では、第１行〜第４行のＶYは、上から順に２，４，６，８Ｖとなる。第５行〜第８行のＶYは、０Ｖのままである。図１０には示していないが、その他の行のＶYは、すべて０Ｖである。また、第１行〜第４行のＣＬＫは、ハイレベル(１６Ｖ)になり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態となる。先述のように、第１行〜第４行のＶinは、選択期間ｔ1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶY(ｔ1)と選択期間ｔ2のＶYであるＶY(ｔ2)の差ΔＶY＝ＶY(ｔ2)−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ2)＝ＶX(ｔ1)＋ＶY(ｔ2)−ＶY(ｔ1)＝ＶX(ｔ1)＋ＶY(ｔ2)−１０となる。
【００９３】
図１０(ｂ)の第１列は、第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調であるｎ階調近似信号が送られてきている場合で、第１列のＶX(ｔ1)は、これに応じて１０Ｖになっている。第５行〜第８行の画素のＸＹ演算回路１１０のＣＬＫは、ハイレベル(１６Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態なので、Ｖinは、４Ｖ以下のまま変化しない。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、保持される。
【００９４】
図１０でハッチングをしたマスは、この期間に画素電極に液晶駆動電圧が書き込まれる画素である。以上のように、選択期間ｔ1に第１行〜第４行に対応するブロックすべての画素電極に、第１行〜第４行に対応するブロックの第１階調値に対応した液晶駆動電圧を書き込む。
【００９５】
続く選択期間ｔ2に、第１行〜第４行に対応するブロックの第２階調値となる画素の画素電極の電圧を第２階調値に応じた液晶駆動電圧に書き換える。
【００９６】
以上のｔ1，ｔ2の動作をｔ3，ｔ4の期間に第５行〜第８行に対して、ｔ5，ｔ6の期間に第９行〜第１２行に対して、順次繰り返すことによって、ブロック内の画素の画素電極にｎ階調近似信号演算回路で生成したｎ階調近似画像信号に対応した液晶駆動電圧を書き込むことが可能である。他の行のブロックに液晶駆動電圧を書き込んでいる間は、ＶY＝０Ｖであり、スイッチのｐ型ＭＯＳ−ＴＦＴは、非導通状態であるので書き込まれた液晶駆動電圧は、再びそのブロックが選択されるまで保持される。
【００９７】
図１１は、実施形態３の表示システムの制御動作を示すタイミングチャートである。ＶLCDは、第１列〜第４列に対応するブロックに共通な液晶駆動電圧である。ＣＬＫ(１−４)は、第１行〜第４行のＸＹ演算回路のクロック信号である。ＣＬＫ(５−８)は、第５行〜第８行のＸＹ演算回路のクロック信号である。ＶY(１)〜ＶY(８)は、それぞれ第１行から第８行のＹ信号線４１の電圧ＶYである。Ｖin(１,１)〜Ｖin(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の信号比較器１２０の入力電圧Ｖinである。ＶＰＸ(１,１)〜ＶＰＸ(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の画素電極１４０の電圧である。ＶＰＸ(１,１)〜ＶＰＸ(１,８)において、破線部は、ｐ型ＭＯＳ−ＴＦＴ１３１が非導通状態で、画素電極の電圧が保持されている状態を示す。
【００９８】
選択期間ｔ1において、ＶLCD=Ｖa，ＶX(１)=１０Ｖ，ＣＬＫ(１−４)＝４Ｖである。ＣＬＫ(５−８)＝１６Ｖである。ＶY(１)〜ＶY(４)＝１０Ｖである。ＣＬＫ(１−４)＝４Ｖなので、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態であり、Ｖin(１,１)〜Ｖin(１,４)＝ＶX(１)＝１０Ｖで、すべて６Ｖ以上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖaが書き込まれ、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖaとなる。ＣＬＫ(５−８)＝１６で、ＶY(５)〜ＶY(８)＝０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)は、以前に書き込まれた４Ｖ以下の電圧を保持する。したがって、ｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電位ＶＰＸ(１,５)〜ＶＰＸ(１,８)は、変化せずに保持される。
【００９９】
続く選択期間ｔ2において、ＶLCD=Ｖb，ＶX(１)=１０Ｖ，ＣＬＫ(１−４)＝１６Ｖ，ＣＬＫ(５−８)＝１６Ｖである。ＶY(１)＝２Ｖ，ＶY(２)＝４Ｖ，ＶY(３)＝６Ｖ，ＶY(４)＝８Ｖであるので、Ｖin(ｔ2)＝(ＶX(ｔ1)＋ＶY(ｔ2)−１０)より、Ｖin(１,１)＝２Ｖ，Ｖin(１,２)＝４Ｖ，Ｖin(１,３)＝６Ｖ，Ｖin(１,４)＝８Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれるため、ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖbとなる。Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０には、期間ｔ1で書き込まれた液晶駆動電圧Ｖaが保持されるため、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖaとなる。ＣＬＫ(５−８)＝１６Ｖで、ＶY(５)〜ＶY(８)＝０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)≦４Ｖを保持するため、ｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、保持される。
【０１００】
続く選択期間ｔ3において、ＶLCD=Ｖc，ＶX(１)=８Ｖ，ＣＬＫ(１−４)＝１６Ｖ，ＣＬＫ(５−８)＝４Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY(４)＝０Ｖに変化するので、Ｖin＝(ＶX(ｔ1)＋ＶY(ｔ3)−ＶY(ｔ1))＝(ＶX(ｔ1)−１０)より、Ｖin(１,１)＝Ｖin(１,２)＝Ｖin(１,３)＝Ｖin(１,４)＝０Ｖとなる。Ｖinが４Ｖ以下であるので、画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０の電圧は、保持され、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖa，ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖbである。ＶY(５)＝ＶY(６)＝ＶY(７)＝ＶY(８)＝１０Ｖであるので、Ｖin(ｔ3)＝ＶX(ｔ3)より、Ｖin(１,５)＝Ｖin(１,６)＝Ｖin(１,７)＝Ｖin(１,８)＝８Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖcが書き込まれるため、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝ＶＰＸ(１,８)＝Ｖcとなる。以上を繰り返して、順次第９行〜第１２行のブロック、第１３行から第１６行のブロック‥の画素の画素電極１４０にｎ階調近似演算回路１０で生成したｎ階調近似画像信号に応じた液晶駆動電圧ＶLCDを書き込んでいく。
【０１０１】
以上の動作を１フレーム期間内に終え、このフレーム期間を繰り返し、画像を表示する。このように、２回の選択期間で４行からなる１ブロックの画素の画素電極に液晶駆動電圧を書き込むことが可能であり、従来技術の４行を４回の選択期間で書き込む場合に比べ、選択期間の回数は、半分になる。１フレーム期間が同じ場合には、本実施形態３を用いると、選択期間の長さを２倍にできる。
【０１０２】
【実施形態４】
図１２は、本発明による表示システムの実施形態４の全体構成を示すブロック図である。本実施形態４は、４行×４列からなるブロックに対して、２本の液晶駆動電圧線６２および６３が接続されていることが、実施形態１〜３の全体構成を示す図１と異なる。画素部の詳細な回路に関しては、実施形態２，３と同じであり、図７に示されている。
【０１０３】
実施形態３を用いれば、第１行〜第４行に対応するブロックの第２階調値と、第５行〜第８行に対応するブロックの第１階調値とを異なる値にできたが、１選択期間が同一である場合、実施形態２に比べて、全画面を書き換えるのに２倍の時間を要した。
【０１０４】
実施形態４を用いれば、この問題を解決して、第１行〜第４行に対応するブロックの第２階調値と、第５行〜第８行に対応するブロックの第１階調値を異なる値とし、かつ実施形態２と同じ時間で全画面を書き換えることが可能である。
【０１０５】
本実施形態４の動作を詳細に説明する。図１２に示すｎ階調近似演算回路１０には、各画素の階調情報を持った画像信号が入力される。ｎ階調近似演算回路１１０では、画素を４行×４列＝１６個ごとのブロックに分割し、ブロックごとに画素の階調を２値に近似してｎ階調近似画像信号を生成してこれを信号発生回路２０に入力する。この近似は、実施形態１と同様にして実行する。信号発生回路２０は、ｎ階調近似画像信号に応じてＸドライバ，Ｙドライバ，信号供給回路，共通電圧発生回路の出力電圧を制御する信号を発生する。
【０１０６】
図１３は、図１２の表示システムの制御動作を説明する図である。図１３には、Ｘ方向に８列，Ｙ方向に８行の計６４画素を取り出して描いてある。４行×４列＝１６画素を１ブロックとしている。Ｘ方向に紙面上で左から第１列，第２列，‥と定義する。Ｙ方向に紙面上で上から、第１行，第２行，‥と定義する。
【０１０７】
まず、選択期間ｔ1において、第１行〜第４行のＹ信号線に１０Ｖを印加し、その他のＹ信号線に０Ｖを印加する。図１３の各マスには、その画素のＸＹ演算回路の出力電圧(Ｖin)を書いてある。選択期間ｔ1では、第１行〜第４行のＸＹ演算回路のＣＬＫは、ローレベル(４Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態にあるので、第１行〜第４行の画素のＶinは、ＶXに等しい。図１３の例では、第１列にＶX=１０Ｖが、第１行にＶY=１０Ｖが印加されており、Ｖin(１,１)＝ＶX(１)＝１０Ｖである。Ｘ信号線３１には、第１行〜第４行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。
【０１０８】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=１２Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=１０Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=８Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=６Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１４Ｖを印加する。
【０１０９】
以上のように、ＶXとして印加される電圧は、６，８，１０，１２，１４Ｖのいずれかであり、ｐ型ＭＯＳ−ＴＦＴ１１６が導通状態にある選択期間ｔ1における第１行〜第４行の画素のＶin＝ＶXは、かならず６Ｖ以上である。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧が書き込まれる。
【０１１０】
すなわち、ｔ1の期間に第１行〜第４行の画素すべての画素電極に第１階調値に応じた液晶駆動電圧が書き込まれる。ここで、第１〜第４行の画素電極には、液晶駆動電圧線６２を通して液晶駆動電圧ＶLCD１が書き込まれる。後述のように、第５〜第８行の画素電極には、別途液晶駆動電圧線６３を通して液晶駆動電圧ＶLCD２が書き込まれる。
【０１１１】
一方、第５行〜第８行のＶYは、０Ｖであり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態なので、Ｖinの値は、変化せず４Ｖ以下の電圧を保持する。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、１２Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、変化せずに保持される。
【０１１２】
次に、ｔ2の期間では、第１行〜第４行のＶYは、上から順に２，４，６，８Ｖとなり、第５行〜第８行のＶYは、１０Ｖになる。図１３には示していないが、その他の行のＶYは、すべて０Ｖである。Ｘ信号線３１には、第５行〜第８行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=１２Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=１０Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=８Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=６Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１４Ｖを印加する。先述のように、第１行〜第４行のＶinは、選択期間ｔ1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶY(ｔ1)と選択期間ｔ2のＶYであるＶY(ｔ2)の差ΔＶY＝ＶY(ｔ2)−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ2)＝ＶX(ｔ1)＋ＶY(ｔ2)−ＶY(ｔ1)＝ＶX(ｔ1)＋ＶY(ｔ2)−１０となる。
【０１１３】
図１３(ｂ)の第１列は、第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調であるｎ階調近似信号が送られてきている場合で、第１列のＶX(ｔ1)は、これに応じて１０Ｖになっている。第５行〜第８行の画素のＸＹ演算回路１１０のＣＬＫは、ローレベル(４Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態なので、Ｖin＝ＶXとなる。ＶXとして印加される電圧は、６，８，１０，１２，１４Ｖのいずれかであり、ｐ型ＭＯＳ−ＴＦＴ１１６が導通状態にある選択期間ｔ1における第１行〜第４行の画素のＶin＝ＶXは、かならず６Ｖ以上である。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。
【０１１４】
したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。すなわち、ｔ2の期間に第５行〜第８行の画素すべての画素電極に第５行〜第８行のブロックの第１階調値に応じた液晶駆動電圧が書き込まれる。ここで、第５〜第８行の画素電極には、液晶駆動電圧線６３を通して液晶駆動電圧ＶLCD２が書き込まれる。
【０１１５】
図１３でハッチングをしたマスは、この期間に画素電極に液晶駆動電圧が書き込まれる画素である。本実施形態４では、第１行〜第４行に対応するブロックの第２階調値は、液晶駆動電圧線６２を通して、第５行〜第８行に対応するブロックの第１階調値は、液晶駆動電圧線６３を通して書き込まれるので、異なる値になる。
【０１１６】
以上のように、選択期間ｔ1に第１行〜第４行に対応するブロックすべての画素電極に、第１行〜第４行に対応するブロックの第１階調値に対応した液晶駆動電圧を書き込む。続く選択期間ｔ2に、第１行〜第４行に対応するブロックの第２階調値となる画素の画素電極の電圧を第２階調値に応じた液晶駆動電圧に書き換えると同時に、第５行〜第８行のすべての画素電極に、第５行〜第８行に対応するブロックの第１階調値に対応する液晶駆動電圧を書き込む。
【０１１７】
以上を繰り返すことによって、ブロック内の画素の画素電極にｎ階調近似信号演算回路で生成したｎ階調近似画像信号に対応した液晶駆動電圧を書き込むことが可能である。他の行のブロックに液晶駆動電圧を書き込んでいる間は、ＶY＝０Ｖであり、スイッチのｐ型ＭＯＳ−ＴＦＴは、非導通状態であるので書き込まれた液晶駆動電圧は、再びそのブロックが選択されるまで保持される。上記の動作を順次繰り返し、すべてのブロックの画素電極にｎ階調近似信号に対応した液晶駆動電圧を書き込んでいく。
【０１１８】
図１４は、図１２の表示システムの制御動作を示すタイミングチャートである。ＶLCD１は、第１列〜第４列に対応するブロックのうち、第１行〜第４行，第９行〜第１２行，…に共通な液晶駆動電圧である。ＶLCD２は、第１列〜第４列に対応するブロックのうち、第５行〜第８行，第１３行〜第１６行，…に共通な液晶駆動電圧である。ＣＬＫ(１−４)は、第１行〜第４行のＸＹ演算回路のクロック信号である。ＣＬＫ(５−８)は、第５行〜第８行のＸＹ演算回路のクロック信号である。ＶY(１)〜ＶY(８)は、それぞれ第１行から第８行のＹ信号線４１の電圧ＶYである。Ｖin(１,１)〜Ｖin(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の信号比較器１２０の入力電圧Ｖinである。ＶＰＸ(１,１)〜ＶＰＸ(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の画素電極１４０の電圧である。ＶＰＸ(１,１)〜ＶＰＸ(１,８)において、破線部は、ｐ型ＭＯＳ−ＴＦＴ１３１が非導通状態で、画素電極の電圧が保持されている状態を示す。
【０１１９】
選択期間ｔ1において、ＶLCD１=Ｖa１，ＶLCD２=Ｖa２，ＶX(１)=１０Ｖ，ＣＬＫ(１−４)＝４Ｖである。ＣＬＫ(５−８)＝１６Ｖである。ＶY(１)〜ＶY(４)＝１０Ｖである。ＣＬＫ(１−４)＝４Ｖなので、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態であり、Ｖin(１,１)〜Ｖin(１,４)＝ＶX(１)＝１０Ｖで、すべて６Ｖ以上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD１＝Ｖa１が書き込まれ、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖa１となる。ＣＬＫ(５−８)＝１６で、ＶY(５)〜ＶY(８)＝０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)は、以前に書き込まれた４Ｖ以下の電圧を保持する。したがって、ｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電位ＶＰＸ(１,５)〜ＶＰＸ(１,８)は、変化せずに保持される。
【０１２０】
続く選択期間ｔ2において、ＶLCD１=Ｖb１，ＶLCD２=Ｖb２，ＶX(１)=８Ｖ，ＣＬＫ(１−４)＝１６Ｖ，ＣＬＫ(５−８)＝４Ｖである。ＶY(１)＝２Ｖ，ＶY(２)＝４Ｖ，ＶY(３)＝６Ｖ，ＶY(４)＝８Ｖであるので、Ｖin(ｔ2)＝(ＶX(ｔ1)＋ＶY(ｔ2)−１０)より、Ｖin(１,１)＝２Ｖ，Ｖin(１,２)＝４Ｖ，Ｖin(１,３)＝６Ｖ，Ｖin(１,４)＝８Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD１＝Ｖb１が書き込まれるため、ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖb１となる。Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０には、期間ｔ1で書き込まれた液晶駆動電圧Ｖa１が保持されるため、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖa１となる。ＣＬＫ(５−８)＝４Ｖで、ＶY(５)〜ＶY(８)＝１０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)＝ＶX＝８Ｖで、６Ｖ以上であるため、ｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖb２が書き込まれ、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝ＶＰＸ(１,８)＝Ｖb２となる。
【０１２１】
続く選択期間ｔ3において、ＶLCD１=Ｖc１，ＶLCD２=Ｖc２，ＶX(１)=１４Ｖ，ＣＬＫ(１−４)＝ＣＬＫ(５−８)＝１６Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY(４)＝０Ｖに変化するので、Ｖin＝(ＶX(ｔ1)＋ＶY(ｔ3)−ＶY(ｔ1))＝(ＶX(ｔ1)−１０)より、Ｖin(１,１)＝Ｖin(１,２)＝Ｖin(１,３)＝Ｖin(１,４)＝０Ｖとなる。Ｖinが４Ｖ以下であるので、画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０の電圧は、保持され、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝Ｖa１，ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖb１である。ＶY(５)＝２Ｖ，ＶY(６)＝４Ｖ，ＶY(７)＝６Ｖ，ＶY(８)＝８Ｖであるので、Ｖin(ｔ3)＝(ＶX(ｔ2)＋ＶY(ｔ2)−ＶY(ｔ3))＝(ＶX(ｔ2)＋ＶY(ｔ2)−１０)より、Ｖin(１,５)＝０Ｖ，Ｖin(１,６)＝２Ｖ，Ｖin(１,７)＝４Ｖ，Ｖin(１,８)＝６Ｖとなる。
【０１２２】
Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖc２が書き込まれるため、ＶＰＸ(１,８)＝Ｖc２となる。Ｖinが４Ｖ以下の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態になり、画素電極１４０には、期間ｔ2で書き込まれた液晶駆動電圧Ｖb２が保持されるため、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝Ｖb２となる。
【０１２３】
以上を繰り返して、順次第９行〜第１２行のブロック、第１３行から第１６行のブロック‥の画素の画素電極１４０にｎ階調近似演算回路１０で生成したｎ階調近似画像信号に応じた液晶駆動電圧ＶLCDを書き込んでいく。以上の動作を１フレーム期間内に終え、このフレーム期間を繰り返し、画像を表示する。
【０１２４】
このように、２回の選択期間で４行からなる１ブロックの画素の画素電極に液晶駆動電圧を書き込むことが可能であり、従来技術の４行を４回の選択期間で書き込む場合に比べ、選択期間の回数は、半分になる。１フレーム期間が同じ場合には、本実施形態４を用いると、選択期間の長さを２倍にできる。
【０１２５】
さらに、本実施形態４の場合には、第２の選択期間と、次の４行からなるブロックの第１の選択期間が同じであるため、さらに選択時間は、２倍になり、合計４倍の選択時間を確保できる。これは、従来技術と同じ信号電極を用いた場合に、従来技術に比べて４倍の行数を表示することが可能であることを意味する。
【０１２６】
【実施形態５】
本発明の実施形態５の全体構成は、図１と同じであり、画素部の詳細な回路図は、実施形態２の図７に示した例と同じである。実施形態２では、ＣＬＫのハイレベルが１６Ｖであったが、実施形態５を用いれば、ハイレベルを１２Ｖに低減できる。 本実施形態５の動作について詳細に説明する。図１に示すｎ階調近似演算回路１０には、各画素の階調情報を持った画像信号が入力される。ｎ階調近似演算回路１１０では、画素を４行×４列＝１６個ごとのブロックに分割し、ブロックごとに画素の階調を２値に近似してｎ階調近似画像信号を生成してこれを信号発生回路２０に入力する。この近似は、実施形態１と同様にして実行する。信号発生回路２０は、ｎ階調近似画像信号に応じてＸドライバ，Ｙドライバ，信号供給回路，共通電圧発生回路の出力電圧を制御する信号を発生する。
【０１２７】
図１５は、実施形態５の表示システムの制御動作を説明する図である。図１５には、Ｘ方向に８列，Ｙ方向に８行の計６４画素を取り出して描いてある。４行×４列＝１６画素を１ブロックとしている。Ｘ方向に紙面上で左から第１列，第２列，‥と定義する。Ｙ方向に紙面上で上から、第１行，第２行，‥と定義する。
【０１２８】
まず、選択期間ｔ1において、第１行〜第４行のＹ信号線に６Ｖを印加し、その他のＹ信号線に０Ｖを印加する。図１５の各マスには、その画素のＸＹ演算回路の出力電圧(Ｖin)を書いてある。第１行〜第４行のＸＹ演算回路のＣＬＫは、ローレベル(０Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態にあるので、第１行〜第４行の画素のＶinは、ＶXに等しい。図１５の例では、第１列にＶX(１)=２Ｖが、第１行にＶY=６Ｖが印加されており、Ｖin(１,１)＝ＶX(１)＝２Ｖである。Ｘ信号線３１には、第１行〜第４行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。
【０１２９】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=８Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=６Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=４Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=２Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１０Ｖを印加する。以上のように、ＶXとして印加される電圧は、２，４，６，８，１０Ｖのいずれかである。
【０１３０】
一方、第５行〜第８行のＣＬＫは、ハイレベル(１２Ｖ)なのでｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態であり、かつＶYは、０Ｖなので、Ｖinの値は、変化せず４Ｖ以下の電圧を保持する。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、１２Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、変化せずに保持される。 次に、ｔ2の期間では、第１行〜第４行のＶYは、１０Ｖとなり、第５行〜第８行のＶYは、６Ｖになる。図１５には示していないが、その他の行のＶYは、すべて０Ｖである。第１行〜第４行のＸＹ演算回路のＣＬＫは、ハイレベル(１２Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態にあるので、第１行〜第４行のＶinは、選択期間ｔ1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶY(ｔ1)と選択期間ｔ2のＶYであるＶY(ｔ2)の差ΔＶY＝ＶY(ｔ2)−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ2)＝ＶX(ｔ1)＋ＶY(ｔ2)−ＶY(ｔ1)＝ＶX(ｔ1)＋４となる。先述のように、ＶX(ｔ1)＝２，４，６，８，１０Ｖのいずれかであるため、Ｖin(ｔ2)は、６Ｖ以上となる。
【０１３１】
信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。すなわち、ｔ2の期間に第１行〜第４行の画素すべての画素電極に第１階調値に応じたＶLCDが書き込まれる。ここで、同１ブロックのＶLCDは、同一であるが、他のブロックのＶLCDは、異なる電圧値である。すなわち、ブロックごとに第１階調値は、異なる。Ｘ信号線３１には、第５行〜第８行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。
【０１３２】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=８Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=６Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=４Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=２Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１０Ｖを印加する。第５行〜第８行の画素のＸＹ演算回路１１０のＣＬＫは、ローレベル(０Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態なので、Ｖin＝ＶXとなる。ＶXとして印加される電圧は、２，４，６，８，１０Ｖのいずれかである。
【０１３３】
次に、ｔ3の期間では、第１行〜第４行のＹ信号線に上から順に２，４，６，８Ｖを印加し、第５行〜第８行のＹ信号線に１０Ｖを印加する。図１５には示していないが、第９行〜第１２行のＶYは、６Ｖ、その他の行のＶYは、すべて０Ｖを印加する。また、第５行〜第８行のＣＬＫもハイレベル(１２Ｖ)になり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態となる。第１行〜第４行のＸＹ演算回路のＣＬＫは、ハイレベル(１２Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態にあるので、第１行〜第４行のＶinは、選択期間ｔ1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶY(ｔ1)と選択期間ｔ3のＶYであるＶY(ｔ3)の差ΔＶY′＝ＶY(ｔ3)−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ3)＝ＶX(ｔ1)＋ＶY(ｔ3)−ＶY(ｔ1)＝ＶX(ｔ1)＋ＶY(ｔ3)−６となる。
【０１３４】
図１５(ｃ)の第１列は、第１行〜第４行のすべての画素が第２階調値であるｎ階調近似信号が送られてきている場合で、第１列のＶX(ｔ1)は、これに応じて２Ｖになっている。第２列は、第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調であるｎ階調近似信号が送られてきている場合で、第２列のＶX(ｔ1)は、これに応じて６Ｖになっている。第１行〜第４行のＸＹ演算回路のＣＬＫは、ローレベル(０Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態にあるので、第１行〜第４行の画素のＶinは、ＶXに等しい。
【０１３５】
図１５の例では、第１列にＶX(１)=２Ｖが、第１行にＶY=６Ｖが印加されており、Ｖin(１,１)＝ＶX(１)＝２Ｖである。Ｘ信号線３１には、第１行〜第４行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。
【０１３６】
すなわち、第１行の画素が第１階調値で、第２行〜第４行の画素が第２階調値である列には、ＶX=８Ｖを印加する。第１行〜第２行の画素が第１階調値で、第３行〜第４行の画素が第２階調値の列には、ＶX=６Ｖを印加する。第１行〜第３行の画素が第１階調値で、第４行の画素が第２階調値の列には、ＶX=４Ｖを印加する。第１行〜第４行の画素すべてが第１階調値の列には、ＶX=２Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１０Ｖを印加する。以上のように、ＶXとして印加される電圧は、２，４，６，８，１０Ｖのいずれかである。
【０１３７】
一方、第５行〜第８行のＣＬＫは、ハイレベル(１２Ｖ)なのでｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態であり、かつＶYは、０Ｖなので、Ｖinの値は、変化せず４Ｖ以下の電圧を保持する。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、１２Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、変化せずに保持される。 次に、ｔ2の期間では、第１行〜第４行のＶYは、１０Ｖとなり、第５行〜第８行のＶYは、６Ｖになる。図１５には示していないが、その他の行のＶYは、すべて０Ｖである。第１行〜第４行のＸＹ演算回路のＣＬＫは、ハイレベル(１２Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態にあるので、第１行〜第４行のＶinは、選択期間ｔ1のＶXであるＶX(ｔ1)と、選択期間ｔ1のＶYであるＶY(ｔ1)と選択期間ｔ2のＶYであるＶY(ｔ2)の差ΔＶY＝ＶY(ｔ2)−ＶY(ｔ1)の和となる。すなわち、Ｖin(ｔ2)＝ＶX(ｔ1)＋ＶY(ｔ2)−ＶY(ｔ1)＝ＶX(ｔ1)＋４となる。
【０１３８】
先述のように、ＶX(ｔ1)＝２，４，６，８，１０Ｖのいずれかであるため、Ｖin(ｔ2)は、６Ｖ以上となる。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。すなわち、ｔ2の期間に第１行〜第４行の画素すべての画素電極に第１階調値に応じたＶLCDが書き込まれる。
【０１３９】
ここで、同１ブロックのＶLCDは、同一であるが、他のブロックのＶLCDは、異なる電圧値である。すなわち、ブロックごとに第１階調値は、異なる。Ｘ信号線３１には、第９行〜第１２行の画素からなるブロックのｎ階調近似画像信号に応じて電圧を印加する。
【０１４０】
すなわち、第９行の画素が第１階調値で、第１０行〜第１２行の画素が第２階調値である列には、ＶX=８Ｖを印加する。第９行〜第１０行の画素が第１階調値で、第１１行〜第１２行の画素が第２階調値の列には、ＶX=６Ｖを印加する。第９行〜第１１行の画素が第１階調値で、第１２行の画素が第２階調値の列には、ＶX=４Ｖを印加する。第９行〜第１２行の画素すべてが第１階調値の列には、ＶX=２Ｖを印加する。第１行〜第４行の画素すべてが第２階調値の列には、ＶX=１０Ｖを印加する。第５行〜第８行の画素のＸＹ演算回路１１０のＣＬＫは、ハイレベル(１２Ｖ)であり、ｐ型ＭＯＳ−ＴＦＴ１１６は、非導通状態なので、第５行〜第８行のＶinは、選択期間ｔ2のＶXであるＶX(ｔ2)と、選択期間ｔ2のＶYであるＶY(ｔ2)と選択期間ｔ3のＶYであるＶY(ｔ3)の差ΔＶY＝ＶY(ｔ3)−ＶY(ｔ2)の和となる。すなわち、Ｖin(ｔ3)＝ＶX(ｔ2)＋ＶY(ｔ3)−ＶY(ｔ2)＝ＶX(ｔ2)＋４となる。 先述のように、ＶX(ｔ2)＝２，４，６，８，１０Ｖのいずれかであるため、Ｖin(ｔ3)は、６Ｖ以上となる。信号比較器１２０は、図３に示す特性を有するので、この場合のＶoutは、ＶXにかかわらず、０Ｖである。したがって、スイッチ１３０のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態であり、画素電極１４０に液晶駆動電圧ＶLCDが書き込まれる。
【０１４１】
すなわち、ｔ3の期間に第５行〜第８行の画素すべての画素電極に第５行〜第８行の第１階調値に応じたＶLCDが書き込まれる。
【０１４２】
図１５でハッチングをしたマスは、この期間に画素電極に液晶駆動電圧が書き込まれる画素である。本実施形態５では、第１行〜第４行に対応するブロックの第２階調値は、第５行〜第８行に対応するブロックの第１階調値を同じ値になる。以上のように、選択期間ｔ2に第１行〜第４行に対応するブロックすべての画素電極に、第１行〜第４行に対応するブロックの第１階調値に対応した液晶駆動電圧を書き込む。
【０１４３】
続く選択期間ｔ3に、第１行〜第４行に対応するブロックの第２階調値となる画素の画素電極の電圧を第２階調値に応じた液晶駆動電圧に書き換えると同時に、第５行〜第８行のすべての画素電極に、第１行〜第４行に対応するブロックの第２階調値に対応する液晶駆動電圧を書き込む。
【０１４４】
以上を繰り返すことによって、ブロック内の画素の画素電極にｎ階調近似信号演算回路で生成したｎ階調近似画像信号に対応した液晶駆動電圧を書き込むことが可能である。他の行のブロックに液晶駆動電圧を書き込んでいる間は、ＶY＝０Ｖであり、スイッチのｐ型ＭＯＳ−ＴＦＴは、非導通状態であるので書き込まれた液晶駆動電圧は、再びそのブロックが選択されるまで保持される。
【０１４５】
上記の動作を順次繰り返し、すべてのブロックの画素電極にｎ階調近似信号に対応した液晶駆動電圧を書き込んでいく。
【０１４６】
図１６は、実施形態５の表示システムの制御動作を示すタイミングチャートである。ＶLCDは、第１列〜第４列に対応するブロックに共通な液晶駆動電圧である。ＣＬＫ(１−４)は、第１行〜第４行のＸＹ演算回路のクロック信号である。ＣＬＫ(５−８)は、第５行〜第８行のＸＹ演算回路のクロック信号である。ＶY(１)〜ＶY(８)は、それぞれ第１行から第８行のＹ信号線４１の電圧ＶYである。Ｖin(１,１)〜Ｖin(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の信号比較器１２０の入力電圧Ｖinである。ＶＰＸ(１,１)〜ＶＰＸ(１,８)は、それぞれ、第１列，第１行の画素から第１列，第８行の画素の画素電極１４０の電圧である。ＶＰＸ(１,１)〜ＶＰＸ(１,８)において、破線部は、ｐ型ＭＯＳ−ＴＦＴ１３１が非導通状態で、画素電極の電圧が保持されている状態を示す。
【０１４７】
選択期間ｔ1において、ＶX(１)=２Ｖ，ＣＬＫ(１−４)＝０Ｖである。ＣＬＫ(５−８)＝１２Ｖである。ＶY(１)〜ＶY(４)＝６Ｖである。ＣＬＫ(１−４)＝０Ｖなので、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態であり、Ｖin(１,１)〜Ｖin(１,４)＝ＶX(１)＝２Ｖとなる。ＣＬＫ(５−８)＝１２Ｖで、ＶY(５)〜ＶY(８)＝０Ｖであるので、Ｖin(１,５)〜Ｖin(１,８)は、以前に書き込まれた４Ｖ以下の電圧を保持する。したがって、ｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電位ＶＰＸ(１,５)〜ＶＰＸ(１,８)は、変化せずに保持される。
【０１４８】
続く選択期間ｔ2において、ＶLCD=Ｖa，ＶX(１)=１０Ｖ，ＣＬＫ(１−４)＝１２Ｖ，ＣＬＫ(５−８)＝０Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY(４)＝１０Ｖであるので、Ｖin(ｔ2)＝ＶX(ｔ1)＋４より、Ｖin(１,１)＝Ｖin(１,２)＝Ｖin(１,３)＝Ｖin(１,４)＝６Ｖとなる。Ｖinが６Ｖ以上の画素のｐ型ＭＯＳ−ＴＦＴ１３１は、導通状態になり、画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖaが書き込まれるため、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖaとなる。ＶY(５)〜ＶY(８)＝６Ｖである。ＣＬＫ(５−８)＝０Ｖなので、ｐ型ＭＯＳ−ＴＦＴ１１６は、導通状態であり、Ｖin(１,５)〜Ｖin(１,８)＝ＶX(１)＝４Ｖとなる。
【０１４９】
続く選択期間ｔ3において、ＶLCD=Ｖb，ＶX(１)=１０Ｖ，ＣＬＫ(１−４)＝ＣＬＫ(５−８)＝１２Ｖである。ＶY(１)＝２Ｖ，ＶY(２)＝４Ｖ，ＶY(３)＝６Ｖ，ＶY(４)＝８Ｖに変化するので、Ｖin＝ＶX(ｔ1)＋ＶY(ｔ3)−６より、Ｖin(１,１)＝−２Ｖ，Ｖin(１,２)＝０Ｖ，Ｖin(１,３)＝２Ｖ，Ｖin(１,４)＝４Ｖとなる。この場合には、Ｖinが４Ｖ以下であるので、画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、保持され、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖaである。ＶY(５)＝ＶY(６)＝ＶY(７)＝ＶY(８)＝１０Ｖであるので、第５行〜第８行のＶinは、Ｖin(ｔ3)＝ＶX(ｔ2)＋４より、Ｖin(１,５)＝Ｖin(１,６)＝Ｖin(１,７)＝Ｖin(１,８)＝８Ｖとなる。Ｖinが６Ｖ以上のため、すべての画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖbが書き込まれる。 続く選択期間ｔ4において、ＶLCD=Ｖc，ＶX(１)=６Ｖ，ＣＬＫ(１−４)＝ＣＬＫ(５−８)＝１２Ｖである。ＶY(１)＝ＶY(２)＝ＶY(３)＝ＶY(４)＝０Ｖに変化するので、Ｖinは、すべて４Ｖ以下となる。したがって、画素のｐ型ＭＯＳ−ＴＦＴ１３１は、非導通状態であり、画素電極１４０の電圧は、保持され、ＶＰＸ(１,１)＝ＶＰＸ(１,２)＝ＶＰＸ(１,３)＝ＶＰＸ(１,４)＝Ｖaである。ＶY(５)＝２Ｖ，ＶY(６)＝４Ｖ，ＶY(７)＝６Ｖ，ＶY(８)＝８Ｖであるので、第５行〜第８行のＶinは、Ｖin(ｔ4)＝ＶX(ｔ2)−６より、Ｖin(１,５)＝０Ｖ，Ｖin(１,６)＝２Ｖ，Ｖin(１,７)＝４Ｖ，Ｖin(１,８)＝６Ｖとなる。Ｖinが６Ｖ以上の画素電極１４０には、液晶駆動電圧ＶLCD＝Ｖcが書き込まれる。Ｖinが４Ｖ以下の画素電極１４０の電圧は、ＶLCD＝Ｖbを保持する。したがって、ＶＰＸ(１,５)＝ＶＰＸ(１,６)＝ＶＰＸ(１,７)＝Ｖb，ＶＰＸ(１,８)＝Ｖcである。
【０１５０】
以上を繰り返して、順次第９行〜第１２行のブロック，第１３行から第１６行のブロック‥の画素の画素電極１４０にｎ階調近似演算回路１０で生成したｎ階調近似画像信号に応じた液晶駆動電圧ＶLCDを書き込んでいく。以上の動作を１フレーム期間内に終え、このフレーム期間を繰り返し、画像を表示する。
【０１５１】
このように、２回の選択期間で４行からなる１ブロックの画素の画素電極に液晶駆動電圧を書き込むことが可能であり、従来技術の４行を４回の選択期間で書き込む場合に比べ、選択期間の回数は、半分になる。１フレーム期間が同じ場合には、本実施形態５を用いると、選択期間の長さを２倍にできる。さらに、本実施形態５の場合には、第２の選択期間と、次の４行からなるブロックの第１の選択期間が同じであるため、さらに選択時間は、２倍になり、合計４倍の選択時間を確保できる。これは、従来技術と同じ信号電極を用いた場合に、従来技術に比べて４倍の行数を表示することが可能であることを意味する。
【０１５２】
【実施形態６】
図１７は、本発明による表示システムの実施形態６の全体構成を示すブロック図である。入力した画像信号をブロックごとに２色に近似したｎ色近似画像信号に変換するためのｎ色近似演算回路１１と、ｎ色近似演算回路１１から出力されるｎ色近似画像信号に従い、Ｘドライバ３０，Ｙドライバ４０，共通電圧発生回路５０，信号供給回路６０に所定の信号を供給する信号発生回路２０と、Ｘドライバに接続されＹ方向に伸びたＸ信号線３１とＹドライバ４０に接続されＸ方向に伸びたＹ信号線４１の交差部に設けられた複数の画素部１００とからなる。
【０１５３】
図１８は、図１７の画素部１００の詳細な回路構成の一例を示す回路図である。ＸＹ演算回路１１０は、ｐ型ＭＯＳ−ＴＦＴ１１６とコンデンサ１１７からなる。ｐ型ＭＯＳ−ＴＦＴ１１６のドレイン端子は、Ｘ信号線３１に接続され、ソース端子は、コンデンサ１１７に接続されている。コンデンサ１１７のもう一方の端子は、Ｙ信号線４１に接続されている。クロック信号ＣＬＫは、クロック信号線７１を介してＹドライバ４０から供給される。信号比較器１２０は、直列に接続したｐ型ＭＯＳ−ＴＦＴ１２１とｎ型ＭＯＳ−ＴＦＴ１２２とからなる。
【０１５４】
赤色画素のスイッチは、ｐ型ＭＯＳ−ＴＦＴ１３１Ｒからなり、ｐ型ＭＯＳ−ＴＦＴ１３１Ｒのソース端子は、赤色画素の画素電極１４０Ｒに、ドレイン端子は、赤色画素に対応した液晶駆動信号線６１Ｒに接続される。緑色画素のスイッチは、ｐ型ＭＯＳ−ＴＦＴ１３１Ｇからなり、ｐ型ＭＯＳ−ＴＦＴ１３１Ｇのソース端子は、緑色画素の画素電極１４０Ｇに、ドレイン端子は、緑色画素に対応した液晶駆動信号線６１Ｇに接続される。青色画素のスイッチは、ｐ型ＭＯＳ−ＴＦＴ１３１Ｂからなり、ｐ型ＭＯＳ−ＴＦＴ１３１Ｂのソース端子は、青色画素の画素電極１４０Ｂに、ドレイン端子は、青色画素に対応した液晶駆動信号線６１Ｂに接続される。隣接する赤色画素，緑色画素，青色画素のｐ型ＭＯＳ−ＴＦＴ１３１Ｒ，１３１Ｇ，１３１Ｂのゲート端子は、同一の信号比較器１２０の出力端に接続される。
【０１５５】
本実施形態６においては、ＸＹ演算回路１１０と信号比較器１２０とを赤，緑，青の３画素に対して１組み設けることになり、第１〜５の実施例に比較して、ＸＹ演算回路の数および信号比較器の数を１／３に削減できる。この構造は、部品点数の削減による歩留まりの向上と、削減して得られた領域を有効表示領域の拡大に割り当てることによる明るさの向上とをもたらす。
【０１５６】
【実施形態７】
図１９は、本発明による表示システムの実施形態７の全体構成を示すブロック図である。画像描画命令を発生するＣＰＵ２００と、画像描画命令に従い画像信号を生成し、生成した画像信号をメモリ５００に格納するとともに、生成した画像信号を液晶表示装置１０００に入力する表示制御装置４００とからなる。
【０１５７】
液晶表示装置１０００は、入力された画像信号をブロックごとに２値の階調に近似したｎ階調近似画像信号に変換するためのｎ階調近似演算回路１０と、ｎ階調近似演算回路１０から出力されるｎ階調近似画像信号に従い、Ｘドライバ３０，Ｙドライバ４０，共通電圧発生回路５０，信号供給回路６０に所定の信号を供給する信号発生回路２０と、Ｘドライバに接続されＹ方向に伸びたＸ信号線３１とＹドライバ４０に接続されＸ方向に伸びたＹ信号線４１の交差部に設けられた複数の画素部１００とからなる。
【０１５８】
ｎ階調近似演算回路が液晶表示装置１０００内にあるので、ＣＰＵ２００，バスライン３００，表示制御装置４００，画像メモリ５００に従来技術を用いた液晶表示装置に対するものと同じ仕様のものを使用できる。
【０１５９】
【実施形態８】
図２０は、本発明による表示システムの実施形態８の全体構成を示すブロック図である。画像描画命令を発生するＣＰＵ２００と、画像描画命令に従い画像信号を生成し、生成した画像信号をメモリ５００に格納するとともに、内蔵したｎ階調近似演算回路１０により、生成した画像信号をブロックごとに２値の階調に近似したｎ階調近似画像信号に変換して液晶表示装置１０００に入力する表示制御装置４００とからなる。
【０１６０】
液晶表示装置１０００は、入力されたｎ階調近似画像信号に従い、Ｘドライバ３０，Ｙドライバ４０，共通電圧発生回路５０，信号供給回路６０に所定の信号を供給する信号発生回路２０と、Ｘドライバに接続されＹ方向に伸びたＸ信号線３１とＹドライバ４０に接続されＸ方向に伸びたＹ信号線４１の交差部に設けられた複数の画素部１００からなる。
【０１６１】
ｎ階調近似演算回路が表示制御装置４００内にあるため、液晶表示装置１０００に入力される信号は、ｎ階調近似画像信号となる。従来の液晶表示装置を用いた表示システムでは、高精細表示する場合、液晶表示装置に入力する情報量に律束されていた。
【０１６２】
本実施形態８を用いた場合、ｎ階調画像信号は、画像信号に比べて少ない情報量となるため、従来技術を用いた表示システムと比べ、高精細表示が可能である。
【０１６３】
【実施形態９】
図２１は、本発明による表示システムの実施形態９の全体構成を示すブロック図である。ｎ階調近似演算機能を有するＣＰＵ２００と、ＣＰＵからバスライン３００を介して送られるｎ階調近似画像信号をメモリ５００に格納するとともに、格納したｎ階調近似画像信号を液晶表示装置１０００に入力する表示制御装置４００とからなる。
【０１６４】
液晶表示装置１０００は、入力されたｎ階調近似画像信号に従い、Ｘドライバ３０，Ｙドライバ４０，共通電圧発生回路５０，信号供給回路６０に所定の信号を供給する信号発生回路２０と、Ｘドライバに接続されＹ方向に伸びたＸ信号線３１とＹドライバ４０に接続されＸ方向に伸びたＹ信号線４１の交差部に設けられた複数の画素部１００からなる。
【０１６５】
演算機能をＣＰＵが備えたので、表示制御装置には、低い性能のものを用いることが可能である。
【０１６６】
【実施形態１０】
図２２は、本発明による表示システムの実施形態１０の全体構成を示すブロック図である。
【０１６７】
上記実施形態１から実施形態９では、選択期間を長くできるために、より高精細表示または高速動画表示が可能であるという観点から説明した。
【０１６８】
一方、本発明には、表示装置に入力する信号の周波数を低減し、高精細表示または高速動画表示をする場合でも、表示装置に画像信号を正確に入力できるという効果もある。
【０１６９】
この表示装置に入力する信号の周波数に注目して、実施形態１から実施形態９をまとめると、図２２に示した実施形態１０の構成となる。実施形態１０の表示装置１０００は、Ｘドライバ３０と、Ｙドライバ４０と、入力した圧縮画像信号に従ってＸドライバ３０，Ｙドライバ４０，(ここでは図示していない)共通電圧発生回路５０に所定の信号を供給する信号発生回路２０と、Ｘドライバに接続されＹ方向に伸びたＸ信号線３１とＹドライバ４０に接続されＸ方向に伸びたＹ信号線４１との交差部に設けられた複数の画素部１００とからなる。信号発生回路２０は、必要に応じて、第１から第９の実施形態の場合のように、信号供給回路６０に所定の信号を供給する。Ｘドライバ３０またはＹドライバ４０が信号供給回路を兼ねる場合には、信号供給回路６０は不要である。
【０１７０】
表示装置１０００には、従来技術の表示装置と異なり、圧縮画像信号が入力される。すなわち、単位時間当たりに表示装置１０００に入力される信号のデータ量は、単位時間当たりに見かけ上表示するデータ量よりも少ない。
【０１７１】
例えば、６４０×４８０ドットで、ＲＧＢ各色８ビット、フレーム周波数６０Ｈｚで表示される単位時間当たりのデータ量は、６４０×４８０×(３×８)×６０＝約４４０Ｍビット／秒となる。
【０１７２】
これに対して、本発明の場合は、表示装置１０００に入力されるデータ量は、４４０Ｍビット／秒よりも少ない。従来技術では、８回の選択期間を必要としていたのに対し、例えば、実施形態１の場合、４行からなる２つのブロックの画素に２回の選択期間で液晶駆動電圧を書き込むことが可能であり、選択期間の回数を１／４にできる。したがって、表示装置１０００に入力される信号のデータ量は、１／４の約１１０Ｍビット／秒になる。
【０１７３】
以上のように、本発明によれば、表示装置に入力する信号のデータ量を削減できるので、高精細表示または高速動画表示をする際にも、通常のケーブルを用いて、所望の高精細表示または高速動画表示を実現可能である。
【０１７４】
本発明の実施形態では、圧縮画像信号としてｎ階調近似によりデータ量を削減した信号を用いたが、他にもＪＰＥＧで用いられているような直交変換によりデータ量を削減した信号を用いるなど、人間の知覚特性上冗長なデータを削減した画像圧縮信号を用いることができる。
【０１７５】
【発明の効果】
本発明によれば、例えば、２回の選択期間で４行からなる１ブロックの画素の画素電極に液晶駆動電圧を書き込むことが可能であり、従来技術の４行を４回の選択期間で書き込む場合に比べ、選択期間の回数は、半分になる。１フレーム期間が同じ場合には、本発明によれば、選択期間の長さを２倍にできる。さらに、第２の選択期間と次の４行からなるブロックの第１の選択期間とが同じである場合は、さらに選択時間は、２倍になり、合計４倍の選択時間を確保できる。これは、従来技術と同じ信号電極を用いた場合に、従来技術に比べて４倍の行数を表示することが可能であることになり、高精細表示または高速動画表示するときにも、選択期間を十分に確保できるため、良好な表示が可能である。
【図面の簡単な説明】
【図１】本発明による表示システムの実施形態１の全体構成を示すブロック図である。
【図２】図１の画素部１００の構成の一例を示す回路図である。
【図３】図２の画素部１００の詳細な回路構成の一例を示す回路図である。
【図４】図３の信号比較器の動作を説明する図である。
【図５】図１の表示システムの制御動作を説明する図である。
【図６】図１の表示システムの制御動作を説明するタイミングチャートである。
【図７】本発明による表示システムの実施形態２の画素部１００の詳細な回路構成を示す回路図である。
【図８】図７の表示システムの制御動作を説明する図である。
【図９】図７の表示システムの制御動作を示すタイミングチャートである。
【図１０】実施形態３の表示システムの制御動作を説明する図である。
【図１１】実施形態３の表示システムの制御動作を示すタイミングチャートである。
【図１２】本発明による表示システムの実施形態４の全体構成を示すブロック図である。
【図１３】図１２の表示システムの制御動作を説明する図である。
【図１４】図１２の表示システムの制御動作を示すタイミングチャートである。
【図１５】実施形態５の表示システムの制御動作を説明する図である。
【図１６】実施形態５の表示システムの制御動作を示すタイミングチャートである。
【図１７】本発明による表示システムの実施形態６の全体構成を示すブロック図である。
【図１８】図１７の画素部１００の詳細な回路構成の一例を示す回路図である。
【図１９】本発明による表示システムの実施形態７の全体構成を示すブロック図である。
【図２０】本発明による表示システムの実施形態８の全体構成を示すブロック図である。
【図２１】本発明による表示システムの実施形態９の全体構成を示すブロック図である。
【図２２】本発明による表示システムの実施形態１０の全体構成を示すブロック図である。
【符号の説明】
１０ ｎ階調近似演算回路
１１ ｎ色近似演算回路
２０ 信号制御回路
３０ Ｘドライバ
３１ Ｘ信号線
４０ Ｙドライバ
５０ 共通電圧発生回路
６０ 液晶駆動電圧供給回路
５１ 共通電圧線
６１ 液晶駆動電圧線
６２ 液晶駆動電圧線
６３ 液晶駆動電圧線
６１Ｒ 液晶駆動電圧線
６１Ｇ 液晶駆動電圧線
６１Ｂ 液晶駆動電圧線
７１ クロック信号線
１００ 画素部
１１０ ＸＹ演算回路
１１１ コンデンサ
１１２ コンデンサ
１１３ ｐ型ＭＯＳ−ＴＦＴ
１１５ ＸＹ演算回路の出力端子
１１６ ｐ型ＭＯＳ−ＴＦＴ
１１７ コンデンサ
１２０ 信号比較器
１２１ ｐ型ＭＯＳ−ＴＦＴ
１２２ ｎ型ＭＯＳ−ＴＦＴ
１３０ スイッチ
１３１ ｐ型ＭＯＳ−ＴＦＴ
１３１Ｒ ｐ型ＭＯＳ−ＴＦＴ
１３１Ｇ ｐ型ＭＯＳ−ＴＦＴ
１３１Ｂ ｐ型ＭＯＳ−ＴＦＴ
１４０ 画素電極
１５０ 液晶
１６０ ブロック
２００ ＣＰＵ
３００ バスライン
４００ 表示制御装置
５００ 画像メモリ
１０００ 表示装置
Claims (5)
- 行列方向にマトリクス状に配列した画素電極と、
画素電極の電圧に応じて動作する表示素子と、
列方向に配列したＸ信号線にＸ信号を供給するＸドライバと、
行方向に配列したＹ信号線にＹ信号を供給するＹドライバと、
列方向に配列した液晶駆動電圧線に液晶駆動電圧を供給する液晶駆動電圧供給回路と、
Ｘ信号線とＹ信号線の交差部に設置され、Ｘ信号線とＹ信号線に接続され、Ｘ信号とＹ信号とを演算し出力するＸＹ演算回路と、
ＸＹ演算回路の出力と基準電圧とを比較し、前記ＸＹ演算回路の出力が基準電圧よりも高い場合には、第１の電圧を出力し、前記ＸＹ演算回路の出力が基準電圧よりも低い場合には、第２の電圧を出力する信号比較器と、
前記信号比較器の出力に応じて、前記画素電極と液晶駆動電圧線との接続を制御するスイッチと、
画素をＮ行×Ｎ′列の複数のブロックに分割し、各ブロック内の各画素の階調レベルをＮ×Ｎ′よりも少ない数であるｎ値に近似したｎ階調近似画像信号に変換するｎ階調近似演算回路と、
ｎ階調近似画像信号に応じて、前記Ｘドライバ，前記Ｙドライバ，前記液晶駆動電圧供給回路を制御する信号制御回路とからなる表示装置であって、
ｎ＝２であり、
前記ＸＹ演算回路は、Ｘ信号線とＹ信号線の間に直列に接続した２個のコンデンサからなり、２個のコンデンサの接続点の電圧が出力値として前記信号比較器に入力され、
Ｙ信号線に印加される電圧ＶYMAXは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも大きくなる十分な大きさの電圧であり、
Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも小さくなる十分に小さな電圧であり、
第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYMAXが印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYMINが印加され、
続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第(Ｎ＋１)行〜第２Ｎ行のＹ信号にＶYMAXが印加され、第１行〜第２Ｎ行以外のＹ信号線には、ＶYMINが印加され、
以下、第ｉの選択期間には、第((ｉ−２)×Ｎ＋１)行〜第((ｉ−１)×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−２)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加される
ことを特徴とする表示装置。 - 行列方向にマトリクス状に配列した画素電極と、
画素電極の電圧に応じて動作する表示素子と、
列方向に配列したＸ信号線にＸ信号を供給するＸドライバと、
行方向に配列したＹ信号線にＹ信号を供給するＹドライバと、
列方向に配列した液晶駆動電圧線に液晶駆動電圧を供給する液晶駆動電圧供給回路と、
Ｘ信号線とＹ信号線の交差部に設置され、Ｘ信号線とＹ信号線に接続され、Ｘ信号とＹ信号とを演算し出力するＸＹ演算回路と、
ＸＹ演算回路の出力と基準電圧とを比較し、前記ＸＹ演算回路の出力が基準電圧よりも高い場合には、第１の電圧を出力し、前記ＸＹ演算回路の出力が基準電圧よりも低い場合には、第２の電圧を出力する信号比較器と、
前記信号比較器の出力に応じて、前記画素電極と液晶駆動電圧線との接続を制御するスイッチと、
画素をＮ行×Ｎ′列の複数のブロックに分割し、各ブロック内の各画素の階調レベルをＮ×Ｎ′よりも少ない数であるｎ値に近似したｎ階調近似画像信号に変換するｎ階調近似演算回路と、
ｎ階調近似画像信号に応じて、前記Ｘドライバ，前記Ｙドライバ，前記液晶駆動電圧供給回路を制御する信号制御回路とからなる表示装置であって、
ｎ＝２であり、
前記ＸＹ演算回路は、一端がＹ信号線に接続されたコンデンサと前記コンデンサの他端がドレイン電極に接続され、ソース電極がＸ信号線に接続されたトランジスタからなり、前記トランジスタのドレイン電極の電圧が出力値として信号比較に入力され、
Ｙ信号線に印加される電圧ＶYMAXは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも大きくなる十分な大きさの電圧であり、
Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも小さくなる十分に小さな電圧であり、
第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYMAXが印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYMINが印加され、
続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第(Ｎ＋１)行〜第２Ｎ行のＹ信号にＶYMAXが印加され、第１行〜第２Ｎ行以外のＹ信号線には、ＶYMINが印加され、
以下、第ｉの選択期間には、第((ｉ−２)×Ｎ＋１)行〜第((ｉ−１)×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−２)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加される
ことを特徴とする表示装置。 - 行列方向にマトリクス状に配列した画素電極と、
画素電極の電圧に応じて動作する表示素子と、
列方向に配列したＸ信号線にＸ信号を供給するＸドライバと、
行方向に配列したＹ信号線にＹ信号を供給するＹドライバと、
列方向に配列した液晶駆動電圧線に液晶駆動電圧を供給する液晶駆動電圧供給回路と、
Ｘ信号線とＹ信号線の交差部に設置され、Ｘ信号線とＹ信号線に接続され、Ｘ信号とＹ信号とを演算し出力するＸＹ演算回路と、
ＸＹ演算回路の出力と基準電圧とを比較し、前記ＸＹ演算回路の出力が基準電圧よりも高い場合には、第１の電圧を出力し、前記ＸＹ演算回路の出力が基準電圧よりも低い場合には、第２の電圧を出力する信号比較器と、
前記信号比較器の出力に応じて、前記画素電極と液晶駆動電圧線との接続を制御するスイッチと、
画素をＮ行×Ｎ′列の複数のブロックに分割し、各ブロック内の各画素の階調レベルをＮ×Ｎ′よりも少ない数であるｎ値に近似したｎ階調近似画像信号に変換するｎ階調近似演算回路と、
ｎ階調近似画像信号に応じて、前記Ｘドライバ，前記Ｙドライバ，前記液晶駆動電圧供給回路を制御する信号制御回路とからなる表示装置であって、
ｎ＝２であり、
前記ＸＹ演算回路は、一端がＹ信号線に接続されたコンデンサと前記コンデンサの他端がドレイン電極に接続され、ソース電極がＸ信号線に接続されたトランジスタからなり、前記トランジスタのドレイン電極の電圧が出力値として信号比較に入力され、
Ｙ信号線に印加される電圧ＶYMAXは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも大きくなる十分な大きさの電圧であり、
Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも小さくなる十分に小さな電圧であり、
第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYMAXが印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYMINが印加され、
続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYMINが印加され、
以下、第(２×ｉ−１)の選択期間(ｉ＝１，２，３，・・)には、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶYMAXの電圧が印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加され、
第(２×ｉ)の選択期間には、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加される
ことを特徴とする表示装置。 - 請求項１ないし３のいずれか一項に記載の表示装置において、
Ｎ′列ごとに、ｉ＝１，２，３，・・において、第((２×ｉ−２)×Ｎ＋１)行〜第((２×ｉ−１)×Ｎ)行の液晶駆動電圧線は、互いに接続され、第((２×ｉ−１)×Ｎ＋１)行〜第(２×ｉ×Ｎ)行の液晶駆動電圧線は、互いに接続され、第((２×ｉ−２)×Ｎ＋１)行〜第((２×ｉ−１)×Ｎ)行の液晶駆動電圧線と第((２×ｉ−１)×Ｎ＋１)行〜第(２×ｉ×Ｎ)行の液晶駆動電圧線とが接続されていない
ことを特徴とする表示装置。 - 行列方向にマトリクス状に配列した画素電極と、
画素電極の電圧に応じて動作する表示素子と、
列方向に配列したＸ信号線にＸ信号を供給するＸドライバと、
行方向に配列したＹ信号線にＹ信号を供給するＹドライバと、
列方向に配列した液晶駆動電圧線に液晶駆動電圧を供給する液晶駆動電圧供給回路と、
Ｘ信号線とＹ信号線の交差部に設置され、Ｘ信号線とＹ信号線に接続され、Ｘ信号とＹ信号とを演算し出力するＸＹ演算回路と、
ＸＹ演算回路の出力と基準電圧とを比較し、前記ＸＹ演算回路の出力が基準電圧よりも高い場合には、第１の電圧を出力し、前記ＸＹ演算回路の出力が基準電圧よりも低い場合には、第２の電圧を出力する信号比較器と、
前記信号比較器の出力に応じて、前記画素電極と液晶駆動電圧線との接続を制御するスイッチと、
画素をＮ行×Ｎ′列の複数のブロックに分割し、各ブロック内の各画素の階調レベルをＮ×Ｎ′よりも少ない数であるｎ値に近似したｎ階調近似画像信号に変換するｎ階調近似演算回路と、
ｎ階調近似画像信号に応じて、前記Ｘドライバ，前記Ｙドライバ，前記液晶駆動電圧供給回路を制御する信号制御回路とからなる表示装置であって、
ｎ＝２であり、
前記ＸＹ演算回路は、一端がＹ信号線に接続されたコンデンサと前記コンデンサの他端がドレイン電極に接続され、ソース電極がＸ信号線に接続されたトランジスタからなり、前記トランジスタのドレイン電極の電圧が出力値として信号比較に入力され、
Ｙ信号線に印加される電圧ＶYMAXおよびＶYMIDは、Ｘ信号線に印加される電圧ＶXの値にかかわらず、ＶX＋ＶYMAX−ＶYMIDの値が信号比較器の基準電圧よりも大きくなるように設定されており、
Ｙ信号線に印加される電圧ＶYMINは、Ｘ信号線に印加される電圧にかかわらず、ＸＹ演算器の出力が信号比較器の基準電圧よりも小さくなる十分に小さな電圧であり、
第１の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYMIDが印加され、第１行〜第Ｎ行以外のＹ信号線には、ＶYMINが印加され、
続く第２の選択期間には、第１行〜第Ｎ行のＹ信号線にＶYMAXが印加され、第(Ｎ＋１)行〜第(２×Ｎ)行のＹ信号線にＶYMIDが印加され、第１行〜第(２×Ｎ)行以外のＹ信号線には、ＶYMINが印加され、
続く第３の選択期間には、第１行〜第Ｎ行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第(Ｎ＋１)行〜第(２×Ｎ)行のＹ信号にＶYMAXが印加され、第(２×Ｎ＋１)行〜第(３×Ｎ)行のＹ信号線には、ＶYMIDが印加され、第１行〜第(３×Ｎ)行以外のＹ信号線には、ＶYMINが印加され、
以下、第ｉの選択期間には、第((ｉ−×Ｎ＋１)行〜第((ｉ−２)×Ｎ)行のＹ信号線にＶY1＜ＶY2＜・・＜ＶYNの電圧が印加され、第((ｉ−２)×Ｎ＋１)行〜第((ｉ−１)×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−１)×Ｎ＋１)行〜第(ｉ×Ｎ)行のＹ信号線にＶYMAXが印加され、第((ｉ−３)×Ｎ＋１)行〜第(ｉ×Ｎ)行以外のＹ信号線にＶYMINが印加される
ことを特徴とする表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000221812A JP3873139B2 (ja) | 2000-06-09 | 2000-07-24 | 表示装置 |
| US09/876,119 US6882333B2 (en) | 2000-06-09 | 2001-06-08 | Display method and display apparatus therefor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000172940 | 2000-06-09 | ||
| JP2000-172940 | 2000-06-09 | ||
| JP2000221812A JP3873139B2 (ja) | 2000-06-09 | 2000-07-24 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002062848A JP2002062848A (ja) | 2002-02-28 |
| JP3873139B2 true JP3873139B2 (ja) | 2007-01-24 |
Family
ID=26593602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000221812A Expired - Fee Related JP3873139B2 (ja) | 2000-06-09 | 2000-07-24 | 表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6882333B2 (ja) |
| JP (1) | JP3873139B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3809573B2 (ja) * | 2000-06-09 | 2006-08-16 | 株式会社日立製作所 | 表示装置 |
| JP2002229547A (ja) * | 2001-02-07 | 2002-08-16 | Hitachi Ltd | 画像表示システム及び画像情報伝送方法 |
| JP4168270B2 (ja) * | 2003-08-11 | 2008-10-22 | ソニー株式会社 | 表示装置及びその駆動方法 |
| JP2005300948A (ja) * | 2004-04-13 | 2005-10-27 | Hitachi Displays Ltd | 表示装置及びその駆動方法 |
| US9999280B2 (en) | 2014-06-27 | 2018-06-19 | David Gareth Zebley | Interactive bracelet for practicing an activity between user devices |
| US11557235B1 (en) * | 2021-12-15 | 2023-01-17 | Raytheon Company | Switch-based grid for resiliency and yield improvement |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5838455A (en) * | 1919-05-11 | 1998-11-17 | Minolta Co., Ltd. | Image processor with image data compression capability |
| FR2608300B1 (fr) * | 1986-12-16 | 1989-03-31 | Thomson Csf | Systeme de visualisation sur ecran plat matriciel avec affichage protege des donnees primordiales pour l'exploitation |
| EP0382567B1 (en) * | 1989-02-10 | 1996-05-29 | Sharp Kabushiki Kaisha | Liquid crystal display device and driving method therefor |
| US5168270A (en) * | 1990-05-16 | 1992-12-01 | Nippon Telegraph And Telephone Corporation | Liquid crystal display device capable of selecting display definition modes, and driving method therefor |
| EP0469852B1 (en) * | 1990-07-31 | 1999-06-23 | Canon Kabushiki Kaisha | Image processing method and apparatus |
| JP3196906B2 (ja) * | 1992-08-21 | 2001-08-06 | 富士ゼロックス株式会社 | 画像信号の符号化装置 |
| JPH06347758A (ja) * | 1993-06-02 | 1994-12-22 | Nec Corp | 液晶表示装置の駆動方法 |
| JP2671772B2 (ja) * | 1993-09-06 | 1997-10-29 | 日本電気株式会社 | 液晶ディスプレイとその駆動方法 |
| US5485293A (en) * | 1993-09-29 | 1996-01-16 | Honeywell Inc. | Liquid crystal display including color triads with split pixels |
| JPH08116447A (ja) * | 1994-10-18 | 1996-05-07 | Fuji Xerox Co Ltd | 画像信号の符号化装置 |
| US5896137A (en) * | 1995-02-15 | 1999-04-20 | Fuji Xerox, Co., Ltd. | Image processing apparatus having storage area for efficiently storing two-value and multi-value image data |
| US5986641A (en) * | 1995-04-07 | 1999-11-16 | Kabushiki Kaisha Toshiba | Display signal interface system between display controller and display apparatus |
| KR0154832B1 (ko) * | 1995-08-23 | 1998-11-16 | 김광호 | 액정 표시 장치 |
| KR0149296B1 (ko) * | 1995-08-29 | 1998-12-15 | 김광호 | 광 시야각 구동회로와 그 구동방법 |
| US5872554A (en) * | 1995-10-16 | 1999-02-16 | Inventec Corporation | Method and apparatus for non-blinking displaying of grayscale image on monochrome LCD screen |
| JP3305946B2 (ja) * | 1996-03-07 | 2002-07-24 | 株式会社東芝 | 液晶表示装置 |
| JP3338281B2 (ja) * | 1996-03-19 | 2002-10-28 | 株式会社東芝 | 液晶表示パネル |
| US5903250A (en) * | 1996-10-17 | 1999-05-11 | Prime View International Co. | Sample and hold circuit for drivers of an active matrix display |
| US6175355B1 (en) * | 1997-07-11 | 2001-01-16 | National Semiconductor Corporation | Dispersion-based technique for modulating pixels of a digital display panel |
| US6459822B1 (en) * | 1998-08-26 | 2002-10-01 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Video image stabilization and registration |
| US6310592B1 (en) * | 1998-12-28 | 2001-10-30 | Samsung Electronics Co., Ltd. | Liquid crystal display having a dual bank data structure and a driving method thereof |
| JP2000276098A (ja) * | 1999-03-24 | 2000-10-06 | Toshiba Corp | マトリックス表示装置 |
| US6476785B1 (en) * | 1999-11-08 | 2002-11-05 | Atmel Corporation | Drive circuit for liquid crystal display cell |
| US6507350B1 (en) * | 1999-12-29 | 2003-01-14 | Intel Corporation | Flat-panel display drive using sub-sampled YCBCR color signals |
-
2000
- 2000-07-24 JP JP2000221812A patent/JP3873139B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-08 US US09/876,119 patent/US6882333B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020018041A1 (en) | 2002-02-14 |
| US6882333B2 (en) | 2005-04-19 |
| JP2002062848A (ja) | 2002-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5063752B2 (ja) | 携帯情報機器の表示用画素駆動方法および携帯情報機器用表示装置 | |
| US7176947B2 (en) | Device for driving a display apparatus | |
| JP3778079B2 (ja) | 表示装置 | |
| JP4471444B2 (ja) | 液晶表示装置ならびにこれを備えた携帯電話機および携帯情報端末機器 | |
| US6031514A (en) | Method for driving liquid crystal display device | |
| KR100835028B1 (ko) | 매트릭스형 표시 장치 | |
| KR100517153B1 (ko) | 화상 표시 장치 및 화상 표시 방법, 및 화상 표시프로그램을 기록한 기록 매체 | |
| KR101022566B1 (ko) | 액정 표시 장치 | |
| KR20010051005A (ko) | 고선명 액정 표시 장치 | |
| KR100440817B1 (ko) | 디스플레이구동장치 및 디스플레이장치모듈 | |
| JP2005043418A (ja) | 電気光学装置、電気光学装置の駆動方法および電子機器 | |
| CN101278330B (zh) | 显示装置及其驱动方法 | |
| KR20020061472A (ko) | 화상 표시 장치 | |
| US7006113B2 (en) | Display apparatus with pixels arranged in matrix | |
| CN100343730C (zh) | 液晶显示器 | |
| US20110267323A1 (en) | Electro-optical apparatus and electronics device | |
| KR20040025599A (ko) | 메모리회로, 표시회로 및 표시장치 | |
| JP3873139B2 (ja) | 表示装置 | |
| JP2659553B2 (ja) | 薄膜トランジスタ・マトリックス・アドレス式液晶ディスプレイにおけるクロストークを除去する方法とシステム | |
| JP2003005695A (ja) | 表示装置および多階調表示方法 | |
| KR20150057855A (ko) | 데이터 구동 집적 회로 및 이를 포함하는 액정 표시 장치 | |
| US20020122349A1 (en) | Semiconductor integrated circuit for successively scanning lines of electrodes of an image display apparatus | |
| JP4367211B2 (ja) | 電気光学装置、電気光学装置の駆動方法および電子機器 | |
| JP2598474Y2 (ja) | アクティブマトリックス型液晶表示装置の階調駆動回路 | |
| JP2006184653A (ja) | 電気光学装置、これを駆動する回路および方法、ならびに電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050301 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050428 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060905 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |