JP3872377B2 - 画像表示素子および画像表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は画像表示装置、特に液晶表示装置の高精細化に寄与する技術に関するものである。
【0002】
【従来の技術】
液晶表示装置として、スイッチング素子としてのTFT(Thin Film Transistor、薄膜トランジスタ)を用いたアクティブ・マトリックス方式の液晶表示装置が知られている。このアクティブ・マトリックス方式の液晶表示装置は、走査信号線と表示信号線とをマトリックス状に配設し、その交点に薄膜トランジスタが配設されたTFTアレイ基板と、その基板と所定の間隙を隔てて配置されるカラーフィルタ基板との間に液晶材料を封入し、この液晶材料に与える電圧を薄膜トランジスタにより制御して、液晶の電気光学的効果を利用して表示を可能としている。
【0003】
アクティブ・マトリックス方式の液晶表示装置の高精細化に伴う画素数の増大につれて以下のような問題が提起されている。すなわち、画素数の増大に伴う表示信号線および走査信号線の数量が非常に多くなり、駆動ICの数も膨大となり、コストの上昇を招いている。また、駆動ICとTFTアレイ基板における接続のための電極ピッチが狭くなり、接続が困難になるとともに接続作業の歩留まりを低下させる。
この問題を同時に解決するために、列方向に隣接する2つ以上の画素に1本の表示信号線から時分割で電位を与えることで、必要な駆動ICの数を減らし、接続端子のピッチを大きくする提案がこれまで数多くなされている。例えば、特開平6−138851号公報、特開平6−148680号公報、特開平11−2837号公報、特開平5−265045号公報、特開平5−188395号公報、特開平5−303114号公報である。なお、以上の構成を有する表示素子を、多重画素表示素子と呼ぶことにする。
【0004】
【発明が解決しようとする課題】
液晶表示装置においても、コスト低減の観点から製造工程の短縮が図られている。前述のTFTアレイ基板は、写真触刻工程(Photo Engraving Process、以下PEP)を用いて作成されているが、このPEPの工程数を低減することが進められている。例えば、従来7つのマスク工程(これを7PEPと呼ぶ)でTFTアレイ基板を得ていたのに対して、5PEPと工程数を低減した省PEPプロセスが採用されている。
省PEPプロセスにより前述した多重画素表示素子のTFTアレイ基板を作成すると、詳しくは後述するが、走査信号線またはゲート電極と電気的に接続された部分が液晶層または配向層に露出することがある。なお、以下この露出のことを、ゲートの露出と言うことにする。この露出は、画像特性に悪影響を及ぼしてしまう。この部分を保護膜で被うことも考えられるが、そのためには保護膜を形成するための工程数を増やす必要がある。しかしこれでは、省PEPプロセスを採用する意味が失われてしまう。
そこで本発明は、多重画素表示素子において、省PEPプロセスを用いた場合であっても、走査信号線またはゲート電極と電気的に接続された部分の液晶層または配向層への露出を防止する技術を提供する。また本発明は、この技術を用いた液晶表示素子、液晶表示装置の提供を課題とする。
【0005】
【課題を解決するための手段】
本発明による課題を解決するための手段を述べる前に、従来の多重画素表示素子において生ずるゲートの露出について詳述する。
図17は、多重画素表示素子22の一例を示す等価回路図である。
図17において、表示信号線Dmを挟んで隣接する画素電極A100およびB100について、第1のTFT M1、第2のTFT M2および第3のTFT M3と3つのTFTが以下のように配置されている。
まず、第1のTFT M1は、そのソース電極が表示信号線Dmに、またそのドレイン電極が画素電極A100に接続している。また、第1のTFT M1のゲート電極は第2のTFT M2のソース電極に接続している。ここで、TFTは3端子のスイッチング素子であり、液晶表示装置において、表示信号線Dmに接続される側をソース電極と、また画素電極に接続される側をドレイン電極と呼ぶ例があるが、逆の例もある。つまり、ゲート電極を除く2つの電極のいずれをソース電極と、またドレイン電極と呼ぶかは一義的に定まっていない。そこで以下では、ゲート電極を除く2つの電極をともにソース/ドレイン電極と呼ぶことにする。
【0006】
次に、第2のTFT M2は、一方のソース/ドレイン電極が第1のTFT M1のゲート電極に、また他方のソース/ドレイン電極が走査信号線Gn+2に接続されている。
したがって、第1のTFT M1のゲート電極は第2のTFT M2を介して走査信号線Gn+2に接続されることになる。また、第2のTFT M2のゲート電極は走査信号線Gn+1に接続される。したがって、隣接する2本の走査信号線Gn+1とGn+2が同時に選択電位(以下、単に選択という)になっている期間にのみ、第1のTFT M1がONになり表示信号線Dmの電位が画素電極A100に供給される。
第3のTFT M3は、一方のソース/ドレイン電極が表示信号線Dmに、また他方のソース/ドレイン電極が画素電極B100に接続されている。また、第3のTFT M3のゲート電極は走査信号線Gn+1に接続されている。したがって、走査信号線Gn+1が選択になっているときに、第3のTFT M3がONになり表示信号線Dmの電位が画素電極B100に供給される。
【0007】
図18は図17に示した多重画素表示素子22の画素電極C100およびD100近傍の回路構造を模式的に示す平面図である。前述のように、多重画素表示素子22はPEPにより製造されるが、図18は、同一のPEP工程で得られる層に同一のグラデーションを施している。このグラデーションは、工程の順位をも示しており、薄いグラデーションほど先行する工程であることを示している。例えば、走査信号線Gn+1,Gn+2は、表示信号線Dmより先に形成されたことを意味している。
図18において、第1のTFT M1は、画素電極A100に接続されたソース/ドレイン電極51と、表示信号線Dmに接続されたソース/ドレイン電極61と、ゲート電極71とから構成されている。第2のTFT M2は、接続端子81を介して第1のTFT M1のゲート電極71と接続されているソース/ドレイン電極52と、走査信号線Gn+2と接続されるソース/ドレイン電極62と、走査信号線Gn+1の一部であるゲート電極72とから構成される。
走査信号線Gn+2には接続端子82を介して分岐配線83が接続され、その分岐配線83の一部がソース/ドレイン電極62を構成している。
【0008】
図19は、図18のZ−Z部分の断面図である。なお、図19の縮尺は図18と相違していることを断っておく。
図19に示すように、ガラス基板95上に走査信号線Gn+1、Gn+2およびゲート電極71が形成されている。また、ガラス基板95上には、走査信号線Gn+1(ゲート電極72)、Gn+2およびゲート電極71を被うゲート絶縁膜94が形成されており、ゲート絶縁膜94上の第1のTFT M1および第2のTFT M2の該当箇所には半導体層931および932が形成されている。半導体層931上には、ソース/ドレイン電極51および61が形成され、チャネル保護膜96とともに第1のTFT M1を構成している。また、半導体層932上には、ソース/ドレイン電極52および62が形成され、チャネル保護膜96とともに第2のTFT M2を構成している。さらにこれら膜上には保護膜91が積層されている。
【0009】
ゲート電極71上には、ゲート絶縁膜94および保護膜91を貫通するコンタクト・ホール97が形成され、一方ソース/ドレイン電極52上には保護膜91を貫通するコンタクト・ホール98が形成されている。このコンタクト・ホール97および98に接続端子81が入り込むことにより、ソース/ドレイン電極52とゲート電極71とが電気的に接続される。また、走査信号線Gn+2上にはゲート絶縁膜94および保護膜91を貫通するコンタクト・ホール100が形成され、一方ソース/ドレイン電極62上には保護膜91を貫通するコンタクト・ホール99が形成されている。このコンタクト・ホール99および100に接続端子82が入り込むことにより、ソース/ドレイン電極62と走査信号線Gn+2とが電気的に接続される。
【0010】
ここで、接続端子81および82上には保護膜91が形成されていない。したがって、ゲート電極71および走査信号線Gn+2は、各々、接続端子81および82を介して外部に露出していることになる。図19には示していないが、通常、保護膜91上には配向膜が形成されており、さらに配向膜上には液晶層が存在している。したがって、ゲート電極71および走査信号線Gn+2は、配向膜に電気的に接触している。このような構造で、ゲート電極71および走査信号線Gn+2に対して電位(ゲート電位)が供給されると、配向膜に接続端子81および82が接触している領域では、配向膜に対して際限なく電荷を供給してしまう。そのため、この領域には液晶層中に存在する不純物イオンが集中することにより、電圧降下や、電荷保持不良が発生して、画質劣化を招くおそれがある。
【0011】
図17〜図19に示した従来の多重画素表示素子(以下、単に表示素子)22は、省PEPプロセス、具体的には5PEPで製造されたものである。図20は、5PEPにより表示素子22を製造する工程を示す図である。
はじめに、ガラス基板上95に走査信号線Gn+1(ゲート電極72)、Gn+2を形成するための金属膜を成膜する。金属膜を成膜後、PEPにより、図20(a)に示すようにゲート電極71、走査信号線Gn+1(ゲート電極72)、Gn+2をパターニングする。
次に、ゲート電極71、走査信号線Gn+1(ゲート電極72)およびGn+2が形成されたガラス基板95上に、ゲート絶縁膜94、半導体層93を成膜する。さらに、半導体層93上に、チャネル保護膜96を形成するための膜を成膜する。その後、PEPにより、図20(b)に示すように半導体層93上にチャネル保護膜96をパターニングする。
【0012】
その後、ソース/ドレイン電極51,61,52,62および分岐配線83を形成するための金属膜を成膜する。この金属膜を成膜後、図20(c)に示すように、PEPによりソース/ドレイン電極51,61,52,62,分岐配線83および半導体層931,932をパターニングする。
次いで、保護膜91を形成するための膜を成膜し、さらに図20(d)に示すように、PEPによって保護膜91をパターニングする。このパターニングの時に、コンタクト・ホール97,98,99,100が形成される。
保護膜91を形成後、画素電極を形成するための例えば酸化インジウム・スズ膜(Indium Tin Oxide,ITO)をスパッタリングで成膜する。このITO膜により接続端子81,82も形成される。ITO成膜後に、図20(e)に示すよう、PEPにより接続端子81,82をパターニングする。
【0013】
表示素子22において、ゲート電位の露出が生ずる箇所は、第1のTFT M1と第2のTFT M2の接続部分、および分岐配線83と走査信号線Gn+2との接続部分の2箇所である。もちろんこの2箇所というのは、1つの画素電極に関してのものであるから、表示素子22全体について見れば、画素電極ごとに同様のゲート電位の露出が存在することになる。
ゲート電位の露出についてさらに言及すると、第1のTFT M1のゲート電極71および第2のTFT M2のソース/ドレイン電極52が接続端子81を介して接続されている。また、分岐配線83および走査信号線Gn+2が接続端子82を介して接続されている。
接続端子81または82による接続が必要なのは、ゲート電極71とソース/ドレイン電極52、あるいは分岐配線83と走査信号線Gn+2とが異なるPEP工程で形成され、その後、コンタクトホールが形成されるためである。例えば、接続端子81を保護膜91よりも先行して形成すれば、ゲート電位の露出を防止することができるが、図20で説明した5PEPの場合、保護膜91より以前に接続端子81を形成する工程を挿入する余地がない。
【0014】
ここで、表示素子22を基にゲート電位の露出を回避するための方策を検討してみる。
まず、第1のTFT M1と第2のTFT M2の接続部分については、第1のTFT M1のソース/ドレイン電極61を第2のTFT M2のソース/ドレイン電極52および62を介して表示信号線Dmに接続、つまり第1のTFT M1と第2のTFT M2とを直列に接続すると同時に、第1のTFT M1のゲート電極71を走査信号線Gn+2に直接に接続すればよい。ソース/ドレイン電極61,52は同一のPEP工程で成形することができるから接続端子81は不要となり、しかもこれらソース/ドレイン電極61,52は5PEPによっても保護膜91の下層に位置するから、当該接続部分についてゲート電位が露出することはない。
【0015】
次に、分岐配線83と走査信号線Gn+2との接続部分については、まず、分岐配線83を走査信号線Gn+2と同一の層で形成する必要がある。しかし、そのとき分岐配線83は走査信号線Gn+1とも同一の層になるため、これを第1のTFT M1のゲート電極71に接続するためには走査信号線Gn+1と交差する構造をとる必要があり、再びゲート電位の露出が生じてしまう。このため、第1のTFT M1と第2のTFT M2との接続部分のような措置を講ずることはできない。ところが、当該接続部分が存在していたとしても、そこが表示領域外であれば、画質低下の問題が生ずることはない。前述のように、当該接続部分は、表示素子22において各画素電極に存在するが、これを表示素子22のx方向の最端部に集約すればよい。そして、この集約した接続部分を表示領域外に位置させればよい。
図17に示すように、表示素子22は、走査信号線Gn+2から、複数の分岐配線B1,B2…が引出されているが、この引出しを1本あるいは2本に留めれば、当該接続部分を最端部(図17では左端部あるいは右端部になる)に集約させることができる。例えば、図17において、走査信号線Gn+2から引出された1本の分岐配線B1が、画素電極A100の第2のTFT M2、画素電極A110の第2のTFT M2…に接続される構造とすればよい。
【0016】
さらに、分岐配線83と走査信号線Gn+2との接続部分については、以下の解決手段もなし得る。
図17に示すように、表示素子22は、走査信号線Gn+1と走査信号線Gn+2からの分岐配線B1とが交差している。この交差が、あるために、ゲート電位の露出が生じる。そこで、この交差が生じない配線の構造を採用すれば、分岐配線83と走査信号線Gn+2との接続部分についてもゲート電位の露出を防止することができる。この構造は、後述するように、第1のTFT M1と第2のTFT M2とを直列に接続すること、さらに所定の走査信号線からの分岐配線を1本あるいは2本にすること、を前提に実現することができる。
【0017】
本発明は以上の知見に基づくものであって、行方向および列方向に画素電極をマトリックス状に配列した表示素子であって、表示信号を伝達する複数の表示信号線と、共通する前記表示信号線を伝達される前記表示信号が時分割で供給される第1の画素電極および第2の画素電極と、前記共通する表示信号線と前記第1の画素電極との間に直列に接続されて設けられる第1のスイッチング素子および第2のスイッチング素子と、前記共通する表示信号線と前記第2の画素電極との間に設けられる第3のスイッチング素子と、前記第1のスイッチング素子および前記第3のスイッチング素子に走査信号を伝達する第1の走査信号線と、前記第2のスイッチング素子に走査信号を伝達するとともに、前記第1の走査信号線と並設される第2の走査信号線とを含む表示素子要素が列方向に複数段配設され、前記第2の走査信号線は、後段の前記表示素子要素における前記第1の走査信号線から分岐されたものであり、さらに、前記第2のスイッチング素子を保護する保護膜層を有し、前記第1の走査信号線及び前記第2の走査信号線が、画像表示領域内で前記保護膜層の下に形成されることを特徴とする画像表示素子である。
【0018】
本発明の画像表示素子において、前記第2の走査信号線は、後段に位置する前記表示素子要素における前記第1の走査信号線から分岐されたものとし、かつ前記表示素子要素における前段に位置する前記第1の走査信号線と前記第1の画素電極および前記第2の画素電極との間に蓄積容量を形成する。また本発明において、前記第1のスイッチング素子および前記第2のスイッチング素子は、前記第1の画素電極と前記表示信号線との間で直列に接続する。この場合、前記画像表示素子は、前記第2のスイッチング素子を保護する保護膜層を有し、前記第2のスイッチング素子に接続される前記第2の走査信号線の一部が前記画像表示領域外で前記保護膜層上に形成される。
【0019】
また本発明において、前記第2の走査信号線は、前記第1の画素電極および前記第2の画素電極と前記第1の走査信号線との間に配設されるとともに、前記第1の走査信号線と画像表示領域外で交差させる。この場合、前記画像表示素子は、前記第2のスイッチング素子を保護する保護膜層を有し、前記第2のスイッチング素子に接続される前記第2の走査信号線の一部が前記画像表示領域外で前記保護膜層上に形成される。
【0020】
本発明のより具体的な構成を備えた画像表示装置は、行方向および列方向に画素電極をマトリックス状に配列した画像表示領域と、この画像表示領域の周囲に位置する画像非表示領域とを備えた画像表示装置であって、表示信号を供給する表示信号供給回路と、走査信号を供給する走査信号供給回路と、表示信号供給回路から供給される前記表示信号を前記画素電極に向けて伝達する互いに平行な複数の表示信号線と、走査信号供給回路から供給される走査信号を画素電極に向けて伝達する互いに平行な複数の走査信号線と、n(nは正の整数)番目の走査信号線とn+1番目の走査信号線との間に配設され、かつ所定の表示信号線から表示信号の伝達を受ける第1の画素電極および第2の画素電極と、所定の表示信号線と第1の画素電極との間に直列に接続される第1のスイッチング素子および第2のスイッチング素子と、所定の表示信号線と第2の画素電極との間に接続される第3のスイッチング素子と、を備え、第1のスイッチング素子および第3のスイッチング素子は、n+1番目の走査信号線に伝達される走査信号によりオン・オフが制御され、第2のスイッチング素子は、n+1番目の走査信号線よりも後段に位置するn+2番目の走査信号線から分岐された分岐走査信号線に伝達される前記走査信号によりオン・オフが制御され、前記n+2番目の走査信号線から前記画像非表示領域で分岐された前記分岐走査信号線は、前記画像非表示領域において前記行方向に延びる第1部分と、前記第1部分に接続されて前記列方向に延びる第2部分とを含み、前記画像非表示領域で前記n+1番目の走査信号線と交差していることを特徴としている。
【0021】
本発明の画像表示装置において、前記n+2番目の走査信号線から前記画像非表示領域で分岐された前記分岐走査信号線は、前記画像非表示領域において前記行方向に延びる第1部分と、前記第1部分に接続されて前記列方向に延びる第2部分とを含み、前記画像非表示領域で前記n+1番目の走査信号線と交差する構成とすることができる。
【0022】
さらに本発明のより具体的な構成を備えた画像表示装置として、行方向および列方向に画素電極をマトリックス状に配列した画像表示領域と、この画像表示領域の周囲に位置する画像非表示領域とを備えた画像表示装置であって、表示信号を供給する表示信号供給回路と、走査信号を供給する走査信号供給回路と、前記表示信号供給回路から供給される前記表示信号を前記画素電極に向けて伝達する互いに平行な複数の表示信号線と、前記走査信号供給回路から供給される前記走査信号を前記画素電極に向けて伝達する互いに平行な複数の走査信号線と、n(nは正の整数)番目の走査信号線とn+1番目の走査信号線との間に配設され、かつ所定の前記表示信号線から前記表示信号の伝達を受ける第1の画素電極および第2の画素電極と、前記所定の表示信号線と前記第1の画素電極との間に直列に接続される第1のスイッチング素子および第2のスイッチング素子と、前記所定の表示信号線と前記第2の画素電極との間に接続される第3のスイッチング素子と、を備え、前記第1のスイッチング素子および第3のスイッチング素子は、前記n番目の走査信号線に伝達される前記走査信号によりオン・オフが制御され、前記第2のスイッチング素子は、前記n+1番目の走査信号線から前記n番目の走査信号線と交差部分が存在しないように分岐された分岐走査信号線に伝達される前記走査信号によりオン・オフが制御されることを特徴とする画像表示装置を提供する。
【0023】
【発明の実施の形態】
(第1の実施の形態)
以下、本発明の画像表示装置を液晶表示装置に関する実施の形態に基づき説明する。
図1は本実施の形態に係る液晶表示装置1の主要構成を示すブロック図である。
本実施の形態に係る液晶表示装置1は、1つの共通する表示信号線を挟んで隣接する2つの画素が当該表示信号線を共有することにより、表示信号線の本数を半減できるところに特徴を有している。また、本実施の形態による液晶表示装置1は、その表示領域内において、ゲート電位が露出しない構造となっているところにも特徴を有している。なお、液晶表示装置1としては、表示素子2を構成するTFTアレイ基板、TFTアレイ基板と対向するカラーフィルタ基板、バックライト・ユニット等の要素を備える必要があるが、本発明の特徴部分ではないことからその記載は省略する。
【0024】
図1に示すように、液晶表示装置1は、表示信号線30を介して表示素子2内に配置される画素電極に表示信号を供給、つまり電位を書き込むための駆動回路であるXドライバ3と、走査信号線40を介してTFT(薄膜トランジスタ)のON・OFFを制御する走査信号を供給するための駆動回路であるYドライバ4を備えている。表示素子2には、画素がM×N(M,Nは任意の正の整数)の数だけマトリックス状に配列してある。
Xドライバ3およびYドライバ4は、図示しないタイミング・コントローラに接続されている。このタイミング・コントローラは、例えばパーソナル・コンピュータ等のシステム側から、表示信号であるデジタル・ビデオ・データ、同期信号、クロック信号等を受けて、Xドライバ3およびYドライバ4の駆動を制御する。
【0025】
次に、図2に基づいて、表示素子2における回路構成を説明する。なお、図2は表示素子2の一部についてのみ記載しており、実際の表示素子2には図2に示す構造の回路が連続的に形成されている。また、画素電極A11,C11,A12…の左側に記してある点線は表示素子2における画像表示領域と画像非表示領域の境界を示しており、この点線より右側が画像表示領域である。
図2において、表示信号線Dmを挟んで隣接する画素電極A11およびB11について、第1のTFT M1、第2のTFT M2および第3のTFT M3と3つのTFTが以下のように配置されている。
まず、第1のTFT M1は、そのソース/ドレイン電極が表示信号線Dmに、また他方のソース/ドレイン電極が第2のTFT M2のソース/ドレイン電極に接続されている。また、第1のTFT M1のゲート電極は走査信号線Gn+1(第1の走査信号線)の一部が構成している。
【0026】
次に、第2のTFT M2は、一方のソース/ドレイン電極が第1のTFT M1のソース/ドレイン電極に、他方のソース/ドレイン電極が画素電極A11に接続されている。また、第2のTFT M2のゲート電極は、走査信号線Gn+2(第3の走査信号線)から分岐された走査信号線Gn+2’(第2の走査信号線)の一部が構成している。
第1のTFT M1と第2のTFT M2とが以上のような接続関係を有しているから、隣接する2本の走査信号線Gn+1とGn+2が同時に選択電位になっている期間にのみ、第1のTFT M1および第2のTFT M2がONになり表示信号線Dmの電位が画素電極A11に供給される。
第3のTFT M3は、一方のソース/ドレイン電極が表示信号線Dmに、他方のソース/ドレイン電極が画素電極B11に接続されている。また、第3のTFT M3のゲート電極は走査信号線Gn+1の一部が構成している。したがって、走査信号線Gn+1が選択電位になっている期間に、第3のTFT M3がONになり表示信号線Dmの電位が画素電極B11に供給される。
【0027】
以上の回路構成を有している表示素子2において、画素電極A11および画素電極B11は、共通する単一の表示信号線Dmから表示信号が供給される。つまり、表示信号線Dmは、画素電極A11および画素電極B11に対して共通の表示信号線Dmということができる。したがって、画素がM×Nのマトリックス状に配列されているのに対して、表示信号線DmはM/2本となる。画素電極A11には第1のTFT M1および第2のTFT M2が接続されており、第1のTFT M1は表示信号線Dmに接続されるとともに、第2のTFT M2に接続される。第1のTFT M1のゲート電極は走査信号線Gn+1に接続されている。また第2のTFT M2のゲート電極は走査信号線Gn+1の後段の走査信号線Gn+2から分岐された走査信号線Gn+2’に接続されている。
【0028】
ここで、走査信号線Gn+2とGn+2’は、画像表示領域内において、互いに平行に配設されている。走査信号線Gn+2とGn+2’とは、Yドライバ4からは単一の配線として引き出されているが、画像非表示領域内において分岐されている。したがって、走査信号線Gn+2とGn+2’とは、元々は単一の配線であるが、異なる行に対する画素電極を対象として走査信号を伝達する。同様のことが、走査信号線Gn+1とGn+1’、Gn+3とGn+3’にも当てはまる。つまり、表示素子2の複数の走査信号線は、一対の走査信号線Gn+1とGn+1’等の集合により構成されている。また、Gn+1とGn+2’とは、画素電極A11よりもその走査方向の後段側に配設されている。そして、走査信号線Gn+2‘は走査信号線Gn+1よりも画素電極A11側に配設され、また、画素電極A11の前段側の走査信号線Gnと画素電極A11との間には蓄積容量Csを形成している。
【0029】
図3は本実施の形態による表示素子2の回路構造を模式的に示す部分平面図である。
図3に示すように、画素電極A11(10)に関して、走査信号線Gn+1上に第1のTFT M1が、また走査信号線Gn+2’上に第2のTFT M2が配置されている。また、画素電極B11(10)に関して、走査信号線Gn+1上に第3のTFT M3が配置されている。つまり、第1のTFT M1および第3のTFT M3は、走査信号線Gn+1の一部をゲート電極とし、第2のTFT M2は走査信号線Gn+2’の一部をゲート電極としている。なお、図3には図4で示す保護膜等の記載は省略している。
図4は図3のX−X部分の断面を示す図である。図4に示すように、ガラス基板15上に走査信号線Gn+1、Gn+2’が形成されている。また、ガラス基板15上には、走査信号線Gn+1、Gn+2’を被うゲート絶縁膜14が形成されており、ゲート絶縁膜14上の所定領域には半導体層13が形成されている。半導体層13上にはチャネル保護膜16を除く部分にソース/ドレイン層12が形成され、さらにソース/ドレイン層12上には保護膜11が形成されている。以上のような積層構造によって、第1のTFT M1および第2のTFT M2が構成されている。第2のTFT M2側の保護膜11にはコンタクト・ホール17が設けられており、このコンタクト・ホール17を介して、画素電極10と第2のTFT M2を構成するソース/ドレイン層12が電気的に接続されている。
【0030】
図5は、表示素子2の図4に対応する部分についての製造工程を説明する図である。
はじめに、ガラス基板上15に走査信号線Gn+1、Gn+2’を形成するための金属膜を例えばスパッタリングにより成膜する。この金属膜を構成する材料として、Ta、Mo−Ta合金、Mo−W合金、Al等を用いることができる。金属膜を成膜後、写真触刻工程(Photo Engraving Process、以下PEP )により、図5(a)に示すように走査信号線Gn+1、Gn+2’をパターニングする。
次に、走査信号線Gn+1、Gn+2'が形成されたガラス基板15上に、ゲート絶縁膜14を形成するための例えばSiO2膜、Si3N4膜、半導体層13を形成するための例えばa−Si(アモルファス・シリコン)膜を成膜する。さらに、a−Si膜上に、チャネル保護膜16を形成するための例えばSiO2膜を成膜する。これら3つの膜を例えばCVD(Chemical Vapor Deposition)で形成した後に、PEPにより、図5(b)に示すようにゲート絶縁膜14、半導体層13上にチャネル保護膜16をパターニングする。
【0031】
その後、ソース/ドレイン層12を形成するための金属膜を例えばスパッタリングによって成膜する。この金属膜を構成する材料として、Al、Ti、Mo等を用いることができる。金属膜を成膜後、図5(c)に示すように、PEPによりソース/ドレイン層12および半導体層13をパターニングする。
次いで、保護膜11を形成するための例えばSi3N4膜をCVDで製膜し、さらに図5(d)に示すように、PEPによって保護膜11をパターニングする。このパターニングの時に、コンタクト・ホール17が形成される。
保護膜11を形成後、画素電極10を形成するための例えば酸化インジウム・スズ膜(Indium Tin Oxide,ITO)をスパッタリングで成膜する。ITO成膜後に、図5(e)に示すよう、PEPにより画素電極10をパターニングする。以上図4および図5で示した通り、本実施の形態による表示素子2は、5PEPプロセスによっても、その表示領域内において、ゲート電位が露出しない。なお、第3のTFT M3の部分についてゲート電位が露出しないことは、説明を要しないであろう。
【0032】
次に、表示素子2の表示領域外の部分の構造について図6および図7に基づいて説明する。
図6は、図2の点線で囲まれた領域の構造を模式的に示す平面図である。図6に示すように、同一の走査信号を供給する2つの走査信号線Gn+2、Gn+2’は、画素電極C11,D11,C21,D21…を挟んで配置されることになる。2つの走査信号線Gn+2およびGn+2’は、接続配線18および接続端子19を介して電気的に接続されている。この接続配線18は、図4および図5で示したソース/ドレイン層12と同工程で形成される。また、接続端子19は、画素電極10と同工程で形成されるから、ITOで構成される。このことは、図6のY−Y断面を示す図7を参照することにより理解が容易となる。
【0033】
図7に示すように、走査信号線Gn+1、Gn+2およびGn+2’が形成されたガラス基板15(図示せず)上には、ゲート絶縁膜14が形成されている。そして、ゲート絶縁膜14が形成された所定の領域(図中、中央部分)には、半導体層13が、さらに接続配線18として機能するソース/ドレイン層12が形成されている。ソース/ドレイン層12上およびゲート絶縁膜14上には保護膜11が形成されている。ソース/ドレイン層12上の保護膜11にはコンタクト・ホール17が形成されている。また、走査信号線Gn+2上のゲート絶縁膜14および保護膜11にもコンタクト・ホール17が形成されている。このコンタクト・ホール17に入り込んだ接続端子19を介してゲート絶縁膜14とソース/ドレイン層12とが電気的に接続されている。ITOで構成されているこの接続端子19上には、保護膜11が形成されていない。したがって、走査信号線Gn+2およびGn+2’は接続端子19を介して外部に露出していることになる。
【0034】
以上説明したように、第1の実施の形態による表示素子2は、表示領域外において走査信号線Gn+2およびGn+2’が外部に露出するものの、表示領域内でゲート電位が露出しない構造となっている。したがって、液晶中に存在する不純物イオンが集中することによる画像品質の劣化を防止することができる。
【0035】
次に、図8〜図11の等価回路図を参照しつつ、走査信号線Gn+1〜Gn+3の選択、非選択による画素電極A11〜画素電極D11の動作について説明する。
図8に示すように走査信号線Gn+1と走査信号線Gn+2の両方が選択されてから走査信号線Gn+2が非選択電位(以下、単に非選択という)になるまでの期間には、第1のTFT M1〜第3のTFT M3がONされる。図8に示すように画素電極A11、画素電極B11および画素電極D11に、表示信号線Dmから画素電極A11に与えるべき電位Va1が書き込まれる。ここで画素電極A11の電位Va1が決まる。なお、図8において走査信号線Gn+1、Gn+2およびGn+2’が選択されていることを、当該線図を太線で示している。また、電位が書き込まれている画素電極にはハッチングを施している。
【0036】
走査信号線Gn+2が非選択になった後に、表示信号線Dmから供給される電位は画素電極B11に与えるべき電位Vb1に変わる。
走査信号線Gn+2が非選択になった後の期間も引き続き走査信号線Gn+1を選択にしておくことで、図9に示すように画素電極B11には電位Vb1が書き込まれ、画素電極B11の電位が決まる。このように、表示信号線Dmの電位が時分割で画素電極A11および画素電極B11に供給される。
【0037】
次に走査信号線Gn+1が非選択になった後に、表示信号線Dmの電位は画素電極C11に与えるべき電位Vc1に変わる。
走査信号線Gn+1が非選択になった後の期間に、走査信号線Gn+2が再び選択になるとともに走査信号線Gn+3が選択になると、図10に示すように画素電極C11、画素電極D11および画素電極B21に電位Vc1が書き込まれる。ここで画素電極C11の電位Vc1が決まる。
走査信号線Gn+3が非選択になった後に、表示信号線Dmから供給される電位は画素電極D11に与えるべき電位Vd1に変わる。
走査信号線Gn+3が非選択になった後の期間も引き続き走査信号線Gn+2を選択にしておくことで、図11に示すように画素電極D11には電位Vd1が書き込まれ、画素電極D11の電位が決まる。
【0038】
以上の説明では、走査信号線Gn+1〜Gn+3による画素電極A11、B11、C11およびD11の動作を対象としたが、他の画素電極についても同様であることは当業者であれば容易に理解されよう。
表示素子2は、画素電極A11,B11,A12,B12…の間、つまりX方向には画素電極間に表示信号線Dm,Dm+1…のみしか配設されていない。一方で、Y方向には分岐された分の走査信号線およびTFTが配設されている。通常、画素電極A11…は、縦長の形状を有している。したがって、表示素子2のようにX方向に表示信号線Dm,Dm+1…のみしか配設しない構造とすれば、画素電極A11…の長辺方向を開口率の向上のために有効に使用することができる。
【0039】
(第2の実施の形態)
以下、本発明による第2の実施の形態について説明する。この第2の実施の形態は、表示領域内および表示領域外ともにゲート電位の露出がない表示素子構造を有している点で、第1の実施の形態をさらに進歩させている。なお、第2の実施の形態による液晶表示装置1の基本構成は第1の実施の形態と同様であるので、表示素子21についてその相違を中心にして説明する。
【0040】
図12は、第2の実施の形態による表示素子21の等価回路図である。
図12において、表示信号線Dmを挟んで隣接する画素電極A11およびB11について、第1のTFT M11、第2のTFT M12および第3のTFT M13の3つのTFTが以下のように配置されている。
まず、第1のTFT M11は、一方のソース/ドレイン電極が表示信号線Dmに、他方のソース/ドレイン電極が第2のTFT M12のソース/ドレイン電極に接続されている。また、第1のTFT M11のゲート電極は走査信号線Gnの一部が構成している。
次に、第2のTFT M12は、一方のソース/ドレイン電極が第1のTFT M11のソース/ドレイン電極に、他方のソース/ドレイン電極が画素電極A11に接続されている。また、第2のTFT M12のゲート電極は、走査信号線Gn+1’の一部が構成している。走査信号線Gn+1’は、走査信号線Gn+1から分岐されたものである。
第1のTFT M11と第2のTFT M12とが以上のような接続関係を有しているから、隣接する2本の走査信号線GnとGn+1’が同時に選択電位になっている期間にのみ、第1のTFT M11および第2のTFT M12がONになり表示信号線Dmの電位が画素電極A11に供給される。
第3のTFT M13は、一方のソース/ドレイン電極が表示信号線Dmに、他方のソース/ドレイン電極が画素電極B11に接続されている。また、第3のTFT M13のゲート電極は走査信号線Gnの一部が構成している。したがって、走査信号線Gnが選択電位になっている期間に、第3のTFT M13がONになり表示信号線Dmの電位が画素電極B11に供給される。
【0041】
ここで、第2の実施の形態における第1のTFT M11、第2のTFT M12および第3のTFT M13の画素電極A11、B11に対する接続構造と、第1の実施の形態における第1のTFT M1、第2のTFT M2および第3のTFT M3の画素電極A11、B11に対する接続構造に、基本的な差異がないことは、図12および図2とを対比すれば容易に理解できる。したがって、第2の実施の形態における表示素子21が、表示領域内でゲート電位が露出しないことも容易に類推できる。
【0042】
ところが、第2の実施の形態と第1の実施の形態とでは以下のような差異がある。
第1の実施の形態においては、画素電極A11を基準として、走査方向の後段側に位置する2つの走査信号線Gn+1およびGn+2’上に各々第1のTFTM1および第2のTFT M2が形成されていた。そして、走査信号線Gn+1よりも後段に位置する走査信号線Gn+2から分岐した走査信号線Gn+2’が画素電極A11に近い方の第2のTFT M2に接続され、かつ走査信号線Gn+1が画素電極A11に遠い方の第1のTFT M1に接続されている。したがって、走査信号線Gn+1と走査信号線Gn+2’とが交差することになる。この交差部分が、既に説明した、表示領域外におけるゲート電位の露出原因となる。
【0043】
これに対して第2の実施の形態においては、画素電極A11を基準として、走査方向の前段側に位置する走査信号線Gnと、走査方向の後段側に位置する走査信号線Gn+1から分岐された走査信号線Gn+1’が、各々第1のTFT M11および第2のTFT M12のゲート電極を構成している。そして、走査信号線Gnよりも後段に位置する走査信号線Gn+1’が画素電極A11に近いほうの第2のTFT M12に接続され、かつ走査信号線Gnが画素電極A11に遠い方の第1のTFT M11に接続されている。したがって、図12に示されるように、走査信号線Gnと分岐配線を含めた走査信号線Gn+1には交差部分が存在しないことになる。そのために、第2の実施の形態による表示素子21には、表示領域内はもちろん、表示領域外においてもゲートの露出が生じないのである。
【0044】
次に、第2の実施の形態による表示素子21の動作を、図13〜図16に基づいて簡単に説明しておく。なお、図13〜図16は、走査信号線Gn、Gn+1による画素電極A11、B11、C11およびD11の動作のみを示している。図13に示すように走査信号線Gnと走査信号線Gn+1の両方が選択されてから走査信号線Gn+1が非選択になるまでの期間には、第1のTFT M11〜第3のTFT M13がONされる。したがって、図13に示すように画素電極A11、画素電極B11および画素電極D11に、表示信号線Dmから画素電極A11に与えるべき電位Va2が書き込まれる。ここで画素電極A11の電位Va2が決まる。
【0045】
走査信号線Gn+1が非選択になった後に、表示信号線Dmから供給される電位は画素電極B11に与えるべき電位Vb2に変わる。
走査信号線Gn+1が非選択になった後の期間も引き続き走査信号線Gnを選択にしておくことで、図14に示すように画素電極B11には電位Vb2が書き込まれる、画素電極B11の電位が決まる。このように、表示信号線Dmの電位が時分割で画素電極A11および画素電極B11に供給される。
【0046】
走査信号線Gnが非選択になった後に、表示信号線Dmの電位は画素電極C11に与えるべき電位Vc2に変わる。走査信号線Gnが非選択になった後の期間に、走査信号線Gn+1が再び選択になるとともに走査信号線Gn+2が選択になると、図15に示すように画素電極C11および画素電極D11に電位Vc2が書き込まれる。ここで画素電極C11の電位Vc2が決まる。
走査信号線Gn+2が非選択になった後に、表示信号線Dmから供給される電位は画素電極D11に与えるべき電位Vd2に変わる。
走査信号線Gn+2が非選択になった後の期間も引き続き走査信号線Gn+1を選択にしておくことで、図16に示すように画素電極D11には電位Vd2が書き込まれ、画素電極D11の電位が決まる。
【0047】
以上説明したように第1および第2の実施の形態による表示素子2、21は、その表示領域内あるいはさらに表示領域外でもゲート電位の露出が回避される。したがって、液晶中に存在する不純物イオンが集中することによる画像品質の劣化を防止することができる。また、1つの共通する表示信号線を挟んで隣接する2つの画素が当該表示信号線を共有することにより、表示信号線の本数を半減できる。
【0048】
【発明の効果】
以上説明したように、本発明によれば、隣接する2つ以上の画素に1本の表示信号線から時分割で電位を与えるアクティブ・マトリックス方式の表示装置において、ゲート電位の露出を避けることができる。
【図面の簡単な説明】
【図1】 第1の実施の形態に係る液晶表示装置の構成を示すブロック図である。
【図2】 第1の実施の形態における表示素子の等価回路図である。
【図3】 第1の実施の形態における表示素子の回路構造を示す部分平面図である。
【図4】 第1の実施の形態における表示素子の回路構造を示す部分断面図である。
【図5】 第1の実施の形態における表示素子の製造工程を示す図である。
【図6】 第1の実施の形態における表示素子の表示領域外の回路構造を示す部分断面図である。
【図7】 第1の実施の形態における表示素子の表示領域外の回路構造を示す部分平面図である。
【図8】 第1の実施の形態における表示素子の動作を説明するための図である。
【図9】 第1の実施の形態における表示素子の動作を説明するための図であって、図8の次の状態を示す図である。
【図10】 第1の実施の形態における表示素子の動作を説明するための図であって、図9の次の状態を示す図である。
【図11】 第1の実施の形態における表示素子の動作を説明するための図であって、図10の次の状態を示す図である。
【図12】 第2の実施の形態における表示素子の等価回路図である。
【図13】 第2の実施の形態における表示素子の動作を説明するための図である。
【図14】 第2の実施の形態における表示素子の動作を説明するための図であって、図13の次の状態を示す図である。
【図15】 第2の実施の形態における表示素子の動作を説明するための図であって、図14の次の状態を示す図である。
【図16】 第2の実施の形態における表示素子の動作を説明するための図であって、図15の次の状態を示す図である。
【図17】 従来の表示素子の等価回路図である。
【図18】 従来の表示素子の回路構造を示す部分平面図である。
【図19】 従来の表示素子の回路構造を示す部分断面図である。
【図20】 従来の表示素子の製造工程を示す図である。
【符号の説明】
1…液晶表示装置、2,21…表示素子、3…Xドライバ、4…Yドライバ、10…画素電極、11…保護膜、12…ソース/ドレイン層、13…半導体層、14…ゲート絶縁膜、15…ガラス基板、16…チャネル保護膜、17…コンタクト・ホール、18…接続配線、19…接続端子、A11,B11,C11,D11,A12,B12,C12,D12…画素電極、M1,M11,M2,M12,M3,M13…TFT、Gn,Gn+1,Gn+2,Gn+3,Gn+4,Gn’,Gn+1’,Gn+2’,Gn+3’,Gn+4’…走査信号線、Dm,Dm+1…表示信号線
Claims (1)
- 行方向および列方向に画素電極をマトリックス状に配列した表示素子であって、
表示信号を伝達する複数の表示信号線と、
共通する前記表示信号線を伝達される前記表示信号が時分割で供給される第1の画素電極および第2の画素電極と、
前記共通する表示信号線と前記第1の画素電極との間に直列に接続されて設けられる第1のスイッチング素子および第2のスイッチング素子と、
前記共通する表示信号線と前記第2の画素電極との間に設けられる第3のスイッチング素子と、
前記第1のスイッチング素子および前記第3のスイッチング素子に走査信号を伝達する第1の走査信号線と、
前記第2のスイッチング素子に走査信号を伝達するとともに、前記第1の走査信号線と並設される第2の走査信号線とを含む表示素子要素が列方向に複数段配設され、
前記第2の走査信号線は、後段の前記表示素子要素における前記第1の走査信号線から分岐されたものであり、前記第1の画素電極および前記第2の画素電極と前記第1の走査信号線との間に配設されるとともに、前記第1の走査信号線と画像表示領域外で交差し、かつ、前記表示素子要素における前段に位置する前記第1の走査信号線と前記第1の画素電極および前記第2の画素電極との間に蓄積容量が形成され、
さらに、前記第2のスイッチング素子を保護する保護膜層を有し、前記第1の走査信号線及び前記第2の走査信号線が、画像表示領域内で当該保護膜層の下に形成され、かつ、前記第2のスイッチング素子に接続される前記第2の走査信号線の一部が前記画像表示領域外で当該保護膜層上に形成されることを特徴とする画像表示素子。
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