JP2001343913A - 電気光学装置、その製造方法および電子機器 - Google Patents
電気光学装置、その製造方法および電子機器Info
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- JP2001343913A JP2001343913A JP2001014354A JP2001014354A JP2001343913A JP 2001343913 A JP2001343913 A JP 2001343913A JP 2001014354 A JP2001014354 A JP 2001014354A JP 2001014354 A JP2001014354 A JP 2001014354A JP 2001343913 A JP2001343913 A JP 2001343913A
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Abstract
(57)【要約】
【課題】 実装端子107とそこに至る配線171にお
ける段差を低減する。 【解決手段】 基板10において、実装端子107に至
る配線171が形成されるべき部分に溝12を設ける。
そして、実装端子107と配線171を第2の層間絶縁
膜42で覆うとともに、実装端子107に対応する部分
に開孔部42aを設ける。
ける段差を低減する。 【解決手段】 基板10において、実装端子107に至
る配線171が形成されるべき部分に溝12を設ける。
そして、実装端子107と配線171を第2の層間絶縁
膜42で覆うとともに、実装端子107に対応する部分
に開孔部42aを設ける。
Description
【0001】
【発明の属する技術分野】本発明は、外部回路からの信
号を入力する実装端子の形成領域における段差を低減さ
せた電気光学装置及びその製造方法並びに当該電気光学
装置を表示部に用いた電子機器に関する。
号を入力する実装端子の形成領域における段差を低減さ
せた電気光学装置及びその製造方法並びに当該電気光学
装置を表示部に用いた電子機器に関する。
【0002】
【従来の技術】一般に電気光学装置、例えば、電気光学
物質に液晶を用いて、所定の表示を行う液晶装置は、一
対の基板間に液晶が挟持された構成となっている。この
うち、例えば、画素電極を三端子型のスイッチング素子
により駆動するアクティブマトリクス型の液晶装置は、
次のような構成となっている。すなわち、この種の液晶
装置を構成する一対の基板のうち、一方の基板には、複
数の走査線と複数のデータ線とが互いに交差するように
設けられるとともに、これらの交差部分の各々に対応し
てTFT(Thin Film Transistor:薄膜トランジスタ)
のような三端子型スイッチング素子および画素電極の対
が設けられ、さらに、これらの画素電極が設けられる領
域(表示領域)の周辺には、走査線およびデータ線の各
々を駆動するための周辺回路が設けられる。また、他方
の基板には画素電極に対向する透明な対向電極が設けら
れる。くわえて、両基板の対向面には、液晶分子の長軸
方向が両基板間で例えば約90度連続的に捻れるように
ラビング処理された配向膜がそれぞれ設けられる一方、
その各背面側には配向方向に応じた偏光子がそれぞれ設
けられる。
物質に液晶を用いて、所定の表示を行う液晶装置は、一
対の基板間に液晶が挟持された構成となっている。この
うち、例えば、画素電極を三端子型のスイッチング素子
により駆動するアクティブマトリクス型の液晶装置は、
次のような構成となっている。すなわち、この種の液晶
装置を構成する一対の基板のうち、一方の基板には、複
数の走査線と複数のデータ線とが互いに交差するように
設けられるとともに、これらの交差部分の各々に対応し
てTFT(Thin Film Transistor:薄膜トランジスタ)
のような三端子型スイッチング素子および画素電極の対
が設けられ、さらに、これらの画素電極が設けられる領
域(表示領域)の周辺には、走査線およびデータ線の各
々を駆動するための周辺回路が設けられる。また、他方
の基板には画素電極に対向する透明な対向電極が設けら
れる。くわえて、両基板の対向面には、液晶分子の長軸
方向が両基板間で例えば約90度連続的に捻れるように
ラビング処理された配向膜がそれぞれ設けられる一方、
その各背面側には配向方向に応じた偏光子がそれぞれ設
けられる。
【0003】ここで、画像信号は、通常、画像信号線を
介して供給されるとともに、各データ線に、サンプリン
グスイッチにより適切なタイミングにてサンプリングさ
れる構成となっている。また、走査線とデータ線との交
差部分に設けられたスイッチング素子は、対応する走査
線に印加される走査信号がアクティブレベルとなるとオ
ンして、対応するデータ線にサンプリングされている画
像信号を画素電極に供給するものである。さらに、対向
基板に設けられた対向電極は、一定の電位に維持されて
いる。
介して供給されるとともに、各データ線に、サンプリン
グスイッチにより適切なタイミングにてサンプリングさ
れる構成となっている。また、走査線とデータ線との交
差部分に設けられたスイッチング素子は、対応する走査
線に印加される走査信号がアクティブレベルとなるとオ
ンして、対応するデータ線にサンプリングされている画
像信号を画素電極に供給するものである。さらに、対向
基板に設けられた対向電極は、一定の電位に維持されて
いる。
【0004】このような構成において、各走査線に供給
する走査信号と、サンプリングスイッチを制御するサン
プリング信号とが周辺回路によって適切なタイミングで
供給されると、画素電極と対向電極と両電極間に挟持さ
れた液晶とからなる液晶容量には、画像信号に応じた電
圧実効値が画素毎に印加されることになる。
する走査信号と、サンプリングスイッチを制御するサン
プリング信号とが周辺回路によって適切なタイミングで
供給されると、画素電極と対向電極と両電極間に挟持さ
れた液晶とからなる液晶容量には、画像信号に応じた電
圧実効値が画素毎に印加されることになる。
【0005】この際、画素電極と対向電極との間を通過
する光は、両電極間に印加される電圧差がゼロであれ
ば、液晶分子のねじれに沿って約90度旋光する一方、
電圧差が大きくなるにつれて、液晶分子が電界方向に傾
く結果、その旋光性が消失する。このため、例えば透過
型の電気光学装置において、入射側と背面側とに、ラビ
ング方向に合わせて偏光軸が互いに直交する偏光子をそ
れぞれ配置させた場合、両電極に印加される電圧差がゼ
ロであれば、光が透過する一方、両電極に印加される電
圧差が大きくなるにつれて光が遮断することになる。こ
のため、画素電極に印加する電圧を画素毎に制御するこ
とによって、所定の表示が可能となっている。
する光は、両電極間に印加される電圧差がゼロであれ
ば、液晶分子のねじれに沿って約90度旋光する一方、
電圧差が大きくなるにつれて、液晶分子が電界方向に傾
く結果、その旋光性が消失する。このため、例えば透過
型の電気光学装置において、入射側と背面側とに、ラビ
ング方向に合わせて偏光軸が互いに直交する偏光子をそ
れぞれ配置させた場合、両電極に印加される電圧差がゼ
ロであれば、光が透過する一方、両電極に印加される電
圧差が大きくなるにつれて光が遮断することになる。こ
のため、画素電極に印加する電圧を画素毎に制御するこ
とによって、所定の表示が可能となっている。
【0006】ところで、上述したラビング処理とは、一
般には、ローラに巻回されたバフ布を回転移動させるこ
とで、ポリイミドなどの有機膜表面を一定方向(ラビン
グ方向)に擦る、という処理である。そして、このラビ
ング処理によって、有機膜のポリマー主鎖がラビング方
向に延伸されて、当該延伸方向に沿って液晶分子が配列
する、と言われている。
般には、ローラに巻回されたバフ布を回転移動させるこ
とで、ポリイミドなどの有機膜表面を一定方向(ラビン
グ方向)に擦る、という処理である。そして、このラビ
ング処理によって、有機膜のポリマー主鎖がラビング方
向に延伸されて、当該延伸方向に沿って液晶分子が配列
する、と言われている。
【0007】
【発明が解決しようとする課題】しかしながら、配向膜
が形成される下地面には、特に、画素電極や、スイッチ
ング素子、走査線、データ線、周辺回路が設けられる一
方の基板の下地面には、各種配線や各種素子などの有無
や、コンタクトホールの有無などにより、500nm〜
1000nm程度の段差が生じている。このような段差
が生じている下地面に配向膜を形成しても、やはり配向
膜の表面に段差が生じることになる。さらに、このよう
な配向膜にラビング処理を行うと、バフ布の毛先が段差
により掻き乱れる結果、擦る度合いが基板面全体にわた
って不均一となってしまう。そして、このようにラビン
グ処理が不均一に施された基板に液晶を注入・封止する
と、液晶分子が一定方向に配向しないためと考えられる
表示ムラが発生する。具体的には、ラビング方向に沿っ
たスジ状の表示ムラが発生して、表示品位を低下させ
る、という問題があった。
が形成される下地面には、特に、画素電極や、スイッチ
ング素子、走査線、データ線、周辺回路が設けられる一
方の基板の下地面には、各種配線や各種素子などの有無
や、コンタクトホールの有無などにより、500nm〜
1000nm程度の段差が生じている。このような段差
が生じている下地面に配向膜を形成しても、やはり配向
膜の表面に段差が生じることになる。さらに、このよう
な配向膜にラビング処理を行うと、バフ布の毛先が段差
により掻き乱れる結果、擦る度合いが基板面全体にわた
って不均一となってしまう。そして、このようにラビン
グ処理が不均一に施された基板に液晶を注入・封止する
と、液晶分子が一定方向に配向しないためと考えられる
表示ムラが発生する。具体的には、ラビング方向に沿っ
たスジ状の表示ムラが発生して、表示品位を低下させ
る、という問題があった。
【0008】本発明は、上述した事情に鑑みてなされた
もので、その目的とするところは、基板表面における段
差を低減して、不均一なラビング処理に起因する表示上
の不具合の発生を抑制した電気光学装置、その製造方法
および電子機器を提供することにある。
もので、その目的とするところは、基板表面における段
差を低減して、不均一なラビング処理に起因する表示上
の不具合の発生を抑制した電気光学装置、その製造方法
および電子機器を提供することにある。
【0009】
【課題を解決するための手段】まず、上述した段差のう
ち、表示品位を最も低下させる段差は、外部回路から各
種信号を入力する実装端子とこれらの実装端子から引き
出される配線とで生じる段差である、と本件の発明者は
考えた。
ち、表示品位を最も低下させる段差は、外部回路から各
種信号を入力する実装端子とこれらの実装端子から引き
出される配線とで生じる段差である、と本件の発明者は
考えた。
【0010】この点について詳述すると、画素電極およ
びこれに接続されるスイッチング素子は、走査線および
データ線の各交差部分に対応して設けられるので、これ
らの配列ピッチは、走査線およびデータ線の配列ピッチ
に依存する。また、サンプリングスイッチを含む周辺回
路は、走査線やデータ線に対応して設けられるので、周
辺回路を構成する素子の配列ピッチについても、走査線
およびデータ線の配列ピッチに依存する。したがって、
これらの素子や配線などの段差に起因する表示ムラは、
画素の配列ピッチと同一倍もしくはその整数倍で発生す
るので、表示の上では比較的目立たない、と考えられ
る。
びこれに接続されるスイッチング素子は、走査線および
データ線の各交差部分に対応して設けられるので、これ
らの配列ピッチは、走査線およびデータ線の配列ピッチ
に依存する。また、サンプリングスイッチを含む周辺回
路は、走査線やデータ線に対応して設けられるので、周
辺回路を構成する素子の配列ピッチについても、走査線
およびデータ線の配列ピッチに依存する。したがって、
これらの素子や配線などの段差に起因する表示ムラは、
画素の配列ピッチと同一倍もしくはその整数倍で発生す
るので、表示の上では比較的目立たない、と考えられ
る。
【0011】これに対して、実装端子は、ここから引き
出される配線長を短くする観点や、装置全体の対称性を
確保する観点などから、上述したサンプリングスイッチ
やデータ線を駆動するためのデータ線駆動回路に近接
し、かつ、走査線の延在方向(すなわち、データ線の延
在方向とは交差する方向)に沿って配列され、さらに、
外部との接続を容易とする観点から、走査線やデータ線
の配列ピッチより遙かに広く、すなわち、走査線やデー
タ線の配列ピッチとは無関係に形成される。したがっ
て、実装端子及びこれらに至る配線の段差に起因する表
示ムラについては非常に目立つと考えられる。
出される配線長を短くする観点や、装置全体の対称性を
確保する観点などから、上述したサンプリングスイッチ
やデータ線を駆動するためのデータ線駆動回路に近接
し、かつ、走査線の延在方向(すなわち、データ線の延
在方向とは交差する方向)に沿って配列され、さらに、
外部との接続を容易とする観点から、走査線やデータ線
の配列ピッチより遙かに広く、すなわち、走査線やデー
タ線の配列ピッチとは無関係に形成される。したがっ
て、実装端子及びこれらに至る配線の段差に起因する表
示ムラについては非常に目立つと考えられる。
【0012】(1)そこで、本件の第1の発明に係る電
気光学装置は、複数の層でなる基板と、前記基板の外表
面に形成された絶縁膜と、前記絶縁膜と略同一平面上に
形成され画像信号を入力する実装端子と、前記実装端子
と導通した配線とを具備することを特徴とする。
気光学装置は、複数の層でなる基板と、前記基板の外表
面に形成された絶縁膜と、前記絶縁膜と略同一平面上に
形成され画像信号を入力する実装端子と、前記実装端子
と導通した配線とを具備することを特徴とする。
【0013】この構成によれば、実装端子の表面及びそ
の周辺の表面で段差が生じるのを低減することができる
ので、ラビング処理におけるバフ布の毛先の乱れが抑え
られる。
の周辺の表面で段差が生じるのを低減することができる
ので、ラビング処理におけるバフ布の毛先の乱れが抑え
られる。
【0014】(2)第1の発明において、前記基板を構
成する層の少なくとも一層に、前記実装端子の領域を形
成する溝が設けられていることを特徴とする。
成する層の少なくとも一層に、前記実装端子の領域を形
成する溝が設けられていることを特徴とする。
【0015】この構成によれば、実装端子の表面と溝に
形成される絶縁膜の表面との段差を低減することができ
る。
形成される絶縁膜の表面との段差を低減することができ
る。
【0016】(3)また、第1の発明において、前記実
装端子の領域を形成する溝に、前記実装端子を成す導電
膜が設けられていることを特徴とする。
装端子の領域を形成する溝に、前記実装端子を成す導電
膜が設けられていることを特徴とする。
【0017】この構成によれば、導電膜を形成するため
のパターンがずれても、溝をマージンとして利用できる
ので、実装端子の領域に導電膜を確実に形成することが
できる。
のパターンがずれても、溝をマージンとして利用できる
ので、実装端子の領域に導電膜を確実に形成することが
できる。
【0018】(4)また、第1の発明において、前記基
板を構成する層の少なくとも一層の、前記配線の少なく
とも前記実装端子側の領域下に、前記実装端子の領域を
形成する溝に連なる配線用溝が設けられていることを特
徴とする。
板を構成する層の少なくとも一層の、前記配線の少なく
とも前記実装端子側の領域下に、前記実装端子の領域を
形成する溝に連なる配線用溝が設けられていることを特
徴とする。
【0019】この構成によれば、実装端子に至る配線の
段差を低減することができる。
段差を低減することができる。
【0020】(5)また、第1の発明において、前記基
板の外表面に形成された絶縁層は、前記実装端子の領域
を形成する溝の領域と、前記配線を形成する溝の領域に
形成されることを特徴とする。
板の外表面に形成された絶縁層は、前記実装端子の領域
を形成する溝の領域と、前記配線を形成する溝の領域に
形成されることを特徴とする。
【0021】この構成によれば、実装端子の表面と絶縁
膜の表面との段差と共に、実装端子に至る配線の段差を
低減することができる。
膜の表面との段差と共に、実装端子に至る配線の段差を
低減することができる。
【0022】(6)また、第1の発明において、前記実
装端子は、多層の導電膜で形成されることを特徴とす
る。
装端子は、多層の導電膜で形成されることを特徴とす
る。
【0023】この構成によれば、下層側の導電膜を画素
領域や周辺回路の導電層と共通にすると共に、上層側の
導電膜を実装端子に接続される接続体に合わせた材料で
形成することができる。
領域や周辺回路の導電層と共通にすると共に、上層側の
導電膜を実装端子に接続される接続体に合わせた材料で
形成することができる。
【0024】(7)また、第1の発明において、前記実
装端子の領域を形成する溝の領域下に少なくとも1層の
高さ調整用の膜が形成されていることを特徴とする。
装端子の領域を形成する溝の領域下に少なくとも1層の
高さ調整用の膜が形成されていることを特徴とする。
【0025】この構成によれば、溝の深さと実装端子の
厚みとを調整して、溝の領域上に形成された絶縁膜の表
面を均一にすることができる。
厚みとを調整して、溝の領域上に形成された絶縁膜の表
面を均一にすることができる。
【0026】(8)また、第1の発明において、前記溝
の深さは、前記実装端子の厚さと前記高さ調整用の膜の
厚さとの合計と略同一であることを特徴とする。
の深さは、前記実装端子の厚さと前記高さ調整用の膜の
厚さとの合計と略同一であることを特徴とする。
【0027】この構成によれば、溝に形成される実装端
子の導電膜の表面は、基準面と略同一となるので、実装
端子の周囲の段差をほぼ完全に除去することが可能とな
る。
子の導電膜の表面は、基準面と略同一となるので、実装
端子の周囲の段差をほぼ完全に除去することが可能とな
る。
【0028】(9)また、第1の発明において、前記高
さ調整用の膜は、前記表示領域に形成される配線と前記
周辺回路を成す配線のうち少なくとも一つの配線である
ことを特徴とする。
さ調整用の膜は、前記表示領域に形成される配線と前記
周辺回路を成す配線のうち少なくとも一つの配線である
ことを特徴とする。
【0029】この構成によれば、表示領域に形成される
配線や周辺回路を成す配線を共通して用いるので、プロ
セスには一層有利である。
配線や周辺回路を成す配線を共通して用いるので、プロ
セスには一層有利である。
【0030】(10)前記溝の深さは、前記配線の厚さ
と略同一であることを特徴とする。
と略同一であることを特徴とする。
【0031】この構成によれば、高さ調整用の膜を用い
なくてもよいものである。
なくてもよいものである。
【0032】(11)そこで、本件の第2の発明に係る
電気光学装置は、複数の層でなる基板と、前記基板上に
設けられ画像信号を入力する実装端子と、前記基板を構
成する層の少なくとも一層に、前記実装端子に至る配線
が形成される少なくとも一部分に設けられた溝と、前記
溝に対応する領域に形成された前記配線と、前記配線上
に形成された絶縁膜とを具備することを特徴とする。
電気光学装置は、複数の層でなる基板と、前記基板上に
設けられ画像信号を入力する実装端子と、前記基板を構
成する層の少なくとも一層に、前記実装端子に至る配線
が形成される少なくとも一部分に設けられた溝と、前記
溝に対応する領域に形成された前記配線と、前記配線上
に形成された絶縁膜とを具備することを特徴とする。
【0033】この構成によれば、溝に形成された配線の
表面は、実装端子(パッド)の表面と比較して、溝の深
さ分だけ低くなる。このため、配線上に形成された絶縁
膜と実装端子の表面との段差が低減するので、ラビング
処理におけるバフ布の毛先の乱れが抑えられることとな
る。
表面は、実装端子(パッド)の表面と比較して、溝の深
さ分だけ低くなる。このため、配線上に形成された絶縁
膜と実装端子の表面との段差が低減するので、ラビング
処理におけるバフ布の毛先の乱れが抑えられることとな
る。
【0034】なお、溝については、基板に直接形成して
も良いし、その基板上の積層物を形成しても良い。ま
た、配線としては、アルミニウムなどの低抵抗金属膜が
望ましい。この際、配線自体をパッドとして用いても良
いし、実装時の都合などにより、配線の上にさらに積層
されたITO(Indium Tin Oxide:インジウム錫酸化
物)などの異種の導電膜をパッドとして用いても良い。
も良いし、その基板上の積層物を形成しても良い。ま
た、配線としては、アルミニウムなどの低抵抗金属膜が
望ましい。この際、配線自体をパッドとして用いても良
いし、実装時の都合などにより、配線の上にさらに積層
されたITO(Indium Tin Oxide:インジウム錫酸化
物)などの異種の導電膜をパッドとして用いても良い。
【0035】(12)第2の発明において、前記実装端
子は前記配線を成す導電膜で形成され、前記配線上に形
成された前記絶縁膜は前記実装端子を露出していること
が望ましい。
子は前記配線を成す導電膜で形成され、前記配線上に形
成された前記絶縁膜は前記実装端子を露出していること
が望ましい。
【0036】(13)また、第2の発明において、前記
実装端子の表面と前記絶縁膜の表面とが略同一の高さで
あることが望ましい。この構成によれば、実装端子に至
る配線の段差をほぼ完全に除去することが可能となる。
実装端子の表面と前記絶縁膜の表面とが略同一の高さで
あることが望ましい。この構成によれば、実装端子に至
る配線の段差をほぼ完全に除去することが可能となる。
【0037】(14)また、第2の発明において、前記
溝は前記実装端子を囲む領域に形成され、前記実装端子
を囲む領域上に前記配線が形成されていることを特徴と
する。
溝は前記実装端子を囲む領域に形成され、前記実装端子
を囲む領域上に前記配線が形成されていることを特徴と
する。
【0038】この構成によれば、溝により実装端子の領
域を形成することができる。また、隣り合う実装端子が
短絡することもない。
域を形成することができる。また、隣り合う実装端子が
短絡することもない。
【0039】(15)また、第2の発明において、前記
配線上に形成された前記絶縁膜の表面と、前記配線が形
成された領域に隣接した前記絶縁膜の表面とが略同一の
高さであることが望ましい。
配線上に形成された前記絶縁膜の表面と、前記配線が形
成された領域に隣接した前記絶縁膜の表面とが略同一の
高さであることが望ましい。
【0040】この構成によれば、配線の段差をほぼ完全
に除去することが可能となる。
に除去することが可能となる。
【0041】(16)また、第2の発明において、前記
配線は、表示領域に形成される配線で形成されることを
特徴とする。
配線は、表示領域に形成される配線で形成されることを
特徴とする。
【0042】この構成によれば、配線は、表示領域に形
成される配線で形成できるので、工程数を増やす必要が
ない。
成される配線で形成できるので、工程数を増やす必要が
ない。
【0043】(17)また、第2の発明において、前記
配線は、表示領域の周囲に形成される周辺回路を成す配
線で形成されることを特徴とする。
配線は、表示領域の周囲に形成される周辺回路を成す配
線で形成されることを特徴とする。
【0044】この構成によれば、配線は、周辺回路を成
す配線で形成できるので、工程数を増やす必要がない。
す配線で形成できるので、工程数を増やす必要がない。
【0045】(18)また、第2の発明において、前記
配線は、表示領域に形成される配線及び前記表示領域の
周囲に形成される周辺回路を成す配線で形成されること
を特徴とする。
配線は、表示領域に形成される配線及び前記表示領域の
周囲に形成される周辺回路を成す配線で形成されること
を特徴とする。
【0046】この構成によれば、実装端子に至る配線、
表示領域に形成される配線及び周辺回路を成す配線を共
通して用いるので、プロセスには一層有利である。
表示領域に形成される配線及び周辺回路を成す配線を共
通して用いるので、プロセスには一層有利である。
【0047】(19)また、第2の発明において、前記
配線の領域下に少なくとも1層の高さ調整用の膜が形成
されていることを特徴とする。
配線の領域下に少なくとも1層の高さ調整用の膜が形成
されていることを特徴とする。
【0048】この構成によれば、溝の深さと配線の厚み
とを調整して、配線上に形成された絶縁膜の表面を均一
にすることができる。
とを調整して、配線上に形成された絶縁膜の表面を均一
にすることができる。
【0049】(20)また、第2の発明において、前記
溝の深さは、前記配線の厚さと前記高さ調整用の膜の厚
さとの合計と略同一であることを特徴とする。
溝の深さは、前記配線の厚さと前記高さ調整用の膜の厚
さとの合計と略同一であることを特徴とする。
【0050】この構成によれば、溝に対応して形成され
る配線上の表面は、基準面と略同一となるので、実装端
子に至る配線の段差をほぼ完全に除去することが可能と
なる。
る配線上の表面は、基準面と略同一となるので、実装端
子に至る配線の段差をほぼ完全に除去することが可能と
なる。
【0051】(21)また、第2の発明において、前記
高さ調整用の膜は、前記表示領域に形成される配線と前
記周辺回路を成す配線のうち少なくとも一つの配線であ
ることを特徴とする。
高さ調整用の膜は、前記表示領域に形成される配線と前
記周辺回路を成す配線のうち少なくとも一つの配線であ
ることを特徴とする。
【0052】この構成によれば、表示領域に形成される
配線や周辺回路を成す配線を共通して用いるので、プロ
セスには一層有利である。
配線や周辺回路を成す配線を共通して用いるので、プロ
セスには一層有利である。
【0053】(22)また、第2の発明において、前記
溝の深さは、前記配線の厚さと略同一であることを特徴
とする。
溝の深さは、前記配線の厚さと略同一であることを特徴
とする。
【0054】第1の発明においては、高さ調整用の膜を
用いなくてもよいものである。
用いなくてもよいものである。
【0055】(23)本件の第3の発明に係る電気光学
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設された配線と、前記
基板上の前記表示領域の周辺に形成され、前記配線に電
気的に接続された周辺回路と、前記基板上に形成された
実装端子と、前記周辺回路と前記実装端子とを電気的に
接続した配線と、前記基板を構成する層の少なくとも一
層に、前記周辺回路が形成される部分に設けられた溝
と、前記周辺回路上に形成された絶縁膜とを具備するこ
とを特徴とする。
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設された配線と、前記
基板上の前記表示領域の周辺に形成され、前記配線に電
気的に接続された周辺回路と、前記基板上に形成された
実装端子と、前記周辺回路と前記実装端子とを電気的に
接続した配線と、前記基板を構成する層の少なくとも一
層に、前記周辺回路が形成される部分に設けられた溝
と、前記周辺回路上に形成された絶縁膜とを具備するこ
とを特徴とする。
【0056】この構成によれば、周辺回路上を均一にす
ることができるので、周辺回路上の段差に起因する表示
ムラを低減することができる。
ることができるので、周辺回路上の段差に起因する表示
ムラを低減することができる。
【0057】(24)本件の第4の発明に係る電気光学
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設された配線と、前記
基板上の前記表示領域の周辺に形成され、前記配線に電
気的に接続された周辺回路と、前記基板上に形成された
実装端子と、前記周辺回路と前記実装端子とを電気的に
接続した配線と、前記基板を構成する層の少なくとも一
層に、前記周辺回路が形成される部分に設けられた溝
と、前記実装端子の領域を形成する溝と、前記周辺回路
の溝及び前記実装端子の領域を形成する溝の領域に形成
された外表面を成す絶縁膜とを具備することを特徴とす
る。
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設された配線と、前記
基板上の前記表示領域の周辺に形成され、前記配線に電
気的に接続された周辺回路と、前記基板上に形成された
実装端子と、前記周辺回路と前記実装端子とを電気的に
接続した配線と、前記基板を構成する層の少なくとも一
層に、前記周辺回路が形成される部分に設けられた溝
と、前記実装端子の領域を形成する溝と、前記周辺回路
の溝及び前記実装端子の領域を形成する溝の領域に形成
された外表面を成す絶縁膜とを具備することを特徴とす
る。
【0058】この構成によれば、周辺回路上及び実装端
子の周囲を均一にすることができるので、周辺回路上や
実装端子の周囲の段差に起因する表示ムラを低減するこ
とができる。
子の周囲を均一にすることができるので、周辺回路上や
実装端子の周囲の段差に起因する表示ムラを低減するこ
とができる。
【0059】(25)本件の第5の発明に係る電気光学
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設された配線と、前記
基板上の前記表示領域の周辺に形成され、前記配線に電
気的に接続された周辺回路と、前記基板上に形成された
実装端子と、前記周辺回路と前記実装端子とを電気的に
接続した配線と、前記基板を構成する層の少なくとも一
層に、前記表示領域に配設された配線が形成される部分
に設けられた溝と、前記基板を構成する層の少なくとも
一層に、前記周辺回路が形成される部分に設けられた溝
と、前記実装端子の領域を形成する溝と、前記周辺回路
の溝及び前記実装端子の領域を形成する溝の領域に形成
された外表面を成す絶縁膜とを具備することを特徴とす
る。
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設された配線と、前記
基板上の前記表示領域の周辺に形成され、前記配線に電
気的に接続された周辺回路と、前記基板上に形成された
実装端子と、前記周辺回路と前記実装端子とを電気的に
接続した配線と、前記基板を構成する層の少なくとも一
層に、前記表示領域に配設された配線が形成される部分
に設けられた溝と、前記基板を構成する層の少なくとも
一層に、前記周辺回路が形成される部分に設けられた溝
と、前記実装端子の領域を形成する溝と、前記周辺回路
の溝及び前記実装端子の領域を形成する溝の領域に形成
された外表面を成す絶縁膜とを具備することを特徴とす
る。
【0060】この構成によれば、表示領域上、周辺回路
上及び実装端子の周囲を均一にすることができるので、
表示領域上、周辺回路上や実装端子の周囲の段差に起因
する表示ムラを低減することができる。
上及び実装端子の周囲を均一にすることができるので、
表示領域上、周辺回路上や実装端子の周囲の段差に起因
する表示ムラを低減することができる。
【0061】(26)本件の第6の発明に係る電気光学
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設されたデータ線と、
前記表示領域の一辺に沿って形成されたデータ線駆動回
路と、前記データ線駆動回路を挟んで前記表示領域の一
辺と対向するように形成された実装端子と、前記実装端
子と電気的に接続され前記データ線に画像信号を供給す
る信号線と、前記基板を構成する層の少なくとも一層
に、実装端子の領域を形成する溝と、前記基板の外表面
を成し、前記実装端子を露出させた絶縁膜とを具備する
ことを特徴とする。
装置は、複数の層でなる基板と、前記基板上に形成され
た表示領域と、前記表示領域に配設されたデータ線と、
前記表示領域の一辺に沿って形成されたデータ線駆動回
路と、前記データ線駆動回路を挟んで前記表示領域の一
辺と対向するように形成された実装端子と、前記実装端
子と電気的に接続され前記データ線に画像信号を供給す
る信号線と、前記基板を構成する層の少なくとも一層
に、実装端子の領域を形成する溝と、前記基板の外表面
を成し、前記実装端子を露出させた絶縁膜とを具備する
ことを特徴とする。
【0062】この構成によれば、特に、データ線駆動回
路と実装端子の周囲を均一にすることができるので、そ
の領域の段差に起因する表示ムラを低減することができ
る。
路と実装端子の周囲を均一にすることができるので、そ
の領域の段差に起因する表示ムラを低減することができ
る。
【0063】(27)また、第6の発明において、前記
基板を構成する層の少なくとも一層に、少なくとも前記
データ線駆動回路と前記実装端子との間の領域内で前記
信号線が形成される部分に溝を形成したことを特徴とす
る。
基板を構成する層の少なくとも一層に、少なくとも前記
データ線駆動回路と前記実装端子との間の領域内で前記
信号線が形成される部分に溝を形成したことを特徴とす
る。
【0064】この構成によれば、信号線が形成される部
分による段差をていげんすることができる。
分による段差をていげんすることができる。
【0065】(28)また、第6の発明において、前記
基板を構成する層の少なくとも一層に、前記データ線駆
動回路が形成される部分に溝を形成したことを特徴とす
る。
基板を構成する層の少なくとも一層に、前記データ線駆
動回路が形成される部分に溝を形成したことを特徴とす
る。
【0066】この構成によれば、データ線駆動回路の段
差に起因する表示ムラを低減することができる。
差に起因する表示ムラを低減することができる。
【0067】(29)また、第6の発明において、前記
表示領域の一辺と前記データ線駆動回路との間に、前記
データ線駆動回路で前記データ線に画像信号の供給を制
御するサンプリング回路を備えることを特徴とする。
表示領域の一辺と前記データ線駆動回路との間に、前記
データ線駆動回路で前記データ線に画像信号の供給を制
御するサンプリング回路を備えることを特徴とする。
【0068】(30)また、第6の発明において、前記
基板を構成する層の少なくとも一層に、前記サンプリン
グ回路が形成される部分に設けられた溝を形成したこと
を特徴とする。
基板を構成する層の少なくとも一層に、前記サンプリン
グ回路が形成される部分に設けられた溝を形成したこと
を特徴とする。
【0069】この構成によれば、サンプリング回路の段
差に起因する表示ムラを低減することができる。
差に起因する表示ムラを低減することができる。
【0070】(31)また、第6の発明において、前記
表示領域に配向膜が形成され、前記配向膜のラビング方
向が前記実装端子から前記表示領域に向うことを特徴と
する。
表示領域に配向膜が形成され、前記配向膜のラビング方
向が前記実装端子から前記表示領域に向うことを特徴と
する。
【0071】この構成によれば、画素の配列ピッチに依
存しないで発生するデータ線駆動回路と実装端子との間
の領域を均一にすることで、比較的視認しやすい表示ム
ラを低減することができる。
存しないで発生するデータ線駆動回路と実装端子との間
の領域を均一にすることで、比較的視認しやすい表示ム
ラを低減することができる。
【0072】(32)本件の第7の発明に係る電子機器
は、光を出射する光源と、前記光源による出射光を画像
情報に対応した変調を施す第1発明乃至第6発明に係る
電気光学装置と、前記電気光学装置により変調された光
を投射する投射手段とを具備することを特徴とする。
は、光を出射する光源と、前記光源による出射光を画像
情報に対応した変調を施す第1発明乃至第6発明に係る
電気光学装置と、前記電気光学装置により変調された光
を投射する投射手段とを具備することを特徴とする。
【0073】このように電気光学装置を投射型として用
いる場合、その表示ムラがごくわずかなものであって
も、投射像では、視認され得る程度に拡大されてしまう
が、本件の第6の発明に係る電子機器は、実装端子や、
これに至る配線の形成領域が平坦化された電気光学装置
を備えるので、段差に起因する表示ムラを抑えた高品位
な表示が可能となる。
いる場合、その表示ムラがごくわずかなものであって
も、投射像では、視認され得る程度に拡大されてしまう
が、本件の第6の発明に係る電子機器は、実装端子や、
これに至る配線の形成領域が平坦化された電気光学装置
を備えるので、段差に起因する表示ムラを抑えた高品位
な表示が可能となる。
【0074】(33)本件の第8の発明に係る電気光学
装置の製造方法は、複数の層でなる基板上に設けられた
実装端子を介して入力した信号にしたがって所定の画像
を表示する電気光学装置の製造方法であって、前記基板
を構成する層の少なくとも一層に、前記実装端子に至る
配線が形成されるべき部分に溝を設ける工程と、前記溝
に対応する領域に前記配線を形成する工程と、前記配線
上に絶縁膜を積層する工程とを備えることを特徴とす
る。
装置の製造方法は、複数の層でなる基板上に設けられた
実装端子を介して入力した信号にしたがって所定の画像
を表示する電気光学装置の製造方法であって、前記基板
を構成する層の少なくとも一層に、前記実装端子に至る
配線が形成されるべき部分に溝を設ける工程と、前記溝
に対応する領域に前記配線を形成する工程と、前記配線
上に絶縁膜を積層する工程とを備えることを特徴とす
る。
【0075】この方法によれば、上述した第1の発明と
同様に、実装端子の表面と絶縁膜の表面との段差ととも
に、実装端子に至る配線の段差を低減することとなる。
同様に、実装端子の表面と絶縁膜の表面との段差ととも
に、実装端子に至る配線の段差を低減することとなる。
【0076】(34)また、第8の発明において、前記
実装端子は前記配線を形成する工程と同時に形成され、
前記絶縁膜を積層する工程後に、前記絶縁膜で覆われた
実装端子を露出する工程を含むことを特徴とする。
実装端子は前記配線を形成する工程と同時に形成され、
前記絶縁膜を積層する工程後に、前記絶縁膜で覆われた
実装端子を露出する工程を含むことを特徴とする。
【0077】この方法によれば、エッチングなどの比較
的簡易な工程により実装端子近傍の段差の低減が可能と
なる。
的簡易な工程により実装端子近傍の段差の低減が可能と
なる。
【0078】(35)また、第8の発明において、前記
実装端子を露出する工程は、前記絶縁膜を研磨する工程
であることを特徴とする。
実装端子を露出する工程は、前記絶縁膜を研磨する工程
であることを特徴とする。
【0079】この方法によれば、実装端子になる導電膜
の表面をストッパーとして機能させることで、比較的容
易にほぼ完全な平坦化が可能となる。
の表面をストッパーとして機能させることで、比較的容
易にほぼ完全な平坦化が可能となる。
【0080】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【0081】<電気光学装置の概略構成>まず、本発明
の実施形態に係る電気光学装置について説明する。この
電気光学装置は、電気光学物質として液晶を用いて、そ
の電気光学的な変化により所定の表示を行うものであ
る。図1(a)は、この電気光学装置のうち、外部回路
を除いた液晶装置100の構成を示す斜視図であり、図
1(b)は、図1(a)におけるA−A’線の断面図で
ある。
の実施形態に係る電気光学装置について説明する。この
電気光学装置は、電気光学物質として液晶を用いて、そ
の電気光学的な変化により所定の表示を行うものであ
る。図1(a)は、この電気光学装置のうち、外部回路
を除いた液晶装置100の構成を示す斜視図であり、図
1(b)は、図1(a)におけるA−A’線の断面図で
ある。
【0082】これらの図に示されるように、液晶装置1
00は、各種素子や画素電極118等が形成された素子
基板101と、対向電極108等が設けられた対向基板
102とが、スペーサ(図示省略)を含むシール材10
4によって一定の間隙を保って、互いに電極形成面が対
向するように貼り合わせられるとともに、この間隙に電
気光学物質として例えばTN(Twisted Nematic)型の
液晶105が封入された構成となっている。
00は、各種素子や画素電極118等が形成された素子
基板101と、対向電極108等が設けられた対向基板
102とが、スペーサ(図示省略)を含むシール材10
4によって一定の間隙を保って、互いに電極形成面が対
向するように貼り合わせられるとともに、この間隙に電
気光学物質として例えばTN(Twisted Nematic)型の
液晶105が封入された構成となっている。
【0083】ここで、素子基板101には、ガラスや石
英、シリコンなどが用いられ、対向基板102には、ガ
ラスや石英などが用いられる。なお、素子基板101に
不透明な基板が用いられる場合には、透過型ではなく反
射型として用いられることとなる。また、シール材10
4は、対向基板102の周辺に沿って形成されるが、液
晶105を封入するために一部が開口している。このた
め、液晶105の封入後に、その開口部分が封止材10
6によって封止されている。
英、シリコンなどが用いられ、対向基板102には、ガ
ラスや石英などが用いられる。なお、素子基板101に
不透明な基板が用いられる場合には、透過型ではなく反
射型として用いられることとなる。また、シール材10
4は、対向基板102の周辺に沿って形成されるが、液
晶105を封入するために一部が開口している。このた
め、液晶105の封入後に、その開口部分が封止材10
6によって封止されている。
【0084】次に、素子基板101の対向面であって、
シール材104の外側一辺の領域140aにおいては、
後述するデータ線駆動回路が形成されて、サンプリング
信号を出力する構成となっている。さらに、この一辺に
おいてシール材104が形成される近傍の領域150a
には、後述する画像信号線やサンプリング回路などが形
成されている。一方、この一辺の外周部分には、複数の
実装端子107が形成されて、外部回路(図示省略)か
らの各種信号を入力する構成となっている。
シール材104の外側一辺の領域140aにおいては、
後述するデータ線駆動回路が形成されて、サンプリング
信号を出力する構成となっている。さらに、この一辺に
おいてシール材104が形成される近傍の領域150a
には、後述する画像信号線やサンプリング回路などが形
成されている。一方、この一辺の外周部分には、複数の
実装端子107が形成されて、外部回路(図示省略)か
らの各種信号を入力する構成となっている。
【0085】また、この一辺に隣接する2辺の領域13
0aには、それぞれ後述する走査線駆動回路が形成され
て、走査線を両側から駆動する構成となっている。な
お、走査線に供給される走査信号の遅延が問題にならな
いのであれば、走査線駆動回路を片側1個だけに形成す
る構成でも良い。
0aには、それぞれ後述する走査線駆動回路が形成され
て、走査線を両側から駆動する構成となっている。な
お、走査線に供給される走査信号の遅延が問題にならな
いのであれば、走査線駆動回路を片側1個だけに形成す
る構成でも良い。
【0086】そして、残りの一辺の領域160aには、
プリチャージ回路や、2個の走査線駆動回路に用いられ
る共用配線などが形成される。ここで、プリチャージ回
路とは、データ線に画像信号をサンプリングする際の負
荷を低減するために、各データ線を、サンプリングに先
行するタイミングにおいて所定の電位にプリチャージす
る回路であるが、本件では直接関係しないので、以降に
おいてはその説明を省略することとする。
プリチャージ回路や、2個の走査線駆動回路に用いられ
る共用配線などが形成される。ここで、プリチャージ回
路とは、データ線に画像信号をサンプリングする際の負
荷を低減するために、各データ線を、サンプリングに先
行するタイミングにおいて所定の電位にプリチャージす
る回路であるが、本件では直接関係しないので、以降に
おいてはその説明を省略することとする。
【0087】一方、対向基板102の対向電極108
は、後述するように、素子基板101との貼合部分にお
ける4隅のうち、少なくとも1箇所に設けられた導通材
によって、素子基板101に形成された実装端子107
との電気的な導通が図られている。
は、後述するように、素子基板101との貼合部分にお
ける4隅のうち、少なくとも1箇所に設けられた導通材
によって、素子基板101に形成された実装端子107
との電気的な導通が図られている。
【0088】ほかに、対向基板102には、画素電極1
18と対向する領域に、着色層(カラーフィルタ)が設
けられる一方、着色層以外の領域には、光のリークによ
るコントラスト比の低下防止や、非表示領域を囲むため
の遮光膜が設けられる。ただし、後述するプロジェクタ
のように色光変調の用途に適用する場合には、対向基板
102に着色層を形成する必要はない。
18と対向する領域に、着色層(カラーフィルタ)が設
けられる一方、着色層以外の領域には、光のリークによ
るコントラスト比の低下防止や、非表示領域を囲むため
の遮光膜が設けられる。ただし、後述するプロジェクタ
のように色光変調の用途に適用する場合には、対向基板
102に着色層を形成する必要はない。
【0089】なお、対向基板102に着色層を設けると
否かとにかかわらず、素子基板101には、光の照射に
より素子の特性低下を防止するために、後述するような
遮光膜が設けられる。また、素子基板101および対向
基板102の対向面には、後述するように、液晶105
における分子の長軸方向が両基板間で約90度連続的に
捻れるようにラビング処理された配向膜(図1では省
略)が設けられる一方、その各背面側には配向方向に応
じた偏光子(図示省略)がそれぞれ設けられる。
否かとにかかわらず、素子基板101には、光の照射に
より素子の特性低下を防止するために、後述するような
遮光膜が設けられる。また、素子基板101および対向
基板102の対向面には、後述するように、液晶105
における分子の長軸方向が両基板間で約90度連続的に
捻れるようにラビング処理された配向膜(図1では省
略)が設けられる一方、その各背面側には配向方向に応
じた偏光子(図示省略)がそれぞれ設けられる。
【0090】また、図1(b)においては、対向電極1
08や、画素電極118、実装端子107に厚みを持た
せているが、これは、形成位置を示すための措置であ
り、実際には、基板に対して充分に無視できるほど薄
い。さらに、実装端子107や画素電極118について
は、後述するように平坦化処理が施された絶縁膜上に形
成されているので、素子基板101の対向面には、段差
がほとんど平坦化されている。
08や、画素電極118、実装端子107に厚みを持た
せているが、これは、形成位置を示すための措置であ
り、実際には、基板に対して充分に無視できるほど薄
い。さらに、実装端子107や画素電極118について
は、後述するように平坦化処理が施された絶縁膜上に形
成されているので、素子基板101の対向面には、段差
がほとんど平坦化されている。
【0091】<電気的な構成>次に、上述した液晶装置
100のうち、素子基板101の電気的な構成について
説明する。図2は、この構成を示す概略図である。
100のうち、素子基板101の電気的な構成について
説明する。図2は、この構成を示す概略図である。
【0092】この図に示されるように、素子基板101
には、外部回路からの各種の信号を入力するために複数
の実装端子107が設けられている。これらの実装端子
107を介して入力される信号は、配線171を介して
各部に供給される構成となっている。これらの信号につ
いて簡単に説明すると、第1に、VID1〜VID6
は、図4に示されるように、ドットクロックDCLKに
同期して供給される1系統の画像信号VIDを、6系統
に分配するとともに時間軸に6倍に伸長したものであ
り、6本の画像信号線122を介してサンプリング回路
150に供給されている。なお、画像信号線122は、
配線171のうちの特別なものである。すなわち、配線
171とは、実装端子107から引き出される配線を一
般化的に言うものであり、このうち、画像信号VID1
〜VID6を供給する配線を、特に、画像信号線122
と呼称したものである。
には、外部回路からの各種の信号を入力するために複数
の実装端子107が設けられている。これらの実装端子
107を介して入力される信号は、配線171を介して
各部に供給される構成となっている。これらの信号につ
いて簡単に説明すると、第1に、VID1〜VID6
は、図4に示されるように、ドットクロックDCLKに
同期して供給される1系統の画像信号VIDを、6系統
に分配するとともに時間軸に6倍に伸長したものであ
り、6本の画像信号線122を介してサンプリング回路
150に供給されている。なお、画像信号線122は、
配線171のうちの特別なものである。すなわち、配線
171とは、実装端子107から引き出される配線を一
般化的に言うものであり、このうち、画像信号VID1
〜VID6を供給する配線を、特に、画像信号線122
と呼称したものである。
【0093】第2に、VssYおよびVssXは、それ
ぞれ走査線駆動回路130およびデータ線駆動回路14
0における電源の低位側電圧(接地電位)である。ま
た、VddYおよびVddXは、それぞれ走査線駆動回
路130およびデータ線駆動回路140における電源の
高位側電圧である。これらのうち、電源の低位側電圧V
ssYは、後述する蓄積容量の接地電位となっているの
で、容量線175を介して各画素にも供給されている。
ぞれ走査線駆動回路130およびデータ線駆動回路14
0における電源の低位側電圧(接地電位)である。ま
た、VddYおよびVddXは、それぞれ走査線駆動回
路130およびデータ線駆動回路140における電源の
高位側電圧である。これらのうち、電源の低位側電圧V
ssYは、後述する蓄積容量の接地電位となっているの
で、容量線175を介して各画素にも供給されている。
【0094】第3に、LCcomは、対向電極108に印
加される電圧信号である。このため、電圧信号LCcom
が供給される2つの電極109は、対向基板102との
貼り合わせに用いられるシール材104(図1参照)の
隅に相当する地点にそれぞれ設けられている。したがっ
て、素子基板101が実際に対向基板102に貼り合わ
せられると、電極109と対向電極108とが導通材を
介して接続されて、対向電極108に電圧信号LCcom
が印加される構成となる。なお、電圧信号LCcomは、
時間軸に対して一定であり、この電圧信号LCcomを基
準にして、外部回路が、画像信号VID1〜VID6を
例えば1水平走査期間毎に高位側および低位側に振り分
けて、交流駆動を行う構成となっている。また、電極1
09が設けられる地点は、本実施形態においては2箇所
であるが、この電極109が設けられる理由は、導通材
を介して対向電極108に電圧信号LCcomを印加する
ためであるから、電極109が設けられる地点は少なく
とも1箇所であれば足りる。このため、電極109が設
けられる地点は、1箇所でも良いし、3箇所以上であっ
ても良い。
加される電圧信号である。このため、電圧信号LCcom
が供給される2つの電極109は、対向基板102との
貼り合わせに用いられるシール材104(図1参照)の
隅に相当する地点にそれぞれ設けられている。したがっ
て、素子基板101が実際に対向基板102に貼り合わ
せられると、電極109と対向電極108とが導通材を
介して接続されて、対向電極108に電圧信号LCcom
が印加される構成となる。なお、電圧信号LCcomは、
時間軸に対して一定であり、この電圧信号LCcomを基
準にして、外部回路が、画像信号VID1〜VID6を
例えば1水平走査期間毎に高位側および低位側に振り分
けて、交流駆動を行う構成となっている。また、電極1
09が設けられる地点は、本実施形態においては2箇所
であるが、この電極109が設けられる理由は、導通材
を介して対向電極108に電圧信号LCcomを印加する
ためであるから、電極109が設けられる地点は少なく
とも1箇所であれば足りる。このため、電極109が設
けられる地点は、1箇所でも良いし、3箇所以上であっ
ても良い。
【0095】第4に、DYは、図4に示されるように、
垂直走査期間の最初に供給される転送開始パルスであ
り、CLYは、走査線駆動回路130において用いられ
るクロック信号である。なお、CLYinvは、クロック
信号CLYをレベル反転させた反転クロック信号であ
る。
垂直走査期間の最初に供給される転送開始パルスであ
り、CLYは、走査線駆動回路130において用いられ
るクロック信号である。なお、CLYinvは、クロック
信号CLYをレベル反転させた反転クロック信号であ
る。
【0096】第5に、DXは、図4に示されるように、
水平走査期間の最初に供給される転送開始パルスであ
り、CLXは、データ線駆動回路140において用いら
れるクロック信号である。なお、CLXinvは、クロッ
ク信号CLXをレベル反転させた反転クロック信号であ
る。ENB1、ENB2は、後述するように、データ線
駆動回路140におけるシフトレジスタの各出力信号の
パルス幅を制限するために用いられるイネーブル信号で
ある。
水平走査期間の最初に供給される転送開始パルスであ
り、CLXは、データ線駆動回路140において用いら
れるクロック信号である。なお、CLXinvは、クロッ
ク信号CLXをレベル反転させた反転クロック信号であ
る。ENB1、ENB2は、後述するように、データ線
駆動回路140におけるシフトレジスタの各出力信号の
パルス幅を制限するために用いられるイネーブル信号で
ある。
【0097】さて、素子基板101の表示領域100a
にあっては、複数本の走査線112が行(X)方向に沿
って平行に配列し、また、複数本のデータ線114が列
(Y)方向に沿って平行に配列して、これらの各交差部
分に対応して画素が設けられている。
にあっては、複数本の走査線112が行(X)方向に沿
って平行に配列し、また、複数本のデータ線114が列
(Y)方向に沿って平行に配列して、これらの各交差部
分に対応して画素が設けられている。
【0098】詳細には、図3に示されるように、走査線
112とデータ線114とが交差する部分において、画
素を制御するためのスイッチング素子たるTFT116
のゲートが走査線112に接続される一方、TFT11
6のソースがデータ線114に接続されるとともに、T
FT116のドレインが矩形状の透明な画素電極118
に接続されている。
112とデータ線114とが交差する部分において、画
素を制御するためのスイッチング素子たるTFT116
のゲートが走査線112に接続される一方、TFT11
6のソースがデータ線114に接続されるとともに、T
FT116のドレインが矩形状の透明な画素電極118
に接続されている。
【0099】上述したように、液晶装置100では、素
子基板101と対向基板102との電極形成面の間にお
いて液晶105が挟持されているので、各画素の液晶容
量は、画素電極118と、対向電極108と、これら両
電極間に挟持された液晶105とによって構成されるこ
とになる。ここで、説明の便宜上、走査線112の総本
数を「m」とし、データ線114の総本数を「6n」と
すると(m、nは、それぞれ整数とする)、画素は、走
査線112とデータ線114との各交差部分に対応し
て、m行×6n列のマトリクス状に配列することにな
る。
子基板101と対向基板102との電極形成面の間にお
いて液晶105が挟持されているので、各画素の液晶容
量は、画素電極118と、対向電極108と、これら両
電極間に挟持された液晶105とによって構成されるこ
とになる。ここで、説明の便宜上、走査線112の総本
数を「m」とし、データ線114の総本数を「6n」と
すると(m、nは、それぞれ整数とする)、画素は、走
査線112とデータ線114との各交差部分に対応し
て、m行×6n列のマトリクス状に配列することにな
る。
【0100】また、マトリクス状の画素からなる表示領
域100aには、このほかに、液晶容量のリークを防止
するための蓄積容量119が、画素毎に形成されてい
る。この蓄積容量119の一端は、画素電極118(T
FT116のドレイン)に接続される一方、その他端
は、容量線175により共通接続されている。このた
め、蓄積容量119は、液晶容量とは電気的に並列とな
るので、液晶容量の保持特性が改善されて、高コントラ
スト比が実現することとなる。なお、容量線175に
は、本実施形態では、電源の低位側電圧VssYが印加
される構成であるが、ここには、時間的に一定の電圧が
印加されれば良いので、電源の高位側電圧VddYや、
電圧LCcomなどが印加される構成であっても良い。ま
た、蓄積容量119を含めた画素の詳細構成について
は、後述することとする。
域100aには、このほかに、液晶容量のリークを防止
するための蓄積容量119が、画素毎に形成されてい
る。この蓄積容量119の一端は、画素電極118(T
FT116のドレイン)に接続される一方、その他端
は、容量線175により共通接続されている。このた
め、蓄積容量119は、液晶容量とは電気的に並列とな
るので、液晶容量の保持特性が改善されて、高コントラ
スト比が実現することとなる。なお、容量線175に
は、本実施形態では、電源の低位側電圧VssYが印加
される構成であるが、ここには、時間的に一定の電圧が
印加されれば良いので、電源の高位側電圧VddYや、
電圧LCcomなどが印加される構成であっても良い。ま
た、蓄積容量119を含めた画素の詳細構成について
は、後述することとする。
【0101】そこで、説明を再び図2に戻すと、走査線
駆動回路130は、水平走査期間1H毎に順次アクティ
ブレベルとなる走査信号G1、G2、…、Gmを、1垂
直有効表示期間内に各走査線112に出力するものであ
る。詳細な構成については本発明と直接関連しないので
図示を省略するが、シフトレジスタと複数の論理積回路
とから構成される。このうち、シフトレジスタは、図4
に示されるように、垂直走査期間の最初に供給される転
送開始パルスDYを、クロック信号CLY(及び反転ク
ロック信号CLYinv)のレベルが遷移する毎に(立ち
上がり及び立ち下がりの双方で)、順次シフトして、信
号G1’、G2’、G3’、…、Gm’として出力し、
各論理積回路は、信号G1’、G2’、G3’、…、G
m’のうち、相隣接する信号同士の論理積信号を求め
て、走査信号G1、G2、G3、…、Gmとして出力す
るものである。
駆動回路130は、水平走査期間1H毎に順次アクティ
ブレベルとなる走査信号G1、G2、…、Gmを、1垂
直有効表示期間内に各走査線112に出力するものであ
る。詳細な構成については本発明と直接関連しないので
図示を省略するが、シフトレジスタと複数の論理積回路
とから構成される。このうち、シフトレジスタは、図4
に示されるように、垂直走査期間の最初に供給される転
送開始パルスDYを、クロック信号CLY(及び反転ク
ロック信号CLYinv)のレベルが遷移する毎に(立ち
上がり及び立ち下がりの双方で)、順次シフトして、信
号G1’、G2’、G3’、…、Gm’として出力し、
各論理積回路は、信号G1’、G2’、G3’、…、G
m’のうち、相隣接する信号同士の論理積信号を求め
て、走査信号G1、G2、G3、…、Gmとして出力す
るものである。
【0102】また、データ線駆動回路140は、順次ア
クティブレベルとなるサンプリング信号S1、S2、
…、Snを水平走査期間1H内に出力するものである。
この詳細な構成についても本発明と直接関連しないので
図示を省略するが、インバータ回路を含むシフトレジス
タと複数の論理積回路とから構成されている。このう
ち、シフトレジスタは、図4に示されるように、水平走
査期間の最初に供給される転送開始パルスDXを、クロ
ック信号CLX(及び反転クロック信号CLXinv)の
レベルが遷移する毎に順次シフトして、信号S1’、S
2’、S3’、…、Sn’として出力し、各論理積回路
は、信号S1’、S2’、S3’、…、Sn’のパルス
幅を、イネーブル信号ENB1またはENB2を用い
て、相隣接するもの同士が互いに重複しないように、期
間SMPaに狭めてサンプリング信号S1、S2、S
3、…、Snとして出力するものである。
クティブレベルとなるサンプリング信号S1、S2、
…、Snを水平走査期間1H内に出力するものである。
この詳細な構成についても本発明と直接関連しないので
図示を省略するが、インバータ回路を含むシフトレジス
タと複数の論理積回路とから構成されている。このう
ち、シフトレジスタは、図4に示されるように、水平走
査期間の最初に供給される転送開始パルスDXを、クロ
ック信号CLX(及び反転クロック信号CLXinv)の
レベルが遷移する毎に順次シフトして、信号S1’、S
2’、S3’、…、Sn’として出力し、各論理積回路
は、信号S1’、S2’、S3’、…、Sn’のパルス
幅を、イネーブル信号ENB1またはENB2を用い
て、相隣接するもの同士が互いに重複しないように、期
間SMPaに狭めてサンプリング信号S1、S2、S
3、…、Snとして出力するものである。
【0103】続いて、それぞれサンプリング回路150
は、データ線114毎に設けられるサンプリングスイッ
チ151から構成されている。一方、データ線114は
6本毎にブロック化されており、図2において左から数
えてi(iは、1、2、…、n)番目のブロックに属す
るデータ線114の6本のうち、最も左に位置するデー
タ線114の一端に接続されるサンプリングスイッチ1
51は、画像信号線122を介して供給される画像信号
VID1を、サンプリング信号Siがアクティブとなる
期間においてサンプリングして、当該データ線114に
供給する構成となっている。また、同じくi番目のブロ
ックに属するデータ線114の6本のうち、2番目に位
置するデータ線114の一端に接続されるサンプリング
スイッチ151は、画像信号線122を介して供給され
る画像信号VID2を、サンプリング信号Siがアクテ
ィブとなる期間においてサンプリングして、当該データ
線114に供給する構成となっている。
は、データ線114毎に設けられるサンプリングスイッ
チ151から構成されている。一方、データ線114は
6本毎にブロック化されており、図2において左から数
えてi(iは、1、2、…、n)番目のブロックに属す
るデータ線114の6本のうち、最も左に位置するデー
タ線114の一端に接続されるサンプリングスイッチ1
51は、画像信号線122を介して供給される画像信号
VID1を、サンプリング信号Siがアクティブとなる
期間においてサンプリングして、当該データ線114に
供給する構成となっている。また、同じくi番目のブロ
ックに属するデータ線114の6本のうち、2番目に位
置するデータ線114の一端に接続されるサンプリング
スイッチ151は、画像信号線122を介して供給され
る画像信号VID2を、サンプリング信号Siがアクテ
ィブとなる期間においてサンプリングして、当該データ
線114に供給する構成となっている。
【0104】以下同様に、i番目のブロックに属するデ
ータ線114の6本のうち、3、4、5、6番目に位置
するデータ線114の一端に接続されるサンプリングス
イッチ151の各々は、画像信号線122を介して供給
される画像信号VID3、VID4、VID5、VID
6の各々を、サンプリング信号Siがアクティブとなる
期間においてサンプリングして、対応するデータ線11
4に供給する構成となっている。すなわち、サンプリン
グ信号Siがアクティブレベルとなると、i番目のブロ
ックに属する6本のデータ線114の各々には、それぞ
れ画像信号VID1〜VID6が同時にサンプリングさ
れる構成となっている。
ータ線114の6本のうち、3、4、5、6番目に位置
するデータ線114の一端に接続されるサンプリングス
イッチ151の各々は、画像信号線122を介して供給
される画像信号VID3、VID4、VID5、VID
6の各々を、サンプリング信号Siがアクティブとなる
期間においてサンプリングして、対応するデータ線11
4に供給する構成となっている。すなわち、サンプリン
グ信号Siがアクティブレベルとなると、i番目のブロ
ックに属する6本のデータ線114の各々には、それぞ
れ画像信号VID1〜VID6が同時にサンプリングさ
れる構成となっている。
【0105】これらの走査線駆動回路130や、データ
線駆動回路140、サンプリング回路150などは、製
造後に欠陥の有無を判別するための検査回路とともに、
表示領域100aの周辺に形成されるので、周辺回路と
して呼称されるものである。ただし、検査回路について
は、本件とは直接関係しないので、その説明については
省略することとする。
線駆動回路140、サンプリング回路150などは、製
造後に欠陥の有無を判別するための検査回路とともに、
表示領域100aの周辺に形成されるので、周辺回路と
して呼称されるものである。ただし、検査回路について
は、本件とは直接関係しないので、その説明については
省略することとする。
【0106】<電気光学装置の動作>次に、上述した構
成に係る電気光学装置の動作について簡単に説明する。
成に係る電気光学装置の動作について簡単に説明する。
【0107】まず、走査線駆動回路130には、垂直走
査期間の最初に転送開始パルスDYが供給される。この
転送開始パルスDYは、クロック信号CLY(およびそ
の反転クロック信号CLYinv)によって順次シフトさ
れる結果、図4に示されるように、1水平走査期間毎に
順次アクティブレベルとなる走査信号G1、G2、…、
Gmとして、対応する走査線112に出力される。
査期間の最初に転送開始パルスDYが供給される。この
転送開始パルスDYは、クロック信号CLY(およびそ
の反転クロック信号CLYinv)によって順次シフトさ
れる結果、図4に示されるように、1水平走査期間毎に
順次アクティブレベルとなる走査信号G1、G2、…、
Gmとして、対応する走査線112に出力される。
【0108】一方、1系統の画像信号VIDは、外部回
路によって、図4に示されるように、6系統の画像信号
VID1〜VID6に分配されるとともに、時間軸に対
して6倍に伸長される。また、データ線駆動回路140
には、同図に示されるように、水平走査期間の最初に転
送開始パルスDXが供給される。この転送開始パルスD
Xは、データ線駆動回路140において、クロック信号
CLX(およびその反転クロック信号CLXinv)のレ
ベルが遷移する毎に順次シフトされて、信号S1’、S
2’、…、Sn’となる。そして、この信号S1’、S
2’、…、Sn’は、イネーブル信号ENB1、ENB
2のアクティブレベルである期間SMPaに制限され
て、これが図4に示されるように、サンプリング信号S
1、S2、…、Snとして順次出力されることとなる。
路によって、図4に示されるように、6系統の画像信号
VID1〜VID6に分配されるとともに、時間軸に対
して6倍に伸長される。また、データ線駆動回路140
には、同図に示されるように、水平走査期間の最初に転
送開始パルスDXが供給される。この転送開始パルスD
Xは、データ線駆動回路140において、クロック信号
CLX(およびその反転クロック信号CLXinv)のレ
ベルが遷移する毎に順次シフトされて、信号S1’、S
2’、…、Sn’となる。そして、この信号S1’、S
2’、…、Sn’は、イネーブル信号ENB1、ENB
2のアクティブレベルである期間SMPaに制限され
て、これが図4に示されるように、サンプリング信号S
1、S2、…、Snとして順次出力されることとなる。
【0109】ここで、走査信号G1がアクティブとなる
期間、すなわち、第1番目の水平走査期間において、サ
ンプリング信号S1がアクティブレベルとなると、左か
ら1番目のブロックに属する6本のデータ線114に、
それぞれ画像信号VID1〜VID6がサンプリングさ
れる。そして、これらの画像信号VID1〜VID6
が、図2または図3において上から数えて1本目の走査
線112と当該6本のデータ線114と交差する画素の
TFT116によってそれぞれ書き込まれることとな
る。この後、サンプリング信号S2がアクティブレベル
となると、今度は、2番目のブロックに属する6本のデ
ータ線114に、それぞれ画像信号VID1〜VID6
がサンプリングされて、これらの画像信号VID1〜V
ID6が、1本目の走査線112と当該6本のデータ線
114と交差する画素のTFT116によってそれぞれ
書き込まれることとなる。
期間、すなわち、第1番目の水平走査期間において、サ
ンプリング信号S1がアクティブレベルとなると、左か
ら1番目のブロックに属する6本のデータ線114に、
それぞれ画像信号VID1〜VID6がサンプリングさ
れる。そして、これらの画像信号VID1〜VID6
が、図2または図3において上から数えて1本目の走査
線112と当該6本のデータ線114と交差する画素の
TFT116によってそれぞれ書き込まれることとな
る。この後、サンプリング信号S2がアクティブレベル
となると、今度は、2番目のブロックに属する6本のデ
ータ線114に、それぞれ画像信号VID1〜VID6
がサンプリングされて、これらの画像信号VID1〜V
ID6が、1本目の走査線112と当該6本のデータ線
114と交差する画素のTFT116によってそれぞれ
書き込まれることとなる。
【0110】以下同様にして、サンプリング信号S3、
S4、……、Snが順次アクティブレベルとなると、第
3番目、第4番目、…、第n番目のブロックに属する6
本のデータ線114にそれぞれ画像信号VID1〜VI
D6がサンプリングされ、これらの画像信号VID1〜
VID6が、1本目の走査線112と、当該6本のデー
タ線114と交差する画素のTFT116によってそれ
ぞれ書き込まれることとなる。これにより、第1行目の
画素のすべてに対する書き込みが完了することになる。
S4、……、Snが順次アクティブレベルとなると、第
3番目、第4番目、…、第n番目のブロックに属する6
本のデータ線114にそれぞれ画像信号VID1〜VI
D6がサンプリングされ、これらの画像信号VID1〜
VID6が、1本目の走査線112と、当該6本のデー
タ線114と交差する画素のTFT116によってそれ
ぞれ書き込まれることとなる。これにより、第1行目の
画素のすべてに対する書き込みが完了することになる。
【0111】続いて、走査信号G2がアクティブとなる
期間、すなわち、第2番目の水平走査期間においては、
同様にして、第2行目の画素のすべてに対して書き込み
が行われ、以下同様にして、走査信号G3、G4、…、
Gmがアクティブとなって、第3行目、第4行目、第m
行目の画素に対して書き込みが行われることとなる。こ
れにより、第1行目〜第m行目の画素のすべてにわたっ
て書き込みが完了することになる。
期間、すなわち、第2番目の水平走査期間においては、
同様にして、第2行目の画素のすべてに対して書き込み
が行われ、以下同様にして、走査信号G3、G4、…、
Gmがアクティブとなって、第3行目、第4行目、第m
行目の画素に対して書き込みが行われることとなる。こ
れにより、第1行目〜第m行目の画素のすべてにわたっ
て書き込みが完了することになる。
【0112】このような駆動では、データ線114を1
本毎に駆動する方式と比較すると、各サンプリングスイ
ッチ151によって画像信号をサンプリングする時間が
6倍となるので、各画素における充放電時間が十分に確
保される。このため、高コントラスト比を実現すること
ができる。
本毎に駆動する方式と比較すると、各サンプリングスイ
ッチ151によって画像信号をサンプリングする時間が
6倍となるので、各画素における充放電時間が十分に確
保される。このため、高コントラスト比を実現すること
ができる。
【0113】<画素の詳細構成>次に、上述した画素の
詳細について図5及び図6を参照して説明する。図5
は、その詳細構成を示す平面図であり、図6は、図5に
おけるB−B’線の断面図である。なお、図5におい
て、最上導電層となる画素電極118については、説明
理解のために、その輪郭だけを破線により示すことにす
る。
詳細について図5及び図6を参照して説明する。図5
は、その詳細構成を示す平面図であり、図6は、図5に
おけるB−B’線の断面図である。なお、図5におい
て、最上導電層となる画素電極118については、説明
理解のために、その輪郭だけを破線により示すことにす
る。
【0114】まず、これらの図に示されるように、デー
タ線114や、走査線112、容量線175、TFT1
16などの主要な要素は、素子基板101の基材たる基
板10に設けられた溝12内に形成されている。換言す
れば、この溝12は、データ線114や、走査線11
2、容量線175、TFT116などが形成されるべき
領域12aにおいて形成されたものである。
タ線114や、走査線112、容量線175、TFT1
16などの主要な要素は、素子基板101の基材たる基
板10に設けられた溝12内に形成されている。換言す
れば、この溝12は、データ線114や、走査線11
2、容量線175、TFT116などが形成されるべき
領域12aにおいて形成されたものである。
【0115】さて、この溝12には、遮光膜22が設け
られて、基板10の下側から光がTFT116に侵入す
るのを防止している。さらに、この遮光膜22の上層に
は、下地絶縁膜40を介してポリシリコンからなる半導
体層30が設けられ、その表面は熱酸化による絶縁膜3
2で覆われている。
られて、基板10の下側から光がTFT116に侵入す
るのを防止している。さらに、この遮光膜22の上層に
は、下地絶縁膜40を介してポリシリコンからなる半導
体層30が設けられ、その表面は熱酸化による絶縁膜3
2で覆われている。
【0116】ところで、データ線114はY方向に延在
し、走査線112はX方向に延在している。また、容量
線175は、走査線112と近接して平行にX方向に延
在して設けられているが、データ線114と交差する部
分においては、データ線114と重なるように、前段側
(図5において上側)に突出して形成されている。この
ような配線下において、半導体層30は、データ線11
4および容量線175が交差する地点から、容量線17
5の延在方向(図5において右方向)、データ線114
の下層における容量線175の突出方向(上方向)、お
よび、その反対方向(下方向)の計3方向に延在して略
T字状に形成されている。
し、走査線112はX方向に延在している。また、容量
線175は、走査線112と近接して平行にX方向に延
在して設けられているが、データ線114と交差する部
分においては、データ線114と重なるように、前段側
(図5において上側)に突出して形成されている。この
ような配線下において、半導体層30は、データ線11
4および容量線175が交差する地点から、容量線17
5の延在方向(図5において右方向)、データ線114
の下層における容量線175の突出方向(上方向)、お
よび、その反対方向(下方向)の計3方向に延在して略
T字状に形成されている。
【0117】そして、半導体層30のうち、走査線11
2と重なる部分がチャネル領域30aとなっている。換
言すれば、走査線112のうち、半導体層30と交差す
る部分がゲート電極116Gとして用いられている。さ
らに、半導体層30において、チャネル領域30aのソ
ース側には、低濃度ソース領域30b、高濃度ソース領
域116Sが設けられる一方、チャネル領域30aのド
レイン側には、低濃度ドレイン領域30c、高濃度ドレ
イン領域116Dが設けられて、いわゆるLDD(Ligh
tly Doped Drain)構造となっている。
2と重なる部分がチャネル領域30aとなっている。換
言すれば、走査線112のうち、半導体層30と交差す
る部分がゲート電極116Gとして用いられている。さ
らに、半導体層30において、チャネル領域30aのソ
ース側には、低濃度ソース領域30b、高濃度ソース領
域116Sが設けられる一方、チャネル領域30aのド
レイン側には、低濃度ドレイン領域30c、高濃度ドレ
イン領域116Dが設けられて、いわゆるLDD(Ligh
tly Doped Drain)構造となっている。
【0118】ここで、高濃度ソース領域116Sは、絶
縁膜32および第1の層間絶縁膜41を開孔するコンタ
クトホール51によってデータ線114に接続される一
方、高濃度ドレイン領域116Dは、絶縁膜32、第1
の層間絶縁膜41および第2の層間絶縁膜42を開孔す
るコンタクトホール53によって画素電極118に接続
されている。
縁膜32および第1の層間絶縁膜41を開孔するコンタ
クトホール51によってデータ線114に接続される一
方、高濃度ドレイン領域116Dは、絶縁膜32、第1
の層間絶縁膜41および第2の層間絶縁膜42を開孔す
るコンタクトホール53によって画素電極118に接続
されている。
【0119】また、半導体層30における高濃度ドレイ
ン領域116Dの一部は、蓄積容量119の一方の電極
として機能している。すなわち、蓄積容量119は、半
導体層30のうち、容量線175の下層に位置する高濃
度ドレイン領域30fを一方の電極とし、さらに、容量
線175自体を他方の電極として、半導体層30の表面
に形成された絶縁膜32を挟持した構成となっている。
なお、蓄積容量119については、高濃度ドレイン領域
30fおよび容量線175により絶縁膜32を挟持する
ことによる容量のほか、高濃度ドレイン領域30fおよ
び遮光膜22によって下地絶縁膜40を挟持することに
よる容量についても合わせて考える場合もある。
ン領域116Dの一部は、蓄積容量119の一方の電極
として機能している。すなわち、蓄積容量119は、半
導体層30のうち、容量線175の下層に位置する高濃
度ドレイン領域30fを一方の電極とし、さらに、容量
線175自体を他方の電極として、半導体層30の表面
に形成された絶縁膜32を挟持した構成となっている。
なお、蓄積容量119については、高濃度ドレイン領域
30fおよび容量線175により絶縁膜32を挟持する
ことによる容量のほか、高濃度ドレイン領域30fおよ
び遮光膜22によって下地絶縁膜40を挟持することに
よる容量についても合わせて考える場合もある。
【0120】そして、最上層(すなわち、液晶105と
接する面)の全面には、ポリイミド等の有機膜からなる
配向膜61が形成されている。なお、この配向膜61
は、対向基板102との貼り合わせ前に、上述したよう
なラビング処理が施されるものである。
接する面)の全面には、ポリイミド等の有機膜からなる
配向膜61が形成されている。なお、この配向膜61
は、対向基板102との貼り合わせ前に、上述したよう
なラビング処理が施されるものである。
【0121】このように、半導体層30は、走査線11
2や、データ線114、容量線175が形成される領域
の下側に隠された状態で形成されている。一方、半導体
層30の下層には、基板10の下側から光が侵入するの
を防止している。このため、TFT116には、光が基
板10の上側および下側の双方から侵入しにくい構造と
なっているので、光照射によるTFT116の特性変化
の防止が図られている。
2や、データ線114、容量線175が形成される領域
の下側に隠された状態で形成されている。一方、半導体
層30の下層には、基板10の下側から光が侵入するの
を防止している。このため、TFT116には、光が基
板10の上側および下側の双方から侵入しにくい構造と
なっているので、光照射によるTFT116の特性変化
の防止が図られている。
【0122】さらに、表示領域100aにおいては、画
素電極118を除く、すべての配線(導電膜)や半導体
層などの要素が、溝12に形成されているので、これら
による盛り上がりが防止されている。したがって、表示
領域100aでは、画素電極118に画像信号を供給す
るための走査線112やデータ線114などが形成され
る領域と、これらが形成されない開口領域との段差が低
減されることとなる。
素電極118を除く、すべての配線(導電膜)や半導体
層などの要素が、溝12に形成されているので、これら
による盛り上がりが防止されている。したがって、表示
領域100aでは、画素電極118に画像信号を供給す
るための走査線112やデータ線114などが形成され
る領域と、これらが形成されない開口領域との段差が低
減されることとなる。
【0123】<周辺回路の詳細構成>次に、周辺回路の
詳細について、データ線駆動回路140のシフトレジス
タに含まれるインバータを一例として説明する。図7
は、このインバータの構成を示す平面図であり、図8
は、図7におけるC−C’線の断面図である。
詳細について、データ線駆動回路140のシフトレジス
タに含まれるインバータを一例として説明する。図7
は、このインバータの構成を示す平面図であり、図8
は、図7におけるC−C’線の断面図である。
【0124】まず、周辺回路が形成される周辺回路領域
には画素電極118が存在しないので、図5または図6
に示される画素部とは異なり、第2の層間絶縁膜42を
開孔するコンタクトホール53が設けられない。また、
遮光膜22を、周辺回路領域の一部に形成しても良い。
他については、配線の用途が異なるだけで、基本的に画
素部と同様な構成となる。
には画素電極118が存在しないので、図5または図6
に示される画素部とは異なり、第2の層間絶縁膜42を
開孔するコンタクトホール53が設けられない。また、
遮光膜22を、周辺回路領域の一部に形成しても良い。
他については、配線の用途が異なるだけで、基本的に画
素部と同様な構成となる。
【0125】すなわち、図7および図8に示されるイン
バータは、基板10に設けられた溝12内に、配線や半
導体層などの主要な要素が形成されている。そして、こ
のインバータは、画素電極118をスイッチングするT
FT116と同様なLDD構造のPチャネル型TFTと
Nチャネル型TFTとが、電源の高位側電圧VddXが
印加される配線1404と、電源の低位側電圧VssX
が印加される配線1414との間において直列接続され
た相補型構成となっている。詳細には、配線1404
は、コンタクトホール1451を介してPチャネル型T
FTの高濃度ドレイン領域に接続される一方、配線14
14は、コンタクトホール1454を介してNチャネル
型TFTの高濃度ソース領域に接続されている。さら
に、インバータの入力信号が供給される配線1412
は、二手に分岐して、Pチャネル型TFTとNチャネル
型TFTとで共用されるゲート電極となっている。そし
て、Pチャネル型TFTの高濃度ソース領域は、コンタ
クトホール1452を介し、また、Nチャネル型TFT
の高濃度ドレイン領域は、コンタクトホール1453を
介し、それぞれ、インバータの出力信号を供給する配線
1424に接続されている。
バータは、基板10に設けられた溝12内に、配線や半
導体層などの主要な要素が形成されている。そして、こ
のインバータは、画素電極118をスイッチングするT
FT116と同様なLDD構造のPチャネル型TFTと
Nチャネル型TFTとが、電源の高位側電圧VddXが
印加される配線1404と、電源の低位側電圧VssX
が印加される配線1414との間において直列接続され
た相補型構成となっている。詳細には、配線1404
は、コンタクトホール1451を介してPチャネル型T
FTの高濃度ドレイン領域に接続される一方、配線14
14は、コンタクトホール1454を介してNチャネル
型TFTの高濃度ソース領域に接続されている。さら
に、インバータの入力信号が供給される配線1412
は、二手に分岐して、Pチャネル型TFTとNチャネル
型TFTとで共用されるゲート電極となっている。そし
て、Pチャネル型TFTの高濃度ソース領域は、コンタ
クトホール1452を介し、また、Nチャネル型TFT
の高濃度ドレイン領域は、コンタクトホール1453を
介し、それぞれ、インバータの出力信号を供給する配線
1424に接続されている。
【0126】これらの配線のうち、ゲート電極となる配
線1412は、表示領域における走査線112と同一導
電層をパターニングしたものであり、また、配線140
4、1414および1424は、画素部におけるデータ
線114と同一導電層をパターニングしたものである。
すなわち、周辺回路領域においては、表示領域における
走査線112と同一導電層を用いて第1層の配線141
2が形成され、データ線114と同一導電層を用いて第
2層の配線1404、1414および1424が形成さ
れている。
線1412は、表示領域における走査線112と同一導
電層をパターニングしたものであり、また、配線140
4、1414および1424は、画素部におけるデータ
線114と同一導電層をパターニングしたものである。
すなわち、周辺回路領域においては、表示領域における
走査線112と同一導電層を用いて第1層の配線141
2が形成され、データ線114と同一導電層を用いて第
2層の配線1404、1414および1424が形成さ
れている。
【0127】なお、ここでは、データ線駆動回路140
におけるインバータを一例として説明したが、データ線
駆動回路140における他の素子、例えば、クロックド
インバータや、論理積回路を構成するNANDゲートな
どについても、さらに、走査線駆動回路130における
各種素子についても、ここで説明したインバータと同様
に溝12に形成されている。このため、周辺回路が形成
される領域においても、表示領域と同様に、配線や素子
などの有無の相違による段差が低減されることとなる。
におけるインバータを一例として説明したが、データ線
駆動回路140における他の素子、例えば、クロックド
インバータや、論理積回路を構成するNANDゲートな
どについても、さらに、走査線駆動回路130における
各種素子についても、ここで説明したインバータと同様
に溝12に形成されている。このため、周辺回路が形成
される領域においても、表示領域と同様に、配線や素子
などの有無の相違による段差が低減されることとなる。
【0128】<実装端子の詳細構成>続いて、実装端子
107の詳細な構成について図10を参照して説明す
る。図10は、図9のD−D’線の断面図であり、実装
端子107および配線171の構成を示す断面図であ
る。
107の詳細な構成について図10を参照して説明す
る。図10は、図9のD−D’線の断面図であり、実装
端子107および配線171の構成を示す断面図であ
る。
【0129】図10に示されるように、実装端子107
および配線171は、基板10に設けられた溝12に対
応して形成されている。ここで、溝12については、図
9に示されるように、実装端子107が形成されるべき
周縁(輪郭)部分と、この実装端子に至る配線171が
形成されるべき部分とに対応して基板10の表面に形成
されたものである。
および配線171は、基板10に設けられた溝12に対
応して形成されている。ここで、溝12については、図
9に示されるように、実装端子107が形成されるべき
周縁(輪郭)部分と、この実装端子に至る配線171が
形成されるべき部分とに対応して基板10の表面に形成
されたものである。
【0130】さて、図10に示されるように、溝12と
輪郭部分で囲まれる領域とにおいては、表示領域や周辺
回路の形成領域における遮光膜22と同一層からなる導
電膜22bが形成されている。この導電膜22bの上層
には、下地絶縁膜40が形成されて、基板全面を覆って
いるが、基板10に形成された溝12に対応する凹凸部
は残っている。
輪郭部分で囲まれる領域とにおいては、表示領域や周辺
回路の形成領域における遮光膜22と同一層からなる導
電膜22bが形成されている。この導電膜22bの上層
には、下地絶縁膜40が形成されて、基板全面を覆って
いるが、基板10に形成された溝12に対応する凹凸部
は残っている。
【0131】次に、下地絶縁膜40において溝12に対
応する凹部と、その輪郭部分で囲まれる領域に対応する
凸部とには、表示領域における走査線112や周辺回路
領域における第1層の配線1412と同一層からなる導
電膜112bが形成されている。この導電膜112bの
上層には、第1の層間絶縁膜41が形成されて、基板全
面を覆っているが、溝12に対応する凹凸部は残ってい
る。
応する凹部と、その輪郭部分で囲まれる領域に対応する
凸部とには、表示領域における走査線112や周辺回路
領域における第1層の配線1412と同一層からなる導
電膜112bが形成されている。この導電膜112bの
上層には、第1の層間絶縁膜41が形成されて、基板全
面を覆っているが、溝12に対応する凹凸部は残ってい
る。
【0132】さらに、溝12に対応する凹部と、その輪
郭部分で囲まれる領域に対応する凸部とには、表示領域
におけるデータ線114や周辺回路領域における第2層
の配線1404、1414、1424などと同一層から
なる導電膜114bが形成されている。そして、この導
電膜114bの上層には、基板全面にわたって第2の層
間絶縁膜42が形成されているが、溝12の輪郭部分で
囲まれる領域に対応する凸部において開孔部42aが設
けられている。すなわち、導電膜114bは、溝12の
輪郭部分で囲まれる領域に対応する凸部において露出し
ており、これが実装端子107のパッドとして用いられ
る一方、この凸部に至る導電膜114bが配線171と
して用いられる構成となっている。このような構成にお
いては、開孔部42aにおいて露出する導電膜114b
の表面は、他の部分に比べて盛り上がっているため、第
2の層間絶縁膜42の表面との段差が低減されることと
なる。
郭部分で囲まれる領域に対応する凸部とには、表示領域
におけるデータ線114や周辺回路領域における第2層
の配線1404、1414、1424などと同一層から
なる導電膜114bが形成されている。そして、この導
電膜114bの上層には、基板全面にわたって第2の層
間絶縁膜42が形成されているが、溝12の輪郭部分で
囲まれる領域に対応する凸部において開孔部42aが設
けられている。すなわち、導電膜114bは、溝12の
輪郭部分で囲まれる領域に対応する凸部において露出し
ており、これが実装端子107のパッドとして用いられ
る一方、この凸部に至る導電膜114bが配線171と
して用いられる構成となっている。このような構成にお
いては、開孔部42aにおいて露出する導電膜114b
の表面は、他の部分に比べて盛り上がっているため、第
2の層間絶縁膜42の表面との段差が低減されることと
なる。
【0133】また、基板10の基準面Rからの溝12の
深さdは、導電膜22bの厚さt1、導電膜112bの
厚さt2および導電膜114bの厚さt3の合計にほぼ等
しくなるように形成されている。したがって、溝12に
形成される導電膜114bの表面Pと、導電膜22b、
112b、114bが形成されていない部分における第
1の層間絶縁膜41の表面Qとはほぼ等しくなるので、
これらの上層に第2の層間絶縁膜42が形成されると、
配線171が形成される部分と形成されない部分とがほ
ぼ平坦化されることとなる。
深さdは、導電膜22bの厚さt1、導電膜112bの
厚さt2および導電膜114bの厚さt3の合計にほぼ等
しくなるように形成されている。したがって、溝12に
形成される導電膜114bの表面Pと、導電膜22b、
112b、114bが形成されていない部分における第
1の層間絶縁膜41の表面Qとはほぼ等しくなるので、
これらの上層に第2の層間絶縁膜42が形成されると、
配線171が形成される部分と形成されない部分とがほ
ぼ平坦化されることとなる。
【0134】ところで、溝12の輪郭部分で囲まれる領
域に対応する凸部に形成された導電膜22b、112b
は、電気的には不要なものとも言えるが、このような導
電膜22b、112bが設けられる理由は、次の通りで
ある。すなわち、本実施形態において、溝12は、端子
領域のほかに、表示領域や周辺回路領域においても形成
されるが、工程の簡略化の観点から言えば、これらの溝
12は、同一の工程において一括して形成するのが望ま
しい。ここで、表示領域や周辺回路においては、遮光
膜、第1層および第2層の配線における膜厚を考慮し
て、第2の層間絶縁膜42の表面ができるだけ平坦にな
るように、溝12の深さを決定すべきである。一方、実
装端子107および配線171では、最上層の導電層1
14bのみがあれば良いが、遮光膜や、第1層および第
2層の配線における膜厚を考慮して深さdが設定された
溝12に、導電層114bのみを設けるのでは、溝12
の深さが過剰となり、段差が生じてしまう場合がある。
そこで、端子領域においては、このような段差を防止す
るために、表示領域や周辺回路領域に設けられる遮光膜
や、第1層の配線を高さ調整用のダミー膜として用いて
いるのである。なお、このようなダミー膜は、高さ調整
用として用いるのであるから、導電膜に限られず、絶縁
体を別途形成して用いても良い。
域に対応する凸部に形成された導電膜22b、112b
は、電気的には不要なものとも言えるが、このような導
電膜22b、112bが設けられる理由は、次の通りで
ある。すなわち、本実施形態において、溝12は、端子
領域のほかに、表示領域や周辺回路領域においても形成
されるが、工程の簡略化の観点から言えば、これらの溝
12は、同一の工程において一括して形成するのが望ま
しい。ここで、表示領域や周辺回路においては、遮光
膜、第1層および第2層の配線における膜厚を考慮し
て、第2の層間絶縁膜42の表面ができるだけ平坦にな
るように、溝12の深さを決定すべきである。一方、実
装端子107および配線171では、最上層の導電層1
14bのみがあれば良いが、遮光膜や、第1層および第
2層の配線における膜厚を考慮して深さdが設定された
溝12に、導電層114bのみを設けるのでは、溝12
の深さが過剰となり、段差が生じてしまう場合がある。
そこで、端子領域においては、このような段差を防止す
るために、表示領域や周辺回路領域に設けられる遮光膜
や、第1層の配線を高さ調整用のダミー膜として用いて
いるのである。なお、このようなダミー膜は、高さ調整
用として用いるのであるから、導電膜に限られず、絶縁
体を別途形成して用いても良い。
【0135】また、遮光膜22と同一膜からなる導電膜
22bは、比較的薄い場合がある。このような場合、遮
光膜22や導電膜22bの有無の相違による段差を無視
できるので、端子領域に導電膜22bを設けないでも良
い。この場合、溝12の深さdは、導電膜112bの厚
さt2および導電膜114bの厚さt3の和にほぼ等しく
すれば良い。さらに、半導体層30の膜厚をも考慮して
溝12を形成しても良く、この場合には、高さ調整用の
ダミー膜として半導体層30を構成するポリシリコン層
を用いても良い。
22bは、比較的薄い場合がある。このような場合、遮
光膜22や導電膜22bの有無の相違による段差を無視
できるので、端子領域に導電膜22bを設けないでも良
い。この場合、溝12の深さdは、導電膜112bの厚
さt2および導電膜114bの厚さt3の和にほぼ等しく
すれば良い。さらに、半導体層30の膜厚をも考慮して
溝12を形成しても良く、この場合には、高さ調整用の
ダミー膜として半導体層30を構成するポリシリコン層
を用いても良い。
【0136】<製造プロセス>次に、実施形態に係る電
気光学装置の製造プロセスについて、素子基板101を
中心に説明する。
気光学装置の製造プロセスについて、素子基板101を
中心に説明する。
【0137】まず、図11(a)に示されるように、例
えば、石英基板や、ガラス基板、シリコン基板等の基板
10に、フォトリソグラフィおよびエッチング等によっ
て溝12を形成する。なお、この溝12の深さdは、前
述したように、遮光膜、第1層および第2層の配線の膜
厚合計とほぼ等しくなるように形成される。
えば、石英基板や、ガラス基板、シリコン基板等の基板
10に、フォトリソグラフィおよびエッチング等によっ
て溝12を形成する。なお、この溝12の深さdは、前
述したように、遮光膜、第1層および第2層の配線の膜
厚合計とほぼ等しくなるように形成される。
【0138】続いて、同図(b)に示されるように、溝
12が形成された基板10に、遮光膜22、導電膜22
bが形成される。具体的には、溝12が形成された基板
10の全面に不透明な高融点金属、具体的には、Ti(チ
タン)や、Cr(クロム)、W(タングステン)、Ta(タ
ンタル)、Mo(モリブテン)、Pb(鉛)等の金属単
体、または、これらを少なくとも1つ含む合金や金属シ
リサイドなどをスパッタリング等により100〜300
nm程度の厚さで形成した後、この高融点金属を、フォ
トリソグラフィ及びエッチングによって、上述した形状
にパターニングして遮光膜22、導電膜22bを形成す
る。
12が形成された基板10に、遮光膜22、導電膜22
bが形成される。具体的には、溝12が形成された基板
10の全面に不透明な高融点金属、具体的には、Ti(チ
タン)や、Cr(クロム)、W(タングステン)、Ta(タ
ンタル)、Mo(モリブテン)、Pb(鉛)等の金属単
体、または、これらを少なくとも1つ含む合金や金属シ
リサイドなどをスパッタリング等により100〜300
nm程度の厚さで形成した後、この高融点金属を、フォ
トリソグラフィ及びエッチングによって、上述した形状
にパターニングして遮光膜22、導電膜22bを形成す
る。
【0139】次に、同図(c)に示されるように、遮光
膜22、導電膜22b、基板10の表面に、下地絶縁膜
40を形成する。詳細には、下地絶縁膜40は、例えば
常圧または減圧CVD(Chemical Vapor Deposition)
法などにより、NSG(ノンドープトシリケートガラ
ス)や、PSG(リンシリケートガラス)、BSG(ボ
ロンシリケートガラス)、BPSG(ボロンリンシリケ
ートガラス)などの高絶縁性ガラス、または、酸化シリ
コン膜、窒化シリコン膜等から、約50〜1500nm
の厚さで、好ましくは約600〜800nm程度の厚さ
で形成される。
膜22、導電膜22b、基板10の表面に、下地絶縁膜
40を形成する。詳細には、下地絶縁膜40は、例えば
常圧または減圧CVD(Chemical Vapor Deposition)
法などにより、NSG(ノンドープトシリケートガラ
ス)や、PSG(リンシリケートガラス)、BSG(ボ
ロンシリケートガラス)、BPSG(ボロンリンシリケ
ートガラス)などの高絶縁性ガラス、または、酸化シリ
コン膜、窒化シリコン膜等から、約50〜1500nm
の厚さで、好ましくは約600〜800nm程度の厚さ
で形成される。
【0140】引き続き、下地絶縁膜40の上面全体に、
例えば減圧CVD法などによって、アモルファスシリコ
ン層を約100nmの厚さで形成し、熱処理等により固
相成長させることによりポリシリコン層を形成する。こ
の際、Nチャネル型のTFTを形成する場合には、Sb
(アンチモン)や、As(砒素)、P(リン)などのV属
元素の不純物を、わずかにイオン注入等によりドーピン
グする一方、Pチャネル型TFTを形成する場合には、
Al(アルミニウム)や、B(ボロン)、Ga(ガリウム)
などのIII属元素の不純物を、同様に、わずかにイオン
注入等によりドーピングする。そして、同図(d)に示
されるように、ポリシリコン層を、フォトリソグラフィ
やエッチング等によってパターニングして、表示領域に
おけるTFT116や、周辺回路領域における半導体層
30として、島状に形成する。なお、半導体層30のう
ち、容量線175が形成される領域30fについては、
P(リン)などの不純物を高濃度でドーピングして、予
め低抵抗化を図っておいても良い。
例えば減圧CVD法などによって、アモルファスシリコ
ン層を約100nmの厚さで形成し、熱処理等により固
相成長させることによりポリシリコン層を形成する。こ
の際、Nチャネル型のTFTを形成する場合には、Sb
(アンチモン)や、As(砒素)、P(リン)などのV属
元素の不純物を、わずかにイオン注入等によりドーピン
グする一方、Pチャネル型TFTを形成する場合には、
Al(アルミニウム)や、B(ボロン)、Ga(ガリウム)
などのIII属元素の不純物を、同様に、わずかにイオン
注入等によりドーピングする。そして、同図(d)に示
されるように、ポリシリコン層を、フォトリソグラフィ
やエッチング等によってパターニングして、表示領域に
おけるTFT116や、周辺回路領域における半導体層
30として、島状に形成する。なお、半導体層30のう
ち、容量線175が形成される領域30fについては、
P(リン)などの不純物を高濃度でドーピングして、予
め低抵抗化を図っておいても良い。
【0141】さらに、図12(e)に示されるように、
半導体層30の表面を熱酸化処理して、絶縁膜32を当
該半導体層30の表面に形成する。この工程により、半
導体層30は最終的に約30〜150nmの厚さ、好ま
しくは約35〜45nmの厚さとなる一方、絶縁膜32
は約60〜150nmの厚さ、好ましくは約30nmの
厚さとなる。
半導体層30の表面を熱酸化処理して、絶縁膜32を当
該半導体層30の表面に形成する。この工程により、半
導体層30は最終的に約30〜150nmの厚さ、好ま
しくは約35〜45nmの厚さとなる一方、絶縁膜32
は約60〜150nmの厚さ、好ましくは約30nmの
厚さとなる。
【0142】次に、絶縁膜32および下地絶縁膜40の
上面に、ポリシリコン層を減圧CVD法等により堆積す
る。そして、同図(f)に示されるように、このポリシ
リコン層を、フォトリソグラフィやエッチング等によっ
てパターニングして、表示領域にあってはTFT116
のゲート電極を兼用する走査線112として、蓄積容量
119における他方の電極をなす容量線175として、
それぞれ形成し、また、周辺回路領域にあってはゲート
電極を含めた第1層の配線1412として形成し、さら
に、端子領域にあっては導電膜112bとして形成す
る。なお、この導電膜については、ポリシリコンではな
く、Alなどの金属膜や金属シリサイド膜から形成しても
良いし、これらの金属膜または金属シリサイド膜と、ポ
リシリコンとを多層で形成しても良い。
上面に、ポリシリコン層を減圧CVD法等により堆積す
る。そして、同図(f)に示されるように、このポリシ
リコン層を、フォトリソグラフィやエッチング等によっ
てパターニングして、表示領域にあってはTFT116
のゲート電極を兼用する走査線112として、蓄積容量
119における他方の電極をなす容量線175として、
それぞれ形成し、また、周辺回路領域にあってはゲート
電極を含めた第1層の配線1412として形成し、さら
に、端子領域にあっては導電膜112bとして形成す
る。なお、この導電膜については、ポリシリコンではな
く、Alなどの金属膜や金属シリサイド膜から形成しても
良いし、これらの金属膜または金属シリサイド膜と、ポ
リシリコンとを多層で形成しても良い。
【0143】さらに、同図(g)に示されるように、半
導体層30に適切な不純物をドーピングする。詳細に
は、表示領域におけるTFT116をNチャネル型とす
る場合、ソース・ドレイン領域のうち、チャネル領域3
0aに隣接する領域に対し、走査線112の一部である
ゲート電極を拡散マスクとして、PなどのV族元素の不
純物を低濃度でドーピングする。同時に、周辺回路領域
のNチャネル型TFTにおいても、同様に配線1412
の一部であるゲート電極を拡散マスクとして、不純物を
低濃度でドーピングする。続いて、ゲート電極よりも幅
広のレジストを形成し、これをマスクとして、同じくP
などのV族元素の不純物を高濃度でドーピングする。こ
れによりNチャネル型TFTは、チャネル領域30aの
ソース側には、低濃度ソース領域30b、高濃度ソース
領域116Sが設けられる一方、チャネル領域30aの
ドレイン側には、低濃度ドレイン領域30c、高濃度ド
レイン領域116Dが設けられたLDD構造となる。続
いて、これらのNチャネル型TFTの半導体層30をレ
ジストでマスクした後、周辺回路領域のPチャネル型T
FTについても同様に、チャネル領域に隣接する領域に
対し、配線1412をマスクとして、例えばB(ボロ
ン)などのIII族元素の不純物をドーピングして低濃度
領域を形成し、引き続き、配線1412よりも幅広のレ
ジストをマスクとして、同じくBなどのIII族元素の不純
物をドーピングして高濃度領域を形成する。
導体層30に適切な不純物をドーピングする。詳細に
は、表示領域におけるTFT116をNチャネル型とす
る場合、ソース・ドレイン領域のうち、チャネル領域3
0aに隣接する領域に対し、走査線112の一部である
ゲート電極を拡散マスクとして、PなどのV族元素の不
純物を低濃度でドーピングする。同時に、周辺回路領域
のNチャネル型TFTにおいても、同様に配線1412
の一部であるゲート電極を拡散マスクとして、不純物を
低濃度でドーピングする。続いて、ゲート電極よりも幅
広のレジストを形成し、これをマスクとして、同じくP
などのV族元素の不純物を高濃度でドーピングする。こ
れによりNチャネル型TFTは、チャネル領域30aの
ソース側には、低濃度ソース領域30b、高濃度ソース
領域116Sが設けられる一方、チャネル領域30aの
ドレイン側には、低濃度ドレイン領域30c、高濃度ド
レイン領域116Dが設けられたLDD構造となる。続
いて、これらのNチャネル型TFTの半導体層30をレ
ジストでマスクした後、周辺回路領域のPチャネル型T
FTについても同様に、チャネル領域に隣接する領域に
対し、配線1412をマスクとして、例えばB(ボロ
ン)などのIII族元素の不純物をドーピングして低濃度
領域を形成し、引き続き、配線1412よりも幅広のレ
ジストをマスクとして、同じくBなどのIII族元素の不純
物をドーピングして高濃度領域を形成する。
【0144】なお、このように各チャネル型TFTをL
DD構造としないで、オフセット構造のTFTとしても
良く、また、単なるセルフアライン型(自己整合型)の
TFTとしても良い。また、周辺回路の相補型TFTの
うち、Nチャネル型のみをLDD構造としても良く、さ
らに、画素部におけるTFT116を相補型としても良
い。
DD構造としないで、オフセット構造のTFTとしても
良く、また、単なるセルフアライン型(自己整合型)の
TFTとしても良い。また、周辺回路の相補型TFTの
うち、Nチャネル型のみをLDD構造としても良く、さ
らに、画素部におけるTFT116を相補型としても良
い。
【0145】続いて、同図(h)に示されるように、第
1の層間絶縁膜41を、ゲート電極や下地絶縁膜40な
どを覆うように、例えば、CVD法等によって約500
〜1500nmの厚さに堆積する。なお、第1の層間絶
縁膜41の材質としては、下地絶縁膜40と同様に、N
SGや、PSG、BSG、BPSGなどのシリケートガ
ラス膜や、窒化シリコン膜、酸化シリコン膜などが挙げ
られる。
1の層間絶縁膜41を、ゲート電極や下地絶縁膜40な
どを覆うように、例えば、CVD法等によって約500
〜1500nmの厚さに堆積する。なお、第1の層間絶
縁膜41の材質としては、下地絶縁膜40と同様に、N
SGや、PSG、BSG、BPSGなどのシリケートガ
ラス膜や、窒化シリコン膜、酸化シリコン膜などが挙げ
られる。
【0146】さらに、図13(i)に示されるように、
表示領域にあってはコンタクトホール51を、周辺回路
領域にあってはコンタクトホール1451、1452、
1453および1454をそれぞれ形成する。詳細に
は、コンタクトホール51が第1の層間絶縁膜41およ
び絶縁膜32に対してTFT116のソース領域に対応
した位置にドライエッチング等により形成されるととも
に、コンタクトホール1451、1452、1453お
よび1454が、Pチャネル型およびNチャネル型TF
Tの高濃度ドレイン領域と高濃度ソース領域とに対応し
た位置に形成される。なお、この際、周辺回路領域にお
いて、第1層の配線と第2層の配線との導通を図る場合
には、この導通部分に対応して同様にコンタクトホール
(図示省略)を形成する。
表示領域にあってはコンタクトホール51を、周辺回路
領域にあってはコンタクトホール1451、1452、
1453および1454をそれぞれ形成する。詳細に
は、コンタクトホール51が第1の層間絶縁膜41およ
び絶縁膜32に対してTFT116のソース領域に対応
した位置にドライエッチング等により形成されるととも
に、コンタクトホール1451、1452、1453お
よび1454が、Pチャネル型およびNチャネル型TF
Tの高濃度ドレイン領域と高濃度ソース領域とに対応し
た位置に形成される。なお、この際、周辺回路領域にお
いて、第1層の配線と第2層の配線との導通を図る場合
には、この導通部分に対応して同様にコンタクトホール
(図示省略)を形成する。
【0147】次に、第1の層間絶縁膜41の上に、アル
ミニウムなどの低抵抗金属や金属シリサイドなどからな
る導電膜を、スパッタリングなどによって約100〜5
00nmの厚さに堆積する。そして、この導電膜を、同
図(j)に示されるように、フォトリソグラフィやエッ
チング等によってパターニングして、表示領域にあって
はTFT116のソース電極を兼用するデータ線114
として形成し、周辺回路領域にあってはソース・ドレイ
ン電極を含めた第2層の配線1404、1414、14
24として形成し、また、端子領域にあっては導電膜1
14bとして形成する。
ミニウムなどの低抵抗金属や金属シリサイドなどからな
る導電膜を、スパッタリングなどによって約100〜5
00nmの厚さに堆積する。そして、この導電膜を、同
図(j)に示されるように、フォトリソグラフィやエッ
チング等によってパターニングして、表示領域にあって
はTFT116のソース電極を兼用するデータ線114
として形成し、周辺回路領域にあってはソース・ドレイ
ン電極を含めた第2層の配線1404、1414、14
24として形成し、また、端子領域にあっては導電膜1
14bとして形成する。
【0148】続いて、同図(k)に示されるように、第
2の層間絶縁膜42を、第2層の配線や第1の層間絶縁
膜41などを覆うように、例えば、CVD法等によって
約500〜1500nmの厚さに堆積する。なお、第2
の層間絶縁膜42の材質としては、下地絶縁膜40や第
1の層間絶縁膜41と同様に、NSGや、PSG、BS
G、BPSGなどのシリケートガラス膜や、窒化シリコ
ン膜、酸化シリコン膜などが挙げられる。
2の層間絶縁膜42を、第2層の配線や第1の層間絶縁
膜41などを覆うように、例えば、CVD法等によって
約500〜1500nmの厚さに堆積する。なお、第2
の層間絶縁膜42の材質としては、下地絶縁膜40や第
1の層間絶縁膜41と同様に、NSGや、PSG、BS
G、BPSGなどのシリケートガラス膜や、窒化シリコ
ン膜、酸化シリコン膜などが挙げられる。
【0149】次に、同図(l)に示されるように、表示
領域にあっては、TFT116のドレイン領域に対応し
た位置に、第2の層間絶縁膜42、第1の層間絶縁膜4
1および絶縁膜32を開孔させるコンタクトホール53
を、ドライエッチング等により形成する。一方、端子領
域にあっては、第2の層間絶縁膜42のうち、溝12の
輪郭対応部分で囲まれる凸部に位置する部分47を除去
して、開孔部42aを設ける。
領域にあっては、TFT116のドレイン領域に対応し
た位置に、第2の層間絶縁膜42、第1の層間絶縁膜4
1および絶縁膜32を開孔させるコンタクトホール53
を、ドライエッチング等により形成する。一方、端子領
域にあっては、第2の層間絶縁膜42のうち、溝12の
輪郭対応部分で囲まれる凸部に位置する部分47を除去
して、開孔部42aを設ける。
【0150】なお、開孔部42aを設ける手法として
は、第2の層間絶縁膜42のうち、開孔部42aに相当
する部分をエッチングなどにより選択的に除去する第1
の手法と、溝12の輪郭部分で囲まれる領域に対応する
凸部の導電膜114bが露出するまで、第2の層間絶縁
膜42をCMP(化学機械的研磨)処理を施す第2の手
法との2つに大別される。このうち、後者に係る第2の
手法の方が、実装端子107となる部分とその他の部分
とがほぼ完全に平坦化される観点から言えば有利であ
る。ただし、前者に係る第1の手法では、第2の層間絶
縁膜42のうち、開孔部42に相当する部分を、コンタ
クトホール53を形成するのと同様な手法により選択的
に除去することができるので、工程の簡略化の観点から
言えば、第1の手法の方が有利である。
は、第2の層間絶縁膜42のうち、開孔部42aに相当
する部分をエッチングなどにより選択的に除去する第1
の手法と、溝12の輪郭部分で囲まれる領域に対応する
凸部の導電膜114bが露出するまで、第2の層間絶縁
膜42をCMP(化学機械的研磨)処理を施す第2の手
法との2つに大別される。このうち、後者に係る第2の
手法の方が、実装端子107となる部分とその他の部分
とがほぼ完全に平坦化される観点から言えば有利であ
る。ただし、前者に係る第1の手法では、第2の層間絶
縁膜42のうち、開孔部42に相当する部分を、コンタ
クトホール53を形成するのと同様な手法により選択的
に除去することができるので、工程の簡略化の観点から
言えば、第1の手法の方が有利である。
【0151】さて、以後の工程については図示を省略す
るが、第2の層間絶縁膜42の表面に、ITOなどの透
明導電性薄膜を、スパッタリングなどによって約50〜
200nmの厚さに堆積した後、フォトリソグラフィや
エッチング等によって所定の形状(図5参照)にパター
ニングして、画素電極118を形成する。この後、ポリ
イミドなどの有機溶液を基板10における対向面の全面
に塗布・焼成する。これにより、配向膜61が形成され
ることとなる。なお、この配向膜61に対しては、図1
4に示されるような方向にラビング処理が施される。
るが、第2の層間絶縁膜42の表面に、ITOなどの透
明導電性薄膜を、スパッタリングなどによって約50〜
200nmの厚さに堆積した後、フォトリソグラフィや
エッチング等によって所定の形状(図5参照)にパター
ニングして、画素電極118を形成する。この後、ポリ
イミドなどの有機溶液を基板10における対向面の全面
に塗布・焼成する。これにより、配向膜61が形成され
ることとなる。なお、この配向膜61に対しては、図1
4に示されるような方向にラビング処理が施される。
【0152】そして、このように形成された素子基板1
01は、それとは約90度回転させた方向にラビング処
理された対向基板102と、シール材104により貼り
合わせられた後に、液晶105が封入・封止され、スク
ライブされて(切り出されて)、図1(a)に示される
ような電気光学装置となる。
01は、それとは約90度回転させた方向にラビング処
理された対向基板102と、シール材104により貼り
合わせられた後に、液晶105が封入・封止され、スク
ライブされて(切り出されて)、図1(a)に示される
ような電気光学装置となる。
【0153】なお、素子基板101においては、配向膜
61が全面にわたって形成されるが、液晶封止後ではプ
ラズマ処理等により、対向基板102から張り出した部
分に形成された配向膜が除去される。このため、端子領
域および周辺回路領域における最上層は、配向膜61で
はなく、導電膜114bまたは第2の層間絶縁膜42と
なる(図8また図10参照)。
61が全面にわたって形成されるが、液晶封止後ではプ
ラズマ処理等により、対向基板102から張り出した部
分に形成された配向膜が除去される。このため、端子領
域および周辺回路領域における最上層は、配向膜61で
はなく、導電膜114bまたは第2の層間絶縁膜42と
なる(図8また図10参照)。
【0154】このような製造方法によれば、溝12が、
端子領域のほか表示領域や周辺回路領域に設けられ、こ
こに配線や素子が形成されるので、端子領域のみなら
ず、表示領域や周辺回路領域においても、基板の表面に
おける段差が低減されることになる。この際、実装端子
107のパッドとなる導電膜114bの下層に設けられ
る高さ調整用の導電膜22bは、表示領域および周辺回
路領域における遮光膜22と同一層を用いて形成され、
また同じく高さ調整用の導電膜112bは、表示領域に
おける走査線112と、周辺回路領域における配線14
12と同一層からなる導電膜を用いて形成され、さら
に、導電膜114bも、表示領域におけるデータ線11
4と、周辺回路領域における配線1404、1414、
1424と同一層からなる導電膜を用いて形成されてい
る。さらに、溝12についても、端子領域のほか表示領
域や周辺回路領域において一括して設けられる。したが
って、追加されるプロセスがほとんどないので、製造プ
ロセスの複雑化が防止されることとなる。
端子領域のほか表示領域や周辺回路領域に設けられ、こ
こに配線や素子が形成されるので、端子領域のみなら
ず、表示領域や周辺回路領域においても、基板の表面に
おける段差が低減されることになる。この際、実装端子
107のパッドとなる導電膜114bの下層に設けられ
る高さ調整用の導電膜22bは、表示領域および周辺回
路領域における遮光膜22と同一層を用いて形成され、
また同じく高さ調整用の導電膜112bは、表示領域に
おける走査線112と、周辺回路領域における配線14
12と同一層からなる導電膜を用いて形成され、さら
に、導電膜114bも、表示領域におけるデータ線11
4と、周辺回路領域における配線1404、1414、
1424と同一層からなる導電膜を用いて形成されてい
る。さらに、溝12についても、端子領域のほか表示領
域や周辺回路領域において一括して設けられる。したが
って、追加されるプロセスがほとんどないので、製造プ
ロセスの複雑化が防止されることとなる。
【0155】<変形例>なお、上述した実施形態におい
て、実装端子107となるパッドは、データ線114や
第2層の配線1404と同一層の導電膜114bから形
成したが、この上に、さらに、別の導電膜を積層しても
良い。例えば、図15に示されるように、画素電極11
8をパターニングする際に、溝12の輪郭対応部分で囲
まれる凸部の導電膜114bに、ITOなどの導電膜1
18bを残しても良い。上述したように、導電膜114
bはアルミニウムなどからなるが、アルミニウムは侵さ
れやすい上に、また、FPC(Flexible Printed Circu
it)基板との接合に用いる導電性マイクロカプセルとの
密着性が悪いという問題もある。しかしながら、このよ
うな問題は、露出した導電膜114bの表面をさらに導
電膜118bにより覆うことで解消されることになる。
て、実装端子107となるパッドは、データ線114や
第2層の配線1404と同一層の導電膜114bから形
成したが、この上に、さらに、別の導電膜を積層しても
良い。例えば、図15に示されるように、画素電極11
8をパターニングする際に、溝12の輪郭対応部分で囲
まれる凸部の導電膜114bに、ITOなどの導電膜1
18bを残しても良い。上述したように、導電膜114
bはアルミニウムなどからなるが、アルミニウムは侵さ
れやすい上に、また、FPC(Flexible Printed Circu
it)基板との接合に用いる導電性マイクロカプセルとの
密着性が悪いという問題もある。しかしながら、このよ
うな問題は、露出した導電膜114bの表面をさらに導
電膜118bにより覆うことで解消されることになる。
【0156】<応用例>また、実施形態では、端子領域
のほかに、表示領域や周辺回路領域についても溝12を
形成したが、上述したように、表示領域や周辺回路領域
における段差は、画素の配列ピッチと同一倍もしくはそ
の整数倍で発生するため、当該段差に起因する表示ムラ
は比較的目立たない、と考えられる。そこで、表示領域
や周辺回路領域については溝12を設けないで、端子領
域についてのみ溝12を形成しても良いと考える。
のほかに、表示領域や周辺回路領域についても溝12を
形成したが、上述したように、表示領域や周辺回路領域
における段差は、画素の配列ピッチと同一倍もしくはそ
の整数倍で発生するため、当該段差に起因する表示ムラ
は比較的目立たない、と考えられる。そこで、表示領域
や周辺回路領域については溝12を設けないで、端子領
域についてのみ溝12を形成しても良いと考える。
【0157】突き詰めて言えば、図14に示されるよう
にデータ線114の延在方向に一致させてラビング処理
する場合、表示領域100aをラビングするバフ布が画
素の配列ピッチに依存しないで乱れる領域は、実装端子
107と配線171とが形成される領域と、表示領域1
00aにかかるバフ布が走査する領域190aとの双方
に属する領域である。すなわち、図2で言えば領域Bで
ある。したがって、画素の配列ピッチに依存しないで発
生する、比較的視認されやすい表示ムラを抑えるだけの
目的であれば、この領域Bにおいてのみ溝12を形成す
れば良い、と考える。
にデータ線114の延在方向に一致させてラビング処理
する場合、表示領域100aをラビングするバフ布が画
素の配列ピッチに依存しないで乱れる領域は、実装端子
107と配線171とが形成される領域と、表示領域1
00aにかかるバフ布が走査する領域190aとの双方
に属する領域である。すなわち、図2で言えば領域Bで
ある。したがって、画素の配列ピッチに依存しないで発
生する、比較的視認されやすい表示ムラを抑えるだけの
目的であれば、この領域Bにおいてのみ溝12を形成す
れば良い、と考える。
【0158】なお、図14に示される方向にラビング処
理する場合、領域192aについては、たとえ段差に起
因してバフ布が乱れたとしても、その毛先が表示領域1
00aにかからないので、この領域192については
(例えば、走査線駆動回路130には)、あえて溝12
を形成しなくても良い、と考える。
理する場合、領域192aについては、たとえ段差に起
因してバフ布が乱れたとしても、その毛先が表示領域1
00aにかからないので、この領域192については
(例えば、走査線駆動回路130には)、あえて溝12
を形成しなくても良い、と考える。
【0159】そして、端子領域においてのみ溝12を形
成する場合には、遮光膜22と同一膜からなる導電膜2
2b、および、走査線112と同一膜からなる導電膜1
12bの厚さを考慮しなくても良いから、図16に示さ
れるように、導電膜114bの下層に導電膜を設けない
で、溝12の深さdを、導電膜114bの厚さt3にほ
ぼ等しくなるように設定すれば良い。
成する場合には、遮光膜22と同一膜からなる導電膜2
2b、および、走査線112と同一膜からなる導電膜1
12bの厚さを考慮しなくても良いから、図16に示さ
れるように、導電膜114bの下層に導電膜を設けない
で、溝12の深さdを、導電膜114bの厚さt3にほ
ぼ等しくなるように設定すれば良い。
【0160】<その他>なお、上述した実施形態にあっ
ては、6本のデータ線114が1ブロックにまとめられ
て、1ブロックに属する6本のデータ線114に対し
て、6系統に変換された画像信号VID1〜VID6を
同時にサンプリングして供給する構成としたが、変換数
および同時に印加するデータ線数(すなわち、1ブロッ
クを構成するデータ線数)は、「6」に限られるもので
はない。例えば、サンプリング回路150におけるサン
プリングスイッチ151の応答速度が十分に高いのであ
れば、画像信号をパラレルに変換することなく1本の画
像信号線にシリアル伝送して、データ線114毎に点順
次的にサンプリングするように構成しても良い。また、
変換および同時に印加するデータ線の数を「3」や、
「12」、「24」等として、3本や、12本、24本
等のデータ線に対して、3系統変換や、12系統変換、
24系統変換等した画像信号を同時に供給する構成とし
ても良い。なお、変換数および同時に印加するデータ線
数としては、カラーの画像信号が3つの原色に係る信号
からなることとの関係から、3の倍数であることが制御
や回路などを簡易化する上で好ましい。ただし、後述す
るプロジェクタのように単なる光変調の用途の場合に
は、3の倍数であることを要しない。さらに、サンプリ
ングスイッチを同時に制御するのではなく、パラレル変
換された画像信号VID1〜VID6を順次シフトして
供給して、サンプリングスイッチ151を順番に制御す
る構成としても良い。
ては、6本のデータ線114が1ブロックにまとめられ
て、1ブロックに属する6本のデータ線114に対し
て、6系統に変換された画像信号VID1〜VID6を
同時にサンプリングして供給する構成としたが、変換数
および同時に印加するデータ線数(すなわち、1ブロッ
クを構成するデータ線数)は、「6」に限られるもので
はない。例えば、サンプリング回路150におけるサン
プリングスイッチ151の応答速度が十分に高いのであ
れば、画像信号をパラレルに変換することなく1本の画
像信号線にシリアル伝送して、データ線114毎に点順
次的にサンプリングするように構成しても良い。また、
変換および同時に印加するデータ線の数を「3」や、
「12」、「24」等として、3本や、12本、24本
等のデータ線に対して、3系統変換や、12系統変換、
24系統変換等した画像信号を同時に供給する構成とし
ても良い。なお、変換数および同時に印加するデータ線
数としては、カラーの画像信号が3つの原色に係る信号
からなることとの関係から、3の倍数であることが制御
や回路などを簡易化する上で好ましい。ただし、後述す
るプロジェクタのように単なる光変調の用途の場合に
は、3の倍数であることを要しない。さらに、サンプリ
ングスイッチを同時に制御するのではなく、パラレル変
換された画像信号VID1〜VID6を順次シフトして
供給して、サンプリングスイッチ151を順番に制御す
る構成としても良い。
【0161】また、上述した実施形態においては、上か
ら下方向へ走査線112を走査する一方、左から右方向
へブロックを選択する構成であったが、これとは逆方向
で選択する構成でも良いし、用途に応じていずれかの方
向を選択可能とする構成でも良い。
ら下方向へ走査線112を走査する一方、左から右方向
へブロックを選択する構成であったが、これとは逆方向
で選択する構成でも良いし、用途に応じていずれかの方
向を選択可能とする構成でも良い。
【0162】さらに、上述した実施形態においては、素
子基板101にプレーナ型のTFT116等が形成され
ていたが、本発明は、これに限られない。例えば、TF
T116をボトムゲート型で構成しても良い。また、素
子基板101を半導体基板で構成するとともに、ここ
に、TFT116に代えて相補型トランジスタを形成し
ても良い。さらに、SOI(Silicon On Insulator)の
技術を適用し、サファイヤ、石英、ガラスなどの絶縁性
基板にシリコン単結晶膜を形成して、ここに各種素子を
作り込んで素子基板101としても良い。ただし、素子
基板101が透明性を有しない場合、画素電極118を
アルミニウムで形成したり、別途反射層を形成したりす
るなどして、液晶装置100を反射型として用いる必要
がある。
子基板101にプレーナ型のTFT116等が形成され
ていたが、本発明は、これに限られない。例えば、TF
T116をボトムゲート型で構成しても良い。また、素
子基板101を半導体基板で構成するとともに、ここ
に、TFT116に代えて相補型トランジスタを形成し
ても良い。さらに、SOI(Silicon On Insulator)の
技術を適用し、サファイヤ、石英、ガラスなどの絶縁性
基板にシリコン単結晶膜を形成して、ここに各種素子を
作り込んで素子基板101としても良い。ただし、素子
基板101が透明性を有しない場合、画素電極118を
アルミニウムで形成したり、別途反射層を形成したりす
るなどして、液晶装置100を反射型として用いる必要
がある。
【0163】<プロジェクタ>次に、上述した電気光学
装置を適用した電子機器について説明する。実施形態に
係る電気光学装置については、種々の電子機器、例えば
パソコンや、液晶テレビ、ビューファインダ型・モニタ
直視型のビデオテープレコーダ、カーナビゲーション装
置、ページャ、電子手帳、電卓、ワードプロセッサ、ワ
ークステーション、テレビ電話、POS端末、ディジタ
ルスチルカメラ、携帯電話、タッチパネルを備えた機器
等などに適用可能である。
装置を適用した電子機器について説明する。実施形態に
係る電気光学装置については、種々の電子機器、例えば
パソコンや、液晶テレビ、ビューファインダ型・モニタ
直視型のビデオテープレコーダ、カーナビゲーション装
置、ページャ、電子手帳、電卓、ワードプロセッサ、ワ
ークステーション、テレビ電話、POS端末、ディジタ
ルスチルカメラ、携帯電話、タッチパネルを備えた機器
等などに適用可能である。
【0164】ここで、本発明により解消しようとする表
示ムラ、すなわち、ラビング方向に沿ったスジ状の表示
ムラは、直視型では比較的問題にならないが、表示像を
投射するプロジェクタにおいては無視できない程度にま
で拡大される。
示ムラ、すなわち、ラビング方向に沿ったスジ状の表示
ムラは、直視型では比較的問題にならないが、表示像を
投射するプロジェクタにおいては無視できない程度にま
で拡大される。
【0165】そこで、電子機器の一例として、このよう
なプロジェクタを挙げて説明することとする。ここで、
プロジェクタとは、上述した液晶装置100をライトバ
ルブとして用いたものであり、図17は、この構成を示
す平面図である。この図に示されるように、プロジェク
タ2100内部には、ハロゲンランプ等の白色光源から
なるランプユニット2102が設けられている。このラ
ンプユニット2102から射出された投射光は、内部に
配置された3枚のミラー2106および2枚のダイクロ
イックミラー2108によってRGBの3原色に分離さ
れて、各原色に対応するライトバルブ100R、100
Gおよび100Bにそれぞれ導かれる。ここで、ライト
バルブ100R、100Gおよび100Bの構成は、上
述した実施形態に係る液晶装置100と同様であり、画
像信号を入力する処理回路(ここでは図示省略)から供
給されるR、G、Bの原色信号でそれぞれ駆動されるも
のである。また、B色の光は、他のR色やG色と比較す
ると、光路が長いので、その損失を防ぐために、入射レ
ンズ2122、リレーレンズ2123および出射レンズ
2124からなるリレーレンズ系2121を介して導か
れる。
なプロジェクタを挙げて説明することとする。ここで、
プロジェクタとは、上述した液晶装置100をライトバ
ルブとして用いたものであり、図17は、この構成を示
す平面図である。この図に示されるように、プロジェク
タ2100内部には、ハロゲンランプ等の白色光源から
なるランプユニット2102が設けられている。このラ
ンプユニット2102から射出された投射光は、内部に
配置された3枚のミラー2106および2枚のダイクロ
イックミラー2108によってRGBの3原色に分離さ
れて、各原色に対応するライトバルブ100R、100
Gおよび100Bにそれぞれ導かれる。ここで、ライト
バルブ100R、100Gおよび100Bの構成は、上
述した実施形態に係る液晶装置100と同様であり、画
像信号を入力する処理回路(ここでは図示省略)から供
給されるR、G、Bの原色信号でそれぞれ駆動されるも
のである。また、B色の光は、他のR色やG色と比較す
ると、光路が長いので、その損失を防ぐために、入射レ
ンズ2122、リレーレンズ2123および出射レンズ
2124からなるリレーレンズ系2121を介して導か
れる。
【0166】さて、ライトバルブ100R、100G、
100Bによってそれぞれ変調された光は、ダイクロイ
ックプリズム2112に3方向から入射する。そして、
このダイクロイックプリズム2112において、R色お
よびB色の光は90度に屈折する一方、G色の光は直進
する。したがって、各色の画像が合成された後、スクリ
ーン2120には、投射レンズ2114によってカラー
画像が投射されることとなる。
100Bによってそれぞれ変調された光は、ダイクロイ
ックプリズム2112に3方向から入射する。そして、
このダイクロイックプリズム2112において、R色お
よびB色の光は90度に屈折する一方、G色の光は直進
する。したがって、各色の画像が合成された後、スクリ
ーン2120には、投射レンズ2114によってカラー
画像が投射されることとなる。
【0167】なお、ライトバルブ100R、100Gお
よび100Bには、ダイクロイックミラー2108によ
って、R、G、Bの各原色に対応する光が入射するの
で、上述したようにカラーフィルタを設ける必要はな
い。また、ライトバルブ100R、100Bの透過像は
ダイクロイックミラー2112により反射した後に投射
されるのに対し、ライトバルブ100Gの透過像はその
まま投射されるので、ライトバルブ100R、100B
による表示像を、ライトバルブ100Gによる表示像に
対して左右反転させる構成となっている。
よび100Bには、ダイクロイックミラー2108によ
って、R、G、Bの各原色に対応する光が入射するの
で、上述したようにカラーフィルタを設ける必要はな
い。また、ライトバルブ100R、100Bの透過像は
ダイクロイックミラー2112により反射した後に投射
されるのに対し、ライトバルブ100Gの透過像はその
まま投射されるので、ライトバルブ100R、100B
による表示像を、ライトバルブ100Gによる表示像に
対して左右反転させる構成となっている。
【0168】
【発明の効果】以上説明したように本発明によれば、基
板の表面、特に実装端子およびこれに至る配線が形成さ
れる領域の段差が低減されるので、不均一なラビング処
理に起因する表示上の不具合の発生を抑制することが可
能となる。
板の表面、特に実装端子およびこれに至る配線が形成さ
れる領域の段差が低減されるので、不均一なラビング処
理に起因する表示上の不具合の発生を抑制することが可
能となる。
【図1】 (a)は、本発明の実施形態に係る電気光学
装置の液晶装置の構成を示す斜視図であり、(b)は、
(a)のA−A’線の断面図である。
装置の液晶装置の構成を示す斜視図であり、(b)は、
(a)のA−A’線の断面図である。
【図2】 同液晶装置の電気的な構成を示すブロック図
である。
である。
【図3】 同液晶装置の表示領域における等価回路を示
す図である。
す図である。
【図4】 同液晶装置の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図5】 同液晶装置の表示領域における画素の詳細構
成を示す平面図である。
成を示す平面図である。
【図6】 図4のB−B’線の断面図である。
【図7】 同液晶装置の周辺領域におけるインバータ回
路の詳細構成を示す平面図である。
路の詳細構成を示す平面図である。
【図8】 図6のC−C’線の断面図である。
【図9】 同液晶装置における実装端子近傍に形成され
る溝の構成を示す斜視図である。
る溝の構成を示す斜視図である。
【図10】 図9のD−D’線の断面図であり、同液晶
装置における実装端子と、この実装端子に至る配線との
構成を示す断面図である。
装置における実装端子と、この実装端子に至る配線との
構成を示す断面図である。
【図11】 (a)〜(d)は、それぞれ同液晶装置に
おける素子基板の製造プロセスを示す断面図である。
おける素子基板の製造プロセスを示す断面図である。
【図12】 (e)〜(h)は、それぞれ同液晶装置に
おける素子基板の製造プロセスを示す断面図である。
おける素子基板の製造プロセスを示す断面図である。
【図13】 (i)〜(l)は、それぞれ同液晶装置に
おける素子基板の製造プロセスを示す断面図である。
おける素子基板の製造プロセスを示す断面図である。
【図14】 同液晶装置における素子基板のラビング方
向を示す平面図である。
向を示す平面図である。
【図15】 本発明の変形例に係る実装端子と、この実
装端子に至る配線との構成を示す断面図である。
装端子に至る配線との構成を示す断面図である。
【図16】 本発明の応用例に係る実装端子と、この実
装端子に至る配線との構成を示す断面図である。
装端子に至る配線との構成を示す断面図である。
【図17】 実施形態に係る電気光学装置を適用した電
子機器の一例たるプロジェクタの構成を示す平面図であ
る。
子機器の一例たるプロジェクタの構成を示す平面図であ
る。
10…基板 12…溝 22…遮光膜 22b…導電膜 30…半導体層 40…下地絶縁膜 41…第1の層間絶縁膜 42…第2の層間絶縁膜 61…配向膜 100…液晶装置 101…素子基板 102…対向基板 105…液晶 107…実装端子 108…対向基板 112…走査線 112b…導電膜 114…データ線 114b…導電膜 116…TFT 118…画素電極 119…蓄積容量 122…画像信号線 130…走査線駆動回路 140…データ線駆動回路 150…サンプリング回路 151…サンプリングスイッチ 171、173…配線 175…容量線 2100…プロジェクタ
フロントページの続き Fターム(参考) 2H090 HA04 JA02 LA01 LA04 LA11 LA12 LA16 2H092 GA32 GA50 JA24 JA34 JA37 JA41 JA46 JB22 JB31 KB13 KB25 MA05 MA07 MA18 NA01 NA28 NA29 PA01 PA02 PA06 PA11 PA13 5C094 AA42 AA43 BA03 BA43 CA19 DA14 DA15 EA04 EA07 FB15
Claims (35)
- 【請求項1】 複数の層でなる基板と、 前記基板の外表面に形成された絶縁膜と、 前記絶縁膜と略同一平面上に形成され画像信号を入力す
る実装端子と、 前記実装端子と導通した配線とを具備することを特徴と
する電気光学装置。 - 【請求項2】 前記基板を構成する層の少なくとも一層
に、前記実装端子の領域を形成する溝が設けられている
ことを特徴とする請求項1記載の電気光学装置。 - 【請求項3】 前記実装端子の領域を形成する溝に、前
記実装端子を成す導電膜が設けられていることを特徴と
する請求項2記載の電気光学装置。 - 【請求項4】 前記基板を構成する層の少なくとも一層
の、前記配線の少なくとも前記実装端子側の領域下に、
前記実装端子の領域を形成する溝に連なる配線用溝が設
けられていることを特徴とする請求項2または請求項3
記載の電気光学装置。 - 【請求項5】 前記基板の外表面に形成された絶縁膜
は、前記実装端子の領域を形成する溝の領域と、前記配
線を形成する溝の領域に形成されることを特徴とする請
求項4記載の電気光学装置。 - 【請求項6】 前記実装端子は、多層の導電膜で形成さ
れることを特徴とする請求項1乃至5記載の電気光学装
置。 - 【請求項7】 前記実装端子の領域を形成する溝の領域
下に少なくとも1層の高さ調整用の膜が形成されている
ことを特徴とする請求項3乃至5のいずれかに記載の電
気光学装置。 - 【請求項8】 前記溝の深さは、前記実装端子の厚さと
前記高さ調整用の膜の厚さとの合計と略同一であること
を特徴とする請求項7記載の電気光学装置。 - 【請求項9】 前記高さ調整用の膜は、前記表示領域に
形成される配線と前記周辺回路を成す配線のうち少なく
とも一つの配線であることを特徴とする請求項7または
請求項8記載の電気光学装置。 - 【請求項10】 前記溝の深さは、前記配線の厚さと略
同一であることを特徴とする請求項2乃至6のいずれか
に記載の電気光学装置。 - 【請求項11】 複数の層でなる基板と、 前記基板上に設けられ画像信号を入力する実装端子と、 前記基板を構成する層の少なくとも一層に、前記実装端
子に至る配線が形成される少なくとも一部分に設けられ
た溝と、 前記溝に対応する領域に形成された前記配線と、 前記配線上に形成された絶縁膜とを具備することを特徴
とする電気光学装置。 - 【請求項12】 前記実装端子は前記配線を成す導電膜
で形成され、前記配線上に形成された前記絶縁膜は前記
実装端子を露出していることを特徴とする請求項11記
載の電気光学装置。 - 【請求項13】 前記実装端子の表面と前記絶縁膜の表
面とが略同一の高さであることを特徴とする請求項11
又は請求項12記載の電気光学装置。 - 【請求項14】 前記溝は前記実装端子を囲む領域に形
成され、前記実装端子を囲む領域上に前記配線が形成さ
れていることを特徴とする請求項11乃至13のいずれ
かに記載の電気光学装置。 - 【請求項15】 前記配線上に形成された前記絶縁膜の
表面と、前記配線が形成された領域に隣接した前記絶縁
膜の表面とが略同一の高さであることを特徴とする請求
項14記載の電気光学装置。 - 【請求項16】 前記配線は、表示領域に形成される配
線で形成されることを特徴とする請求項11乃至15の
いずれかに記載の電気光学装置。 - 【請求項17】 前記配線は、表示領域の周囲に形成さ
れる周辺回路を成す配線で形成されることを特徴とする
請求項11乃至15のいずれかに記載の電気光学装置。 - 【請求項18】 前記配線は、表示領域に形成される配
線及び前記表示領域の周囲に形成される周辺回路を成す
配線で形成されることを特徴とする請求項11乃至15
のいずれかに記載の電気光学装置。 - 【請求項19】 前記配線の領域下に少なくとも1層の
高さ調整用の膜が形成されていることを特徴とする請求
項11乃至18のいずれかに記載の電気光学装置。 - 【請求項20】 前記溝の深さは、前記配線の厚さと前
記高さ調整用の膜の厚さとの合計と略同一であることを
特徴とする請求項19記載の電気光学装置。 - 【請求項21】 前記高さ調整用の膜は、前記表示領域
に形成される配線と前記周辺回路を成す配線のうち少な
くとも一つの配線であることを特徴とする請求項19ま
たは請求項20記載の電気光学装置。 - 【請求項22】 前記溝の深さは、前記配線の厚さと略
同一であることを特徴とする請求項11乃至18のいず
れかに記載の電気光学装置。 - 【請求項23】 複数の層でなる基板と、 前記基板上に形成された表示領域と、 前記表示領域に配設された配線と、 前記基板上の前記表示領域の周辺に形成され、前記配線
に電気的に接続された周辺回路と、 前記基板上に形成された実装端子と、 前記周辺回路と前記実装端子とを電気的に接続した配線
と、 前記基板を構成する層の少なくとも一層に、前記周辺回
路が形成される部分に設けられた溝と、 前記周辺回路上に形成された絶縁膜とを具備することを
特徴とする電気光学装置。 - 【請求項24】 複数の層でなる基板と、 前記基板上に形成された表示領域と、 前記表示領域に配設された配線と、 前記基板上の前記表示領域の周辺に形成され、前記配線
に電気的に接続された周辺回路と、 前記基板上に形成された実装端子と、 前記周辺回路と前記実装端子とを電気的に接続した配線
と、 前記基板を構成する層の少なくとも一層に、前記周辺回
路が形成される部分に設けられた溝と、 前記実装端子の領域を形成する溝と、 前記周辺回路の溝及び前記実装端子の領域を形成する溝
の領域に形成された外表面を成す絶縁膜とを具備するこ
とを特徴とする電気光学装置。 - 【請求項25】 複数の層でなる基板と、 前記基板上に形成された表示領域と、 前記表示領域に配設された配線と、 前記基板上の前記表示領域の周辺に形成され、前記配線
に電気的に接続された周辺回路と、 前記基板上に形成された実装端子と、 前記周辺回路と前記実装端子とを電気的に接続した配線
と、 前記基板を構成する層の少なくとも一層に、前記表示領
域に配設された配線が形成される部分に設けられた溝
と、 前記基板を構成する層の少なくとも一層に、前記周辺回
路が形成される部分に設けられた溝と、 前記実装端子の領域を形成する溝と、 前記周辺回路の溝及び前記実装端子の領域を形成する溝
の領域に形成された外表面を成す絶縁膜とを具備するこ
とを特徴とする電気光学装置。 - 【請求項26】 複数の層でなる基板と、 前記基板上に形成された表示領域と、 前記表示領域に配設されたデータ線と、 前記表示領域の一辺に沿って形成されたデータ線駆動回
路と、 前記データ線駆動回路を挟んで前記表示領域の一辺と対
向するように形成された実装端子と、 前記実装端子と電気的に接続され前記データ線に画像信
号を供給する信号線と、 前記基板を構成する層の少なくとも一層に、実装端子の
領域を形成する溝と、 前記基板の外表面を成し、前記実装端子を露出させた絶
縁膜とを具備することを特徴とする電気光学装置。 - 【請求項27】 前記基板を構成する層の少なくとも一
層に、少なくとも前記データ線駆動回路と前記実装端子
との間の領域内で前記信号線が形成される部分に溝を形
成したことを特徴とする請求項26記載の電気光学装
置。 - 【請求項28】 前記基板を構成する層の少なくとも一
層に、前記データ線駆動回路が形成される部分に溝を形
成したことを特徴とする請求項26または請求項27記
載の電気光学装置。 - 【請求項29】 前記表示領域の一辺と前記データ線駆
動回路との間に、前記データ線駆動回路で前記データ線
に画像信号の供給を制御するサンプリング回路を備える
ことを特徴とする請求項26乃至請求項28のいずれか
に記載の電気光学装置。 - 【請求項30】 前記基板を構成する層の少なくとも一
層に、前記サンプリング回路が形成される部分に設けら
れた溝を形成したことを特徴とする請求項29記載の電
気光学装置。 - 【請求項31】 前記表示領域に配向膜が形成され、前
記配向膜のラビング方向が前記実装端子から前記表示領
域に向うことを特徴とする請求項26乃至30のいずれ
かに記載の電気光学装置。 - 【請求項32】 光を出射する光源と、 前記光源による出射光を画像情報に対応した変調を施す
請求項1乃至請求項31のいずれかに記載の電気光学装
置と、 前記電気光学装置により変調された光を投射する投射手
段とを具備することを特徴とする電子機器。 - 【請求項33】 複数の層でなる基板上に設けられた実
装端子を介して入力した信号にしたがって所定の画像を
表示する電気光学装置の製造方法であって、 前記基板を構成する層の少なくとも一層に、前記実装端
子に至る配線が形成されるべき部分に溝を設ける工程
と、 前記溝に対応する領域に前記配線を形成する工程と、 前記配線上に絶縁膜を積層する工程とを備えることを特
徴とする電気光学装置の製造方法。 - 【請求項34】 前記実装端子は前記配線を形成する工
程と同時に形成され、前記絶縁膜を積層する工程後に、
前記絶縁膜で覆われた実装端子を露出する工程を含むこ
とを特徴とする請求項33に記載の電気光学装置の製造
方法。 - 【請求項35】 前記実装端子を露出する工程は、前記
絶縁膜を研磨する工程であることを特徴とする請求項3
4に記載の電気光学装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001014354A JP2001343913A (ja) | 2000-03-27 | 2001-01-23 | 電気光学装置、その製造方法および電子機器 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000087151 | 2000-03-27 | ||
JP2000-87151 | 2000-03-27 | ||
JP2001014354A JP2001343913A (ja) | 2000-03-27 | 2001-01-23 | 電気光学装置、その製造方法および電子機器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001343913A true JP2001343913A (ja) | 2001-12-14 |
Family
ID=26588471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001014354A Withdrawn JP2001343913A (ja) | 2000-03-27 | 2001-01-23 | 電気光学装置、その製造方法および電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001343913A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004354966A (ja) * | 2003-05-02 | 2004-12-16 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
JP2006010856A (ja) * | 2004-06-23 | 2006-01-12 | Seiko Epson Corp | 電気光学装置用基板及び電気光学装置、並びに電子機器 |
JP2010243722A (ja) * | 2009-04-03 | 2010-10-28 | Ips Alpha Technology Ltd | 表示装置 |
KR100994859B1 (ko) | 2002-05-31 | 2010-11-16 | 소니 주식회사 | 표시 장치의 제조 방법 |
CN111580298A (zh) * | 2019-02-15 | 2020-08-25 | 精工爱普生株式会社 | 电光装置、电子设备以及电光装置的制造方法 |
JP2021015300A (ja) * | 2020-11-04 | 2021-02-12 | セイコーエプソン株式会社 | 電気光学装置、電子機器、および電気光学装置の製造方法 |
-
2001
- 2001-01-23 JP JP2001014354A patent/JP2001343913A/ja not_active Withdrawn
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100994859B1 (ko) | 2002-05-31 | 2010-11-16 | 소니 주식회사 | 표시 장치의 제조 방법 |
JP2004354966A (ja) * | 2003-05-02 | 2004-12-16 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
KR100646144B1 (ko) * | 2003-05-02 | 2006-11-15 | 세이코 엡슨 가부시키가이샤 | 전기광학장치 및 그 제조방법 그리고 전자기기 |
US7277150B2 (en) | 2003-05-02 | 2007-10-02 | Seiko Epson Corporation | Electrooptical device, method of manufacturing same, and electronic apparatus |
JP2006010856A (ja) * | 2004-06-23 | 2006-01-12 | Seiko Epson Corp | 電気光学装置用基板及び電気光学装置、並びに電子機器 |
JP4639659B2 (ja) * | 2004-06-23 | 2011-02-23 | セイコーエプソン株式会社 | 電気光学装置用基板及び電気光学装置、並びに電子機器 |
JP2010243722A (ja) * | 2009-04-03 | 2010-10-28 | Ips Alpha Technology Ltd | 表示装置 |
CN111580298A (zh) * | 2019-02-15 | 2020-08-25 | 精工爱普生株式会社 | 电光装置、电子设备以及电光装置的制造方法 |
CN111580298B (zh) * | 2019-02-15 | 2023-03-21 | 精工爱普生株式会社 | 电光装置、电子设备以及电光装置的制造方法 |
JP2021015300A (ja) * | 2020-11-04 | 2021-02-12 | セイコーエプソン株式会社 | 電気光学装置、電子機器、および電気光学装置の製造方法 |
JP7207387B2 (ja) | 2020-11-04 | 2023-01-18 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
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