JP3872019B2 - High speed separation circuit - Google Patents
High speed separation circuit Download PDFInfo
- Publication number
- JP3872019B2 JP3872019B2 JP2003011988A JP2003011988A JP3872019B2 JP 3872019 B2 JP3872019 B2 JP 3872019B2 JP 2003011988 A JP2003011988 A JP 2003011988A JP 2003011988 A JP2003011988 A JP 2003011988A JP 3872019 B2 JP3872019 B2 JP 3872019B2
- Authority
- JP
- Japan
- Prior art keywords
- latch circuit
- input
- output
- clock signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の信号を時分割的に多重化された信号を分離・並列化する回路に関するものである。
【０００２】
【従来の技術】
【非特許文献１】
H. Kano、 T. Suzuki, S. Yamamura, Y. Nakasha, K. Sawada, T. Takahashi, K. Makiyama, T.Hirose, and T. Watanabe "A 50-Gbit/s 1:4 Demultiplexer IC in InP-based HEMT Technology",Tech. Dig. IEEE MTT-S International Microwave Symposium 2002 pp.75-78
高速分離回路の従来例として図６に示すような構成が知られている。図６において、ＤＴはビットレート４ｆ(bit/s)の入力データ、ＣＴは周波数２ｆ(Hz)のクロック入力、２ｆ(Hz)０°は周波数２ｆ(Hz)位相０°のクロック、２ｆ(Hz)１８０°は周波数２ｆ(Hz)位相１８０°のクロック、ｆ(Hz)０°は周波数ｆ(Hz)位相０°のクロック、ｆ(Hz)１８０°は周波数ｆ(Hz)位相１８０°のクロック、Ｑ０〜Ｑ３はビットレートｆ(bit/s)の出力データ端子、頭文字がＬのブロックはラッチ回路、ＴＦＦは分周器、頭文字がＢＡのものはバッファアンプである。
【０００３】
図６の回路動作について図６と図７とを併用して以下に説明する。入力データＤＴはバッファアンプＢＡ４ｆｄを介して、３つのラッチ回路（Ｌｅ１，Ｌｅ２，Ｌｅ３）が直列接続された第五のラッチ回路群５、及び２つのラッチ回路（Ｌｇ１，Ｌｇ２）が直列接続された第六のラッチ回路群６にそれぞれ分配される。
また、クロック入力ＣＴはバッファアンプＢＡ２ｆｃを介して、０度と１８０度の位相を有するクロック差動信号（２ｆ(Hz)０°および２ｆ(Hz)１８０°）に変換されると同時に、第五および第六のラッチ回路群５と６、及び分周器ＴＦＦへ分配される。ここで、第五のラッチ回路群５における第一番目のラッチ回路Ｌｅ１にはクロック２ｆ(Hz)０°が入力されており、図７に示すようにクロック２ｆ(Hz)０°の立ち上がり箇所にあるデータ０Ａ，２Ａ，０Ｂ，２Ｂ…が取り込まれる。一方、第六のラッチ回路群６の一番目のラッチ回路Ｌｇ１にはクロック２ｆ(Hz)１８０°が入力されており、同じく図７に示すように２ｆ(Hz)１８０°の立ち上がり箇所にあるデータ１Ａ，３Ａ，１Ｂ，３Ｂ、…が取り込まれる。ここでラッチ回路は、クロックの立ち上がりで取り込んだデータをクロックがハイレベルの間保持する一方、クロックがローレベルの間は入力されているデータをそのまま透過して出力する。
【０００４】
このような動作を行うラッチ回路が、第五のラッチ回路群５にはＬｅ１に続いて更に２つ、第六のラッチ回路群６にはＬｇ１に続いて更に１つ接続されている。その結果、第五のラッチ回路群５の最終段であるＬｅ３の出力は、データエッジがクロック２ｆ(Hz)１８０°の立ち上がりに同期したビットレート２ｆ(bit/s)の０Ａ，２Ａ，０Ｂ，２Ｂ…なる信号列、第六のラッチ回路群６における最終段Ｌｇ２の出力もデータエッジがクロック２ｆ(Hz)１８０°の立ち上がりに同期したビットレート２ｆ(bit/s)の１Ａ，３Ａ，１Ｂ，３Ｂ…なる信号列となる。
更に、これら２つの２ｆ(bit/s)の信号列は、第五及び第六のラッチ回路群５と６の後段に続くラッチ回路群において、上記と同じ原理により図７Ｑ０〜Ｑ３に示すようにデータエッジが揃った４つのｆ(bit/s)の信号列に分離され並列化されて出力される。
【０００５】
【発明が解決しようとする課題】
しかしながら上記の従来例を用いて高速分離回路を構成するとき、以下のような課題が存在する。
第一の課題は、部品点数が多いことである。「従来の技術」の項で示した例では、ラッチ回路及び分周器の論理回路が１６個、バッファアンプが９個と合計２５個の部品が使用されている。このため消費電力は増大し、集積化する場合にはチップ面積も大きくなる等の不利を負う。
第二の課題は、高速クロック信号を多数分配する点である。「従来の技術」の例では、最も高速な２ｆ(Hz)のクロック信号を分周器（ＴＦＦ）及び５つのラッチ回路へ分配している。高速クロック信号の分配は、帯域制限・損失・反射等により分配先へ回路動作に十分な波形とパワーの分配が難しいと同時に、分配部分の高速・広帯域性を担保すべく多くの電力を消費してしまうのが一般である。
本発明においては、これら課題を解決し、低消費電力、小型で高速な分離回路を提供することを目的としている。
【０００６】
【課題を解決するための手段】
前記目的を達成するために、
本発明の請求項１においては、ビットレートが４ｆ(bit/s)の時系列構成の入力データ信号を位相が揃った複数の並列データ群に分離・配列する回路において、４つのラッチ回路が直列接続された第一のラッチ回路群と、３つのラッチ回路が直列接続された第二のラッチ回路群と、３つのラッチ回路が直列接続された第三のラッチ回路群と、２つのラッチ回路が直列接続された第四のラッチ回路群と、周波数が２ｆ(Hz)のクロック信号を入力として位相がそれぞれ０度、９０度、１８０度、２７０度である周波数ｆ(Hz)の４つの信号を出力する分周器とから構成され、上記ビットレート４ｆ(bit/s)の入力データ信号が上記第一、第二、第三及び第四のラッチ回路群それぞれの第一番目のラッチ回路に四分配され、上記各ラッチ回路群のクロック信号となる周波数ｆ(Hz)で位相０度の信号が、第一のラッチ回路群の第一番目のラッチ回路と、第三のラッチ回路群の第二番目のラッチ回路とに入力され、上記クロック信号となる周波数ｆ(Hz)で位相９０度の信号が、第一のラッチ回路群の第四番目のラッチ回路と、第二のラッチ回路群の第一番目のラッチ回路と、第二のラッチ回路群の第三番目のラッチ回路と、第三のラッチ回路群の第三番目のラッチ回路と、第四のラッチ回路群の第二番目のラッチ回路とに入力され、上記クロック信号となる周波数ｆ(Hz)、位相１８０度の信号が、第一のラッチ回路群の第二番目のラッチ回路と、第三のラッチ回路群の第一番目のラッチ回路とに入力され、上記クロック信号となる周波数ｆ(Hz)、位相２７０度の信号が、第一のラッチ回路群の第三番目のラッチ回路と、第二のラッチ回路群の第二番目のラッチ回路と、第四のラッチ回路群の第一番目のラッチ回路とに入力される構成の高速分離回路について規定している。
【０００７】
請求項２においては、請求項１に記載のラッチ回路が、入力クロック信号がハイレベルの時は、入力クロック信号がハイレベルに遷移する直前の出力データ信号を保持して出力すると同時に、入力クロック信号がローレベルの時は、入力信号を透過して出力する高速分離回路について規定している。
請求項３においては、入力クロック信号がローレベルの時は、入力クロック信号がローレベルに遷移する直前の出力データを保持して出力すると同時に、入力クロック信号がハイレベルの時は、入力データ信号を透過して出力するように構成したラッチ回路を有する高速分離回路について規定している。
【０００８】
請求項４においては、請求項１に記載のラッチ回路として、第１および第２のトランジスタは差動対を形成し、上記第１および第２のトランジスタにおける第１の電極が共通に接続され、第２の電極にそれぞれ差動入力が印加され、第３の電極は第１および第２の負荷抵抗を介してそれぞれ電源端子の一方に接続され、上記第３の電極からそれぞれ出力を取り出す構成となっており、上記共通接続された第１および第２のトランジスタにおける第１の電極にはスイッチング素子を形成する第３のトランジスタの第３の電極が接続され、上記第３のトランジスタの第２の電極には差動入力を形成しているクロック信号の一方が印加され、上記第３のトランジスタにおける第１の電極は第１の電流源を介して電源端子の他の一方に接続されており、上記差動入力を形成しているクロック信号の他の一方は、第４のトランジスタにおける第２の電極に接続されており、上記第４のトランジスタの第１の電極は上記第３のトランジスタにおける第１の電極と共通接続されており、上記第４のトランジスタの第３の電極は第５および第６のトランジスタにおいて互いに共通接続されている第１の電極に接続され、上記第５および第６のトランジスタにおける第３の電極は上記第１および第２のトランジスタの第３の電極にそれぞれ接続されており、上記第１および上記第５のトランジスタと、上記第２および上記第６のトランジスタの第３の電極は第７および第８のトランジスタの第２の電極にそれぞれ接続され、上記第７および上記第８のトランジスタの第３の電極は上記電源端子の一方に接続され、上記第７および上記第８のトランジスタの各第１の電極はそれぞれ電流源および直列接続されたダイオードによる出力回路を経て上記他の一方の電源端子に接続され、上記出力回路の中間点から差動出力を取り出す構成とし、上記中間点を上記第５および上記第６のトランジスタの上記第２の電極と出力端子とに接続することにより入力クロック信号がハイレベルのときは入力クロック信号がハイレベルに遷移する直前の出力データ信号を保持して出力し、入力クロック信号がローレベルのときは入力データ信号を透過して出力する動作を行うか、もしくは入力クロック信号がローレベルのときは入力クロック信号がローレベルに遷移する直前の出力データ信号を保持して出力し、入力クロック信号がハイレベルのときは入力データ信号を透過して出力する動作を行うラッチ回路を有する高速分離回路を規定している。
【０００９】
請求項５においては、請求項１に記載の分周器として、入力クロック信号がハイレベルのときは、入力クロック信号がハイレベルに遷移する直前の出力差動データ信号を保持して差動出力し、入力クロック信号がローレベルのときは入力差動データ信号を透過して差動出力する第一のラッチ回路と、入力クロック信号がローレベルのときは、入力クロック信号がローレベルに遷移する直前の出力差動データ信号を保持して差動出力すると同時に入力クロック信号がハイレベルのときは入力差動データ信号を透過して差動出力する第二のラッチ回路から構成され、上記第一のラッチ回路の差動データ出力端子を上記第二のラッチ回路の差動データ入力端子に同一極性で接続し、上記第二のラッチ回路の差動データ出力端子を上記第一のラッチ回路の差動データ入力端子に論理反転して接続し、上記第一のラッチ回路と上記第二のラッチ回路への入力クロック信号を共通化して本分周器の入力信号とし、上記第一のラッチ回路の差動出力を位相０度及び１８０度の出力信号、上記第二のラッチ回路の差動出力を位相９０度及び２７０度の出力信号として取り出す構成の分周器を使用した高速分離回路について規定している。
【００１０】
【発明の実施の形態】
［第１の実施の形態］
本発明における第１の実施の形態を図１に示す。ＤＴはビットレート４ｆ(bit/s)の入力データ、ＣＴは周波数２ｆ(Hz)のクロック入力、ｆ(Hz)０°は周波数ｆ(Hz)位相０°のクロック、ｆ(Hz)１８０°は周波数ｆ(Hz)位相１８０°のクロック、ｆ(Hz)９０°は周波数ｆ(Hz)位相９０°のクロック、ｆ(Hz)２７０°は周波数ｆ(Hz)位相２７０°のクロック、Ｑ０〜Ｑ３はビットレートｆ(bit/s)の出力データ端子、頭文字がＬのブロックはラッチ回路、ＴＦＦは分周器、頭文字ＢＡのブロックはバッファアンプを表す。
【００１１】
図１の回路の動作について、図２のタイムチャートを用いつつ説明する。
入力データＤＴは、バッファアンプＢＡ４ｆｄを介してラッチ回路（Ｌ０１，Ｌ０２，Ｌ０３，Ｌ０４）で構成される第一のラッチ回路群１、ラッチ回路（Ｌ１１，Ｌ１２，Ｌ１３）で構成される第二のラッチ回路群２、ラッチ回路（Ｌ２１，Ｌ２２，Ｌ２３）で構成される第三のラッチ回路群３、及びラッチ回路（Ｌ３１，Ｌ３２）で構成される第四のラッチ回路群４、の各ラッチ回路群の先頭のラッチ回路（Ｌ０１，Ｌ１１，Ｌ２１，Ｌ３１）へ分配される。また、クロック入力ＣＴは、分周器ＴＦＦによって０度、１８０度、９０度、２７０度の４つの位相を有するクロック信号（ｆ（Ｈｚ）０°、ｆ(Hz)１８０°、ｆ(Hz)９０°、ｆ(Hz)２７０°）に変換された後、各々のラッチ回路へ図１で示されたように分配される。
【００１２】
ここで、第一のラッチ回路群１における第一番目のラッチ回路Ｌ０１にはクロックｆ(Hz)０°が入力されている。ラッチ回路は、前述のようにクロックの立ち上がりエッジで、その立ち上がり直前のデータを取り込み、その取り込んだデータをクロックがハイレベルの期間保持し出力する動作を行う。よってラッチ回路Ｌ０１は、図２のクロック「ｆ(Hz)０°」の立ち上がり直前にあるデータ（ＤＴ）のうち０Ａ，０Ｂ，…を取り込む。また、第二のラッチ回路群２における一番目のラッチ回路Ｌ１１にはクロック「ｆ(Hz)９０°」が、第三のラッチ回路群３における一番目のラッチ回路Ｌ２１にはクロック「ｆ(Hz)１８０°」が、第四のラッチ回路群４における一番目のラッチ回路Ｌ３１にはクロック「ｆ(Hz)２７０°」が入力されている。この結果、第二のラッチ回路群２には１Ａ，１Ｂ，…、第三のラッチ回路群３には２Ａ，２Ｂ，…、第四のラッチ回路群４には３Ａ，３Ｂ，…が取り込まれる。
【００１３】
次いで、各ラッチ回路群に取り込まれた各データ列は、データエッジが位相２７０度のクロックの立ち上がりに同期するように処理される。この様子を第一のラッチ回路群１を例に取って説明する。第一のラッチ回路群１における第一番目のラッチ回路Ｌ０１によって取り込まれたデータ０Ａ，０Ｂ，…は、次段のラッチ回路Ｌ０２へ入力される。ラッチ回路は先程述べたように、クロックがハイレベルの間はクロックの立ち上がりで取り込んだデータを保持出力する一方、クロックがローレベルの間は入力されているデータをそのまま透過出力する。
【００１４】
ここで、次段のラッチ回路Ｌ０２は位相１８０度のクロックで駆動されており、クロックがローレベルの時は前段のＬ０１の出力０Ａ，０Ｂ，…をそのまま透過出力し、クロックがハイレベルの時はクロック立ち上がりの直前のデータ０Ａ，０Ｂ，…を読み込み出力する。このためラッチ回路Ｌ０２の出力波形は、図２中の「Ｌ０２の出力」に示したように、データエッジが位相０度のクロックの立ち上がりに同期したビットレートｆ(bit/s)のものとなる。更にラッチ回路Ｌ０２の出力はラッチ回路Ｌ０３へ入力され、最終的にはラッチ回路Ｌ０４に受け渡される。ここでラッチ回路Ｌ０３，Ｌ０４はそれぞれ位相２７０度、９０度のクロック（ｆ(Hz)２７０°およびｆ(Hz)９０°）で駆動されている。このため、位相２７０度のクロックの立ち上がりにおいてラッチ回路Ｌ０３はＬ０２のデータ出力を取り込み、同時にラッチ回路Ｌ０４はＬ０３が取り込んだデータを透過出力する。よって、バッファアンプＢＡｆｄ０を介して回路外部に取り出された出力Ｑ０は、図２中に示されたようにデータエッジが位相２７０度のクロック立ち上がりに同期した波形となる。
【００１５】
同様に、他のラッチ回路群についても、位相９０度、２７０度のクロックを使用することで、データエッジが位相２７０度のクロックの立ち上がりに同期したビットレートｆ(bit/s)の信号列を出力している。以上の結果、本第１の実施の形態により、従来例と同様に、４ｆ(bit/s)の信号列をデータエッジが揃ったｆ(bit/s)の４つの信号列に分離して並列化することができるようになる。
【００１６】
ここで従来例と本第１の実施の形態を比較する。回路を構成する部品の数は、従来例では２５個、本第１の実施の形態では２０個である。このため従来例よりも省電力、また集積化する場合でもチップ面積を小さくすることができる。更に、２ｆ(Hz)の高速クロック信号の分配数は、従来例で６、本第１の実施の形態ではＴＦＦへのみの１である。すなわち、高速クロック信号の分配に関しても本第１の実施の形態では大幅に緩和される。
【００１７】
［第２の実施の形態］
第２の実施の形態を図３に示す。本第２の実施の形態は、本発明において使用されるラッチ回路の例である。図中、ＲＬ１〜ＲＬ２は負荷抵抗、ｘｆ１〜ｘｆ８はトランジスタ、ｘｄｃ１〜ｘｄｃ４およびｘｄｔ１〜ｘｄｔ４はダイオード、ｃ１〜ｃ２は容量、ｃｓ１〜ｃｓ３は電流源、ＶＤＤ，ＶＳＳは電源端子、ＤＴ，ＤＣは入力データの差動入力端子、ＣＴ，ＣＣは入力クロックの差動入力端子、ＱＴ，ＱＣは差動出力端子である。
以下、本第２の実施の形態による図３の回路の動作について説明する。入力クロックＣＴおよびＣＣがそれぞれローレベルおよびハイレベルである時、ｘｆ１，ｘｆ２から成る差動対が導通状態となる。よってｘｆ１，ｘｆ２から成る差動対は、入力端子ＤＴ，ＤＣから入力される差動データを直接読み込み、その結果をトランジスタｘｆ７，ｘｆ８で構成されたソースフォロワを介して差動入力端子ＤＴ，ＤＣに印加された入力差動データ信号を透過出力する。一方、入力クロックの差動入力端子ＣＴおよびＣＣに印加されたクロックがそれぞれハイレベルおよびローレベルである時、ｘｆ４，ｘｆ５から成る差動対が導通状態となる。
このとき、ｘｆ４、ｘｆ５から成る差動対の入力は、直列接続されたダイオード群ｘｄｃ１〜ｘｄｃ４およびｘｄｔ１〜ｘｄｔ４の中間点から上記ソースフォロアの出力として供給されるため、当該差動対ｘｆ４およびｘｆ５が導通状態へ遷移する直前の出力差動データをソースフォロワを介して読み込む。この読み込んだデータを保持し、その保持した状態を更にソースフォロワおよび上記ダイオード群を介して差動出力する。すなわち、入力クロック信号がハイレベルの時はクロック信号がハイレベルに遷移する直前の出力データを保持して出力し、入力クロック信号がローレベルの時は入力データ信号を透過して出力することになる。
【００１８】
また、図３に示した回路のＣＤ端子とＣＣ端子とを入れ換えた構成とすることにより図示しないが上記とは逆の論理動作、すなわち、入力クロック信号がローレベルの時は、入力クロック信号がローレベルに遷移する直前の出力データを保持して出力し、入力クロック信号がハイレベルの時は、入力信号を透過して出力する構成とすることも可能である。
以上説明した図３の回路においては、トランジスタとして電界効果型トランジスタを（Field-Effect Transistor：ＦＥＴ）を想定したものであるが、これをバイポーラトランジスタに置き換えた場合でも同様の効果が得られる。
【００１９】
［第３の実施の形態］
第３の実施の形態を図４に示す。本第３の実施の形態は、本発明において用いられる分周器の構成例である。
図４中、CK INは周波数２ｆ(Hz)の入力クロック信号、ｆ(Hz)０°、ｆ(Hz)１８０°、ｆ(Hz)９０°，ｆ(Hz)２７０°は周波数ｆ(Hz)で位相がそれぞれ０度、１８０度、９０度、２７０度の出力クロック信号、Latch１は入力クロック信号がローレベルのときは入力クロック信号がローレベルに遷移する直前の出力データ信号を保持して出力し、且つ入力クロック信号がハイレベルのときは入力データ信号を透過して出力するラッチ回路、Latch２はLatch１とは逆に入力クロック信号がハイレベルのときは入力クロック信号がハイレベルに遷移する直前の出力データ信号を保持して出力し、且つ入力クロック信号がローレベルのときは入力データ信号を透過して出力するラッチ回路、Clock INはラッチ回路のクロック入力端子、Data INおよび／Data INはそれぞれラッチ回路のデータ正入力端子および補入力端子、Data OUTおよび／Data OUTはそれぞれラッチ回路のデータ正出力端子および補出力端子である。また接続に関しては、Latch１のデータ正出力および補出力がそれぞれLatch２のデータ正入力および補入力に接続され、Latch２のデータ正出力および補出力はそれぞれLatch１のデータ補入力および正入力へと論理反転してLatch１に入力されるよう接続されている。
【００２０】
本第３の実施の形態による図４の回路の動作について、図５のタイムチャートを用いつつ説明する。
Latch１，Latch２は入力クロック信号CK INのレベルによって、その動作モードを、入力データ信号をそのまま出力する透過モード、及びクロック遷移直前の出力を保持する保持モードと切り替える。CK INがローレベルの時、Latch１およびLatch２はそれぞれ保持および透過モードである。よって図５に示したように、Latch１の正出力端子Data OUTには直前のタイミングの論理レベルが、Latch２の正出力端子Data OUTには入力データ信号であるLatch１の正出力がそれぞれ出力される。一方、CK INがハイレベルの時、Latch１およびLatch２はそれぞれ透過および保持モードとなる。故に、Latch１の正出力端子Data OUTには入力データ信号であるLatch２の正出力の論理反転が、Latch２の正出力端子Data OUTには直前のタイミングの論理レベルがそれぞれ出力される。以上の動作を繰り返すことで、Latch１の正出力端子Data OUTには入力クロック信号の周波数の半分のｆ(Hz)で位相０度のｆ(Hz)０°が出力され、Latch２の正出力端子Data OUTにはLatch１から９０度遅れたｆ(Hz)９０°が出力される。更に、Latch１、Latch２共に正出力の逆位相信号が出力される補出力端子／Data OUTを有しており、Latch１の補出力端子からはｆ(Hz)１８０°が、Latch２の補出力端子からはｆ(Hz)２７０°が出力される。以上のようにして本発明に適用し得る分周器を実現している。
【００２１】
【発明の効果】
本発明により、論理ゲートが少なく、かつ高速クロック信号を多数分配する必要のない、小型で動作が安定した高速分離回路を構成することが出来る。
【図面の簡単な説明】
【図１】本発明における第一の実施の形態を示す回路図。
【図２】第一の実施の形態における動作を説明するタイミング図。
【図３】本発明において用いられたラッチ回路の回路図。
【図４】本発明において用いられた分周器の構成図。
【図５】本発明において用いられた分周器の動作を説明するタイミング図。
【図６】従来の高速分離回路の例を示す回路図。
【図７】従来の高速分離回路の動作を説明するタイミング図。
【符号の説明】
１，２，３，４，５，６：ラッチ回路群
ＴＦＦ：分周器 ＣＴ，ＣＣ：クロック信号
ＤＴ，ＤＣ：データ入力信号
ＢＡ４ｆｄ，ＢＡｆｃ１，ＢＡｆｃ２，ＢＡｆｄ０，ＢＡｆｄ１，ＢＡｆｄ２，ＢＡｆｄ３
：バッファアンプ
Ｑ０，Ｑ１，Ｑ２，Ｑ３：信号出力端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a circuit for separating and parallelizing a signal obtained by multiplexing a plurality of signals in a time division manner.
[0002]
[Prior art]
[Non-Patent Document 1]
H. Kano, T. Suzuki, S. Yamamura, Y. Nakasha, K. Sawada, T. Takahashi, K. Makiyama, T. Hirose, and T. Watanabe "A 50-Gbit / s 1: 4 Demultiplexer IC in InP -based HEMT Technology ", Tech. Dig. IEEE MTT-S International Microwave Symposium 2002 pp.75-78
A configuration as shown in FIG. 6 is known as a conventional example of a high-speed separation circuit. In FIG. 6, DT is input data with a bit rate of 4 f (bit / s), CT is a clock input with a frequency of 2 f (Hz), 2 f (Hz) 0 ° is a clock with a frequency of 2 f (Hz) and a phase of 0 °, 2 f (Hz ) 180 ° is a clock of
[0003]
The circuit operation of FIG. 6 will be described below using FIG. 6 and FIG. 7 together. The input data DT is supplied via a buffer amplifier BA 4fd to a fifth
The clock input CT is converted into clock differential signals (2f (Hz) 0 ° and 2f (Hz) 180 °) having phases of 0 degrees and 180 degrees via the buffer amplifier BA 2fc , and at the same time, The fifth and sixth
[0004]
Two more latch circuits that perform such an operation are connected to the fifth
Further, these two 2f (bit / s) signal trains are as shown in FIGS. 7Q0 to Q3 in the latch circuit groups following the fifth and sixth
[0005]
[Problems to be solved by the invention]
However, the following problems exist when a high-speed separation circuit is configured using the above-described conventional example.
The first problem is that the number of parts is large. In the example shown in the section “Prior Art”, 16 logic circuits including latch circuits and frequency dividers and 9 buffer amplifiers are used, for a total of 25 components. For this reason, power consumption increases, and when integrated, there is a disadvantage that the chip area increases.
The second problem is that a large number of high-speed clock signals are distributed. In the “prior art” example, the fastest 2 f (Hz) clock signal is distributed to a frequency divider (TFF) and five latch circuits. The distribution of high-speed clock signals is difficult to distribute the waveform and power sufficient for circuit operation to the distribution destination due to bandwidth limitation, loss, reflection, etc., and at the same time consumes a lot of power to ensure the high-speed and wideband characteristics of the distribution part. It is common to end up.
An object of the present invention is to solve these problems and to provide a low-power consumption, compact and high-speed separation circuit.
[0006]
[Means for Solving the Problems]
To achieve the above purpose,
According to a first aspect of the present invention, in a circuit that separates and arranges an input data signal having a time-series configuration with a bit rate of 4 f (bit / s) into a plurality of parallel data groups having the same phase, four latch circuits are connected in series. A first latch circuit group connected, a second latch circuit group in which three latch circuits are connected in series, a third latch circuit group in which three latch circuits are connected in series, and two latch circuits; A fourth group of latch circuits connected in series and a clock signal having a frequency of 2f (Hz) are input, and four signals having a frequency f (Hz) having phases of 0 degrees, 90 degrees, 180 degrees, and 270 degrees, respectively. And an input data signal having a bit rate of 4 f (bit / s) is supplied to the first latch circuit of each of the first, second, third and fourth latch circuit groups. Distributed and the clock signal of each latch circuit group A signal having a frequency of 0 (degrees) and a phase of 0 degree is input to the first latch circuit of the first latch circuit group and the second latch circuit of the third latch circuit group, and the clock signal A signal having a phase of 90 degrees at a frequency f (Hz) becomes a fourth latch circuit of the first latch circuit group, a first latch circuit of the second latch circuit group, and a second latch circuit. The frequency f which is input to the third latch circuit of the group, the third latch circuit of the third latch circuit group, and the second latch circuit of the fourth latch circuit group and becomes the clock signal (Hz), a signal having a phase of 180 degrees is input to the second latch circuit of the first latch circuit group and the first latch circuit of the third latch circuit group, and becomes a frequency that becomes the clock signal. The signal of f (Hz) and phase 270 degrees is the third latch circuit of the first latch circuit group. The high-speed separation circuit is configured to be input to the path, the second latch circuit of the second latch circuit group, and the first latch circuit of the fourth latch circuit group.
[0007]
According to a second aspect of the present invention, when the input clock signal is at the high level, the latch circuit according to the first aspect holds and outputs the output data signal immediately before the input clock signal transitions to the high level, and at the same time, the input clock signal When the signal is at a low level, a high-speed separation circuit that transmits and transmits the input signal is defined.
According to another aspect of the present invention, when the input clock signal is at a low level, the output data immediately before the input clock signal transitions to a low level is held and output. At the same time, when the input clock signal is at a high level, the input data signal Is defined as a high-speed separation circuit having a latch circuit configured to pass through and output.
[0008]
In a fourth aspect of the present invention, as the latch circuit according to the first aspect, the first and second transistors form a differential pair, and the first electrodes of the first and second transistors are connected in common, A differential input is applied to each of the second electrodes, the third electrode is connected to one of the power supply terminals via the first and second load resistors, and the output is extracted from the third electrode, respectively. The third electrode of the third transistor forming the switching element is connected to the first electrode of the first and second transistors connected in common, and the second electrode of the third transistor is connected to the second electrode of the third transistor. One of the clock signals forming the differential input is applied to the electrode, and the first electrode in the third transistor is connected to the other one of the power supply terminals via the first current source. The other one of the clock signals forming the differential input is connected to the second electrode of the fourth transistor, and the first electrode of the fourth transistor is connected to the second electrode of the third transistor. The third electrode of the fourth transistor is connected to the first electrode that is commonly connected to each other in the fifth and sixth transistors, and the fifth and sixth electrodes are connected in common. The third electrode of the transistor is connected to the third electrode of the first and second transistors, respectively, and the third of the first and fifth transistors and the third of the second and sixth transistors. Are connected to the second electrodes of the seventh and eighth transistors, respectively, and the third electrode of the seventh and eighth transistors is connected to one of the power supply terminals. The first electrodes of the seventh and eighth transistors are connected to the other one power supply terminal via an output circuit including a current source and a diode connected in series, respectively, and are connected to the intermediate point of the output circuit. When the input clock signal is at a high level by connecting the intermediate point to the second electrode and the output terminal of the fifth and sixth transistors, the input clock signal is Holds and outputs the output data signal immediately before transitioning to the high level, and when the input clock signal is low level, performs the operation of transmitting the input data signal and outputting it, or when the input clock signal is low level Holds and outputs the output data signal immediately before the input clock signal transitions to the low level. When the input clock signal is at the high level, the input data A high-speed separation circuit having a latch circuit that performs an operation of transmitting and outputting a signal is defined.
[0009]
According to a fifth aspect of the present invention, as the frequency divider according to the first aspect, when the input clock signal is at the high level, the output differential data signal immediately before the input clock signal transitions to the high level is held and the differential output is performed. When the input clock signal is at a low level, the first latch circuit that transmits and differentially outputs the input differential data signal, and when the input clock signal is at the low level, the input clock signal transitions to a low level. The first latch circuit comprises a second latch circuit that holds the previous output differential data signal and outputs a differential signal, and at the same time, when the input clock signal is at a high level, transmits the input differential data signal and outputs a differential signal. The differential data output terminal of the second latch circuit is connected to the differential data input terminal of the second latch circuit with the same polarity, and the differential data output terminal of the second latch circuit is connected to the first latch circuit. Is connected to the differential data input terminal of the first latch circuit, the input clock signal to the first latch circuit and the second latch circuit is shared and used as the input signal of the frequency divider, and the first latch High-speed separation circuit using a frequency divider configured to extract the differential outputs of the circuit as
[0010]
DETAILED DESCRIPTION OF THE INVENTION
[First Embodiment]
A first embodiment of the present invention is shown in FIG. DT is input data with a bit rate of 4 f (bit / s), CT is a clock input with a frequency of 2 f (Hz), f (Hz) 0 ° is a clock with a frequency f (Hz)
[0011]
The operation of the circuit of FIG. 1 will be described with reference to the time chart of FIG.
The input data DT is a first
[0012]
Here, the clock f (Hz) 0 ° is inputted to the first latch circuit L 01 in the first
[0013]
Next, each data string taken into each latch circuit group is processed so that the data edge is synchronized with the rising edge of the clock having a phase of 270 degrees. This will be described by taking the first
[0014]
Here, the next stage of the latch circuit L 02 is driven by a phase of 180 degree clock, the clock output 0A of the preceding L 01 is at the low level, 0B, ... as it is transmitted through the output, the clock is high In this case, data 0A, 0B,... Immediately before the rising edge of the clock are read and output. For this reason, the output waveform of the latch circuit L 02 has a bit rate f (bit / s) synchronized with the rising edge of the clock whose phase is 0 degrees as shown in “output of L 02 ” in FIG. It becomes. Further, the output of the latch circuit L 02 is input to the latch circuit L 03 and finally passed to the latch circuit L 04 . Here, the latch circuits L 03 and L 04 are driven by clocks (f (Hz) 270 ° and f (Hz) 90 °) having phases of 270 degrees and 90 degrees, respectively. Therefore, the latch circuit L 03 captures the data output of L 02 at the rising edge of the clock of phase 270 degrees, and at the same time, the latch circuit L 04 transmits the data captured by L 03 transparently. Therefore, the output Q0 taken out of the circuit via the buffer amplifier BA fd0 has a waveform whose data edge is synchronized with the rising edge of the clock of phase 270 degrees as shown in FIG.
[0015]
Similarly, for other latch circuit groups, by using a clock with a phase of 90 degrees and 270 degrees, a signal sequence having a bit rate f (bit / s) synchronized with the rising edge of the clock with a data edge of 270 degrees is obtained. Output. As a result, according to the first embodiment, as in the conventional example, the signal sequence of 4f (bit / s) is separated into four signal sequences of f (bit / s) with aligned data edges, and parallelized. It becomes possible to become.
[0016]
Here, the conventional example and the first embodiment are compared. The number of parts constituting the circuit is 25 in the conventional example and 20 in the first embodiment. For this reason, it is possible to save power compared to the conventional example and to reduce the chip area even in the case of integration. Further, the number of distribution of the high-speed clock signal of 2f (Hz) is 6 in the conventional example, and is 1 only to the TFF in the first embodiment. That is, the distribution of the high-speed clock signal is greatly relaxed in the first embodiment.
[0017]
[Second Embodiment]
A second embodiment is shown in FIG. The second embodiment is an example of a latch circuit used in the present invention. In the figure, RL1 to RL2 are load resistors, xf1 to xf8 are transistors, xdc1 to xdc4 and xdt1 to xdt4 are diodes, c1 to c2 are capacitors, cs1 to cs3 are current sources, VDD and VSS are power supply terminals, and DT and DC are Input data differential input terminals, CT and CC are input clock differential input terminals, and QT and QC are differential output terminals.
The operation of the circuit of FIG. 3 according to the second embodiment will be described below. When the input clocks CT and CC are at a low level and a high level, respectively, the differential pair consisting of xf1 and xf2 becomes conductive. Therefore, the differential pair composed of xf1 and xf2 directly reads the differential data input from the input terminals DT and DC, and the result is input to the differential input terminals DT and DC via the source follower constituted by the transistors xf7 and xf8. The input differential data signal applied to is transmitted and output. On the other hand, when the clock applied to the differential input terminals CT and CC of the input clock is at a high level and a low level, respectively, the differential pair consisting of xf4 and xf5 is in a conductive state.
At this time, since the input of the differential pair consisting of xf4 and xf5 is supplied as the output of the source follower from the midpoint of the series-connected diode groups xdc1 to xdc4 and xdt1 to xdt4, the differential pairs xf4 and xf5 Reads the output differential data immediately before transition to the conductive state via the source follower. The read data is held, and the held state is further differentially output via the source follower and the diode group. That is, when the input clock signal is high level, the output data immediately before the clock signal transitions to high level is held and output, and when the input clock signal is low level, the input data signal is transmitted and output. Become.
[0018]
In addition, although the circuit shown in FIG. 3 has a configuration in which the CD terminal and the CC terminal are interchanged, although not shown in the figure, when the input clock signal is low level, It is also possible to hold and output the output data immediately before transitioning to the low level and to transmit the input signal when the input clock signal is at the high level.
In the circuit of FIG. 3 described above, a field-effect transistor (FET) is assumed as a transistor, but the same effect can be obtained even when this is replaced with a bipolar transistor.
[0019]
[Third Embodiment]
A third embodiment is shown in FIG. The third embodiment is a configuration example of a frequency divider used in the present invention.
In FIG. 4, CK IN is an input clock signal having a frequency of 2 f (Hz), f (Hz) 0 °, f (Hz) 180 °, f (Hz) 90 °, and f (Hz) 270 ° are frequencies f (Hz). When the input clock signal is low level, Latch1 holds and outputs the output data signal immediately before the input clock signal transitions to the low level, with the phase being 0 degree, 180 degree, 90 degree, 270 degree respectively. In addition, when the input clock signal is at a high level, a latch circuit that transmits and transmits the input data signal, Latch2 is opposite to Latch1, and when the input clock signal is at a high level, immediately before the input clock signal transitions to a high level. Is a latch circuit that transmits and outputs the input data signal when the input clock signal is low level, Clock IN is the clock input terminal of the latch circuit, Data IN and / Data IN are Each latch Data positive input terminal and the complement input terminal of the road, a Data OUT and / Data OUT data of each latch circuit positive output terminal and the auxiliary output terminal. Regarding the connection, the positive data output and complementary output of Latch1 are connected to the positive data input and complementary input of Latch2, respectively, and the positive data output and complementary output of Latch2 are logically inverted to the complementary data input and positive input of Latch1, respectively. Connected to Latch1.
[0020]
The operation of the circuit of FIG. 4 according to the third embodiment will be described with reference to the time chart of FIG.
Latch1 and Latch2 switch their operation modes between a transparent mode for outputting the input data signal as it is and a holding mode for holding the output immediately before the clock transition, depending on the level of the input clock signal CKIN. When CK IN is at a low level,
[0021]
【The invention's effect】
According to the present invention, it is possible to configure a small-sized and high-speed separation circuit that has a small number of logic gates and does not need to distribute a large number of high-speed clock signals.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
FIG. 2 is a timing chart for explaining the operation in the first embodiment.
FIG. 3 is a circuit diagram of a latch circuit used in the present invention.
FIG. 4 is a configuration diagram of a frequency divider used in the present invention.
FIG. 5 is a timing chart for explaining the operation of the frequency divider used in the present invention.
FIG. 6 is a circuit diagram showing an example of a conventional high-speed separation circuit.
FIG. 7 is a timing chart for explaining the operation of a conventional high-speed separation circuit.
[Explanation of symbols]
1, 2, 3, 4, 5, 6: Latch circuit group TFF: Frequency divider CT, CC: Clock signal DT, DC: Data input signals BA 4fd , BA fc1 , BA fc2 , BA fd0 , BA fd1 , BA fd2 , BA fd3
: Buffer amplifiers Q0, Q1, Q2, Q3: Signal output terminals
Claims (5)
４つのラッチ回路が直列接続された第一のラッチ回路群と、
３つのラッチ回路が直列接続された第二のラッチ回路群と、
３つのラッチ回路が直列接続された第三のラッチ回路群と、
２つのラッチ回路が直列接続された第四のラッチ回路群と、
周波数が２ｆ(Hz)のクロック信号を入力として位相がそれぞれ０度、９０度、１８０度、２７０度である周波数ｆ(Hz)の４つの信号を出力する分周器とから構成され、
上記ビットレート４ｆ(bit/s)の入力データ信号が上記第一、第二、第三及び第四のラッチ回路群それぞれの第一番目のラッチ回路に四分配され、
上記各ラッチ回路群のクロック信号となる周波数ｆ(Hz)で位相０度の信号が、第一のラッチ回路群の第一番目のラッチ回路と、第三のラッチ回路群の第二番目のラッチ回路とに入力され、
上記クロック信号となる周波数ｆ(Hz)で位相９０度の信号が、第一のラッチ回路群の第四番目のラッチ回路と、第二のラッチ回路群の第一番目のラッチ回路と、第二のラッチ回路群の第三番目のラッチ回路と、第三のラッチ回路群の第三番目のラッチ回路と、第四のラッチ回路群の第二番目のラッチ回路とに入力され、
上記クロック信号となる周波数ｆ(Hz)、位相１８０度の信号が、第一のラッチ回路群の第二番目のラッチ回路と、第三のラッチ回路群の第一番目のラッチ回路とに入力され、
上記クロック信号となる周波数ｆ(Hz)、位相２７０度の信号が、第一のラッチ回路群の第三番目のラッチ回路と、第二のラッチ回路群の第二番目のラッチ回路と、第四のラッチ回路群の第一番目のラッチ回路とに入力されることを特徴とする高速分離回路。A first latch circuit group in which four latch circuits are connected in series in a circuit that separates and arranges an input data signal having a bit rate of 4f (bit / s) into a plurality of parallel data groups having the same phase; ,
A second latch circuit group in which three latch circuits are connected in series;
A third latch circuit group in which three latch circuits are connected in series;
A fourth latch circuit group in which two latch circuits are connected in series;
A frequency divider having a frequency of 2 f (Hz) as input and outputting four signals of frequencies f (Hz) having phases of 0 degrees, 90 degrees, 180 degrees, and 270 degrees, respectively;
The input data signal of the bit rate 4f (bit / s) is divided into four parts to the first latch circuits of the first, second, third and fourth latch circuit groups,
A signal having a frequency of f (Hz) and a phase of 0 degree, which is a clock signal of each latch circuit group, is a first latch circuit of the first latch circuit group and a second latch of the third latch circuit group. Input to the circuit,
A signal having a phase of 90 degrees at a frequency f (Hz) as the clock signal is a fourth latch circuit of the first latch circuit group, a first latch circuit of the second latch circuit group, and a second latch circuit. Input to the third latch circuit of the latch circuit group, the third latch circuit of the third latch circuit group, and the second latch circuit of the fourth latch circuit group,
A signal having a frequency f (Hz) and a phase of 180 degrees as the clock signal is input to the second latch circuit of the first latch circuit group and the first latch circuit of the third latch circuit group. ,
A signal having a frequency f (Hz) and a phase of 270 degrees as the clock signal is supplied from the third latch circuit of the first latch circuit group, the second latch circuit of the second latch circuit group, and the fourth latch circuit. And a first latch circuit of the first latch circuit group.
入力クロック信号がハイレベルの時は、入力クロック信号がハイレベルに遷移する直前の出力データ信号を保持して出力すると同時に、入力クロック信号がローレベルの時は、入力信号を透過して出力することを特徴とする高速分離回路。As the latch circuit according to claim 1,
When the input clock signal is at a high level, the output data signal immediately before the input clock signal transitions to a high level is held and output. At the same time, when the input clock signal is at a low level, the input signal is transmitted and output. A high-speed separation circuit characterized by that.
入力クロック信号がローレベルの時は、入力クロック信号がローレベルに遷移する直前の出力データを保持して出力すると同時に、入力クロック信号がハイレベルの時は、入力データ信号を透過して出力するように構成した
ラッチ回路を有することを特徴とする高速分離回路。As the latch circuit according to claim 1,
When the input clock signal is at low level, the output data immediately before the input clock signal transitions to low level is held and output. At the same time, when the input clock signal is at high level, the input data signal is transmitted and output. A high-speed separation circuit comprising a latch circuit configured as described above.
第１および第２のトランジスタは差動対を形成し、上記第１および第２のトランジスタにおける第１の電極が共通に接続され、第２の電極にそれぞれ差動入力が印加され、第３の電極は第１および第２の負荷抵抗を介してそれぞれ電源端子の一方に接続され、上記第３の電極から出力を取り出す構成となっており、
上記共通接続された第１および第２のトランジスタにおける第１の電極にはスイッチング素子を形成する第３のトランジスタの第３の電極が接続され、上記第３のトランジスタの第２の電極には差動入力を形成しているクロック信号の一方が印加され、上記第３のトランジスタにおける第１の電極は第１の電流源を介して電源端子の他の一方に接続されており、
上記差動入力を形成しているクロック信号の他の一方は、第４のトランジスタにおける第２の電極に接続されており、上記第４のトランジスタの第１の電極は上記第３のトランジスタにおける第１の電極と共通接続されており、上記第４のトランジスタの第３の電極は第５および第６のトランジスタにおいて互いに共通接続されている第１の電極に接続され、上記第５および第６のトランジスタにおける第３の電極は上記第１および第２のトランジスタの第３の電極にそれぞれ接続されており、
上記第１および上記第５のトランジスタと、上記第２および上記第６のトランジスタの第３の電極は第７および第８のトランジスタの第２の電極にそれぞれ接続され、上記第７および上記第８のトランジスタの第３の電極は上記電源端子の一方に接続され、上記第７および上記第８のトランジスタの各第１の電極はそれぞれ電流源および直列接続されたダイオードによる出力回路を経て上記他の一方の電源端子に接続され、
上記出力回路の中間点から差動出力を取り出す構成とし、上記中間点を第５および上記第６のトランジスタの上記第２の電極と出力端子とに接続する構成としたラッチ回路を有することを特徴とする高速分離回路。As the latch circuit according to claim 1 and claim 2,
The first and second transistors form a differential pair, the first electrodes of the first and second transistors are connected in common, and a differential input is applied to each of the second electrodes. The electrodes are connected to one of the power supply terminals via the first and second load resistors, respectively, and the output is extracted from the third electrode.
The first electrode of the first and second transistors connected in common is connected to the third electrode of the third transistor forming a switching element, and the second electrode of the third transistor is connected to the third electrode. One of the clock signals forming the dynamic input is applied, the first electrode of the third transistor is connected to the other one of the power supply terminals via the first current source;
The other one of the clock signals forming the differential input is connected to the second electrode of the fourth transistor, and the first electrode of the fourth transistor is connected to the second electrode of the third transistor. The third electrode of the fourth transistor is connected to the first electrode that is commonly connected to each other in the fifth and sixth transistors, and the fifth and sixth electrodes are connected in common. A third electrode of the transistor is connected to the third electrode of each of the first and second transistors;
The third electrodes of the first and fifth transistors and the second and sixth transistors are connected to the second electrodes of the seventh and eighth transistors, respectively. The third electrode of each of the transistors is connected to one of the power supply terminals, and each first electrode of the seventh and eighth transistors is connected to the other through an output circuit including a current source and a diode connected in series. Connected to one power terminal,
A latch circuit configured to extract a differential output from an intermediate point of the output circuit, and to connect the intermediate point to the second electrode and the output terminal of the fifth and sixth transistors; High-speed separation circuit.
入力クロック信号がハイレベルのときは、入力クロック信号がハイレベルに遷移する直前の出力差動データ信号を保持して差動出力し、入力クロック信号がローレベルのときは入力差動データ信号を透過して差動出力する第一のラッチ回路と、
入力クロック信号がローレベルのときは、入力クロック信号がローレベルに遷移する直前の出力差動データ信号を保持して差動出力すると同時に入力クロック信号がハイレベルのときは入力差動データ信号を透過して差動出力する第二のラッチ回路から構成され、
上記第一のラッチ回路の差動データ出力端子を上記第二のラッチ回路の差動データ入力端子に同一極性で接続し、
上記第二のラッチ回路の差動データ出力端子を上記第一のラッチ回路の差動データ入力端子に論理反転して接続し、
上記第一のラッチ回路と上記第二のラッチ回路への入力クロック信号を共通化して本分周器の入力信号とし、
上記第一のラッチ回路の差動出力を位相０度及び１８０度の出力信号、上記第二のラッチ回路の差動出力を位相９０度及び２７０度の出力信号として取り出す構成の分周器を使用したことを特徴とする高速分離回路。As the frequency divider according to claim 1,
When the input clock signal is high level, the output differential data signal immediately before the input clock signal transitions to high level is held and differential output is performed, and when the input clock signal is low level, the input differential data signal is output. A first latch circuit that transmits and differentially outputs;
When the input clock signal is low level, the output differential data signal immediately before the input clock signal transitions to low level is held and differentially output.At the same time, when the input clock signal is high level, the input differential data signal is Consists of a second latch circuit that transmits and differentially outputs,
The differential data output terminal of the first latch circuit is connected to the differential data input terminal of the second latch circuit with the same polarity,
Inverting and connecting the differential data output terminal of the second latch circuit to the differential data input terminal of the first latch circuit,
The input clock signal to the first latch circuit and the second latch circuit is shared and used as an input signal of the frequency divider.
Uses a frequency divider configured to extract the differential output of the first latch circuit as an output signal of 0 degrees and 180 degrees and the differential output of the second latch circuit as an output signal of 90 degrees and 270 degrees A high-speed separation circuit characterized by that.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003011988A JP3872019B2 (en) | 2003-01-21 | 2003-01-21 | High speed separation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003011988A JP3872019B2 (en) | 2003-01-21 | 2003-01-21 | High speed separation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004228738A JP2004228738A (en) | 2004-08-12 |
| JP3872019B2 true JP3872019B2 (en) | 2007-01-24 |
Family
ID=32900732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003011988A Expired - Fee Related JP3872019B2 (en) | 2003-01-21 | 2003-01-21 | High speed separation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3872019B2 (en) |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0244828A (en) * | 1988-08-05 | 1990-02-14 | Toshiba Corp | Multiplex signal separation circuit |
| JPH066240A (en) * | 1992-03-09 | 1994-01-14 | Fuji Electric Co Ltd | Frequency-divider circuit and serial/parallel conversion circuit using the same |
| JP2765457B2 (en) * | 1993-11-22 | 1998-06-18 | 日本電気株式会社 | Demultiplexer |
| JPH0955667A (en) * | 1995-08-10 | 1997-02-25 | Mitsubishi Electric Corp | Multiplexer and demultiplexer |
| JP2888189B2 (en) * | 1996-04-11 | 1999-05-10 | 日本電気株式会社 | Demultiplexer |
| JPH10224231A (en) * | 1997-01-31 | 1998-08-21 | Oki Electric Ind Co Ltd | Serial-parallel conversion circuit |
| JPH10322224A (en) * | 1997-05-21 | 1998-12-04 | Fujitsu Ltd | Serial-parallel conversion circuit |
| JP3669823B2 (en) * | 1997-10-08 | 2005-07-13 | 富士通株式会社 | Serial-parallel conversion circuit |
| JPH1188284A (en) * | 1997-09-03 | 1999-03-30 | Nec Corp | Demultiplexer and selector |
| JP3882674B2 (en) * | 2002-05-02 | 2007-02-21 | 富士通株式会社 | Multiplexer and demultiplexer |
| JP2004241797A (en) * | 2003-02-03 | 2004-08-26 | Fujitsu Ltd | Multiplexer and demultiplexer |
| JP4007210B2 (en) * | 2003-02-25 | 2007-11-14 | 富士通株式会社 | Demultiplexer |
-
2003
- 2003-01-21 JP JP2003011988A patent/JP3872019B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004228738A (en) | 2004-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6614371B2 (en) | Synchronous data serialization circuit | |
| JP3689197B2 (en) | Level shift circuit | |
| US6774721B1 (en) | High speed logic circuits | |
| US9076551B2 (en) | Multi-phase ground-referenced single-ended signaling | |
| CN104009736A (en) | Low-power master-slave flip-flop | |
| JPH0528007B2 (en) | ||
| US20010030582A1 (en) | Oscillator having multi-phase complementary outputs | |
| JP3872019B2 (en) | High speed separation circuit | |
| US6369629B1 (en) | Flip-flop circuit | |
| US6794907B2 (en) | Low jitter high speed CMOS to CML clock converter | |
| US5233242A (en) | Superconducting push-pull flux quantum gate array cells | |
| JP2560698B2 (en) | Latch circuit | |
| US6593782B2 (en) | Static frequency divider with a divider ratio which can be switched over | |
| JP4007210B2 (en) | Demultiplexer | |
| US6400199B1 (en) | Fully differential double edge triggered flip-flop | |
| US7230459B2 (en) | Static frequency divider for microwave applications | |
| US4816773A (en) | Non-inverting repeater circuit for use in semiconductor circuit interconnections | |
| JPH0834391B2 (en) | Operational amplifier circuit | |
| JPH01272315A (en) | Single-phase/differential signal converting circuit | |
| JPS6367021A (en) | High frequency divider | |
| SU1316076A1 (en) | Jk-flip-flop | |
| JP2903885B2 (en) | CMOS output buffer circuit | |
| SU1027802A1 (en) | D-flip flop | |
| JPH0774620A (en) | Buffer circuit | |
| JPH0198315A (en) | Delay circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041216 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061006 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061017 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061018 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131027 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |