Изобретение относитс к вычислительной технике и микроэлектронике и предназначено дл использовани в быстродействующих цифровых микросхемах , в маетности, дл использующих логику на эмиттерных повторител х (ЭПЛ). Известны схемы триггеров, состо щие из бистабильной чейки и двух разностных преобразователей, управл ющих ее работой Ц 13 Недостатками данных схем вл ютс сложность реализации в микросхемах на ЭПЛ и переключател х тока и сравнительно невысокое быстродействие. Наиболее близким к предлагаемому вл етс D-триггер, использующий дву русный переключатель тока 2 . Недостатками известного триггера вл ютс сравнительно больша потреб л ема мощность, относительно высоко напр жение питани , значительное чис ло компонентов- схемы. Цель изобретени уменьшение потребл емой мощности, снижение напр жени питани и упрощение схемы. Поставленна цель достигаетс тем что в D-триггер, содержащий транзисторы и резисторы,, первую и вторую шины питани , источник опорных напр жений, шину логического входа, шину входа синхронизации, шины первого и второго выходов, причем коллекторы второго и седьмого транзисторов объединены с базой четвертого транзисто ра и через второй резистор соединены с второй шиной питани , коллектор че вертого транзистора соединен с второ шиной питани , а эмиттер - с шиной первого выхода и через четвертый ре . W зистор с первой шиной питани , эмит тер третьего транзистора соединен с эмиттером второго, база соединена с первым выводом источника опорных напр жений, а кoллeкtop соединен с базами п того и шестого транзистора и через третий резистор с второй шиной питани , коллекторы шестого и п того транзисторов соединены с второй шиной питани , а эмиттер последнего - с шиной второго выхода и через И тый резистор с первой шиной питани , база, первого транзистора соединена с вторым выводом источника опорнь1х напр жений, а эмиттер через первый;..резистор - с первой шиной питани , введены диод, шина парафаз ногвхода синхронизации с восьмого rid одиннадцатый транзисторы типа р-п-р, коллекторы которых соединены с первой шиной питани , а эмиттеры попарно объединены с базой второго транзистора и через седьмой резистор соединены с второй шиной питани и с базой седьмого транзистора и через восьмой резистор соединены с второй шиной питани соответственно, базы с восьмого по одиннадцатый транзистор соединены соответственно с шиной входа синхронизации, шиной логического входа, с катодом диода, анод которого соединен с эмиттером шестого транзистора и с шиной парафазного входа синхронизации, коллектор первого транзистора соединен с эмиттерами второго, третьего и седьмого транзисторов , катод диода через резистор со- . единен с первой шиной питани . На фиг.1 изображена принципиальна схема D-триггера; на фиг.2 - временные диаграммы работы D-триггера. D-триггер содердит транзисторы с 1-7 п-р-п типа, транзистор 8 типа р-п-р, резисторы 9-1, шину D 15 логического входа, шину 16 входа синхронизации , шины Q и Q выходов соответственно 17 и 18, выводы 19 и 20 Ер и ЕЧ источника опорных напр жений, диод 21, первую и вторую шины 22 .и 23 питани , резисторы 24 и 25, транзисторы 2$-28 типа р-п-р, шину па рафазного входа 29 синхронизации (Cj, D-триггер работает следующим образом . Обозначим в соответствии с временными диаграммами (фиг.2) высокий выходной потенциал U -Ug- через 1., а низкий выходной потенциал 1 v-lR V- Уд через , где 1 ток источника тока, собранного на транзисторе 1 и резисторе 9 Ri)сопротивление резисторов 10 или 11; - падение напр жени на переходе база-эмиттерТранзисторов k-6, 8, 26-28. Как известно в ЭПЛ происходит изменение уровней напр жени на величину Уg-g.Положим, что входные сигналы (с. С, р) смещены вниз на yg9 по сравнению с выходными (0., Q). При согласовании входных и выходных уровней достаточно в цепи выходных эмиттерных повторителей, собранных на транзисторах k и 5 и резисторах 12 и 13 в эмиттерную цепь включить диоды. Пусть триггер находитс в состо НИИ Q О, Q - 1, Если С О-, то пoteнциaл базы транзистора 2 будет меньше потенцййла базы транзис-тора 3(Е) при любом значении О потенциал базы транзистора 7 также меньше Е поскольку пары транзисторов 8 и 26, 27 и 28 реализуют логическую функцию И. Таким образом, источник тока будет протекать через транзистор 3 и вызывать падение напр жени на резисторе 11 AV -IR, которое передаетс на выход 17 Q и базу 27 транзистора. Триггер сохран ет свое состо ние. Если С 1, то при D О потенциа базы транзистора 2 меньше Е. и триггер также сохран ет свое состо ние, согласно проведенному выше анализу. Если С 1, D 1, то на эмиттера транзисторов 8 и 26 формируетс высо кий потенциал, Который передаетс на базу транзистора 2 и ток в ключе переключател тока начинает протекать через резистор 10, образу падение напр жени на нем ди rlHp которо передаетс на выход 18. Выход 18 переключаетс из состо ни 1 в состо ние О. Выход 17, соответствен;НО , переключаетс из О в 1. При из менении С из 1 в О потенциал базы транзистора 2 понижаетс из высокого в низкий, а потенциал базы транзис тора 7 повышаетс из низкого в высокий. Потенциал базы транзистора 7 становитс выше Е, ток 1 начинает протекать через транзистор 7. Состо ние выходов не измен етс , т.е. триггер хранит информацию. Таким образом, предлагаемый триггер реализует фунцию D-триггера, как и прототип, выражающуюс уравнением: Q DC -и CQ, где а и обозначают состо ние выхода 17 триггера до и после поступлени синхросигнала (изменение С из состо ни О в состо ние 1). Реализовать предлагаемую схему позвол ет технологи Изопланар, на основе которой реализуютс как п-р-п транзисторы, так и р-п-р транзисторы с общим коллектором, выполненным на основе подложки. В предлагаемом триггере используют одно русный переключатель тока, а не двухъ русный, что позвол ет использовать меньшее напр жение питани и понизить потребл емую мощность. Кроме того, одно русный nepeключaтeл Тока имеет меньшую задержку переключени ц по сравнению с двухъ русным. Одно русный переключатель 30 тока требует лишь одно опорное напр жение (Е J, что упрощает трассй|эовку и конструкцию ИОН и приводит к экономии мощности ИОН по сравнению с двухъ рус ным переключателем тока. Напр жение питани может быть уменьшено с 5,2k ,S В до 3,0 В, что обеспечивает уменьшение потребл емой мощности на O-ifO.The invention relates to computing and microelectronics and is intended for use in high-speed digital circuits, in particular, for those using logic on emitter followers (EPL). Trigger circuits are known, consisting of a bistable cell and two differential converters that control its operation. C13 The disadvantages of these circuits are the implementation complexity in EPL chips and current switches and relatively low speed. Closest to the proposed is a D-trigger using a two-level current switch 2. The disadvantages of the known trigger are relatively large power consumption, relatively high supply voltage, a significant number of circuit components. The purpose of the invention is to reduce power consumption, reduce the supply voltage and simplify the circuit. The goal is achieved by the fact that the D-flip-flop contains transistors and resistors, the first and second power buses, the source of reference voltages, the logic input bus, the clock input bus, the first and second output buses, and the collectors of the second and seventh transistors are combined with the base the fourth transistor and the second resistor are connected to the second power bus, the collector of the black transistor is connected to the second power bus, and the emitter is connected to the first output bus and through the fourth re. W resistor with the first power bus, the emitter of the third transistor is connected to the emitter of the second, the base is connected to the first output of the source of reference voltages, and the coil is connected to the bases of the fifth and sixth transistor and through the third resistor to the second power bus, collectors of the sixth and fifth transistors are connected to the second power bus, and the last emitter is connected to the second output bus and through the first power bus resistor, the base of the first transistor is connected to the second output of the supporting voltage source, and the emitter is through the first; .. resistor - with the first power bus, a diode is inserted, the paraphase bus of the synchronization input from the eighth rid of the eleventh pnp type transistors, the collectors of which are connected to the first power line, and the emitters are pairwise connected to the base of the second transistor and connected to the second power line through the seventh resistor and from the base of the seventh transistor and through the eighth resistor are connected to the second power bus, respectively, the bases from the eighth to the eleventh transistor are connected respectively to the clock input bus, logic input bus, to the cathode of the diode, node is connected to the emitter of the sixth transistor and to the bus paraphase synchronization input, the collector of the first transistor is connected to the emitters of the second, third, and seventh transistors, the cathode of the diode via a resistor co. Single with the first power rail. Figure 1 is a schematic diagram of a D-flip-flop; figure 2 - timing diagrams of the D-flip-flop. D-flip-flop contains transistors with 1-7 pnp type, transistor 8 of pnp type, resistors 9-1, bus D 15 of the logic input, bus 16 of the synchronization input, bus Q and Q outputs respectively 17 and 18 , pins 19 and 20 Ер and ЕЧ of the voltage source, diode 21, first and second power supply buses 22 and 23, resistors 24 and 25, 2–28 transistors of the pnp type, and a synchronous input phase bus 29 ( Cj, D-flip-flop works as follows: Denote, in accordance with the time diagrams (Fig. 2), the high output potential U -Ug- through 1., and the low output potential 1 v-lR V- Od through, where 1 current and The current source collected on the transistor 1 and resistor 9 Ri) is the resistance of resistors 10 or 11 - voltage drop at the base-emitter-transistor k-6, 8, 26-28 transition. As is well known in EPL, the voltage levels change by Ug-g. Suppose that the input signals (p. C, p) are shifted down by yg9 compared to the output (0., Q). When matching the input and output levels, it is sufficient in the output emitter follower circuit assembled on transistors k and 5 and resistors 12 and 13 to include diodes in the emitter circuit. Let the trigger be in the state of the research institute Q O, Q - 1, If C O -, then the potential of the base of transistor 2 will be less than the potential base of the transistor 3 (E) for any value of O the potential of the base of transistor 7 is also smaller than E because the pairs of transistors 8 and 26, 27 and 28 realize the logic function I. Thus, the current source will flow through transistor 3 and cause a voltage drop across the AV -IR resistor 11, which is transmitted to the output 17 Q and the base 27 of the transistor. The trigger retains its state. If C 1, then with D o the potentiometer of the base of transistor 2 is less than E. and the trigger also retains its state, according to the analysis carried out above. If C 1, D 1, then a high potential is generated at the emitter of transistors 8 and 26, which is transmitted to the base of transistor 2 and the current in the switch of the current switch begins to flow through resistor 10, forming a voltage drop across it with the r rlHp which is transmitted to output 18 Output 18 switches from state 1 to state O. Output 17, respectively; BUT, switches from O to 1. When C changes from 1 to O, the base potential of transistor 2 decreases from high to low, and the base potential of the transistor 7 rises from low to high. The base potential of the transistor 7 becomes higher than E, the current 1 begins to flow through the transistor 7. The state of the outputs does not change, i.e. trigger stores information. Thus, the proposed trigger implements the D-flip-flop function, as well as the prototype, expressed by the equation: Q DC -and CQ, where a denotes the state of the 17-flip-flop before and after the arrival of the clock signal (change C from O to state 1) . Isoplanar technology allows implementing the proposed scheme, on the basis of which both pnp transistors and pnp transistors with a common collector, made on the basis of the substrate, are realized. In the proposed trigger, a single-current switch is used, rather than a two-level switch, which allows the use of lower supply voltage and lower power consumption. In addition, the single-light current switch has a lower switching delay compared to the two-light one. A single current switch 30 requires only one reference voltage (E J, which simplifies traceability and the design of the ion and leads to a saving in the power of the ion compared to a two current switch. The supply voltage can be reduced from 5.2k, S B to 3.0 V, which provides a reduction in power consumption at the O-ifO.
JJ
УHave
QQ
Фие.2.FI.2.