JP3871131B2

JP3871131B2 - Depletion layer capacitance measurement method

Info

Publication number: JP3871131B2
Application number: JP2003142322A
Authority: JP
Inventors: 幸治江原
Original assignee: Shin Etsu Handotai Co Ltd
Current assignee: Shin Etsu Handotai Co Ltd
Priority date: 2003-05-20
Filing date: 2003-05-20
Publication date: 2007-01-24
Anticipated expiration: 2023-05-20
Also published as: JP2004349342A

Description

【０００１】
【発明の属する技術分野】
本発明は、ウェーハ、例えば、半導体ウェーハの主表面に形成された空乏層の容量を測定する方法に関し、特にウェーハの主裏面に対する裏面電極からの金属汚染を防止し、かつ、精度の良い空乏層の容量測定を行う評価方法に関する。
【０００２】
【関連技術】
ウェーハ、例えば、半導体ウェーハの電気特性を評価するため、ウェーハ主表面に空乏層を形成させて該空乏層の容量（以下空乏層容量ともいう）を測定する方法が一般的に行われている。例えば、前記電気特性のひとつである抵抗率は、半導体ウェーハのドーパント濃度を測定し換算することによって得られるが、そのドーパント濃度の深さ方向分布は、空乏層容量の印加電圧依存性（以下ＣＶ特性という）を測定することによって得られる（非特許文献１）。
【０００３】
図４は従来のＣＶ特性測定装置の一例を示す模式的説明図である。この図を用いて従来のＣＶ特性の測定方法を説明する。図４において、１０は従来のＣＶ特性測定装置で、裏面電極となる金属製のステージ１３を有している。まず、測定対象のウェーハ１１を該ステージ１３に載置する。該ステージ１３には真空ポンプ１９に接続された真空吸着穴２０が形成されており、ウェーハ１１は真空吸着穴２０に真空吸着されることにより固定される。測定対象のウェーハ１１は鏡面ウェーハ、エピタキシャルウェーハなどいずれであってもよく、ここでは通常の鏡面ウェーハを測定対象ウェーハとした場合を示している。ウェーハ１１の表面にはショットキー電極１２が形成されている。
【０００４】
ショットキー電極１２は、ｐ型シリコンウェーハの場合には、一般に市販されている真空蒸着装置を用いて、例えば、サマリウムを真空蒸着することにより形成できる。なお、本測定を行う測定装置１０は、測定中に発生する電気的ノイズを防止するために、非測定物がアース電位になるように設定したシールドボックス１８内に設置する。次に、ウェーハ１１の主表面に形成されたショットキー電極１２に測定用プローブ１４を接触させる。プローブ１４にはキャパシタンスメーター１５とパルス電圧発生器１６が接続されており、該キャパシタンスメーター１５と該パルス電圧発生器１６は制御用コンピュータ１７に接続されている。ＣＶ特性はパルス電圧発生器１６で階段状に変化する電圧を発生させ、該電圧をショットキー電極１２に接触するプローブ１４を通してウェーハ１１に印加することによりキャパシタンスメーター１５で空乏層容量を測定できる。一般に印加電圧と容量の変化量には以下の関係式（１）及び（２）が成り立つ（非特許文献２）。
【０００５】
【数１】

【０００６】
上記式（１）及び（２）において、Ｎ（Ｗ）は深さＷにおけるシリコンウェーハ中のドーパント濃度、ｑは電荷素量、ε_Ｓｉはシリコンの誘電率、Ｖは印加電圧、Ｃは空乏層容量、Ａはショットキー電極面積である。すなわち、印加電圧Ｖに対してｄ（Ｃ^−２）／ｄＶをプロットすることにより、シリコンウェーハ中のドーパント濃度の深さ方向プロファイルを測定することができる。その際、印加する電圧はショットキー接合に対して逆バイアスになるようにする。
【０００７】
すなわち、ｐ型シリコン単結晶ウェーハの場合は正の電圧を印加することによりシリコン内部に空乏層が拡がる。空乏層の深さ方向の幅は印加する電圧に比例して大きくなるため、印加電圧を変化させることで深さ方向の情報を得る事ができる。なお、この測定はウェーハ表面に酸化膜を形成し、その上に電極を形成した、いわゆる、ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）構造のウェーハに対しても適用可能である。図５にショットキー接合のウェーハの概略説明図、図６にＭＯＳ構造のウェーハの概略説明図を示す。図５及び図６において、図４と同一部材は同一符号で示される。図６において、２４は酸化膜である。
【０００８】
上記測定方法はウェーハ１１上の電極１２にプローブ１４を接触させる破壊評価であるが、それに対して非破壊でＣＶ特性を評価する装置も開示されている（例えば、特許文献１）。この非接触ＣＶ測定装置の測定原理を、図７をもとに説明する。図７において、図４と同一部材は同一符号で示される。図７において、１０ａは従来の非接触ＣＶ測定装置で、裏面電極となる金属製のステージ１３を有している。電極を形成していないウェーハ１１を該ステージ１３に載置する。そして、前記プローブ１４の代わりとなる測定用電極１２ａとウェーハ１１を、空気を介して非接触の状態で対向保持してウェーハ１１の上下に位置する該ステージ（電極）１３、及び測定用電極１２ａ間に電圧をかけＣＶ測定を行う。このとき、測定用電極１２ａとステージ１３によって測定される静電容量Ｃｔは、ウェーハ１１の静電容量Ｃｓと、測定用電極１２ａとウェーハ１１の間に存在する空気の静電容量Ｃｇとが直列接続されていると考える。すなわち、Ｃｓ、Ｃｇの関係は以下の式（３）で表される。
【０００９】
【数２】
１／Ｃｔ＝１／Ｃｓ＋１／Ｃｇ・・・・・（３）
【００１０】
式（３）において、Ｃｇは下記の式（４）で表されるように、測定用電極１２ａとウェーハ１１の主表面との距離Ｇｅおよびプローブ面積Ｓ、真空誘電率ε_０から算出できるため、ＣｓはＣｔから算出することができる。
【００１１】
【数３】
Ｃｇ＝ε_０・Ｓ／Ｇｅ・・・・・（４）
【００１２】
【特許文献１】
特開平４−１３２２３６号公報
【非特許文献１】
宇佐美晶編集「半導体デバイス工程評価技術」リアライズ社（１９９０年９月１１日発行）、ｐ３８−ｐ４４
【非特許文献２】
Ｓ．Ｍ．Ｓｚｅ著「ＰｈｙｓｉｃｓＯｆＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ」ＪｏｈｎＷｉｌｅｙ＆Ｓｏｎｓ社（１９６９年発行）ｐ．３７２
【００１３】
【発明が解決しようとする課題】
しかしながら、上記いずれの測定装置であっても、シリコンウェーハ１１は裏面電極である金属製のステージ１３と強い圧力で直接接触するため金属の汚染を受けると共に、シリコンウェーハ１１より固い材質と接触するためにウェーハ裏面にキズが発生する。また、ウェーハ１１の抵抗率が高い場合には、裏面電極１３とウェーハ１１の接触がオーミック接触とはならないため接触抵抗が大きくなり、正確な空乏層容量が測定できない。
【００１４】
この接触抵抗の影響についてショットキー接合を例にとり、図８によって説明する。図８（ａ）において、図４と同一部材は同一符号で示される。図８（ａ）においてウェーハ１１の主表面にはショットキー電極１２が形成されている。この電極１２に逆バイアスを印加するとウェーハ１１の内部に向かって空乏層２２が形成される。図８（ａ）で表されるウェーハ構造の容量に関する等価回路は図８（ｂ）のように示すことができる。ここで、Ｃはウェーハの空乏層２２の静電容量であり、Ｇは空乏層のコンダクタンスである。また、Ｒｓは直列抵抗である。この場合、実際に測定される容量ＣｍとコンダクタンスＧｍは以下の式（５）及び（６）で示される。
【００１５】
【数４】

【００１６】
ここでωはω＝２πｆであり、ｆは測定周波数である。通常Ｇは極めて小さい値であり、Ｒｓ・Ｇは無視できるので（５）式は以下のように変形できる。
【００１７】
【数５】
Ｃｍ＝Ｃ／（１＋（ω・Ｒｓ・Ｃ）²）・・・・・（５’）
【００１８】
したがって、Ｒｓ・ωが大きくなると、Ｃｍが小さくなる。この直列抵抗Ｒｓが大きくなる最大の原因はウェーハ１１と裏面電極１３の接触がオーミックでない場合である。ウェーハ１１の抵抗率が０．１Ω・ｃｍ以上になると、裏面電極１３とウェーハ１１との接触はオーミックにはならず、大きな直列抵抗Ｒｓを生じてしまうため、正確な空乏層容量が測定できないという問題点があった。
【００１９】
本発明はこれらの問題点に鑑みなされたものであり、ウェーハの主裏面への金属汚染と主裏面に発生するキズを防ぐとともに、該ウェーハの主表面に形成された空乏層の容量を、ウェーハと裏面電極の間に生ずる接触抵抗の影響を受けないで正確に測定する方法を提供するものである。
【００２０】
【課題を解決するための手段】
上記問題を解決するため、本発明の空乏層容量測定方法は、ウェーハ主表面の空乏層容量を測定する方法であって、ウェーハの主裏面と該ウェーハを載置する裏面電極の間にプラスチックシートからなる誘電体を介在させた状態で空乏層容量を測定することを特徴とする。このようにすれば、前記ウェーハ主裏面への裏面電極からの金属汚染と該ウェーハ主裏面に発生するキズを防止できる。また、ウェーハの抵抗率が０．１Ω・ｃｍ以上の高抵抗の場合、ウェーハ主裏面と裏面電極の接触はオーミック接触とならず大きな抵抗になってしまうが、この方法によれば、この抵抗の影響を受けないで正確に空乏層容量を測定することができる。
【００２１】
このとき、前記誘電体の静電容量は、ウェーハ主表面の空乏層容量の１００倍以上であることが好ましい。このようにすれば、ウェーハ主表面の空乏層容量を測定する際、ウェーハ主裏面と裏面電極間の容量を無視することができる。
【００２２】
さらに、前記誘電体はウェーハよりも硬度の小さい材料とすることが望ましい。このようなウェーハよりも硬度の小さい誘電体をウェーハと裏面電極の間に介在させることで、ウェーハ裏面におけるキズの発生をさらに防止することができる。
【００２３】
また、前記誘電体は、前記ウェーハの主裏面上に形成される熱酸化膜またはＣＶＤ酸化膜であることが好適である。このようにすれば、ウェーハを裏面電極である金属製のステージに載置する際、ウェーハ主裏面や裏面電極から誘電体がずれない上、測定終了後に該ウェーハをフッ酸で洗浄することにより酸化膜を除去して、裏面電極からの金属汚染とキズの両方を除去することができる。
【００２４】
前記裏面電極となるステージは、その表面に誘電体薄膜を形成したものであってもよい。このようなステージを用いれば、誘電体のステージとのズレや浮き上がりを防止できるとともに、主裏面に酸化膜が形成されていないウェーハの空乏層容量も良好に測定することができる。
【００２５】
【発明の実施の形態】
以下に本発明の実施の形態を添付図面に基づいて説明するが、図示例は例示的に示されるもので、本発明の技術思想から逸脱しない限り種々の変形が可能なことはいうまでもない。
【００２６】
図１は本発明方法による空乏層容量測定を行うための装置の構造の一例を示す図面で、（ａ）は模式的説明図、（ｂ）はプローブと裏面電極の間の静電容量を示す等価回路である。図１（ａ）において、図４と同一部材は同一符号で示される。図１（ａ）において、３０は本発明方法を実施するための装置で、裏面電極となる金属製のステージ１３を有している。シリコンウェーハ１１は該ステージ１３上に誘電体３３を介して載置される。ステージ１３上に固定された誘電体３３には、ウェーハ１１を真空吸着するための穴２０ａが設けられている。この穴２０ａは誘電体３３とステージ１３を貫通して真空ポンプ１９に接続されている。誘電体３３の材質としては、シリコンウェーハ１１より硬度が小さく、十分大きな絶縁抵抗を有するとともに金属汚染のない材料であればどのようなものでもよいが、例えば、ポリエステルフィルムやポリエチレンテレフタラートなどのプラスチックシートを使用するとよい。また、誘電体３３の厚さと面積は、シリコンウェーハ１１の主表面に形成される空乏層２２の容量に対して１００倍以上の容量になるように設定する。
【００２７】
上述のように、シリコンウェーハ１１と裏面電極１３は誘電体３３を介して密着するため、ウェーハ１１と裏面電極１３の間に電流は流れない。そのため、ウェーハ１１と裏面電極１３の間の接続は、従来のような抵抗接続ではなく容量接続となる。したがって、プローブ１４と裏面電極１３の間の静電容量Ｃｍは、図１（ｂ）に示すように、シリコンウェーハ１１の空乏層容量Ｃと、シリコンウェーハ１１と裏面電極１３の間の静電容量Ｃｂとの直列接続で表され、次式（７）で与えられる。
【００２８】
【数６】
１／Ｃｍ＝１／Ｃ＋１／Ｃｂ・・・・（７）
【００２９】
ここで、誘電体３３の誘電率をεｂ、厚さをＬｂ、シリコンウェーハとの接触面積をＳｂとするとＣｂは次式（８）で与えられる。
【００３０】
【数７】
Ｃｂ＝εｂ・Ｓｂ／Ｌｂ・・・・・（８）
【００３１】
また、シリコンウェーハ主表面の深さ方向の空乏層２２の幅をＬｗとすれば空乏層容量Ｃは次式（９）で与えられる。
【００３２】
【数８】
Ｃ＝ε_Ｓｉ・Ｓ／Ｌｗ・・・・・（９）
【００３３】
ここでε_Ｓｉはシリコンの誘電率である。
【００３４】
ウェーハ主表面に形成されるショットキー電極１２は、通常半径１ｍｍの円形であり、面積Ｓは３．１４ｍｍ^２程度である。これに対して裏面の接触面積Ｓｂは、例えば１５０ｍｍφのシリコンウェーハの場合、裏面全面で裏面電極と接触するので、その電極面積は約１７，６７１ｍｍ^２となり、主表面に形成される測定用電極の面積Ｓの５，６２５倍となる。そして、シリコンの誘電率は１２、誘電体として使用するプラスチックシートの誘電率は約３．０、ＣＶ測定で測定する深さ方向の空乏層幅Ｌｗは２〜２０μｍであるとき、誘電体の厚さＬｂは、Ｃｂ≧１００Ｃであればよいから、誘電体の厚さＬｂが２８μｍ以下であれば、１／Ｃに対して１／Ｃｂは十分小さくなり、無視することができる。したがって、測定された空乏層容量Ｃｍをウェーハ主表面に形成される空乏層容量Ｃとみなすことができる。
【００３５】
図２は、本発明方法による空乏層容量測定を行うための装置の構造の他の例、換言すれば、ウェーハ主表面に形成された空乏層容量を非破壊で測定するための装置の構造の例を示す図面で、（ａ）は模式的説明図、（ｂ）は測定用電極と裏面電極の間の静電容量を示す等価回路である。図２（ａ）において、図７と同一部材は同一符号で示される。図２（ａ）において、３０ａは本発明方法を実施するための装置で、裏面電極となる金属製のステージ１３を有している。シリコンウェーハ１１は誘電体３３を介して該ステージ（裏面電極）１３上に載置される。該ステージ１３上に固定された誘電体３３には、ウェーハ１１を真空吸着するための穴２０ａが設けられている。この穴２０ａは誘電体３３とステージ１３を貫通して真空ポンプ１９に接続されている。そして、ウェーハ１１の主表面に対向して測定用電極１２ａが非接触の状態で配置されている。誘電体３３の材料としては、前述の場合と同じくシリコンウェーハ１１より硬度が小さく、十分大きな絶縁抵抗を有するとともに金属汚染のない材料であればどのようなものでもよく、誘電体材料３３の厚さと面積はシリコンウェーハ１１の主表面に形成される空乏層２２の容量に対して１００倍以上の容量になるように設定する。なお、測定用電極１２ａはシリコンウェーハ１１に平行に配置し、かつ上下方向に可動できる構造となっている。
【００３６】
図２（ｂ）は測定用電極１２ａと裏面電極１３の間の静電容量Ｃｍを示す等価回路である。ここでＣａｉｒは測定用電極１２ａとシリコンウェーハ１１間のエアーギャップＬの静電容量であり、Ｃはシリコンウェーハの空乏層容量、Ｃｂは誘電体３３の静電容量である。この方法においてもシリコンウェーハ１１と裏面電極１３は誘電体３３を介して密着するため、ウェーハ１１と裏面電極１３の間に電流は流れない。そのため、ウェーハ１１と裏面電極１３の間の接続は、やはり従来のような抵抗接続ではなく容量接続となる。したがって、Ｃａｉｒ、Ｃ、Ｃｂは直列接続となり、測定用電極１２ａと裏面電極１３の間の静電容量Ｃｍは次式（１０）で与えられる。
【００３７】
【数９】
１／Ｃｍ＝１／Ｃａｉｒ＋１／Ｃ＋１／Ｃｂ・・・・・（１０）
【００３８】
測定用電極１２ａの面積をＳ、測定用電極１２ａとシリコンウェーハ１１との距離をＬとすると、Ｃａｉｒは次式（１１）で与えられる。
【００３９】
【数１０】
Ｃａｉｒ＝ε_０・Ｓ／Ｌ・・・・・（１１）
【００４０】
ここでε_０は真空誘電率である。また、誘電体３３の誘電率をεｂ、厚さをＬｂ、誘電体３３とシリコンウェーハ１１との接触面積をＳｂとすると、Ｃｂは次式（１２）で与えられる。
【００４１】
【数１１】
Ｃｂ＝εｂ・Ｓｂ／Ｌｂ・・・・・（１２）
【００４２】
さらに、シリコンウェーハ１１に形成される空乏層２２の深さ方向の幅をＬｗとすれば空乏層容量Ｃは次式（１３）で与えられる。
【００４３】
【数１２】
Ｃ＝ε_Ｓｉ・Ｓ／Ｌｗ・・・・・（１３）
【００４４】
ここで、ε_Ｓｉはシリコンの誘電率である。測定用電極１２ａが半径１ｍｍの円形である場合、面積Ｓは３．１４ｍｍ²である。これに対して、例えば１５０ｍｍφのシリコンウェーハ１１がその裏面全面で誘電体３３と接触する場合、裏面の接触面積Ｓｂは測定用電極面積Ｓの５，６２５倍となる。そして、シリコンの誘電率は１２、誘電体として使用するプラスチックシートの誘電率は約３．０、ＣＶ測定で測定する深さ方向の空乏層幅Ｌｗは２〜２０μｍであるとき、誘電体の厚さＬｂは、Ｃｂ≧１００Ｃであればよいから、誘電体の厚さＬｂが２８μｍ以下であれば、１／Ｃに対して１／Ｃｂは十分小さくなり、無視することができる。したがって、Ｃｍは次式（１４）で与えられる。
【００４５】
【数１３】
１／Ｃｍ＝１／Ｃａｉｒ＋１／Ｃ・・・・・（１４）
【００４６】
Ｃａｉｒの制御方法については、例えば特許文献１に記載されている従来の方法によれば良く、測定用電極１２ａとシリコンウェーハ１１との距離Ｌを１μｍ以下にすれば、ＣａｉｒはＣに対してあまり小さくすることなく測定できる。
【００４７】
図３は本発明方法の空乏層容量測定を行うための装置の構造の別の例を示す図面で、（ａ）は模式的説明図、（ｂ）は裏面電極上に載置したシリコンウェーハとピンの位置関係を示す上面概略説明図である。図３（ａ）において、３０ｂは本発明方法を実施するための装置で、裏面電極となる金属製のステージ１３を有している。シリコンウェーハ１１は裏面電極（ステージ）１３に設けたピン３４上に載置されている。該ピン３４は金属汚染がなく、シリコンより硬度の小さい絶縁材料で形成されており、図３（ｂ）に示すように、裏面電極１３上に３点配置されている。これによりシリコンウェーハ１１と裏面電極１３は空気を介して接続する形となる。このとき、シリコンウェーハ１１と裏面電極１３の間に介在するピン３４と空気の合計容量Ｃｂがシリコンウェーハ１１の主表面側に形成される空乏層２２の容量Ｃの１００倍以上となるよう設定することにより、ＣｂをＣに対して無視できる程度に小さくすることができる。ここで、空気の静電容量をＣａ、ピン３４の静電容量をＣｐとすると、ＣａとＣｐは並列接続なので、ＣｂとＣａ、Ｃｐの関係は次式（１５）で示される。
【００４８】
【数１４】
Ｃｂ＝Ｃａ＋Ｃｐ・・・・・（１５）
【００４９】
また、Ｃａ、Ｃｐは次式（１６）及び（１７）であらわされる。
【００５０】
【数１５】
Ｃａ＝ε_０・Ｓａ／Ｌｐ・・・・・（１６）
Ｃｐ＝εｐ・Ｓｐ／Ｌｐ・・・・・（１７）
【００５１】
ここで、Ｌｐはシリコンウェーハ１１と裏面電極１３の距離、すなわちピン高さである。Ｓａはシリコンウェーハ１１の裏面と空気の接触面積である。また、εｐはピン３４の誘電率、Ｓｐはピン３４とシリコンウェーハ１１の接触面積である。
【００５２】
ε_０＝１、εｐ＝３の場合、式（１６）、及び式（１７）を式（１５）に代入すると
【００５３】
【数１６】
Ｃｂ＝（Ｓａ＋３Ｓｐ）／Ｌｐ・・・・・（１８）
【００５４】
となる。シリコンウェーハ１１の面積ＳｂはＳａとＳｐの和であるから、式（１８）は以下のように変形できる。
【００５５】
【数１７】
Ｃｂ＝（Ｓｂ＋２Ｓｐ）／Ｌｐ・・・・・（１８’）
【００５６】
Ｃｂ≧１００Ｃであればよいので、ピン３４の半径を５ｍｍ、シリコンウェーハの直径を１５０ｍｍφ、ε_Ｓｉ＝１２、Ｌｗ＝２〜２０μｍ、とすると、ピン高さＬｐが９μｍ以下になるようすれば、空隙により発生するシリコンウェーハ裏面と裏面電極間の静電容量は測定したい静電容量Ｃの１／１００以下となり、無視できる大きさになる。
【００５７】
この場合、シリコンウェーハ１１はピン３４にのみ接触することになるが、ピン３４がシリコンよりも硬度が小さいため、キズの発生を防止することができる。なお、図示例ではピン３４を３つとしたが、シリコンウェーハ１１を保持できればよいので、ピン３４の数はこれに限ることはなく、４つ以上であっても差し支えない。
【００５８】
【実施例】
以下に実施例をあげて本発明をさらに具体的に説明するが、これらの実施例は例示的に示されるもので限定的に解釈されるべきでないことはいうまでもない。
【００５９】
（実施例１）
あらかじめ測定された抵抗率が１０．０Ω・ｃｍであるｐ型１５０ｍｍφシリコン単結晶ブロックから作製されたシリコンウェーハを準備し、鏡面化された主表面に真空蒸着機で半径１ｍｍのサマリウム電極を形成した。このシリコンウェーハを図１（ａ）に示したものと同様の装置の裏面電極上に誘電率３、厚さ２５μｍのポリスチレンフィルムを介して載置し、真空吸着により固定した。そして、プローブをサマリウム電極に接触させ、ウェーハ主表面に深さ５μｍの空乏層を形成するよう電圧を印加して、そのときの静電容量を測定したところ、９．９８Ω・ｃｍであった。また、ＣＶ測定後のウェーハ裏面を集光灯下で観察したが、キズの発生は見られなかった。
【００６０】
（実施例２）
実施例１と同じインゴットから作製されたシリコンウェーハに電極を形成せず、図２（ａ）に示した装置の裏面電極上に誘電率３、厚さ２５μｍのポリスチレンフィルムを介して載置し、真空吸着により固定した。そして、ウェーハ主表面から０．５μｍの位置にウェーハ主表面と平行となるように測定用電極を固定し、ウェーハ主表面に深さ５μｍの空乏層を形成するよう電圧を印加して、そのときの静電容量を測定したところ、９．９９Ω・ｃｍであった。また、ＣＶ測定後のウェーハ裏面を集光灯下で観察したが、キズの発生は見られなかった。
【００６１】
（比較例１）
実施例１と同じインゴットから作製されたシリコンウェーハの鏡面化された主表面に真空蒸着機で半径１ｍｍのサマリウム電極を形成した。このシリコンウェーハを図１（ａ）に示した装置の裏面電極上に直接載置し、真空吸着により固定した。そして、プローブをサマリウム電極に接触させ、ウェーハ主表面に深さ５μｍの空乏層を形成するよう電圧を印加して、そのときの静電容量を測定したところ、１０．８Ω・ｃｍであった。また、ＣＶ測定後のウェーハ裏面を集光灯下で観察したところ、裏面電極の真空吸着穴に沿ったキズが観察できた。
【００６２】
実施例１及び２と比較例１を比較すると、実施例１及び２のシリコンウェーハの抵抗率はどちらもシリコン単結晶ブロックとほぼ同じ値であるのに対して、比較例１のウェーハの抵抗率は高抵抗側にズレており、シリコンウェーハと裏面電極の間に存在する接触抵抗の影響が見られる。また、比較例１のウェーハ裏面にのみ、裏面電極との接触によるキズが観察された。
【００６３】
【発明の効果】
以上述べたごとく、本発明によれば、シリコンウェーハの抵抗率が０．１Ω・ｃｍ以上であってもシリコンウェーハと裏面電極との間の接触抵抗の影響を受けずにシリコンウェーハ主表面の空乏層容量を測定でき、また、主裏面にキズを発生させることもないため、特にシリコンウェーハ主表面の空乏層容量を、電極を形成せずに非接触で測定する場合には金属汚染もなく、測定済のウェーハを製品として出荷することができる。
【図面の簡単な説明】
【図１】本発明方法の空乏層容量測定を行うための装置の一例を示す図面で、（ａ）は模式的説明図、（ｂ）はプローブと裏面電極の間の静電容量を示す等価回路である。
【図２】本発明方法の空乏層容量測定を行うための装置の他の例を示す図面で、（ａ）は模式的説明図、（ｂ）は測定用電極と裏面電極の間の静電容量を示す等価回路である。
【図３】本発明方法の空乏層容量測定を行うための装置の別の例を示す図面で、（ａ）は模式的説明図、（ｂ）は裏面電極上に載置したシリコンウェーハとピンの位置関係を示す上面概略説明図である。
【図４】従来の空乏層容量測定装置の一例を示す模式的説明図である。
【図５】ショットキー接合のウェーハの概略説明図である。
【図６】ＭＯＳ構造のウェーハの概略説明図である。
【図７】従来の空乏層容量測定装置の他の例を示す模式的説明図である。
【図８】ウェーハと裏面電極の接触状態を示す図面で、（ａ）は接触状態についての概念図、及び（ｂ）はウェーハ構造の容量に関する等価回路である。
【符号の説明】
１０：従来のＣＶ特性測定装置、１０ａ：従来の非接触ＣＶ測定装置、１１：ウェーハ、１２：ショットキー電極、１２ａ：測定用電極、１３：ステージ（裏面電極）、１４：測定用プローブ、１５：キャパシタンスメーター、１６：パルス電圧発生器、１７：制御用コンピュータ、１８：シールドボックス、１９：真空ポンプ、２０，２０ａ：真空吸着穴、２２：空乏層、２４：酸化膜、３０，３０ａ，３０ｂ：本発明方法を実施するための装置、３３：誘電体材料、３４：ピン、Ｌ：エアーギャップ、Ｌｂ：誘電体の厚さ、Ｌｐ：ピン高さ、Ｌｗ：空乏層の幅。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for measuring the capacity of a depletion layer formed on the main surface of a wafer, for example, a semiconductor wafer, and in particular, prevents metal contamination from the back electrode on the main back surface of the wafer and provides a highly accurate depletion layer. It is related with the evaluation method which measures the capacity | capacitance of.
[0002]
[Related technologies]
In order to evaluate the electrical characteristics of a wafer, for example, a semiconductor wafer, a method is generally employed in which a depletion layer is formed on the main surface of the wafer and the capacity of the depletion layer (hereinafter also referred to as depletion layer capacity) is measured. For example, the resistivity, which is one of the electrical characteristics, is obtained by measuring and converting the dopant concentration of a semiconductor wafer, and the distribution of the dopant concentration in the depth direction depends on the applied voltage dependence of depletion layer capacitance (hereinafter referred to as CV). It is obtained by measuring (characteristic) (Non-patent Document 1).
[0003]
FIG. 4 is a schematic explanatory view showing an example of a conventional CV characteristic measuring apparatus. A conventional method for measuring CV characteristics will be described with reference to FIG. In FIG. 4, reference numeral 10 denotes a conventional CV characteristic measuring apparatus having a metal stage 13 to be a back electrode. First, the wafer 11 to be measured is placed on the stage 13. A vacuum suction hole 20 connected to a vacuum pump 19 is formed in the stage 13, and the wafer 11 is fixed by vacuum suction in the vacuum suction hole 20. The wafer 11 to be measured may be either a mirror wafer or an epitaxial wafer, and here, a normal mirror wafer is used as the wafer to be measured. A Schottky electrode 12 is formed on the surface of the wafer 11.
[0004]
In the case of a p-type silicon wafer, the Schottky electrode 12 can be formed, for example, by vacuum-depositing samarium using a commercially available vacuum deposition apparatus. Note that the measuring apparatus 10 that performs the main measurement is installed in a shield box 18 that is set so that the non-measurement object is at the ground potential in order to prevent electrical noise generated during the measurement. Next, the measurement probe 14 is brought into contact with the Schottky electrode 12 formed on the main surface of the wafer 11. A capacitance meter 15 and a pulse voltage generator 16 are connected to the probe 14, and the capacitance meter 15 and the pulse voltage generator 16 are connected to a control computer 17. In the CV characteristic, a voltage changing stepwise is generated by a pulse voltage generator 16, and the depletion layer capacitance can be measured by a capacitance meter 15 by applying the voltage to the wafer 11 through a probe 14 in contact with the Schottky electrode 12. In general, the following relational expressions (1) and (2) hold for the amount of change in applied voltage and capacitance (Non-Patent Document 2).
[0005]
[Expression 1]

[0006]
In the above formulas (1) and (2), N (W) is the dopant concentration in the silicon wafer at the depth W, q is the elementary charge, ε _Si is the dielectric constant of silicon, V is the applied voltage, and C is the depletion layer. The capacitance, A, is the Schottky electrode area. That is, by plotting d (C ⁻² ) / dV against the applied voltage V, the depth profile of the dopant concentration in the silicon wafer can be measured. At that time, the applied voltage is reverse-biased with respect to the Schottky junction.
[0007]
That is, in the case of a p-type silicon single crystal wafer, a depletion layer expands inside silicon by applying a positive voltage. Since the width in the depth direction of the depletion layer increases in proportion to the applied voltage, information in the depth direction can be obtained by changing the applied voltage. This measurement can also be applied to a so-called MOS (Metal Oxide Semiconductor) structure wafer in which an oxide film is formed on the wafer surface and an electrode is formed thereon. FIG. 5 is a schematic explanatory view of a Schottky bonded wafer, and FIG. 6 is a schematic explanatory view of a MOS structure wafer. 5 and 6, the same members as those in FIG. 4 are denoted by the same reference numerals. In FIG. 6, reference numeral 24 denotes an oxide film.
[0008]
The measurement method described above is destructive evaluation in which the probe 14 is brought into contact with the electrode 12 on the wafer 11, but an apparatus that evaluates the CV characteristics non-destructively is also disclosed (for example, Patent Document 1). The measurement principle of this non-contact CV measurement device will be described with reference to FIG. 7, the same members as those in FIG. 4 are denoted by the same reference numerals. In FIG. 7, reference numeral 10a denotes a conventional non-contact CV measuring apparatus having a metal stage 13 which becomes a back electrode. A wafer 11 on which no electrode is formed is placed on the stage 13. Then, the measurement electrode 12a instead of the probe 14 and the wafer 11 are opposed to each other in a non-contact state via air, the stage (electrode) 13 positioned above and below the wafer 11, and the measurement electrode 12a. A voltage is applied in between, and CV measurement is performed. At this time, the capacitance Ct measured by the measurement electrode 12a and the stage 13 is the series of the capacitance Cs of the wafer 11 and the capacitance Cg of air existing between the measurement electrode 12a and the wafer 11. Think of it connected. That is, the relationship between Cs and Cg is expressed by the following formula (3).
[0009]
[Expression 2]
1 / Ct = 1 / Cs + 1 / Cg (3)
[0010]
In the formula (3), Cg can be calculated from the distance Ge between the measurement electrode 12a and the main surface of the wafer 11, the probe area S, and the vacuum dielectric constant ε ₀ as represented by the following formula (4). Cs can be calculated from Ct.
[0011]
[Equation 3]
Cg = ε ₀ · S / Ge (4)
[0012]
[Patent Document 1]
JP-A-4-132236 [Non-Patent Document 1]
Edited by Usami Akira "Semiconductor Device Process Evaluation Technology" Realize (issued September 11, 1990), p38-p44
[Non-Patent Document 2]
S. M.M. "Physics of Semiconductor Devices" by Sze, John Wiley & Sons (published in 1969) p. 372
[0013]
[Problems to be solved by the invention]
However, in any of the above-described measuring apparatuses, the silicon wafer 11 is directly contacted with a metal stage 13 as a back electrode by a strong pressure, so that it receives metal contamination and contacts a harder material than the silicon wafer 11. Scratches on the backside of the wafer. Further, when the resistivity of the wafer 11 is high, the contact between the back electrode 13 and the wafer 11 does not become an ohmic contact, so that the contact resistance increases, and an accurate depletion layer capacitance cannot be measured.
[0014]
The influence of this contact resistance will be described with reference to FIG. 8, taking a Schottky junction as an example. In FIG. 8A, the same members as those in FIG. 4 are denoted by the same reference numerals. In FIG. 8A, a Schottky electrode 12 is formed on the main surface of the wafer 11. When a reverse bias is applied to the electrode 12, a depletion layer 22 is formed toward the inside of the wafer 11. An equivalent circuit relating to the capacity of the wafer structure shown in FIG. 8A can be shown as in FIG. Here, C is the capacitance of the depletion layer 22 of the wafer, and G is the conductance of the depletion layer. Rs is a series resistance. In this case, the actually measured capacitance Cm and conductance Gm are expressed by the following equations (5) and (6).
[0015]
[Expression 4]

[0016]
Here, ω is ω = 2πf, and f is the measurement frequency. Usually, G is an extremely small value, and Rs · G can be ignored. Therefore, equation (5) can be modified as follows.
[0017]
[Equation 5]
Cm = C / (1+ (ω · Rs · C) ² ) (5 ′)
[0018]
Therefore, Cm decreases as Rs · ω increases. The largest cause of the increase in the series resistance Rs is when the contact between the wafer 11 and the back electrode 13 is not ohmic. When the resistivity of the wafer 11 is 0.1 Ω · cm or more, the contact between the back electrode 13 and the wafer 11 does not become ohmic, and a large series resistance Rs is generated, so that an accurate depletion layer capacitance cannot be measured. There was a problem.
[0019]
The present invention has been made in view of these problems, and while preventing metal contamination on the main back surface of the wafer and scratches generated on the main back surface, the capacity of the depletion layer formed on the main surface of the wafer is And a method for accurately measuring without being affected by the contact resistance generated between the electrode and the back electrode.
[0020]
[Means for Solving the Problems]
In order to solve the above problem, a depletion layer capacitance measuring method of the present invention is a method for measuring a depletion layer capacitance of a wafer main surface, and a plastic sheet between a main back surface of a wafer and a back electrode on which the wafer is placed. The depletion layer capacitance is measured with a dielectric made of In this way, metal contamination from the back electrode to the wafer main back surface and scratches generated on the wafer main back surface can be prevented. In addition, when the resistivity of the wafer is a high resistance of 0.1 Ω · cm or more, the contact between the main back surface of the wafer and the back surface electrode does not become ohmic contact, but becomes a large resistance. The depletion layer capacitance can be accurately measured without being affected.
[0021]
At this time, the electrostatic capacitance of the dielectric is preferably 100 times or more the depletion layer capacitance of the wafer main surface. In this way, when measuring the depletion layer capacitance on the wafer main surface, the capacitance between the wafer main back surface and the back electrode can be ignored.
[0022]
Furthermore, the dielectric is preferably made of a material having a hardness lower than that of the wafer. By interposing a dielectric having a hardness lower than that of the wafer between the wafer and the back surface electrode, it is possible to further prevent generation of scratches on the back surface of the wafer.
[0023]
The dielectric is preferably a thermal oxide film or a CVD oxide film formed on the main back surface of the wafer. In this way, when the wafer is placed on the metal stage as the back electrode, the dielectric does not deviate from the main wafer back and back electrodes, and the wafer is oxidized by washing with hydrofluoric acid after the measurement. The film can be removed to remove both metal contamination and scratches from the back electrode.
[0024]
The stage serving as the back electrode may have a dielectric thin film formed on the surface thereof. When such a stage is used, it is possible to prevent the dielectric stage from being displaced or lifted, and also to satisfactorily measure the depletion layer capacity of a wafer on which no oxide film is formed on the main back surface.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the accompanying drawings. However, the illustrated examples are illustrative only, and various modifications can be made without departing from the technical idea of the present invention. .
[0026]
FIG. 1 is a drawing showing an example of the structure of an apparatus for performing depletion layer capacitance measurement according to the method of the present invention, where (a) is a schematic explanatory diagram, and (b) shows the capacitance between a probe and a back electrode. It is an equivalent circuit. 1A, the same members as those in FIG. 4 are denoted by the same reference numerals. In FIG. 1 (a), 30 is an apparatus for carrying out the method of the present invention, and has a metal stage 13 which becomes a back electrode. The silicon wafer 11 is placed on the stage 13 via a dielectric 33. The dielectric 33 fixed on the stage 13 is provided with a hole 20 a for vacuum-sucking the wafer 11. The hole 20 a passes through the dielectric 33 and the stage 13 and is connected to the vacuum pump 19. The material of the dielectric 33 may be any material as long as it has a hardness smaller than that of the silicon wafer 11 and has a sufficiently large insulation resistance and is free from metal contamination. For example, a plastic such as a polyester film or polyethylene terephthalate. Use a sheet. Further, the thickness and area of the dielectric 33 are set so as to be 100 times or more the capacity of the depletion layer 22 formed on the main surface of the silicon wafer 11.
[0027]
As described above, since the silicon wafer 11 and the back electrode 13 are in close contact via the dielectric 33, no current flows between the wafer 11 and the back electrode 13. Therefore, the connection between the wafer 11 and the back electrode 13 is not a resistance connection as in the prior art but a capacitive connection. Therefore, the capacitance Cm between the probe 14 and the back electrode 13 is the depletion layer capacitance C of the silicon wafer 11 and the capacitance between the silicon wafer 11 and the back electrode 13 as shown in FIG. It is expressed by a series connection with Cb and is given by the following equation (7).
[0028]
[Formula 6]
1 / Cm = 1 / C + 1 / Cb (7)
[0029]
Here, when the dielectric constant of the dielectric 33 is εb, the thickness is Lb, and the contact area with the silicon wafer is Sb, Cb is given by the following equation (8).
[0030]
[Expression 7]
Cb = εb · Sb / Lb (8)
[0031]
If the width of the depletion layer 22 in the depth direction of the main surface of the silicon wafer is Lw, the depletion layer capacitance C is given by the following equation (9).
[0032]
[Equation 8]
C = ε _Si · S / Lw (9)
[0033]
Here, ε _Si is the dielectric constant of silicon.
[0034]
The Schottky electrode 12 formed on the main surface of the wafer is generally circular with a radius of 1 mm, and the area S is about 3.14 mm ² . On the other hand, the contact area Sb on the back surface is, for example, a 150 mmφ silicon wafer, which is in contact with the back electrode on the entire back surface, so that the electrode area is about 17,671 mm ² , which is the measurement electrode formed on the main surface. The area S is 5,625 times. When the dielectric constant of silicon is 12, the dielectric constant of the plastic sheet used as the dielectric is about 3.0, and the depletion layer width Lw in the depth direction measured by CV measurement is 2 to 20 μm, the thickness of the dielectric Since the thickness Lb should be Cb ≧ 100C, if the dielectric thickness Lb is 28 μm or less, 1 / Cb is sufficiently smaller than 1 / C and can be ignored. Therefore, the measured depletion layer capacitance Cm can be regarded as the depletion layer capacitance C formed on the wafer main surface.
[0035]
FIG. 2 shows another example of the structure of an apparatus for performing depletion layer capacitance measurement according to the method of the present invention, in other words, the structure of an apparatus for nondestructively measuring the depletion layer capacity formed on the main surface of a wafer. It is drawing which shows an example, (a) is typical explanatory drawing, (b) is an equivalent circuit which shows the electrostatic capacitance between the electrode for a measurement, and a back surface electrode. 2A, the same members as those in FIG. 7 are denoted by the same reference numerals. In FIG. 2 (a), 30a is an apparatus for carrying out the method of the present invention, and has a metal stage 13 serving as a back electrode. The silicon wafer 11 is placed on the stage (back electrode) 13 via a dielectric 33. The dielectric 33 fixed on the stage 13 is provided with a hole 20 a for vacuum-sucking the wafer 11. The hole 20 a passes through the dielectric 33 and the stage 13 and is connected to the vacuum pump 19. The measurement electrode 12a is arranged in a non-contact state so as to face the main surface of the wafer 11. As the material of the dielectric 33, any material may be used as long as it is less hard than the silicon wafer 11 and has a sufficiently large insulation resistance and is free from metal contamination. The area is set to be 100 times or more the capacity of the depletion layer 22 formed on the main surface of the silicon wafer 11. The measurement electrode 12a is arranged in parallel to the silicon wafer 11 and has a structure that can be moved in the vertical direction.
[0036]
FIG. 2B is an equivalent circuit showing the capacitance Cm between the measurement electrode 12 a and the back electrode 13. Here, Cair is the capacitance of the air gap L between the measurement electrode 12 a and the silicon wafer 11, C is the depletion layer capacitance of the silicon wafer, and Cb is the capacitance of the dielectric 33. Also in this method, since the silicon wafer 11 and the back electrode 13 are in close contact via the dielectric 33, no current flows between the wafer 11 and the back electrode 13. Therefore, the connection between the wafer 11 and the back electrode 13 is not a resistance connection as in the prior art but a capacitive connection. Therefore, Cair, C, and Cb are connected in series, and the capacitance Cm between the measurement electrode 12a and the back electrode 13 is given by the following equation (10).
[0037]
[Equation 9]
1 / Cm = 1 / Cair + 1 / C + 1 / Cb (10)
[0038]
When the area of the measurement electrode 12a is S and the distance between the measurement electrode 12a and the silicon wafer 11 is L, Cair is given by the following equation (11).
[0039]
[Expression 10]
Cair = ε ₀ · S / L (11)
[0040]
Here, ε ₀ is a vacuum dielectric constant. Further, when the dielectric constant of the dielectric 33 is εb, the thickness is Lb, and the contact area between the dielectric 33 and the silicon wafer 11 is Sb, Cb is given by the following equation (12).
[0041]
[Expression 11]
Cb = εb · Sb / Lb (12)
[0042]
Furthermore, if the width in the depth direction of the depletion layer 22 formed on the silicon wafer 11 is Lw, the depletion layer capacitance C is given by the following equation (13).
[0043]
[Expression 12]
C = ε _Si · S / Lw (13)
[0044]
Here, ε _Si is the dielectric constant of silicon. When the measurement electrode 12a is circular with a radius of 1 mm, the area S is 3.14 mm ² . On the other hand, for example, when the silicon wafer 11 having a diameter of 150 mm is in contact with the dielectric 33 on the entire back surface, the contact area Sb on the back surface is 5,625 times the electrode area S for measurement. When the dielectric constant of silicon is 12, the dielectric constant of the plastic sheet used as the dielectric is about 3.0, and the depletion layer width Lw in the depth direction measured by CV measurement is 2 to 20 μm, the thickness of the dielectric Since the thickness Lb should be Cb ≧ 100C, if the dielectric thickness Lb is 28 μm or less, 1 / Cb is sufficiently smaller than 1 / C and can be ignored. Therefore, Cm is given by the following equation (14).
[0045]
[Formula 13]
1 / Cm = 1 / Cair + 1 / C (14)
[0046]
As for the control method of the Cair, for example, the conventional method described in Patent Document 1 may be used. If the distance L between the measurement electrode 12a and the silicon wafer 11 is 1 μm or less, the Cair is less than C. It can be measured without making it smaller.
[0047]
FIG. 3 is a drawing showing another example of the structure of an apparatus for performing depletion layer capacitance measurement according to the method of the present invention, where (a) is a schematic explanatory view, (b) is a silicon wafer placed on a back electrode, and It is an upper surface schematic explanatory drawing which shows the positional relationship of a pin. In FIG. 3 (a), 30b is an apparatus for carrying out the method of the present invention, and has a metal stage 13 serving as a back electrode. The silicon wafer 11 is placed on pins 34 provided on the back electrode (stage) 13. The pins 34 are made of an insulating material having no metal contamination and less hardness than silicon, and are arranged at three points on the back electrode 13 as shown in FIG. As a result, the silicon wafer 11 and the back electrode 13 are connected via air. At this time, the total capacity Cb of the pins 34 and air interposed between the silicon wafer 11 and the back electrode 13 is set to be 100 times or more the capacity C of the depletion layer 22 formed on the main surface side of the silicon wafer 11. Thus, Cb can be made small enough to be ignored with respect to C. Here, assuming that the capacitance of air is Ca and the capacitance of the pin 34 is Cp, since Ca and Cp are connected in parallel, the relationship between Cb, Ca, and Cp is expressed by the following equation (15).
[0048]
[Expression 14]
Cb = Ca + Cp (15)
[0049]
Ca and Cp are expressed by the following equations (16) and (17).
[0050]
[Expression 15]
Ca = ε ₀ · Sa / Lp (16)
Cp = εp · Sp / Lp (17)
[0051]
Here, Lp is the distance between the silicon wafer 11 and the back electrode 13, that is, the pin height. Sa is the contact area between the back surface of the silicon wafer 11 and air. Further, εp is a dielectric constant of the pin 34, and Sp is a contact area between the pin 34 and the silicon wafer 11.
[0052]
When ε ₀ = 1 and εp = 3, substituting Equation (16) and Equation (17) into Equation (15),
[Expression 16]
Cb = (Sa + 3Sp) / Lp (18)
[0054]
It becomes. Since the area Sb of the silicon wafer 11 is the sum of Sa and Sp, the equation (18) can be modified as follows.
[0055]
[Expression 17]
Cb = (Sb + 2Sp) / Lp (18 ′)
[0056]
Since it is sufficient if Cb ≧ 100C, if the radius of the pin 34 is 5 mm, the diameter of the silicon wafer is 150 mmφ, ε _Si = 12, Lw = 2 to 20 μm, if the pin height Lp is 9 μm or less, The capacitance between the back surface of the silicon wafer and the back surface electrode generated by the gap is 1/100 or less of the capacitance C to be measured, and is negligible.
[0057]
In this case, the silicon wafer 11 comes into contact only with the pins 34. However, since the pins 34 have a hardness lower than that of silicon, it is possible to prevent the generation of scratches. Although the number of pins 34 is three in the illustrated example, the number of pins 34 is not limited to this as long as the silicon wafer 11 can be held, and four or more pins may be used.
[0058]
【Example】
The present invention will be described more specifically with reference to the following examples. However, it is needless to say that these examples are shown by way of illustration and should not be construed in a limited manner.
[0059]
Example 1
A silicon wafer prepared from a p-type 150 mmφ silicon single crystal block having a measured resistivity of 10.0 Ω · cm was prepared, and a samarium electrode having a radius of 1 mm was formed on a mirror-finished main surface by a vacuum evaporation machine. . This silicon wafer was placed on a back electrode of an apparatus similar to that shown in FIG. 1A via a polystyrene film having a dielectric constant of 3 and a thickness of 25 μm, and fixed by vacuum suction. The probe was brought into contact with the samarium electrode, a voltage was applied so as to form a depletion layer having a depth of 5 μm on the main surface of the wafer, and the electrostatic capacity at that time was measured to be 9.98 Ω · cm. Moreover, although the wafer back surface after CV measurement was observed under the condensing lamp, generation | occurrence | production of the crack was not seen.
[0060]
(Example 2)
Without forming an electrode on the silicon wafer produced from the same ingot as in Example 1, it was placed on the back electrode of the apparatus shown in FIG. 2A via a polystyrene film having a dielectric constant of 3 and a thickness of 25 μm. Fixed by vacuum adsorption. Then, a measurement electrode is fixed at a position 0.5 μm from the wafer main surface so as to be parallel to the wafer main surface, and a voltage is applied so as to form a depletion layer having a depth of 5 μm on the wafer main surface. When the electrostatic capacity of was measured, it was 9.99 Ω · cm. Moreover, although the wafer back surface after CV measurement was observed under the condensing lamp, generation | occurrence | production of the crack was not seen.
[0061]
(Comparative Example 1)
A samarium electrode having a radius of 1 mm was formed on a mirror-finished main surface of a silicon wafer produced from the same ingot as in Example 1 by a vacuum vapor deposition machine. This silicon wafer was directly placed on the back electrode of the apparatus shown in FIG. 1A and fixed by vacuum suction. The probe was brought into contact with the samarium electrode, a voltage was applied so as to form a depletion layer having a depth of 5 μm on the main surface of the wafer, and the electrostatic capacity at that time was measured to be 10.8 Ω · cm. Further, when the back surface of the wafer after CV measurement was observed under a condenser lamp, scratches along the vacuum suction holes of the back electrode could be observed.
[0062]
When Examples 1 and 2 are compared with Comparative Example 1, the resistivity of the silicon wafers of Examples 1 and 2 are both substantially the same as that of the silicon single crystal block, whereas the resistivity of the wafer of Comparative Example 1 is Is shifted to the high resistance side, and the influence of the contact resistance existing between the silicon wafer and the back electrode can be seen. Moreover, the damage | wound by contact with a back surface electrode was observed only on the wafer back surface of the comparative example 1. FIG.
[0063]
【The invention's effect】
As described above, according to the present invention, even if the resistivity of the silicon wafer is 0.1 Ω · cm or more, the depletion of the main surface of the silicon wafer is not affected by the contact resistance between the silicon wafer and the back electrode. Since the layer capacity can be measured and scratches are not generated on the main back surface, there is no metal contamination especially when the depletion layer capacity on the main surface of the silicon wafer is measured without contact without forming an electrode. The measured wafer can be shipped as a product.
[Brief description of the drawings]
1A and 1B are diagrams showing an example of an apparatus for performing depletion layer capacitance measurement according to the method of the present invention, where FIG. 1A is a schematic explanatory diagram, and FIG. 1B is an equivalent diagram showing capacitance between a probe and a back electrode. Circuit.
FIGS. 2A and 2B are diagrams showing another example of an apparatus for performing depletion layer capacitance measurement according to the method of the present invention. FIG. 2A is a schematic explanatory view, and FIG. 2B is an electrostatic diagram between a measurement electrode and a back electrode. It is the equivalent circuit which shows a capacity | capacitance.
FIGS. 3A and 3B are diagrams showing another example of an apparatus for performing depletion layer capacitance measurement according to the method of the present invention, wherein FIG. 3A is a schematic explanatory view, and FIG. 3B is a silicon wafer and pins placed on a back electrode; It is an upper surface schematic explanatory drawing which shows these positional relationships.
FIG. 4 is a schematic explanatory view showing an example of a conventional depletion layer capacitance measuring apparatus.
FIG. 5 is a schematic explanatory view of a Schottky bonded wafer.
FIG. 6 is a schematic explanatory diagram of a wafer having a MOS structure.
FIG. 7 is a schematic explanatory view showing another example of a conventional depletion layer capacitance measuring apparatus.
FIGS. 8A and 8B are diagrams showing a contact state between a wafer and a back electrode, wherein FIG. 8A is a conceptual diagram regarding the contact state, and FIG. 8B is an equivalent circuit relating to the capacity of the wafer structure.
[Explanation of symbols]
10: Conventional CV characteristic measuring apparatus, 10a: Conventional non-contact CV measuring apparatus, 11: Wafer, 12: Schottky electrode, 12a: Measuring electrode, 13: Stage (back electrode), 14: Measuring probe, 15 : Capacitance meter, 16: Pulse voltage generator, 17: Computer for control, 18: Shield box, 19: Vacuum pump, 20, 20a: Vacuum suction hole, 22: Depletion layer, 24: Oxide film, 30, 30a, 30b : Device for carrying out the method of the present invention, 33: dielectric material, 34: pin, L: air gap, Lb: dielectric thickness, Lp: pin height, Lw: depletion layer width.

Claims

ウェーハ主表面の空乏層容量を測定する方法であって、ウェーハの主裏面と該ウェーハを載置する裏面電極の間にプラスチックシートからなる誘電体を介在させた状態で空乏層容量を測定することを特徴とする空乏層容量測定方法。A method for measuring a depletion layer capacitance on a main surface of a wafer, wherein the depletion layer capacitance is measured with a dielectric made of a plastic sheet interposed between a main back surface of the wafer and a back electrode on which the wafer is placed. A depletion layer capacitance measuring method characterized by the above.