JP3865972B2

JP3865972B2 - Microcomputer and system using microcomputer

Info

Publication number: JP3865972B2
Application number: JP18290499A
Authority: JP
Inventors: 吉田　　裕; 達也亀井
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1999-06-29
Filing date: 1999-06-29
Publication date: 2007-01-10
Anticipated expiration: 2019-06-29
Also published as: JP2001014213A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリに接続されるマイクロコンピュータに関するものであり、特にダブルデータレート（ＤＤＲ）方式のシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）と接続し、データの読み出しおよびデータの書き込みを行うマイクロコンピュータに適用して有効な技術に関するものである。
【０００２】
また、本発明は、前記マイクロコンピュータと、前記ダブルデータレート方式のシンクロナスダイナミックランダムメモリとにより構成されたマイクロコンピュータシステムに適用しても有効な技術に関するものである。
【０００３】
【従来の技術】
ダブルデータレート（ＤＤＲ）方式を採用するシンクロナスランダムアクセスメモリ（ＳＤＲＡＭ）にマイクロコンピュータを接続し、メモリからデータを読み出し、またはデータの書き込みを行う技術は従来から用いられている。この場合、マイクロコンピュータをＤＤＲ−ＳＤＲＡＭに接続させるための、マイクロコンピュータとＤＤＲ−ＳＤＲＡＭとの間に、マイクロコンピュータとメモリとは別にＤＤＲ方式のＳＤＲＡＭを制御するためのメモリコントローラを接続していた。
【０００４】
【発明が解決しようとする課題】
マイクロコンピュータとダブルデータレート（ＤＤＲ）方式のメモリとを接続するために、メモリコントローラをマイクロコンピュータとＤＤＲ−ＳＤＲＡＭとは独立して設けた場合、マイクロコンピュータとメモリコントローラとの間、及びメモリコントローラとメモリとの間でアドレスやデータのやり取りを行う必要がある。そのため、データやアドレスのやり取りをメモリコントローラを介して行っている分、速度性能を落とすこととなっていた。更に、無駄な経路を信号が通過するため、消費電力の面でも無駄が生じていた。上記により、マイクロコンピュータとＤＤＲ−ＳＤＲＡＭとを組み合わせたマイコンシステムの性能向上の妨げとなっていた。
【０００５】
また、マイクロコンピュータとＤＤＲ−ＳＤＲＡＭとを一つの半導体基板に形成する場合にも、同一基板上に形成されたマイクロコンピュータとＤＤＲ−ＳＤＲＡＭとの外にＤＤＲ方式のメモリを制御するためのメモリコントローラを接続する必要があり、上述した如く、性能向上の妨げとなっていた。
【０００６】
更に、上記の如くマイクロコンピュータとＤＤＲ−ＳＤＲＡＭとの間にＤＤＲ方式のメモリコントローラを接続した場合、部品点数が増加し、実装面積が増大し、コストを下げる上での障害となっていた。
【０００７】
本発明の目的は、マイクロコンピュータとＤＤＲ方式のメモリコントローラの機能をマイクロコンピュータに内蔵することで、マイクロコンピュータとＤＤＲ−ＳＤＲＡＭとの間のデータの読み出しおよび書き込みの性能の向上を図ったマイクロコンピュータを提供することである。
【０００８】
更に、本発明の目的は、マイクロコンピュータにメモリコントローラを組み込むことで、部品点数を抑え、実装面積を縮小させることが可能となり、ＤＤＲ方式のＳＤＲＡＭを使用したシステムを安価に提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本発明のうち代表的なものの概要を以下に簡単に説明する。
【００１１】
本発明では上記目的を達成するために、マイクロコンピュータと同一の半導体基板上に、前記マイクロコンピュータの中央処理ユニット（ＣＰＵ）から出力される複数ビットからなるアドレス信号により、ＤＤＲ−ＳＤＲＡＭからのデータの読み出しとデータの書き込みを行うためにダブルデータレート方式でメモリを制御するための各種ストローブ信号を生成し出力するメモリ制御手段と、前記中央処理ユニットとメモリ制御手段とに対してメモリ制御等に必要なクロックを供給するためのクロック制御手段とを形成する。
【００１２】
具体的には、マイクロコンピュータと同一の半導体基板上に、メモリ制御のためのアドレス信号の生成やストローブ信号の生成およびデータの入出力のための基準となる高速な内部クロック信号とメモリへ供給する低速な外部出力クロック信号とを使用してダブルデータレート方式でメモリからのデータの読み出しおよび書き込みを行うことを可能にする手段を形成する。
【００１３】
上記によりマイクロコンピュータとＤＤＲ−ＳＤＲＡＭとを直接接続し、マイクロコンピュータとＤＤＲ−ＳＤＲＡＭとの間にメモリコントローラを別に接続させる必要の無いマイクロコンピュータの提供が可能となる。更に、前記マイクロコンピュータとＤＤＲ−ＳＤＲＡＭとを直接接続したマイコンシステムの構築が可能となる。
【００１４】
更に、マイクロコンピュータとＤＤＲ方式のメモリを同一半導体基板上に形成する際、前記半導体基板外にＤＤＲ方式のメモリコントローラを接続させる必要の無いマイクロコンピュータやマイコンシステムの提供が可能となる。
【００１５】
以上により、マイクロコンピュータとメモリとの間のデータのやりとりの効率が向上し高速なデータ転送が可能となり、消費電力の低減も可能となる。更に、部品点数が少なく、従来よりも小面積で、低コストのシステムを提供することが可能となる。
【００１６】
【発明の実施の形態】
図１には本発明の代表的な実施形態の一つを示している。一つの半導体基板に形成されたマイクロコンピュータ（ＭＰＵ：マイクロプロセッサユニット）と、一つの半導体基板上に形成されたダブルデータレート方式のシンクロナスＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）２１とが示されている。図では、ＤＤＲ−ＳＤＲＡＭは一つしか示されていないが、一つのマイクロコンピュータに複数のＤＤＲ−ＳＤＲＡＭを接続する構成であってもよい。
【００１７】
図１のマイクロプロセッサユニット内部の説明を行う。１は２１のＤＤＲ方式のメモリを制御するメモリインタフェースモジュール、２は中央処理装置（ＣＰＵ）及びキャッシュメモリ（Ｃａｃｈｅ）とで構成されたモジュール、３はダイレクトメモリアクセスコントローラ（ＤＭＡＣ）モジュールである。２のＣＰＵ／Ｃａｃｈｅモジュールと３のＤＭＡＣモジュールは、１のメモリインタフェースモジュールに向けて、メモリに記憶されているデータの読み出し又はメモリにデータを記憶させるため、メモリ内の所定メモリセルを指定するためのアドレスの他に、アクセス要求も出力する。ＣＰＵ／Ｃａｃｈｅモジュールがメモリインタフェースモジュールに対して行うアクセス要求としては、メモリからのリードとメモリへのライトを行うためのメモリアクセス要求と、メモリインタフェースモジュール内部のレジスタ６に対するリード／ライトのレジスタアクセス要求などがある。ＤＭＡＣモジュールがメモリインタフェースモジュールに対して行うアクセス要求としては、メモリのリード／ライトを行うためのメモリアクセス要求がある。
【００１８】
上記に示した、ＣＰＵ／Ｃａｃｈｅモジュールからメモリインタフェース内のレジスタ６に対するレジスタアクセス要求のうち、レジスタへのライト要求を行う場合、ＣＰＵ／Ｃａｃｈｅモジュールはリクエストとしてレジスタライトアクセス要求をメモリインタフェースモジュール内のリクエスト制御部４に出力する。それと同時に、レジスタ６に書き込むデータを１０３を介してレジスタ６に出力する。ＣＰＵ／Ｃａｃｈｅモジュールより、レジスタへの書き込みの要求を受けたリクエスト制御部４はレジスタアクセスリクエスト１０１をレジスタＲ／Ｗ制御部５に出力する。レジスタアクセスリクエストを受けたレジスタＲ／Ｗ制御部は、レジスタ６に対してレジスタ書き込み信号１０２を出力する。上述した一連の動作により、ＣＰＵ／Ｃａｃｈｅモジュールからレジスタ６に送られるデータがレジスタ６に書き込まれる。
【００１９】
ＣＰＵ／ＣａｃｈｅモジュールがＤＤＲ−ＳＤＲＡＭに記憶されているデータを必要とした場合、ＣＰＵ／Ｃａｃｈｅモジュールはリクエストとしてメモリアクセス要求とＤＤＲ−ＳＤＲＡＭの所定箇所を指定するためのアドレスをメモリインタフェースモジュール内のリクエスト制御部４に出力する。メモリアクセス要求を受けたリクエスト制御部は、ＣＰＵ／Ｃａｃｈｅモジュールがメモリへのアクセスを要求していることを認識すると、メモリインタフェースモジュール内の外部バス制御部７にメモリアクセスリクエスト１０４を出力する。メモリアクセスリクエストを受けた外部バス制御部はアドレス制御部８、制御信号生成部９、データ制御部１０を制御し、ＤＤＲ−ＳＤＲＡＭとのメモリアクセスを開始する。
【００２０】
上述したアドレス制御部８ではあらかじめレジスタに記憶されているデータのうちのメモリアドレスと、リクエスト制御部４から出力されるリクエストアドレス１０７から、メモリへ出力するアドレス情報を生成する。生成されたアドレスは、ＤＤＲ−ＳＤＲＡＭに接続されているアドレスバス３４を介してメモリ２１に転送される。制御信号生成部９では、あらかじめレジスタ６に記憶されたデータのなかのメモリ情報１０５を外部バス制御部７を介して受け取り、受け取ったメモリ情報にしたがってメモリアクセスに必要なメモリ制御信号３５を生成し、メモリに出力する。メモリ制御信号としては、メモリからのリード／メモリへのライト等をメモリに指示するための各種コマンドである。データ制御部１０は、外部バス制御部７からの指示により、バスデータバッファ１１を制御し、ＤＤＲ−ＳＤＲＡＭに接続されたデータバス３６を介して行われる、マイクロプロセッサとメモリとの間のデータの授受の制御を行う。
【００２１】
なお、本実施例ではＤＭＡＣモジュールを内蔵したマイクロプロセッサを用いているが、ＤＭＡＣモジュールを内蔵していないマイクロプロセッサでもよい。
【００２２】
図２では、図１のマイクロプロセッサの中に形成されているクロック制御部１２の詳細例を示す。クロック制御部１２は、基準となるクロックを生成するクロック生成部１３、クロック生成部１３で生成されたクロックの１／２の周波数を生成するクロック分周器１４とで主に構成される。クロック生成部１３にて生成されたクロックは、本実施例のマイクロプロセッサの基準クロック、つまり、中央処理ユニット等に供給される内部クロック３０となる。なお、本実施例では基準クロックはクロック生成部にて生成しているが、外部から供給されるクロックであっても問題ない。
【００２３】
クロック分周器１４は、ラッチ手段１５と分周器用インバータ１６とで主に構成される。ラッチ１５の出力を分周器用インバータ１６を通して反転してラッチの入力とし、クロック信号の立ち上がりでデータを取り込むことで、基準クロックつまり内部クロック１３に対して１／２の周波数のクロックが生成される。クロック分周器で生成された内部クロックの１／２の周波数のクロックは、外部クロック３１としてマイクロプロセッサの外部、つまり、ＤＤＲ−ＳＤＲＡＭなどに出力される。また、クロック分周器で生成された内部クロックの１／２の周波数のクロックを外部クロック用インバータ１７により反転した信号が、反転クロック３２として外部に出力される。更に、基準クロックの１／２の周波数のクロックはメモリインタフェースモジュール１内の外部バス制御部にも送られ、出力コマンド同期化信号３３として使用される。クロック分周器などの構成は本実施例の他にも多様な変形例が存在するが、それらについての説明は割愛する。
【００２４】
図３にはメモリインタフェースモジュール１でのコマンド同期タイミングを示す。
【００２５】
メモリインタフェースモジュールには、クロック制御部１２から出力される、プロセッサの内部クロックと、前記内部クロックの１／２の周波数のコマンド同期化信号３３とが供給されている。コマンド同期化信号は、プロセッサ外部のＤＤＲ−ＳＤＲＡＭに供給される外部クロックと同じ周波数で、同じ位相をもったクロックである。メモリインタフェースモジュールは、メモリが外部クロック３１の立ち上がりで各種コマンドを受け取れるよう制御する。メモリは、外部クロックがＬＯＷの期間（Ｔ２）にメモリに対して出力されたコマンドについては、外部クロックの次の立ち上がりの時点で受け取ることが可能であるが、外部クロックがＨＩＧＨの期間にメモリに対して与えられたコマンドについては受け取ることが出来ない。そのためコマンド出力可能期間、つまり外部クロックがＬＯＷのときにのみ制御信号を出力し、コマンド出力不可期間には制御信号の出力はしないようにする必要がある。
【００２６】
なお、本実施例では、コマンドの出力サイクルを内部クロック（３０）の１サイクルとしているが、コマンド出力サイクルを外部クロック（３１）の１サイクルとしてもよい。
【００２７】
図４にマイクロプロセッサとダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭとの接続例を示す。ＤＤＲ−ＳＤＲＡＭ２１のアクセスに必要なメモリ制御信号にはクロック（ＣＬＯＣＫ）、反転クロック（／ＣＬＯＣＫ）、クロックイネーブル信号（ＣＫＥ）、チップセレクト信号（／ＣＳ）、ロウアドレスストローブ信号（／ＲＡＳ）、カラムアドレスストローブ（／ＣＡＳ）、ライトイネーブル信号（／ＷＥ）、データマスクイネーブル信号（ＤＱＭ）、およびデータストローブ信号（ＤＱＳ）がある。これらのメモリ制御信号の他には、メモリのアドレスを指定するためのアドレス（Ａｄｄｒ．）と、マイクロプロセッサとメモリとの間でやり取りされるデータ（ＤＡＴＡ）とがある。マイクロプロセッサは各種制御信号を出力することでダブルデータレートシンクロナスＤＲＡＭに対して、メモリの動作を規定するための各種コマンドやアドレス、データを与え、メモリからのリードやメモリへのライトアクセスを実現する。尚、図面において、アルファベットの上部に横線が入っている信号、及び、上記においてアルファベットの前に斜線が入っている信号は、信号がＬＯＷレベルになったときに信号が活性化することを示している。
【００２８】
図５にはマイクロプロセッサ内のレジスタ６の概要図を示す。特に制限されないが、本実施形態ではレジスタ６は３２ビットのレジスタで構成される。ＴＲＣ０から２、ＴＰＣ０から２、ＲＣＤ０から１、ＴＲＷＬ２から０にはメモリアクセスのタイミング情報が設定される。また、ＡＭＸ２から０にはロウアドレスとカラムアドレスのそれぞれのビット数が設定される。これらのレジスタ６の内容は、使用するＤＤＲ−ＳＤＲＡＭの種類、動作周波数に合わせて設定することが可能である。
【００２９】
図６には、マイクロプロセッサによるＤＤＲ−ＳＤＲＡＭからのリードアクセス時のタイミングチャート、図７には、マイクロプロセッサにからＤＤＲ−ＳＤＲＡＭへのライトアクセス時のタイミングチャートを示している。
【００３０】
図６において、プロセッサの内部クロックの１周期であるＴｒサイクルでＤＤＲ−ＳＤＡＲＭに対して図示していないＡＣＴＶコマンドを発行する。それと伴にロウアドレス（Ｒｏｗ）をアドレス（Ａｄｄｒ．）線を介してメモりに通知する。Ｔｒに続くＴｒｗサイクルの立ち上がり、つまり外部クロックの立ち上がりでメモリはアドレス線を介して印加されているロウアドレス（Ｒｏｗ）を取り込む。その後メモリ２１は規定のサイクルだけ待機する。規定サイクル経過した後、Ｔｃ１サイクルでＲＥＡＤコマンドを発行してカラムアドレス（ｃ１）を通知し、Ｔｃ２サイクルの開始時、つまり外部クロックの立ち上がりの際にメモリ２１はアドレス線を介して印加されているカラムアドレス（ｃ１）を取り込む。その後、メモリに事前に規定されているレイテンシに応じた周期、Ｔｃ２、Ｔｃ３を待ってからリードＤＡＴＡのサンプリングを行なう。なお、本実施例ではメモリのバースト長を４としているためＴｃ１サイクルでＲＥＡＤコマンドを発行した４サイクル後に、後続のコマンドとしてオートプリチャージつきリードコマンドであるＲＥＡＤＡコマンドを発行し、プリチャージを実行している。
【００３１】
メモリへの書き込みの際のタイミングを示している図７についても、ＴｒサイクルでＡＣＴＶコマンドを発行し、アドレス線（Ａｄｄｒ．）を介してメモリに対してロウアドレスを供給する。メモリへ供給される外部クロックの、Ｔｒに続く次のサイクルであるＴｒｗの立ち上がりで、メモリは供給されたロウアドレスを取り込む。次に、Ｔｗ１サイクルでＷＲＩＴコマンドを発行し、アドレス線を介してメモリにカラムアドレスを供給する。更にＴｗ１のサイクルにおいて、ライトＤＡＴＡのドライブを行なう。なお、本実施例ではメモリのバースト長を４としているためＴｗ１サイクルでＷＲＩＴコマンドを発行した4サイクル後に、後続のコマンドとしてオートプリチャージつきライトコマンドであるＷＲＩＴＡコマンドを発行し、プリチャージを実行している。
【００３２】
さらに続くアクセスがＴｒで発行した時のロウアドレスと同一アドレスに対するアクセスの場合、アクセスの終了時にプリチャージつきのリード／ライトコマンドではなく、プリチャージなしのリード／ライトコマンドで終了し、Ｔｃ１サイクルのリードもしくはライトコマンドを発行するだけでアクセスを続けることも可能であり、Ｔｒ、Ｔｒｗサイクルだけ高速にアクセスを行なうことができる。
【００３３】
図８には、図１で示したバスデータバッファ１１と制御信号生成部９との詳細を示している。制御信号生成部については、データストローブ制御部５０のみを示している。ＤＤＲ−ＳＤＲＡＭでは、データ読み出し時にメモリから出力されるデータ信号の変化と、データストローブ信号の変化とは同一のタイミングである。メモリインタフェースは、データストローブ信号を外部クロックに対して９０度位相を遅らせた信号でデータを取り込むようになっている。また、メモリ動作クロックとデータ変化タイミングは規定が無く、メモリ動作クロックでデータをサンプリングすることはできない。
【００３４】
一方、データ書き込み時、メモリはデータをデータストローブ信号の立ち上がりエッジ、及び立ち下がりエッジで取り込めるようにデータストローブ信号の出力が規定され、データストローブ信号に対してデータのセットアップ／ホールド時間が規定されている。
【００３５】
データの書き込み時に、メモリコントローラは外部クロックの立ち上がりと立ち下がりに同期してデータを出力し、同時に外部クロックに対して９０度位相の遅れたデータストローブ信号を出力する必要がある。
【００３６】
メモリ動作の基準となる外部クロックと、外部クロックの２倍の周波数の内部クロックを共にプロセッサ内部で生成するため、外部クロックと内部クロックの位相差の制御が可能となる。また、外部クロックの２倍の周波数の内部クロックを使用することで、外部クロックに対して９０度の位相シフトを容易に行うことが出来る。
【００３７】
外部クロックと内部クロックの位相差の制御が可能であるため、データの読み出し時のデータの取り込みの際にデータストローブ信号を使用せず、内部クロックの立ち上がりでデータを取り込むことが可能となる。内部クロックは外部クロックの２倍の周波数であり、外部クロックの立ち上がりと立ち下がりに同期して変化するデータを内部クロックの立ち上がりで取り込むことが可能となる。メモリの出力するデータストローブ信号を使用した場合、位相を９０度遅らせるための位相シフト回路が必要となるが、本実施例の場合は特に必要とはならない。このことにより、周波数の変更に伴っても、位相シフト回路の変更が不要となるといった利点もある。更に、プロセッサ外部にメモリコントローラを設けた場合、データストローブ信号を９０度位相を遅らせて取り込まれたデータとプロセッサ動作の基準となるクロックとの間に相関関係が無く、非同期信号となるためデータ信号の同期化回路が必要となってしまう。つまり速度的に不利となる。
【００３８】
データの書き込み時には、内部クロックを使用し、内部クロックの立ち下がりでデータストローブ信号が変化するように出力することで、外部クロックの９０度位相シフトが容易に可能となる。読み出し時と同様に位相シフト回路が不要となる。データ信号はデータの読み込み時にはメモリ側からドライブされるので信号が衝突しないようにトライステートバッファによりドライブコントロールを行う。
【００３９】
また、外部クロックの２倍の周波数の内部クロックを使用することで、速度性能の向上のための外部クロックの周波数の変更にも対応できる。
【００４０】
以上、プロセッサ内部にＤＤＲ−ＳＤＲＡＭのメモリコントローラ及びクロック制御部を内蔵することによって、プロセッサ動作の基準となる内部クロックとメモリ動作の基準となる外部クロックとの供給が可能となり、メモリ制御信号の生成やデータ信号の入出力制御が簡単な回路で実現できる。更に、不要な同期化回路の削減も可能となる。
【００４１】
尚、上述した実施形態はあくまでも本発明の一つの実施形態であり、本発明が上記実施形態に限定されるものではない。例えば、図３に示した内部クロック、同期化信号及び外部クロックについての位相は図面に限定されるものではなく、同期化信号及び／又は外部クロックは、図面と反転した信号であってもよい。また、図８に関連する記載において、メモリからのデータの読み出しの際、内部クロックの立ち上がりでデータを取り込むのではなく、クロックの立ち下がりでデータを取り込むことも可能である。同様にデータの書き込みの際のタイミングについても同様のことが言える。
【００４２】
【発明の効果】
本発明により、ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）を、メモリコントローラを別に接続すること無く、プロセッサに接続することが可能となる。更に、プロセッサ内部のクロックを利用することで、ＤＤＲ−ＳＤＲＡＭの制御を行うための回路を削減することが可能となり、面積効率が高く、かつ、プロセッサとＤＤＲ−ＳＤＲＡＭとの間の高速アクセスが可能となる。
【図面の簡単な説明】
【図１】本発明に係わるマイクロコンピュータ及びメモリのブロック図。
【図２】本発明に係わるクロック制御部のブロック図。
【図３】本発明に係わるメモリ制御に必要となるクロックのタイミング図。
【図４】本発明に係わるマイクロコンピュータとメモリとの接続図。
【図５】本発明に係わるレジスタの概要図。
【図６】本発明に係わるダブルデータレートシンクロナスＤＲＡＭ（ＤＤＲ−ＤＲＡＭ）をリードアクセスした時のタイミングチャート。
【図７】本発明に係わるメモリ制御装置を使用してダブルデータレートシンクロナスＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）をライトアクセスした時のタイミングチャート。
【図８】本発明に係わるバスデータバッファと制御信号生成部とのブロック図。
【符号の説明】
（１）メモリインタフェースモジュール、（２）ＣＰＵ／Ｃａｃｈｅモジュール、（３）ＤＭＡＣ、（４）リクエスト制御部、（５）レジスタＲ／Ｗ制御部、（６）レジスタ、（７）外部バス制御部、（８）アドレス制御部、（９）制御信号生成部、（１０）データ制御部、（１１）データバッファ、（１２）クロック制御部、（１３）クロック生成部、（１４）クロック分周器、（１５）ラッチ、（１６）分周器用インバータ、（１７）外部クロック用インバータ、（２０）マイクロプロセッサ、（２１）ダブルデータレートシンクロナスＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）、（３０）内部クロック、（３１）外部クロック、（３２）反転クロック、（３３）出力コマンド同期化信号、（３４）アドレス、（３５）メモリ制御信号、（３６）データ、（１０１）レジスタアクセスリクエスト、（１０２）レジスタ書き込み信号、（１０３）データ、（１０４）メモリアクセスリクエスト、（１０５）メモリタイミング情報、（１０６）メモリアドレス情報、（１０７）リクエストアドレス。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a microcomputer connected to a semiconductor memory, and more particularly to a microcomputer that is connected to a double data rate (DDR) type synchronous dynamic random access memory (SDRAM) to read and write data. It is related to technology effective when applied to.
[0002]
The present invention also relates to a technique that is effective even when applied to a microcomputer system comprising the microcomputer and the double data rate type synchronous dynamic random memory.
[0003]
[Prior art]
A technique for connecting a microcomputer to a synchronous random access memory (SDRAM) adopting a double data rate (DDR) system, reading data from the memory, or writing data is conventionally used. In this case, a memory controller for controlling the DDR type SDRAM is connected between the microcomputer and the DDR-SDRAM for connecting the microcomputer to the DDR-SDRAM.
[0004]
[Problems to be solved by the invention]
When the memory controller is provided independently of the microcomputer and the DDR-SDRAM in order to connect the microcomputer and the double data rate (DDR) type memory, between the microcomputer and the memory controller, and the memory controller It is necessary to exchange addresses and data with the memory. For this reason, the speed performance is reduced because data and addresses are exchanged via the memory controller. Furthermore, since the signal passes through a useless path, useless power is generated. As a result, the performance of a microcomputer system combining a microcomputer and a DDR-SDRAM has been hindered.
[0005]
In addition, when the microcomputer and the DDR-SDRAM are formed on one semiconductor substrate, a memory controller for controlling a DDR type memory is provided outside the microcomputer and the DDR-SDRAM formed on the same substrate. It was necessary to connect, and as described above, it was an obstacle to performance improvement.
[0006]
Further, when a DDR type memory controller is connected between the microcomputer and the DDR-SDRAM as described above, the number of parts increases, the mounting area increases, and this is an obstacle to lowering the cost.
[0007]
An object of the present invention is to provide a microcomputer that improves the performance of reading and writing data between the microcomputer and the DDR-SDRAM by incorporating the functions of the microcomputer and the DDR type memory controller into the microcomputer. Is to provide.
[0008]
Furthermore, an object of the present invention is to provide a system using a DDR type SDRAM at a low cost by incorporating a memory controller in a microcomputer, thereby reducing the number of components and reducing the mounting area.
[0009]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0010]
[Means for Solving the Problems]
An outline of typical ones of the present invention will be briefly described below.
[0011]
In the present invention, in order to achieve the above object, the data of the DDR-SDRAM is transferred on the same semiconductor substrate as the microcomputer by an address signal consisting of a plurality of bits output from the central processing unit (CPU) of the microcomputer. Necessary for memory control and the like for memory control means for generating and outputting various strobe signals for controlling the memory in a double data rate method for reading and writing data, and for the central processing unit and the memory control means. And a clock control means for supplying a correct clock.
[0012]
Specifically, on the same semiconductor substrate as the microcomputer, a high-speed internal clock signal that serves as a reference for generating an address signal for controlling the memory, generating a strobe signal, and inputting / outputting data is supplied to the memory. Means are formed that allow data to be read from and written to memory in a double data rate manner using a slow external output clock signal.
[0013]
As described above, it is possible to provide a microcomputer in which the microcomputer and the DDR-SDRAM are directly connected and it is not necessary to separately connect a memory controller between the microcomputer and the DDR-SDRAM. Further, it is possible to construct a microcomputer system in which the microcomputer and the DDR-SDRAM are directly connected.
[0014]
Furthermore, when the microcomputer and the DDR memory are formed on the same semiconductor substrate, it is possible to provide a microcomputer or microcomputer system that does not require a DDR memory controller to be connected to the outside of the semiconductor substrate.
[0015]
As described above, the efficiency of data exchange between the microcomputer and the memory is improved, high-speed data transfer is possible, and power consumption can be reduced. Furthermore, it is possible to provide a low-cost system with a small number of parts, a smaller area than conventional ones.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows one typical embodiment of the present invention. A microcomputer (MPU: microprocessor unit) formed on one semiconductor substrate and a double data rate synchronous DRAM (DDR-SDRAM) 21 formed on one semiconductor substrate are shown. Although only one DDR-SDRAM is shown in the figure, a configuration in which a plurality of DDR-SDRAMs are connected to one microcomputer may be employed.
[0017]
The inside of the microprocessor unit in FIG. 1 will be described. Reference numeral 1 denotes a memory interface module for controlling 21 DDR type memories, 2 a module composed of a central processing unit (CPU) and a cache memory (Cache), and 3 a direct memory access controller (DMAC) module. The CPU / Cache module 2 and the DMAC module 3 specify the predetermined memory cell in the memory for reading the data stored in the memory or storing the data in the memory toward the memory interface module 1. In addition to the address, an access request is also output. The access request that the CPU / Cache module makes to the memory interface module includes a memory access request for reading from and writing to the memory, and a read / write register access request for the register 6 in the memory interface module. and so on. As an access request made by the DMAC module to the memory interface module, there is a memory access request for reading / writing the memory.
[0018]
Of the above register access requests from the CPU / Cache module to the register 6 in the memory interface, when a register write request is made, the CPU / Cache module requests the register write access request as a request in the memory interface module. Output to the control unit 4. At the same time, data to be written to the register 6 is output to the register 6 via 103. Upon receiving a request for writing to the register from the CPU / Cache module, the request control unit 4 outputs a register access request 101 to the register R / W control unit 5. Upon receiving the register access request, the register R / W control unit outputs a register write signal 102 to the register 6. Data sent from the CPU / Cache module to the register 6 is written into the register 6 by the series of operations described above.
[0019]
When the CPU / Cache module needs data stored in the DDR-SDRAM, the CPU / Cache module requests a memory access request and an address for designating a predetermined location of the DDR-SDRAM as a request in the memory interface module. Output to the control unit 4. When the request control unit receiving the memory access request recognizes that the CPU / Cache module requests access to the memory, the request control unit outputs a memory access request 104 to the external bus control unit 7 in the memory interface module. The external bus control unit that has received the memory access request controls the address control unit 8, the control signal generation unit 9, and the data control unit 10 to start memory access with the DDR-SDRAM.
[0020]
The address control unit 8 described above generates address information to be output to the memory from the memory address in the data stored in the register in advance and the request address 107 output from the request control unit 4. The generated address is transferred to the memory 21 via the address bus 34 connected to the DDR-SDRAM. The control signal generator 9 receives the memory information 105 in the data stored in advance in the register 6 via the external bus controller 7, and generates a memory control signal 35 necessary for memory access according to the received memory information. , Output to memory. The memory control signal includes various commands for instructing the memory to read from the memory / write to the memory. The data control unit 10 controls the bus data buffer 11 according to an instruction from the external bus control unit 7 and performs data exchange between the microprocessor and the memory, which is performed via the data bus 36 connected to the DDR-SDRAM. Controls sending and receiving.
[0021]
In this embodiment, a microprocessor with a built-in DMAC module is used, but a microprocessor without a built-in DMAC module may be used.
[0022]
FIG. 2 shows a detailed example of the clock control unit 12 formed in the microprocessor of FIG. The clock control unit 12 mainly includes a clock generation unit 13 that generates a reference clock and a clock frequency divider 14 that generates a frequency that is ½ of the clock generated by the clock generation unit 13. The clock generated by the clock generator 13 becomes the reference clock of the microprocessor of this embodiment, that is, the internal clock 30 supplied to the central processing unit or the like. In this embodiment, the reference clock is generated by the clock generator, but there is no problem even if it is a clock supplied from the outside.
[0023]
The clock divider 14 is mainly composed of a latch means 15 and a frequency divider inverter 16. The output of the latch 15 is inverted through the frequency divider inverter 16 to be input to the latch, and data is taken in at the rising edge of the clock signal, thereby generating a reference clock, that is, a clock having a frequency half that of the internal clock 13. . A clock having a frequency half that of the internal clock generated by the clock divider is output as an external clock 31 to the outside of the microprocessor, that is, to a DDR-SDRAM or the like. Further, a signal obtained by inverting the clock having a frequency ½ of the internal clock generated by the clock divider by the external clock inverter 17 is output to the outside as the inverted clock 32. Further, a clock having a frequency ½ of the reference clock is also sent to the external bus control unit in the memory interface module 1 and used as the output command synchronization signal 33. There are various modifications of the configuration of the clock divider and the like in addition to the present embodiment, but the description thereof is omitted.
[0024]
FIG. 3 shows command synchronization timing in the memory interface module 1.
[0025]
The memory interface module is supplied with an internal clock of the processor and a command synchronization signal 33 having a frequency ½ of the internal clock output from the clock controller 12. The command synchronization signal is a clock having the same frequency and the same phase as the external clock supplied to the DDR-SDRAM outside the processor. The memory interface module controls the memory to receive various commands at the rising edge of the external clock 31. The memory can receive the command output to the memory during the period when the external clock is LOW (T2) at the next rising edge of the external clock, but the memory can receive the command during the period when the external clock is HIGH. The command given to it cannot be received. Therefore, it is necessary to output the control signal only when the command can be output, that is, when the external clock is LOW, and not during the command output disabled period.
[0026]
In this embodiment, the command output cycle is one cycle of the internal clock (30), but the command output cycle may be one cycle of the external clock (31).
[0027]
FIG. 4 shows an example of connection between a microprocessor and a double data rate (DDR) synchronous DRAM. Memory control signals necessary for accessing the DDR-SDRAM 21 include a clock (CLOCK), an inverted clock (/ CLOCK), a clock enable signal (CKE), a chip select signal (/ CS), a row address strobe signal (/ RAS), a column There are an address strobe (/ CAS), a write enable signal (/ WE), a data mask enable signal (DQM), and a data strobe signal (DQS). In addition to these memory control signals, there are an address (Addr.) For designating an address of the memory and data (DATA) exchanged between the microprocessor and the memory. By outputting various control signals, the microprocessor gives various commands, addresses, and data for defining memory operations to the double data rate synchronous DRAM, enabling read from the memory and write access to the memory. To do. In the drawing, signals with a horizontal line at the top of the alphabet and signals with a diagonal line before the alphabet in the above indicate that the signal is activated when the signal becomes LOW level. Yes.
[0028]
FIG. 5 shows a schematic diagram of the register 6 in the microprocessor. Although not particularly limited, in this embodiment, the register 6 is a 32-bit register. Memory access timing information is set in TRC0 to 2, TPC0 to 2, RCD0 to 1, and TRWL2 to 0. Also, the bit numbers of the row address and the column address are set to 0 from AMX2. The contents of these registers 6 can be set according to the type and operating frequency of the DDR-SDRAM used.
[0029]
FIG. 6 shows a timing chart at the time of read access from the DDR-SDRAM by the microprocessor, and FIG. 7 shows a timing chart at the time of write access from the microprocessor to the DDR-SDRAM.
[0030]
In FIG. 6, an ACTV command (not shown) is issued to DDR-SDARM in a Tr cycle that is one cycle of the internal clock of the processor. At the same time, the row address (Row) is notified to the memory via the address (Addr.) Line. At the rise of the Trw cycle following Tr, that is, at the rise of the external clock, the memory takes in the row address (Row) applied through the address line. Thereafter, the memory 21 waits for a prescribed cycle. After the specified cycle has elapsed, a READ command is issued in the Tc1 cycle to notify the column address (c1), and the memory 21 is applied via the address line at the start of the Tc2 cycle, that is, at the rise of the external clock. The column address (c1) is fetched. Thereafter, after waiting for a period corresponding to the latency defined in advance in the memory, Tc2 and Tc3, the read DATA is sampled. In this embodiment, since the burst length of the memory is 4, after 4 cycles after issuing the READ command in the Tc1 cycle, the READA command which is a read command with auto precharge is issued as a subsequent command, and the precharge is executed. ing.
[0031]
Also in FIG. 7 showing the timing at the time of writing to the memory, the ACTV command is issued in the Tr cycle, and the row address is supplied to the memory via the address line (Addr.). At the rising edge of Trw, which is the next cycle following Tr, of the external clock supplied to the memory, the memory takes in the supplied row address. Next, a WRIT command is issued in the Tw1 cycle, and a column address is supplied to the memory via the address line. Further, in the cycle of Tw1, write DATA is driven. In this embodiment, since the burst length of the memory is 4, after 4 cycles of issuing the WRIT command in the Tw1 cycle, a WRITE command, which is a write command with auto precharge, is issued as a subsequent command, and the precharge is executed. ing.
[0032]
If the subsequent access is to the same address as the row address issued by Tr, the read / write command without precharge is terminated at the end of the access, not the read / write command with precharge, and the read of the Tc1 cycle is performed. Alternatively, access can be continued only by issuing a write command, and access can be performed at high speed for Tr and Trw cycles.
[0033]
FIG. 8 shows details of the bus data buffer 11 and the control signal generator 9 shown in FIG. Only the data strobe controller 50 is shown for the control signal generator. In the DDR-SDRAM, the change of the data signal output from the memory at the time of data reading and the change of the data strobe signal are the same timing. The memory interface is configured to capture data with a data strobe signal delayed by 90 degrees from the external clock. Further, the memory operation clock and the data change timing are not defined, and data cannot be sampled with the memory operation clock.
[0034]
On the other hand, when writing data, the output of the data strobe signal is specified so that the memory can capture data at the rising edge and falling edge of the data strobe signal, and the data setup / hold time is specified for the data strobe signal. Yes.
[0035]
At the time of writing data, the memory controller needs to output data in synchronization with the rising and falling edges of the external clock, and simultaneously output a data strobe signal that is delayed by 90 degrees from the external clock.
[0036]
Since both the external clock serving as a reference for memory operation and an internal clock having a frequency twice that of the external clock are generated inside the processor, the phase difference between the external clock and the internal clock can be controlled. Further, by using an internal clock having a frequency twice that of the external clock, it is possible to easily perform a phase shift of 90 degrees with respect to the external clock.
[0037]
Since the phase difference between the external clock and the internal clock can be controlled, it is possible to capture data at the rising edge of the internal clock without using a data strobe signal when capturing data when reading data. The internal clock has twice the frequency of the external clock, and data that changes in synchronization with the rise and fall of the external clock can be captured at the rise of the internal clock. When the data strobe signal output from the memory is used, a phase shift circuit for delaying the phase by 90 degrees is required. However, this embodiment is not particularly necessary. As a result, there is an advantage that even if the frequency is changed, it is not necessary to change the phase shift circuit. Further, when a memory controller is provided outside the processor, there is no correlation between the data taken by delaying the phase of the data strobe signal by 90 degrees and the reference clock for the processor operation, and the data signal becomes an asynchronous signal. Synchronization circuit becomes necessary. In other words, it is disadvantageous in terms of speed.
[0038]
When writing data, the internal clock is used and output so that the data strobe signal changes at the falling edge of the internal clock, whereby the 90-degree phase shift of the external clock can be easily performed. A phase shift circuit is not required as in the case of reading. Since the data signal is driven from the memory side when data is read, drive control is performed by a tri-state buffer so that the signal does not collide.
[0039]
Further, by using an internal clock having a frequency twice that of the external clock, it is possible to cope with a change in the frequency of the external clock for improving speed performance.
[0040]
As described above, by incorporating the DDR-SDRAM memory controller and the clock control unit in the processor, it is possible to supply the internal clock as the reference for the processor operation and the external clock as the reference for the memory operation, and generate the memory control signal. And data signal input / output control can be realized with a simple circuit. Further, unnecessary synchronization circuits can be reduced.
[0041]
In addition, embodiment mentioned above is one embodiment of this invention to the last, and this invention is not limited to the said embodiment. For example, the phases of the internal clock, the synchronization signal, and the external clock shown in FIG. 3 are not limited to those in the drawing, and the synchronization signal and / or the external clock may be a signal inverted from the drawing. In the description related to FIG. 8, when reading data from the memory, it is possible to capture data at the falling edge of the clock instead of capturing data at the rising edge of the internal clock. Similarly, the same can be said for the timing of data writing.
[0042]
【The invention's effect】
According to the present invention, a double data rate (DDR) synchronous DRAM (SDRAM) can be connected to a processor without connecting a memory controller separately. Furthermore, by using the internal clock of the processor, it is possible to reduce the circuit for controlling the DDR-SDRAM, and the area efficiency is high, and high-speed access between the processor and the DDR-SDRAM is possible. It becomes.
[Brief description of the drawings]
FIG. 1 is a block diagram of a microcomputer and a memory according to the present invention.
FIG. 2 is a block diagram of a clock control unit according to the present invention.
FIG. 3 is a timing chart of clocks necessary for memory control according to the present invention.
FIG. 4 is a connection diagram of a microcomputer and a memory according to the present invention.
FIG. 5 is a schematic diagram of a register according to the present invention.
FIG. 6 is a timing chart when a double data rate synchronous DRAM (DDR-DRAM) according to the present invention is read-accessed.
FIG. 7 is a timing chart when a double data rate synchronous DRAM (DDR-SDRAM) is write-accessed using the memory control device according to the present invention.
FIG. 8 is a block diagram of a bus data buffer and a control signal generator according to the present invention.
[Explanation of symbols]
(1) Memory interface module, (2) CPU / Cache module, (3) DMAC, (4) Request control unit, (5) Register R / W control unit, (6) Register, (7) External bus control unit, (8) Address controller, (9) Control signal generator, (10) Data controller, (11) Data buffer, (12) Clock controller, (13) Clock generator, (14) Clock divider, (15) Latch, (16) Frequency divider inverter, (17) External clock inverter, (20) Microprocessor, (21) Double data rate synchronous DRAM (DDR-SDRAM), (30) Internal clock, (31 ) External clock, (32) inverted clock, (33) output command synchronization signal, (34) address, (35) memory control signal, (36) Over data, (101) register access request (102) register write signal, (103) data, (104) the memory access request, (105) the memory timing information, (106) the memory address information, (107) the request address.

Claims

中央処理ユニットと、
前記中央処理ユニットに接続されたメモリ制御手段と、
前記中央処理ユニットと前記メモリ制御手段とにクロックを供給するためのクロック制御部とを有し、一つの半導体チップ上に形成されたマイクロコンピュータであって、
前記クロック制御部は、第１の周波数のクロックと第２の周波数のクロックを生成可能で、
前記マイクロコンピュータは、前記第２の周波数のクロックと前記第２の周波数のクロックを反転した第２の反転周波数クロックとを外部に供給するための、第１及び第２のクロック出力を有し、
前記メモリ制御手段によって制御されるメモリは、前記第１クロック出力または第２クロック出力から供給されるクロックの立ち上がりエッジと立ち下がりエッジに同期してデータの入出力を行なうことが可能なダブルデータレート方式の同期型メモリであり、
前記クロック制御部は、前記第１の周波数のクロックに基づいて前記第２の周波数のクロックを生成し、前記第１の周波数のクロックを前記中央処理ユニットと前記メモリ制御手段とに供給し、前記第１の周波数よりも低い周波数の前記第２の周波数のクロックを前記メモリ制御手段と前記同期型メモリに供給し、
前記第１の周波数は、前記第２の周波数の２倍の周波数であり、
前記メモリ制御手段は、前記メモリから前記メモリに記憶されているデータを取り込む際、前記第１の周波数のクロックの立ち上がり或いは立ち下がりでデータを取り込む、マイクロコンピュータ。A central processing unit;
Memory control means connected to the central processing unit;
Said central processing unit and have a said memory control means and the clock control unit for supplying a clock, a microcomputer formed on a single semiconductor chip,
Said clock control unit is capable of generating a first frequency clock and the clock of a second frequency,
The microcomputer has first and second clock outputs for supplying to the outside a clock having the second frequency and a second inverted frequency clock obtained by inverting the clock having the second frequency.
The memory controlled by the memory control means has a double data rate capable of inputting / outputting data in synchronization with a rising edge and a falling edge of a clock supplied from the first clock output or the second clock output. Type synchronous memory ,
The clock control unit generates the clock of the second frequency based on the clock of the first frequency, supplies the clock of the first frequency to the central processing unit and the memory control unit, Supplying the second frequency clock having a frequency lower than the first frequency to the memory control means and the synchronous memory;
The first frequency is twice the second frequency;
The microcomputer , wherein when the data stored in the memory is fetched from the memory, the memory control means fetches the data at the rising edge or falling edge of the clock of the first frequency .

前記メモリ制御手段は、前記メモリへのデータを書き込む際、前記第１の周波数のクロックの立ち上がり或いは立ち下がりに同期して、前記メモリに対してデータストローブ信号を出力する、請求項１記載のマイクロコンピュータ。Said memory control means, when writing data to the previous texture memory, in synchronization with the rising or falling edge of the clock of the first frequency, and outputs the data strobe signal to the pre-textured Mori, claim 1. The microcomputer according to 1 .

前記マイクロコンピュータには、更に、メモリアクセス手段を有し、
前記メモリアクセス手段は、前記メモリ制御手段に対して、メモリアクセスのためのアドレスを供給する、請求項１又は２記載のマイクロコンピュータ。The microcomputer further has a memory access means,
Said memory access means, to said memory control means supplies an address for the memory access, according to claim 1 or 2 microcomputer according.

中央処理ユニットと、
前記中央処理ユニットが出力したアドレスをメモリに供給するメモリ制御手段と、
前記中央処理ユニットと前記メモリ制御手段とにクロックを供給するクロック制御部とを有し、一つの半導体チップ上に形成されたマイクロコンピュータであって、
前記クロック制御部は、第１の周波数のクロックを前記中央処理ユニットと前記メモリ制御手段とに供給し、前記第１の周波数よりも低い第２の周波数のクロックを前記メモリ制御手段と前記クロック同期型メモリとに供給するためのクロックを生成可能で、
前記マイクロコンピュータは、前記メモリに供給するために接続される第２の周波数のクロックを供給するための第１クロック出力と、前記第２の周波数のクロックを反転した第２の周波数の反転クロックを供給するための第２クロック出力とを有し、
前記メモリは、前記マイクロコンピュータより供給される前記第２の周波数のクロックの立ち上がり及び立ち下がりでデータを入出力可能なダブルデータレート方式のクロック同期型メモリであり、
前記クロック制御部は、前記第１の周波数のクロックに基づいて前記第２の周波数のクロックを生成し、
前記第１の周波数は、前記第２の周波数の２倍の周波数であり、
前記メモリ制御手段は、前記メモリから前記メモリに記憶されているデータを取り込む際、前記第１の周波数のクロックの立ち上がり或いは立ち下がりでデータを取り込む、マイクロコンピュータ。A central processing unit;
Memory control means for supplying an address output by the central processing unit to a memory;
Said central processing unit and have a said memory control means and the clock control unit supplies a clock, a microcomputer formed on a single semiconductor chip,
Prior Symbol clock control unit, the clock of the first frequency is supplied to said memory control unit and the central processing unit, wherein the clock of the first second frequency lower than the frequency and the memory control unit clock A clock to be supplied to the synchronous memory can be generated.
The microcomputer before a first clock output for supplying a clock of a second frequency that is connected to supply to the texture memory, inversion of the second frequency obtained by inverting the clock of the second frequency A second clock output for providing a clock ;
The memory is a clock synchronous memory of a double data rate method capable of inputting / outputting data at the rising edge and falling edge of the second frequency clock supplied from the microcomputer,
The clock control unit generates the clock of the second frequency based on the clock of the first frequency,
The first frequency is twice the second frequency;
The microcomputer , wherein when the data stored in the memory is fetched from the memory, the memory control means fetches the data at the rising edge or falling edge of the clock of the first frequency .

前記メモリ制御手段は、前記メモリへデータを書き込む際、前記第１の周波数のクロックの立ち上がり或いは立ち下がりに同期して、前記メモリに対してデータストローブ信号を出力する、請求項４記載のマイクロプロセッサ。Said memory control means, when the previous writing data to the texture memory, in synchronization with the rising or falling edge of the clock of the first frequency, and outputs the data strobe signal to the pre-textured Mori,請 Motomeko 4. The microprocessor according to 4 .

一つの半導体基板上に形成されるマイクロコンピュータと、
前記マイクロコンピュータに接続された同期型メモリとを有するマイコンシステムであって、
前記マイクロコンピュータは、
中央処理ユニットと、
前記中央処理ユニットが出力したアドレスを前記同期型メモリに供給するメモリ制御手段と、
前記中央処理ユニットと前記メモリ制御手段とに第１の周波数のクロックを供給し、前記メモリ制御手段と前記同期型メモリとに前記第１の周波数よりも低い第２の周波数のクロックを供給するクロック制御部とを有し、
前記マイクロコンピュータは、前記第２の周波数のクロック及び前記第２の周波数のクロックの反転した反転クロックを前記同期型メモリに供給するための第１及び第２クロック出力を有し、
前記同期型メモリは、前記マイクロコンピュータから供給されるクロックに同期してデータ入出力可能なダブルデータレート方式のクロック同期型メモリであり、
前記クロック制御部は、前記第１の周波数のクロックに基づいて前記第２の周波数のクロックを生成し、
前記第１の周波数は、前記第２の周波数の２倍の周波数であり、
前記メモリ制御手段は、前記同期型メモリから前記同期型メモリに記憶されているデータを取り込む際、前記第１の周波数のクロックの立ち上がり或いは立ち下がりでデータを取り込む、マイコンシステム。A microcomputer formed on one semiconductor substrate;
A microcomputer system having a synchronous memory connected to the microcomputer ,
Before Symbol micro-computer,
A central processing unit;
Memory control means for supplying an address output from the central processing unit to the synchronous memory;
A clock that supplies a clock having a first frequency to the central processing unit and the memory control means, and a clock that supplies a clock having a second frequency lower than the first frequency to the memory control means and the synchronous memory. A control unit ,
The microcomputer has first and second clock output for providing an inverted inverted clock of the clock of the second clock frequency及beauty before Symbol second frequency to said synchronous memory,
The synchronous memory is a double data rate clock synchronous memory capable of data input / output in synchronization with a clock supplied from the microcomputer,
The clock control unit generates the clock of the second frequency based on the clock of the first frequency,
The first frequency is twice the second frequency;
The microcomputer system , wherein when fetching data stored in the synchronous memory from the synchronous memory, the memory control means captures data at a rising edge or falling edge of the clock of the first frequency .

前記メモリ制御手段は、前記同期型メモリへデータを書き込む際、前記第１の周波数のクロックの立ち上がり或いは立ち下がりに同期して、前記同期型メモリに対してデータストローブ信号を出力する、請求項６記載のマイコンシステム。Said memory control means, when writing data into said synchronous memory in synchronization with the rising or falling edge of the clock of the first frequency, and outputs the data strobe signal to the synchronous memory,請 Motomeko 6. The microcomputer system according to 6 .