JP3865557B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP3865557B2
JP3865557B2 JP2000024691A JP2000024691A JP3865557B2 JP 3865557 B2 JP3865557 B2 JP 3865557B2 JP 2000024691 A JP2000024691 A JP 2000024691A JP 2000024691 A JP2000024691 A JP 2000024691A JP 3865557 B2 JP3865557 B2 JP 3865557B2
Authority
JP
Japan
Prior art keywords
land
insulating film
semiconductor element
semiconductor device
protective film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000024691A
Other languages
English (en)
Other versions
JP2001210751A (ja
Inventor
敦 風間
昭弘 矢口
英生 三浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2000024691A priority Critical patent/JP3865557B2/ja
Priority to US09/648,454 priority patent/US6452256B1/en
Publication of JP2001210751A publication Critical patent/JP2001210751A/ja
Application granted granted Critical
Publication of JP3865557B2 publication Critical patent/JP3865557B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子上に外部端子を有する半導体装置に関する。
【０００２】
【従来の技術】
近年、携帯端末の普及などにより半導体装置を搭載した機器の小型軽量化が進む中で、小型化に対応した半導体装置の開発が必要になっている。
そのため、半導体装置のサイズを、できるだけ半導体素子のサイズに近づけようとする技術がある。このような半導体装置のパッケージを一般にＣＳＰ（チップサイズパッケージまたはチップスケールパッケージの略称）と呼ぶ。
【０００３】
また従来のＣＳＰはウエハから切り出して個片化した半導体素子１つ１つに対してパッケージングを行うが、ウエハの状態で再配線や外部端子の形成などを施して、最後に個片化することによりパッケージングのコストを低減する、ウエハレベルＣＳＰの技術開発が行われてきている。ウエハレベルＣＳＰの例が日経マイクロデバイス１９９８年４月号「チップサイズ実装の本命候補ＣＳＰを安く作る方法が登場」（１６４ページ〜１６７ページ）に提案されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来技術において半導体素子主表面の投影面内における再配線層の占積率を増加させた場合、半導体素子またはウエハの反りや、層間の剥離などが起こる場合があることが解かった。
【０００５】
本願発明者はこの問題を解決するために鋭意研究した結果次のことを見出した。すなわち、上記ＣＳＰでは、再配線層が半導体素子主表面の投影面内に配置される。再配線層にはCuなどの金属が用いられるが、Cuも含め、一般の金属材料は半導体素子よりも線膨張係数が大きいため、製造中または製品の使用中に半導体装置にかかる熱負荷（温度変化）によって、半導体素子と再配線層の熱変形量に差を生じ、再配線層内部には熱応力が発生する。再配線層が大きな熱応力を発生すると、半導体素子全体の反り変形を引き起こし、再配線層形成後の、保護膜のパターニングや、はんだバンプの形成、基板への実装などの工程に支障を来たす場合がある。また半導体装置を構成する層間絶縁膜や保護膜などとの界面に高い応力が発生すると、これら層間の剥離の原因になる場合もある。こうした問題は、半導体装置の集積度が増し、半導体素子の投影面内における再配線層の占積率が大きくなるほど顕著となる。また、高速化に対応した半導体装置では、半導体素子主表面の投影面内において、再配線層のない部分を、なるべく電源・グランド線によって埋めることにより、電磁ノイズを低減することができる。しかし、それによって前記の占積率は更に増大してしまう。
【０００６】
また前述したウエハレベルＣＳＰにおいては、ウエハの状態で再配線層を施すため、ウエハに反りが発生し、チップ単体にパッケージングを行う場合よりもさらに問題が深刻になる。
本願発明の課題は、上述した問題のうちの少なくとも一つを解決し、半導体素子またはウエハの反り、および層間絶縁膜などとの界面の剥離の起きにくい半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成する半導体装置は例えば、半導体素子と、前記半導体素子に形成された電極パッドと、前記半導体素子の電極パッド形成面を覆う第1の保護膜と、前記第1の保護膜上に形成された絶縁膜と、前記絶縁膜上に形成された、Cu2OとCuの複合合金のランドと、前記電極パッドと前記ランドを接続する、Cu2OとCuの複合合金の導電性配線と、前記絶縁膜上に前記ランド表面の少なくとも一部が露出するように形成された第２の保護膜と、前記ランドに接合された外部端子と、を有した半導体装置により解決される。
【０００８】
このように構成すれば、CuとCu2Oの複合合金は、Cu単体に比べて、線膨張係数と弾性率がいずれも小さいため、半導体素子用配線構造に絶縁膜として主に使用されるシリコン酸化膜との線膨張係数差が減少し、再配線層の熱応力を小さくすることができ、半導体素子あるいはウエハの反りを低減し、また層間絶縁膜や保護膜などとの層間の剥離を防止することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を用いて説明する。
図１は本発明の半導体装置の第１の実施形態を示す断面図であり、図２は第１の実施形態の保護膜の一部を取り除いた状態での平面図である。ここでは半導体素子の電極パッドが中央に１列に配置されている例により説明するが、電極パッドは複数列であったり、半導体素子の周辺部に配置されるなどの場合もある。図１は図２の平面図に示すＡ−Ａ断面位置における断面を示している。
【００１０】
図１および図２に示すように、本発明の第１実施形態である半導体装置は、半導体素子１と、半導体素子の電極パッド２と、電極パッド２の表面の少なくとも一部が露出するように形成された第１の保護膜３と、第１の保護膜３上に形成された絶縁膜４と、絶縁膜４上に形成された導電性のランド５と、電極パッド２とランド５を接続する導電性配線６と、ランド５の少なくとも一部を露出するように絶縁膜４上に形成した第２の保護膜７と、ランド５に接続された外部端子８とを備えている。
【００１１】
本実施形態は、図１に示すようにランド５および導電性配線６が半導体素子１の主表面の投影面内に配置され、半導体素子のサイズに近いパッケージであるＣＳＰを実現することのできる構造である。ＣＳＰは、半導体装置の高密度化、高速化を実現するパッケージ構造として期待されているが、高密度化するほど半導体素子の投影面内における再配線層の占積率は増加する。また高速化のため、再配線層の電源・グランド配線の幅を太く、またはベタ膜に近い状態に形成する場合があり、このような場合では前記の再配線層の占積率は更に大きくなる。再配線層に用いられる金属は、半導体素子よりも線膨張係数が大きいため、製造中または製品の使用中に半導体装置にかかる熱変化によって、半導体素子と再配線層の熱変形量に差を生じ、再配線層は熱応力を発生する。前記の再配線層の占積率が大きくなるほど、再配線層の熱応力は大きくなり、半導体素子の反りや、層間絶縁膜や保護膜などとの界面の剥離などを引き起こす原因となる。
【００１２】
本発明の半導体装置では、再配線層の熱応力を低減するため、ランド５および導電性配線６に主材料としてCuとCu2Oの複合合金を用いる。
【００１３】
本発明の半導体装置に用いるCu/Cu2O複合合金の、Cu2Oの配合比に対する線膨張係数の変 化を図３に、同様に弾性率の変化を図４にそれぞれ示す。図３、図４に示すように、本複合合金は、Cu2Oの配合比を増加させることにより、線膨張係数および弾性率を段階的に減少させることができる。具体的には、Cu2Oを10vol.％含むCu複合合金では、線膨張係数が約15×10~6／℃、弾性率が約100 GPaとなる。熱応力の大きさを表す値として、弾性率と線膨張係数の積を考えるとすると、配線の材料としてCuとともに良く用いられるAlと比較して、Cu単体ではその値が大きくなるが、Cu2Oを10vol.％含む場合でほぼ同等まで下げられる。さらに配合比を50vol.％まで増加させた場合には、線膨張係数は約10×10~6／℃、弾性率は約50 GPaまで減少する。配合比をさらに増加すると、いずれの値もさらに減少するが、特に線膨張係数の減少効果が顕著には認められなくなり、材料が脆くなることもあり、実質的に使用可能な配合比の上限は約80％となる。
【００１４】
また、Cu2Oの配合比に対する抵抗率の変化を図５に示す。Cu2Oの配合比を増加させると抵抗率が大きくなり、配線抵抗の増大が懸念されるため、配合比は製品毎に要求される配線抵抗の上限も考慮して決定することが好ましい。具体的には、Cu2Oの配合比が約２０％の場合で、抵抗率がAl単体とほぼ同等になる。Alよりも高い電気伝導率を望むなら、配合比は２０％以下にするのが望ましいが、２０％以上であっても、本複合合金の使用によって配線の太線化が実現できたとすれば、それによる配線抵抗の低減により、抵抗率の増大を補うことができる。
【００１５】
いずれにしても、Cu/Cu2O複合合金のCu2Oの配合比を大きくするほど、Cu単体の場合と比較してランド５および導電性配線６が発生する熱応力を小さくすることができ、半導体素子の反りを低減し、第１の保護膜３、絶縁膜４、第２の保護膜７などとの層間の剥離を防止することができる。
図１に示した本発明の第１実施形態である半導体装置において、第１の保護膜３は半導体素子１の表面を保護する目的のために形成される薄い保護膜である。絶縁膜４は電極パッド２の表面が露出するように形成し、電極パッド２と接続するように、導電性配線６とそれに連なるランド５を絶縁膜４上に形成する。ランド５および導電性配線６には、 Cu2Oを80vol.％以下の割合で含むCu 2 O とCuの複合合金を用い、Ni、Au、Crなどの他の金属と積層して用いる場合もある。第２の保護膜は、ランド５および導電性配線６の表面を保護する目的のため、絶縁膜４上に形成される。外部端子８には、はんだ材料（例えばPb−Sn系共晶はんだ、Sn−Ag−Cu系はんだ）などを使用し、ランド６の第２の保護膜７から露出した部分に接合する。
【００１６】
半導体装置が高速動作であるほど、ランド５および導電性配線６と半導体素子１の内部配線との間のクロストークによるノイズが問題となる。その場合絶縁膜４を厚くすることにより配線間の静電容量を小さくし、ノイズを低減できる。また一般にＣＳＰタイプの半導体装置をプリント回路基板に実装した状態で温度変化が加わると、半導体素子とプリント回路基板との線膨張係数差に起因して熱ひずみが発生し、外部端子のランド接続部近傍が疲労破壊することが問題となる。本発明の半導体装置では、絶縁膜４に低弾性の材料を用い、また厚さを大きくすることにより、絶縁膜４が熱ひずみを吸収して外部端子８が負担するひずみを低減し、外部端子８の信頼性を確保することができる。絶縁膜４の材料としては、例えばポリイミド樹脂、ポリエーテルイミド樹脂、ポリイミドアミド樹脂、アクリル変成エポキシ樹脂、ゴムを配合したエポキシ樹脂、シリコーン樹脂などがある。
【００１７】
また本発明の半導体装置は、半導体素子上に形成した絶縁膜および保護膜や、再配線層から成り、いずれもウエハの状態で一括して形成する方法を取りやすいことから、ウエハレベルＣＳＰを実現するのに適した構造である。ウエハレベルで半導体装置を製造する場合、再配線層の熱応力が大きいと、再配線層形成後にウエハが反ってしまい、その後のプロセスに支障を来たす場合があるが、本発明の半導体装置では低熱応力のCu/Cu2O複合合金 を用いるため、ウエハの反りを低減することができる。
【００１８】
図６は本発明の第２の実施形態を示す断面図である。第１の保護膜３上に電極パッド２に接続する第１の導電性配線９およびそれに連なる第１のランド１０を形成する。絶縁膜４を第１のランド１０表面の少なくとも一部が露出するように形成し、露出した第１のランド１０に接続するように第２の導電性配線１１およびそれに連なる第２のランド１２を絶縁膜４上に形成する。そして、第２の保護膜７から露出した第２のランド１２に外部端子８が接続する。
【００１９】
本発明の第１の実施形態において、絶縁膜４から電極パッド２を露出させるために、例えば高出力のレーザー加工により電極パッド２上の絶縁膜４を除去する方法を用いると半導体素子内部にダメージを与えてしまうなど、製造プロセス上の問題から電極パッド２から直接ランド６につながる配線構造をとることが困難な場合がある。このような場合に、第１の保護膜３上に第１のランド１０を形成し、その上に加工を施す本実施形態が有効である。本実施形態においても第１の実施形態と同様な作用効果が得られる。
【００２０】
図７は本発明の第３の実施形態を示す断面図である。前記第２の実施形態においては、第１の導電性配線９および第１のランド１０が半導体素子１の内部の配線と近い位置に存在するため、両者の間の静電容量が、高速に動作するデバイスにおいては誤動作の原因となる可能性がある。この場合、本実施形態のように第１の保護膜３と絶縁膜４との間に第２の絶縁膜１３を介在させ、第２の絶縁膜１３上に第１の導電性配線９および第１のランド１０を形成することにより、前記した静電容量を低減することができる。本実施形態においても第１の実施形態と同様な作用効果が得られる。
【００２１】
図８は本発明の第４の実施形態を示す断面図である。前記第１の実施形態においても、導電性配線６の第１の保護膜３上に形成される部分と、半導体素子１内部の配線との間の静電容量を低減したい場合、本実施例のように第１の保護膜３と絶縁膜４との間に第２の絶縁膜１３を介在させ、第２の絶縁膜１３および絶縁膜４上に導電性配線６を形成することにより、前記した静電容量を低減することができる。本実施形態においても第１の実施形態と同様な作用効果が得られる。
【００２２】
図９は本発明の第５の実施形態を示す断面図である。
基本的な構造、材料は第１の実施形態と同じであり、第１の実施形態と異なる部分は、第１の実施形態でははんだバンプがチップ周辺部にあり、再配線がチップ中央部から引き出されていたのに対し、本実施形態でははんだバンプがチップ中央部にあり、チップ周辺部から引き出されている構造となっていることである。前者の構造は相対的にはんだバンプ数が数十と少ないメモリ系製品に適しており、本実施形態ははんだバンプが数百以上のマイコンやロジックＬＳＩ系製品に適した構造である。本実施形態においても第１の実施形態と同様な作用効果が得られる。
【００２３】
図１０は本発明の第６の実施形態を示す平面図である。
基本的な構造、材料は第１の実施形態と同じであり、第１の実施形態と異なる部分は、図２で示した配線の平面構造であり、図１０では実施形態の相違を明確に示すために、図２で示した最表面の保護膜、及び外部端子は省略してある。本実施形態における特徴は、半導体素子上に設けられた電源パッド１６、あるいはグランドパッド１４からそれぞれ引き出された電源配線１７、あるいはグランド配線１５の太さが、信号パッド１８から引き出された信号配線１９と比較して著しく太く、かつ図２の場合と比較しても両配線領域が占める占有面積が著しく増加している点である。この太線化の主たる目的は、電源、グランド配線抵抗の低減ばかりでなく、両配線の少なくとも一方が必ず各信号配線１９と近接させることにある。これにより、信号線に数百ＭＨｚ以上の高周波信号が流れた場合に発生する同時切り替えノイズ等各種電磁ノイズを低減できる効果がある。従来は配線にCuを使用していたため、この配線領域の占有面積を大きくすると、半導体素子に大きな反り変形が生じ、はんだ実装時に接続不良が生じたり、絶縁膜が割れるあるいは絶縁膜との界面において剥離が発生する等の不具合が発生したため、本電磁ノイズ対策が困難であった。しかし、上記各配線を、Cu2Oを80vol.％以下の割合で含むCu複合合金で形成することで熱応力が低減できるため、本実施形態では、半導体素子またはウエハの反り、および層間絶縁膜などとの界面の剥離の起きにくい半導体装置を実現することができるとともに、電磁ノイズに対する信頼性向上が達成できるという効果がある。
【００２４】
【発明の効果】
本発明によれば、半導体素子またはウエハの反り、および層間絶縁膜などとの界面の剥離の起きにくい半導体装置を実現することができる。
【図面の簡単な説明】
【図１】本発明における第１の実施形態の半導体装置の断面模式図。
【図２】本発明における第１の実施形態の半導体装置の平面模式図。
【図３】Cu/Cu2O複合合金の、Cu2Oの配合比と線膨張係数との関係。
【図４】Cu/Cu2O複合合金の、Cu2Oの配合比と弾性率との関係。
【図５】Cu/Cu2O複合合金の、Cu2Oの配合比と抵抗率との関係。
【図６】本発明における第２の実施形態の半導体装置の断面模式図。
【図７】本発明における第３の実施形態の半導体装置の断面模式図。
【図８】本発明における第４の実施形態の半導体装置の断面模式図。
【図９】本発明における第５の実施形態の半導体装置の断面模式図。
【図１０】本発明における第６の実施形態の半導体装置の平面模式図。
【符号の説明】
１…半導体素子、２…半導体素子の電極パッド、３…第1の保護膜、４…絶縁膜、５…ラン ド、６…導電性配線、７…第２の保護膜、８…外部端子、９…第１の導電性配線、１０…第１のランド、１１…第２の導電性配線、１２…第２のランド、１３…第２の絶縁膜、１４…グランドパッド、１５…グランド配線、１６…電源パッド、１７…電源配線、１８…信号パッド、１９…信号配線。

Claims (6)

  1. 半導体素子と、
    前記半導体素子に形成された電極パッドと、
    前記半導体素子の電極パッド形成面を覆う第1の保護膜と、
    前記第1の保護膜上に形成された絶縁膜と、
    前記絶縁膜上に形成された、Cu2OとCuの複合合金のランドと、
    前記電極パッドと前記ランドを接続する、Cu2OとCuの複合合金の導電性配線と、
    前記絶縁膜上に前記ランド表面の少なくとも一部が露出するように形成された第２の保護膜と、
    前記ランドに接合された外部端子と、
    を有した半導体装置。
  2. 請求項１において、前記Cu2OとCuの複合合金の前記Cu2Oの含有量が80vol.％以下である半導体装置。
  3. 請求項１において、前記Cu2OとCuの複合合金の前記Cu2Oの含有量が10vol.％以上80vol.％以下である半導体装置。
  4. 半導体素子と、
    前記半導体素子の電極パッドと、
    前記半導体素子の電極パッド形成面を覆う第1の保護膜と、
    前記第1の保護膜上に形成された第１の導電性配線およびそれに連なる導電性の第１のランドと、
    前記第1の保護膜上に形成された絶縁膜と、
    前記絶縁膜上に形成された導電性の第２のランドと、
    前記絶縁膜上に形成され前記第１のランドと前記第２のランドを接続する第２の導電性配線と、
    前記絶縁膜上に前記第２のランド表面の少なくとも一部が露出するように形成された第２の保護膜と、
    前記第２のランドに接合された外部端子と、を有し、
    前記第１のランドおよび第１の導電性配線と、前記第２のランドおよび第２の導電性配線の両方あるいはどちらか一方に、 Cu2Oを80vol.％以下の割合で含むCu 2 O とCuの複合合金を用いる半導体装置。
  5. 請求項１において、前記第１の保護膜と前記絶縁膜の間に第２の絶縁膜が介在することを特徴とする半導体装置。
  6. 請求項１において、前記導電性配線には、信号線と、電源、グランド配線とが含まれており、
    前記電源、グランド配線が前記信号線よりも太い半導体装置。
JP2000024691A 2000-01-28 2000-01-28 半導体装置 Expired - Fee Related JP3865557B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000024691A JP3865557B2 (ja) 2000-01-28 2000-01-28 半導体装置
US09/648,454 US6452256B1 (en) 2000-01-28 2000-08-28 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000024691A JP3865557B2 (ja) 2000-01-28 2000-01-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2001210751A JP2001210751A (ja) 2001-08-03
JP3865557B2 true JP3865557B2 (ja) 2007-01-10

Family

ID=18550634

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000024691A Expired - Fee Related JP3865557B2 (ja) 2000-01-28 2000-01-28 半導体装置

Country Status (2)

Country Link
US (1) US6452256B1 (ja)
JP (1) JP3865557B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3423930B2 (ja) * 1999-12-27 2003-07-07 富士通株式会社 バンプ形成方法、電子部品、および半田ペースト
JP2001313314A (ja) * 2000-04-28 2001-11-09 Sony Corp バンプを用いた半導体装置、その製造方法、および、バンプの形成方法
TW577152B (en) * 2000-12-18 2004-02-21 Hitachi Ltd Semiconductor integrated circuit device
KR100352236B1 (ko) * 2001-01-30 2002-09-12 삼성전자 주식회사 접지 금속층을 갖는 웨이퍼 레벨 패키지
JP5100032B2 (ja) * 2005-06-27 2012-12-19 ラピスセミコンダクタ株式会社 基板の表面改質方法及び半導体装置の製造方法
DE102007023666A1 (de) * 2006-12-01 2008-06-05 Infineon Technologies Ag Halbleiterbaustein und Verfahren zur Herstellung eines Halbleiterbausteins
JP2017174994A (ja) 2016-03-24 2017-09-28 ソニー株式会社 撮像装置、電子機器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58137285A (ja) * 1982-02-10 1983-08-15 株式会社日立製作所 金属板付セラミック基板の製造法
JP2737292B2 (ja) * 1989-09-01 1998-04-08 富士通株式会社 銅ペースト及びそれを用いたメタライズ方法
JP3011433B2 (ja) * 1990-05-25 2000-02-21 株式会社東芝 セラミックス回路基板の製造方法
EP0734059B1 (en) * 1995-03-24 2005-11-09 Shinko Electric Industries Co., Ltd. Chip sized semiconductor device and a process for making it
JPH11154649A (ja) 1997-11-20 1999-06-08 Sony Corp 急速熱処理装置
JPH11204560A (ja) 1998-01-09 1999-07-30 Matsushita Electron Corp 半導体装置及びその製造方法
WO2000034539A1 (fr) * 1998-12-07 2000-06-15 Hitachi, Ltd. Materiau composite et son utilisation
JP3180100B2 (ja) * 1999-04-23 2001-06-25 株式会社東芝 半導体モジュール

Also Published As

Publication number Publication date
JP2001210751A (ja) 2001-08-03
US6452256B1 (en) 2002-09-17

Similar Documents

Publication Publication Date Title
JP3640876B2 (ja) 半導体装置及び半導体装置の実装構造体
US8227926B2 (en) Routing layer for mitigating stress in a semiconductor die
CN101765913B (zh) 底部粗糙度减小的半导体部件的应力缓冲元件
JP4449824B2 (ja) 半導体装置およびその実装構造
US8664777B2 (en) Routing layer for mitigating stress in a semiconductor die
JP3450238B2 (ja) 半導体装置及びその製造方法
KR100371282B1 (ko) 반도체 장치 및 그 제조 방법
KR20010070217A (ko) 반도체 장치 및 그 제조 방법
US20010045649A1 (en) Semiconductor device
JP4938983B2 (ja) 半導体集積回路
JP2007242782A (ja) 半導体装置及び電子装置
US20090108446A1 (en) Electrode structure for semiconductor chip
KR101014829B1 (ko) 반도체 장치
JP3865557B2 (ja) 半導体装置
JP2007242783A (ja) 半導体装置及び電子装置
US20120007233A1 (en) Semiconductor element and fabrication method thereof
JPH0547842A (ja) 半導体装置
JP4015660B2 (ja) 半導体装置の実装構造体
JP2006294905A (ja) 半導体装置及び半導体素子
US20120223425A1 (en) Semiconductor device and fabrication method thereof
US20090273081A1 (en) PAD CUSHION STRUCTURE AND METHOD OF FABRICATION FOR Pb-FREE C4 INTEGRATED CIRCUIT CHIP JOINING
JP2002118224A (ja) マルチチップモジュール
JP4552978B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4552979B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2008235699A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040921

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040921

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060106

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060502

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060626

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060919

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061003

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091013

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101013

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111013

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111013

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111013

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111013

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121013

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121013

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131013

Year of fee payment: 7

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees